CN109559776A - 非易失性存储器装置及其读出方法 - Google Patents

Abstract

一种非易失性存储器装置包括多电平单元。所述非易失性存储器装置的读出方法包括：在第一预充电间隔期间，对位线和感测输出节点进行预充电；通过在第一发展时间期间使所述感测输出节点发展并读出所述感测输出节点的第一电压电平来识别所选择的存储器单元的第一状态；将所述感测输出节点预充电至第二感测输出预充电电压；以及通过在不同于所述第一发展时间的第二发展时间期间使所述感测输出节点发展并读出所述感测输出节点的第二电压电平，从与所述第一状态相邻的第二状态识别所选择的存储器单元的所述第一状态。

Description

非易失性存储器装置及其读出方法

相关申请的交叉引用

本申请要求享有于2017年9月25日向韩国知识产权局提交的韩国专利申请No.10-2017-0123649的优先权，其公开内容通过引用整体并入本文。

技术领域

本公开涉及非易失性存储器装置。更具体地，本公开涉及非易失性存储器装置及其读出方法。

背景技术

可以将半导体存储器装置划分为当电源被关闭时丢失其中存储的数据的易失性存储器装置，以及当电源被关闭时不丢失存储在其中的数据的非易失性存储器装置。易失性半导体存储器装置可以具有快速的读取和写入速度，但是当外部电源被切断时，存储在其中的内容会丢失。另一方面，与易失性半导体存储器装置相比，非易失性半导体存储器装置会具有慢的读取和写入速度，但是即使当外部电源被切断时，也可以保持内容。

近年来，在非易失性半导体存储器装置中需要更高的操作速度。

因此，需要减少从非易失性半导体存储器装置读取数据或验证写入操作所需的时间，并已为此提出了各种方法。

发明内容

本公开提供了非易失性存储器装置的读出，以通过例如仅一次位线电压预充电读出多个编程状态来减少位线电压预充电所需的时间。

根据本公开的一方面，一种非易失性存储器装置包括多个多电平单元。所述非易失性存储器装置的读出方法包括：在第一预充电间隔期间，分别将选择的存储器单元的位线和连接至所述位线的感测输出节点预充电至位线预充电电压和第一感测输出预充电电压；通过在第一发展时间期间使所述感测输出节点发展并在第一读出点处读出所述感测输出节点的第一电压电平来识别所选择的存储器单元的第一状态；在第二预充电间隔期间将所述感测输出节点预充电至第二感测输出预充电电压；以及通过在不同于所述第一发展时间的第二发展时间期间使所述感测输出节点发展并且在第二读出点处读出所述感测输出节点的第二电压电平来识别所选择的存储器单元的第二状态。第二状态是与第一状态相邻的编程状态。

根据本公开的另一方面，一种非易失性存储器装置包括多个多电平单元。所述非易失性存储器装置的读出方法包括：对所选择的存储器单元的位线和连接到所述位线的感测输出节点进行预充电；将第一读出电压施加到所选择的存储器单元所位于的所选择的字线；在发展间隔期间使所述感测输出节点发展；以及在所述发展间隔期间多次读出所述感测输出节点。所述多次读出所述感测输出节点包括：在所述发展间隔中，通过在第一读出点处读出所述感测输出节点的第一电压电平来识别所选择的存储器单元的第一状态；以及通过在所述第一读出点之后的第二读出点处读出所述感测输出节点的第二电压电平来识别所选择的存储器单元的第二状态。第二状态是与第一状态相邻的编程状态。

根据本公开的另一方面，一种非易失性存储器装置包括多个多电平单元并且被构造为执行连接到所选择的字线的所选择的存储器单元的多个读出循环。所述非易失性存储器装置的读出方法由所述读出循环中的至少一个读出循环执行，并且包括：在第一预充电间隔期间对连接到所选择的存储器单元的位线进行预充电；在所述第一预充电间隔期间将连接到所述位线的感测输出节点预充电至第一感测输出预充电电压；在发展时间期间使所述感测输出节点发展；通过在第一读出间隔期间读出所述感测输出节点的第一电压电平来读出所选择的存储器单元的第i编程状态(i是整数)；在第二预充电间隔期间将所述感测输出节点预充电至第二感测输出预充电电压；在一个时段期间使所述感测输出节点发展，所述时间段比所述发展时间长所述发展时间中的变化量；以及通过在第二读出间隔期间读出所述感测输出节点的第二电压电平来读出所选择的存储器单元的第(i+1)编程状态。

附图说明

根据以下结合附图来理解的详细描述，将更清楚地理解本公开的实施例，在附图中：

图1示出了根据本公开的示例实施例的存储器系统；

图2示出了根据本公开的示例实施例的存储器装置；

图3A和图3B示出根据本公开的示例实施例的存储器块；

图4示出了根据本公开的示例实施例的存储器系统；

图5A和图5B分别示出了根据本公开的示例实施例的存储器单元的阈值电压的分布；

图6示出了根据本公开的示例实施例的页面缓存器；

图7示出了根据本公开的示例实施例的读出操作时序图；

图8A示出了根据本公开的示例实施例的根据多电平单元的阈值电压的分布的一部分；

图8B示出了根据本公开的示例实施例的读出操作时序图；

图8C示出了根据本公开的示例实施例的包括两步读出操作的编程方法的时序图；

图9A至图9C示出了根据本公开的示例实施例的读出操作时序图；

图10A和图10B示出了根据本公开的另一示例实施例的读出操作时序图；

图11示出了根据本公开的另一示例实施例的读出操作时序图；

图12示出了根据本公开的另一示例实施例的读出操作时序图；

图13示出了根据本公开的示例实施例的根据多电平单元的阈值电压的分布的一部分；

图14示出了根据本公开的示例实施例的读出操作的流程图；

图15示出了根据本公开的另一示例实施例的读出操作的流程图；以及

图16示出了根据本公开的示例实施例的固态盘(SSD)系统。

具体实施方式

在下文中，将参照附图来详细描述本公开的实施例。

图1示出了根据本公开的示例实施例的存储器系统10。存储器系统10可以包括存储器装置100和存储器控制器200。

响应于从存储器控制器200接收的信号，存储器装置100可以执行诸如写入、读取和擦除数据DATA的操作。存储器装置100可以包括存储器单元阵列1000(MCA)和控制逻辑1600。尽管存储器装置100被示出为包括一个存储器单元阵列1000，但是本公开的实施例不限于此。例如，存储器装置100可以包括多个存储器单元阵列1000。存储器单元阵列1000可以包括在多个字线和多个位线彼此交叉的区域中的多个存储器单元，并且存储器单元可以是非易失性存储器单元。存储器装置100可以包括NAND闪存、垂直NAND(VNAND)闪存、NOR闪存、电阻式随机存取存储器(RAM)(RRAM)、相变RAM(PRAM)、磁阻式RAM(MRAM)、铁电RAM(FRAM)、自旋转移矩RAM(STT-RAM)等。存储器装置100可以实现为如图3A所示的二维阵列结构，或者可以实现为如图3B所示的三维阵列结构。在下文中，为了便于解释，假设存储器装置100是NAND闪存装置，但是除非特别指出，否则本公开的实施例不限于此。

存储器单元阵列1000可以包括多个存储器块。然而，在下文中，为了便于解释，将仅示出一个块。存储器块可以包括多个存储器单元。每个存储器单元可以是存储两位或更多位数据的多电平单元(MLC)。例如，每个存储器单元可以是存储2位数据的2位MLC、存储3位数据的三电平单元(TLC)、存储4位数据的四电平单元(QLC)或存储5位或更多位数据的MLC。然而，本公开不限于此，并且例如，一些存储器单元可以是存储1位数据的单电平单元(SLC)，而一些其他存储器单元可以是MLC。

控制逻辑1600可以输出存储器装置100中的各种内部控制信号，并且可以作为整体来控制存储器装置100中的各种操作。控制逻辑1600可以包括读出控制器1620。读出控制器1620可以控制存储器装置100执行数据读取操作或数据写入验证操作所需的各种参数，例如感测输出预充电电压和读出时序。数据读取操作或数据写入验证操作可以被称为读出操作。可以参考以下附图来理解对读出操作的控制的详细描述。

存储器控制器200可以响应于来自主机HOST的请求而控制存储器装置100。例如，存储器控制器200可以响应于来自主机HOST的读取/写入请求而控制存储器装置100读取存储在存储器装置100中的数据DATA或将数据DATA写入存储器装置100。存储器控制器200可以通过向存储器装置100提供地址ADDR、命令CMD和控制信号CTRL来控制存储器装置100的写入、读取和擦除操作。另外，上述操作中的数据DATA可以在存储器控制器200和存储器装置100之间发送和接收。换句话说，存储器控制器200可以在主机HOST和存储器装置100之间进行接口。

存储器控制器200可以包括RAM、处理单元、主机接口和存储器接口。RAM可以用作处理单元的操作存储器，并且处理单元可以控制存储器控制器200的操作。主机接口可以包括在主机HOST和存储器控制器200之间执行数据交换的协议。例如，存储器控制器200可以被构造为经由的下列各种接口协议中的至少一个与主机HOST通信：诸如通用串行总线(USB)、多媒体卡(MMC)、快速外围组件接口(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小磁盘接口(ESDI)和集成驱动电子装置(IDE)。

这里的描述可以指代诸如存储器控制器200之类的控制器。控制器可以由执行特定专用软件指令集(诸如软件模块)的处理器来具体实现。处理器执行指令以控制控制器的操作。

本文描述的任何处理器(或处理单元)是有形且非暂时性的。如本文所使用的，术语“非暂时”不应被解释为状态的永恒特性，而是被解释为将持续一段时间的状态的特性。词语“非暂时性”特别不旨在短暂的特性，例如特定载波或信号的特性或仅在任意时间任意地方暂时存在的其他形式。处理器是制品和/或机器组件。处理器被构造为执行软件指令以执行如本文各种实施例中所描述的功能。处理器可以是通用处理器或可以是专用集成电路(ASIC)的一部分。处理器也可以是微处理器、微型计算机、处理器芯片、控制器、微控制器、数字信号处理器(DSP)、状态机或可编程逻辑器件。处理器也可以是逻辑电路，所述逻辑电路包括诸如现场可编程门阵列(FPGA)等可编程门阵列(PGA)，或者包括分立门和/或晶体管逻辑器件等其他类型的电路。处理器可以是中央处理单元(CPU)。另外，本文描述的任何处理器可以包括多个处理器、并行处理器或两者。多个处理器可以被包括在或耦合到单个装置或多个装置。可以从计算机可读介质读取指令集。此外，当所述指令由处理器执行时，所述指令可以用于执行如本文所描述的方法和过程中的一个或多个。在具体实施例中，所述指令可以在执行期间完全或至少部分地驻留在主存储器、静态存储器内和/或处理器内。

在替代实施例中，可以构建诸如专用集成电路(ASIC)、可编程逻辑阵列和其他硬件组件等专用硬件实现以实现本文描述的一个或多个方法。本文描述的一个或多个实施例可以使用两个或更多个具有相关控制和数据信号的特定互连硬件模块或装置来实现功能，所述相关控制和数据信号可以在模块之间以及通过模块传输。相应地，本公开涵盖软件、固件和硬件实现。本申请中的任何内容都不应被解释为仅利用软件而不是硬件(例如有形的非暂时性处理器和/或存储器)来实现或仅可利用软件而不是硬件来实现。

在执行数据读取操作或数据写入验证操作(即，读出操作)时，根据本公开的实施例的存储器装置100可以在例如对位线预充电一次之后读出两个或更多个编程状态。为此，存储器装置100的控制逻辑1600可以经由图6中的控制信号BLSHF来控制(下面解释的)页面缓存器电路1400的感测输出节点的发展(develop)时间，并且可以通过向存储器装置100的电压发生器发送电压控制信号来控制感测输出预充电电压和字线施加电压。感测输出节点对所选择的存储器单元的发展可以涉及向要被读出的所选择的存储器单元的字线施加读取电压。读取电压可以被称为读出电压，并且可以随着(同时)所选择的存储器单元的状态被读出而变的较低。

根据本公开的实施例，由于位线预充电的次数减少，可以减少存储器装置100的读出操作所需的总体时间。

图2示出了根据本公开的示例实施例的非易失性存储器装置。非易失性存储器装置可以包括存储器单元阵列1000、行解码器1200、电压发生器1300、页面缓存器电路1400、数据输入/输出电路1500和控制逻辑1600。然而，非易失性存储器装置的构造不限于此，并且还可以包括例如列解码器等其他组件。省略了与图1中的非易失性存储器装置相同的部分的内容，这是因为可以参考图1的描述来理解这些部分。

存储器单元阵列1000可以经由字线WL、串选择线SSL和地选择线GSL连接到行解码器1200，并且可以经由位线BL连接到页面缓存器电路1400。存储器单元阵列1000可以包括连接到位线BL的串。这里，每个串可以包括在位线BL和公共源极线CSL之间串联连接的至少一个串选择晶体管、存储器单元和至少一个地选择晶体管。每个串还可以包括在串选择晶体管和存储器单元之间的至少一个虚设单元以及在地选择晶体管和存储器单元之间的至少一个虚设单元。

行解码器1200可以基于行地址X-ADDR来选择一些字线WL。行解码器1200可以将字线施加电压传送至字线WL。在数据写入操作中，行解码器1200可以将编程电压和验证电压施加到所选择的字线WL，并且将编程禁止电压施加到未选择的字线WL。在数据读取操作中，行解码器1200可以向所选择的字线WL施加读取电压，并向未选择的字线WL施加读取禁止电压。另外，行解码器1200可以响应于行地址X-ADDR来选择一些串选择线SSL或一些地选择线GSL。

电压发生器1300可基于电压控制信号CTRL_VOL产生各种电压，以在存储器单元阵列1000中执行写入、读取和擦除操作。例如，电压发生器1300可以产生字线驱动电压VWL以驱动字线WL。此时，字线驱动电压VWL可以是写入电压、读取电压、擦除电压、禁止电压或写入验证电压。尽管未示出，电压发生器1300还可以产生串选择线驱动电压VSSL以驱动多个串选择线SSL，以及产生地选择线驱动电压VGSL以驱动多个地选择线GSL。另外，在数据读出操作中，电压发生器1300可基于预充电电压控制信号CTRL_VOL产生位线预充电电压以对位线BL预充电，以及产生感测输出预充电电压Vpre_SO以对页面缓存器电路1400的感测输出节点进行预充电。电压发生器1300可以将感测输出预充电电压Vpre_SO传送到页面缓存器电路1400。

页面缓存器电路1400可以经由位线BL连接到存储器单元阵列1000，并且可以响应于从控制逻辑1600接收的页面缓存控制信号CTRL_PB来执行数据写入操作或数据读取操作。通过选择具有解码列地址的位线BL，页面缓存器电路1400可以连接到数据线DL。这里，数据线DL的数量可以小于位线BL的数量。

页面缓存器电路1400可以包括多个页面缓存器，所述页面缓存器存储要在数据写入操作中被编程的数据DATA或者存储在数据读取操作中的读取数据DATA。页面缓存器电路1400可以被实现为执行回写(copy-back)。将参照图4来详细描述页面缓存器电路1400和页面缓存器。

数据输入/输出电路1500可以经由数据线DL连接到页面缓存器电路1400，并且可以将输入数据DATA提供给页面缓存器电路1400或者将由页面缓存器电路1400提供的数据DATA向外输出。

控制逻辑1600可以基于从存储器控制器200接收的命令CMD、地址ADDR和控制信号CTRL生成各种内部控制信号，以将数据DATA存储在存储器单元阵列1000中或者从存储器单元阵列1000读取数据DATA。控制逻辑1600可以作为整体来控制非易失性存储器装置100中的各种操作。可以将从控制逻辑1600输出的各种内部控制信号提供给行解码器1200、电压发生器1300、页面缓存器电路1400和数据输入/输出电路1500。例如，控制逻辑1600可以将行地址X-ADDR提供给行解码器1200，将电压控制信号CTRL_VOL提供给电压发生器1300，将包括控制信号BLSHF的页面缓存器控制信号CTRL_PB提供给页面缓存器电路1400，以及将输入输出控制信号CRL_I/O提供给数据输入/输出电路1500。然而，控制信号的类型不限于此，并且控制逻辑1600还可以提供其他内部控制信号。例如，控制逻辑1600可以将列地址提供给列解码器。

在执行数据读取操作或数据写入验证操作(即，读出操作)时，根据本公开的实施例的存储器装置100可以在对位线预充电一次之后读出两个或更多个编程状态。为此，存储器装置100的控制逻辑1600可以经由控制信号BLSHF来控制页面缓存器电路1400的感测输出节点的发展时间，并且可以通过将电压控制信号CTRL_VOL传输至存储器装置100的电压发生器1300来控制感测输出预充电电压和字线施加电压。根据本公开的实施例，由于位线预充电计数的次数减少，可以减少存储器装置100的读出操作所需的总体时间。

图3A和图3B分别示出了根据本公开的示例实施例的存储器块BLKa。

参考图3A，图1和图2中的存储器单元阵列1000可以是包括NAND闪存的存储器单元阵列。在这种情况下，存储器单元阵列1000可以包括存储器块，并且图3A示出了存储器块中的一个存储器块BLKa的示例结构。

每个存储器块BLKa可以包括在从位线BL0到位线BLd-1的方向上布置的d个(d是2或更大的整数)单元串CSTR，在单元串CSTR中8个存储器单元MCEL串联连接。每个单元串CSTR可以包括串选择晶体管SST和地选择晶体管GST，所述串选择晶体管SST和地选择晶体管GST连接到彼此串联连接的存储器单元MCEL的两端。另外，串选择晶体管SST可以连接到串选择线SSL，并且地选择晶体管GST可以连接到地选择线GSL。

具有如图3A所示的结构的NAND闪存装置可以以块为单位执行擦除操作，并且可以在分别对应于字线WL0至WL7的页面PAG单元中执行写入操作。图3A示出了在一个块中为八个字线WL0至WL7提供八个页面PAG的示例。然而，根据本公开的实施例的存储器单元阵列1000的块可以具有分别与图3A中所示的存储器单元MCEL和页面PAG不同的存储器单元MCEL数量和页面PAG数量。

参考图3B，存储器块BLKa可以对应于各存储器块中的一个，并且可以包括多个NAND串NS11至NS33、多个地选择线GLS1至GSL3、多个串选择线SSL1至SSL3以及公共源极线CSL。这里，NAND串的数量、字线WL的数量、位线BL的数量、地选择线GSL的数量以及串选择线SSL的数量可以根据实施例而不同地改变。

NAND串NS11、NS21和NS31可以在第一位线BL1和公共源极线CSL之间，NAND串NS12、NS22和NS32可以在第二位线BL2和公共源极线CSL之间，并且NAND串NS13、NS23和NS33可以在第三位线BL3和公共源极线CSL之间。每个NAND串(例如，NS11)可以包括彼此串联连接的串选择晶体管SST、存储器单元MC和地选择晶体管GST。

串选择晶体管SST可以连接到对应的串选择线SSL1到SSL3中的每一个。存储器单元MC可以分别连接到对应的字线WL1至WL8。地选择晶体管GST可以连接到对应的地选择线GSL1至GSL3中的每一个。串选择晶体管SST可以连接到对应的位线BL1到BL3，并且地选择晶体管GST可以连接到地选择线GSL。

在图3B中，每个串被示出为包括一个串选择晶体管SST，但图3B的实施例并不限于此，而是每个串可以包括彼此串联连接的顶部串选择晶体管和底部串选择晶体管。另外，在图3B中，每个串被示出为包括一个地选择晶体管GST，但图3B的实施例并不限于此，而是每个串可以包括彼此串联连接的顶部地选择晶体管和底部地选择晶体管。在这种情况下，顶部地选择晶体管可以连接到对应的地选择线GSL1至GSL3，并且底部地选择晶体管可以连接到公共地选择线。

图4示出了根据本公开的示例实施例的页面缓存器电路1400和控制逻辑1600。将省略页面缓存器电路1400和控制逻辑1600的与参考图1和2所描述的重复的内容。

页面缓存器电路1400可以包括多个页面缓存器1420_1至1420_k(k是2或更大的自然数)。页面缓存器1420_1至1420_k中的每个可以被连接到位线BL0至BLm-1中的一些位线(m为2或更大的整数)。页面缓存器1420_1至1420_k中的每一个可以包括诸如读出锁存器、数据锁存器和高速缓存锁存器等多个锁存器，并且还可以包括预充电电路和位线选择电路。将参照图6来更详细地理解各个页面缓存器1420_1至1420_k的构造和操作。

根据本公开的实施例的页面缓存器电路1400可以从控制逻辑1600接收页面缓存器控制信号CTRL_PB。页面缓存器控制信号CTRL_PB可以控制页面缓存器电路1400的操作。例如，页面缓存器控制信号CTRL_PB可以包括控制信号BLSHF，并且控制信号BLSHF可以控制页面缓存器电路1400的感测输出节点的发展时间。控制逻辑1600可以控制经由图2中的电压发生器1300传递到页面缓存器电路1400的感测输出预充电电压Vpre_SO。在实施例中，控制逻辑1600可以包括读出控制器1620，并且所述读出控制器1620可以控制控制信号BLSHF和感测输出预充电电压Vpre_SO的生成。在本公开的示例实施例中，感测输出预充电电压Vpre_SO在第一预充电间隔和第二预充电间隔中可以具有不同的值。

图5A和图5B分别示出了根据本公开的示例实施例的存储器单元MC的阈值电压的分布。具体而言，图5A示出了当存储器单元MC是3位MLC的TLC时的分布，并且图5B示出了当存储器单元MC是4位MLC的QLC时的分布。

参考图5A，横轴可以表示阈值电压Vth，并且纵轴可表示存储器单元MC的数量。当存储器单元MC是要利用3位来编程的TLC时，存储器单元MC可以具有擦除状态E和第一编程状态P1到第七编程状态P7中的一个。随着阈值电压Vth从擦除状态E改变到第七编程状态P7，更多的电子可以注入到存储器单元MC的浮置栅极中。在图5A中，任何第一组的两个相邻编程状态P2至P7的阈值电压中的较小阈值电压大于所述第一组左边的任何第二组的两个相邻状态(从擦除状态E至编程状态P5)的阈值电压中的较大阈值电压。在本公开的上下文中，“相邻”的编程状态可以认为是指沿着图中所示的X轴紧邻的两个编程状态，即，在其间没有介入编程状态。

第一读取电压Vr1可以具有处于擦除状态E的存储器单元MC的分布的电压与具有第一编程状态P1的存储器单元MC的分布的电压之间的电压电平。第二读取电压Vr2可以具有处于第一编程状态P1的存储器单元MC的分布的电压和具有第二编程状态P2的存储器单元MC的分布的电压之间的电压电平。类似地，第i读取电压Vri可以具有处于第(i-1)编程状态Pi-1的存储器单元MC的分布的电压与具有第i编程状态Pi的存储器单元MC的分布的电压之间的电压电平(i是等于或大于2并且等于或小于7的整数)。

第一验证电压Vv1可以具有具有第一编程状态P1的存储器单元MC的分布的最低阈值电压的电压电平。类似地，第i验证电压Vvi可以具有具有第i编程状态Pi的存储器单元MC的分布的最低阈值电压的电压电平(i是等于或大于2且等于或小于7的整数)。

例如，当第一读取电压Vr1被施加到所选择的存储器单元MC的字线WL时，处于擦除状态E的存储器单元MC可以导通，而处于第一编程状态P1的存储器单元MC可以关断。当存储器单元MC导通时，电流可以流过存储器单元MC，并且当存储器单元MC关断时，电流不可以流过存储器单元MC。因此，可以取决于存储器单元MC是否导通来区分存储在存储器单元MC中的数据。

另外，可以禁止存储器单元MC的编程。例如，当向处于第二编程状态P2的所选择的存储器单元MC执行写操作并且在写验证操作中将第二验证电压Vv2施加到所选择的存储器单元MC的字线WL时，存储器单元MC的阈值电压Vth会变得高于第二验证电压Vv2。在这种情况下，可以禁止相应存储器单元MC的编程。

根据本公开的示例实施例的数据读取操作或数据写入验证操作可以使用既不是最高有效位(MSB)方法也不是最低有效位(LSB)方法的HSR方法，所述HSR方法可以通过跳过(例如，在验证第一读取电压Vr1之后验证Vr4读取电压)来验证读取电压或验证电压。HSR方法可以包括读取或验证第i编程状态，然后可以包括读取或验证与第i编程状态相邻的编程状态。

因此，可以执行前向HSR读出操作①，其中，从第一读取电压Vr1或第一验证电压Vv1至第七读取电压Vr7或第七验证电压Vv7顺序地执行读出操作。可以执行后向HSR读出操作②，其中，从第七读取电压Vr7或第七验证电压Vv7至第一读取电压Vr1或第一验证电压Vv1顺序地执行读出操作。

参考图5B，水平轴可以表示阈值电压Vth，并且垂直轴可以表示存储器单元的数量。当存储器单元是以4位编程的QLC时，存储器单元可以具有擦除状态E和第一编程状态P1至第十五编程状态P15中的一个。随着状态从擦除状态E移动到第十五编程状态P15，更多的电子可以注入到存储器单元的浮置栅极中。

第一读取电压Vr1可以具有介于具有擦除状态E的存储器单元的分布与具有第一编程状态P1的存储器单元的分布之间的电压电平。第二读取电压Vr2可以具有在具有第一编程状态P1的存储器单元的分布与具有第二编程状态P2的存储器单元的分布之间的电压电平。类似地，第i读取电压Vri可以具有在具有第(i-1)编程状态Pi-1的存储器单元的分布与具有第i编程状态Pi的存储器单元的分布之间的电压电平(i是等于或大于2并且等于或小于15的整数)。

第一验证电压Vv1可以具有具有第一编程状态P1的存储器单元的分布的最低阈值电压的电压电平。类似地，第i验证电压Vvi可以具有具有第i编程状态Pi的存储器单元的分布的最低阈值电压的电压电平(i是等于或大于2且等于或小于15的整数)。在图5B中，任何第一组的两个相邻编程状态P2至P15的阈值电压中的较小阈值电压大于所述第一组左边的任何第二组的两个相邻状态(从擦除状态E至编程状态P13)的阈值电压中的较大阈值电压。

例如，当第一读取电压Vr1施加到所选择的存储器单元的字线WL时，处于擦除状态E的存储器单元可以导通而处于第一编程状态P1的存储器单元被关断。当存储器单元导通时，电流可以流过存储器单元，并且当存储器单元关断时，电流可以不流过存储器单元。因此，可以取决于存储器单元是否导通来区分存储在存储器单元中的数据。

如上所述，可以禁止存储器单元的编程。例如，当向处于第二编程状态P2的所选择的存储器单元执行写入操作并且在写入验证操作中将第二验证电压Vv2施加于所选择的存储器单元的字线WL时，存储器单元的阈值电压会变得高于第二验证电压Vv2。在这种情况下，可以禁止相应存储器单元的编程。

根据本公开的示例实施例的数据读取操作或数据写入验证操作可以使用HSR方法。HSR方法可以包括以下方案，在所述方案中，读取或验证第i编程状态，并随后读取或验证与第i编程状态相邻的编程状态。HSR方法的读出操作可以包括前向HSR读出操作①和后向HSR读出操作②。在下文中，为了便于解释，读出操作将被描述为数据读取操作，但是读出操作方法也可以应用于数据写入验证操作。

图6示出了根据本公开的实施例的页面缓存器1420。

参考图6，页面缓存器1420可以包括位线连接器1421、预充电电路1422、读出单元1423、数据锁存器1427和高速缓存锁存器1428。

位线连接器1421可以基于控制信号BLSLT和控制信号BLSHF，经由位线BL来选择性地将存储器单元阵列中包括的存储器单元连接至/到感测输出节点SO。位线连接器1421可以由图1中的存储器控制器200提供的位线连接控制信号来激活。

在数据读出操作中，预充电电路1422可以基于负载信号LOAD和建立信号BLSETUP在预充电间隔中选择性地对感测输出节点SO进行预充电。预充电电路1422可以从图2中的电压发生器1300接收感测输出预充电电压Vpre_SO。从电压发生器1300输入的感测输出预充电电压Vpre_SO可以在数据读出操作期间改变。例如，根据本公开的实施例，感测输出节点SO可以在第一预充电间隔中被预充电至第一感测输出预充电电压，并且在经过了发展间隔后可以在第二预充电间隔中被预充电至第二感测输出预充电电压。通过改变感测输出预充电电压，可以根据需要来获得较长的发展时间。

读出单元1423可以包括读出锁存连接器1424、读出锁存器1425和读出锁存控制器1426。读出锁存连接器1424可以选择性地将感测输出节点SO的电压传送到读出锁存器1425。读出锁存器1425可以锁存其输入端子的电压并将其发送到其输出端子。读出锁存控制器1426可以基于感测输出节点SO电压和其他控制信号来控制读出锁存器1425的输入和输出端子的电压。

图7是根据本公开的示例实施例的非易失性存储器装置的读出操作时序图。图7可以参考图6来解释。非易失性存储器装置的读出操作可以包括预充电间隔和发展间隔。

在预充电间隔(t1至t2)中，控制信号BLSLT和控制信号BLSHF可以导通。因此，位线BL和感测输出节点SO可以连接。另外，由于负载信号LOAD和建立信号BLSETUP转变为大约0或地电压Vss，感测输出节点SO可连接到感测输出预充电电压Vpre_SO节点。因此，位线BL和感测输出节点SO都可以被预充电。位线BL可以被预充电至位线预充电电压Vpre_BL，并且感测输出节点SO可以被预充电至感测输出预充电电压Vpre_SO。

当负载信号LOAD和建立信号BLSETUP在发展间隔(t2至t4)中导通时，预充电电路1422与感测输出节点SO之间的连接可以被释放。在时间t2，可以形成到感测输出节点SO、位线BL和存储器单元阵列的路径。尽管在图7中未示出，但在时间t2处，读取电压可以被施加到要被读出的所选择的存储器单元的字线WL。读取电压可以被称为读出电压。

当要被读出的所选择的存储器单元对应于关断单元时，不会在所选择的存储器单元中形成通道路径。结果，预充电到位线BL和感测输出节点SO的电荷可能不会被放电。因此，位线电压VBL和感测输出节点电压VSO两者在发展间隔中可以保持在恒定电平或基本恒定电平(例如，在起始电压的25％内，或在起始电压的10％内)。

另一方面，当要被读出的所选择的存储器单元对应于导通单元时，可以在所选择的存储器单元中形成通道路径。结果，预充电到位线BL和感测输出节点SO的电荷可以被放电。因此，位线电压VBL和感测输出节点电压VSO在发展间隔中都会极大地降低。

根据如上所述的单元的状态，位线电压VBL和感测输出节点电压VSO可以在发展间隔(t2到t4)中改变，这被称为在发展间隔中使感测输出节点电压VSO发展。

感测输出节点电压VSO的电压电平可根据发展间隔的第三读出点t3处的读出锁存信号LTCH_S来读出。当所选择的待读出存储器单元对应于关断单元时，感测输出节点电压VSO在时间t3可以位于点A处(即，与起始电压相同或基本相同的电平)。另一方面，当所选择的待读出存储器单元对应于导通单元时，感测输出节点电压VSO可在时间t3位于点B处。由于在点A和点B处的感测输出节点电压VSO不同，所以可以通过使用感测输出节点电压VSO中的差异来执行用于区分所选择的存储器单元是导通单元还是关断单元的读出操作。

图8A示出了根据本公开的示例实施例的根据多电平单元的阈值电压的分布的一部分。图8A显示了第(i-1)编程状态P_i-1、第i编程状态P_i和第(i+1)编程状态P_i+1。用于区分第i编程状态P_i和第(i-1)编程状态P_i-1的第i读取电压Vr_i可以具有第(i-1)编程状态P_i-1的分布与第i编程状态P_i的分布之间的值。用于区分第(i+1)编程状态P_i+1和第i编程状态P_i的第(i+1)读取电压Vr_i+1可以具有第i编程状态P_i的分布与(i+1)编程状态P_i+1的分布之间的值。第i读取电压Vr_i和第(i+1)读取电压Vr_i+1可以分别被称为第i读出电压Vr_i和第(i+1)读出电压Vr_i+1。

对应于线S0的存储器单元可以是第(i-1)编程状态P_i-1的分布中的单元，对应于线S1、S2和S3的存储器单元可以分别是第i编程状态P_i的分布的单元，并且对应于线S4和S5的存储器单元可以是第(i+1)编程状态P_i+1的分布中的单元。图8B示出了当在读出操作的发展间隔中所选择的存储器单元分别是对应于线S0至S5的存储器单元时，感测输出节点电压VSO的时间相关曲线图。

图8B显示了根据本公开的示例实施例的读出操作时序图。可以参考图8A来解释图8B中的读出操作时序图。

在预充电时间间隔(t1到t2)中，可以对感测输出节点电压VSO预充电。在时间t2，预充电间隔可结束，并且发展间隔可开始。

由于在发展间隔(t2及之后)中形成了通向感测输出节点SO、位线BL和存储器单元阵列MCA的路径，因此感测输出节点电压VSO会取决于所选择的存储器单元的状态而不同。发展间隔的曲线图是在假设第i读取电压Vr_i被施加到所选择的存储器单元所位于的所选择的字线WL的情况下示出的。

当所选择的存储器单元是位于图8A中的线S0上的存储器单元时，所选择的存储器单元的阈值电压可以小于施加到字线WL的电压。结果，所选择的存储器单元可以是强导通单元。由于所选择的存储器单元对应于位于线S0上的强导通单元，因此可以在所选择的存储器单元中形成通道路径，并且预充电的电荷可以通过形成的通道路径放电。结果，感测输出节点电压VSO可以迅速达到低值。

另一方面，当所选择的存储器单元是具有大于线S5的阈值电压的存储器单元时，所选择的存储器单元可以是强关断单元。由于所选择的存储器单元对应于强关断单元，因此不会在所选择的存储器单元中形成通道路径，并且感测输出节点电压VSO的变化量可以是很小的，这是因为预充电的电荷不会被放电。

当所选择的存储器单元是位于图8A中的线S1上的存储器单元时，所选择的存储器单元的阈值电压可以小于施加到字线的电压。结果，与线S0相比，感测输出节点电压VSO可以更加逐渐减小并达到最终值。

随着所选择的存储器单元从图8A中的线S2移动到线S5，所选择的存储器单元的阈值电压可变得大于施加到字线WL的电压，以使得感测输出节点电压VSO减小的斜率可逐渐变得平缓(较低)。

在时间t3，可以由读出锁存信号LTCH_S执行第一读出。在时间t3，取决于所选择的存储器单元位于线S0上还是位于线S1上，感测输出节点电压VSO可以分别位于Q2或Q1。因此，可以通过使用第一读出裕度MG_1的读出裕度来识别线S0上的所选择的存储器单元和线S1上的所选择的存储器单元。因此，通过将第i读取电压Vr_i施加到字线WL，可以从第(i-1)编程状态P_i-1来识别(区分)第i编程状态P_i。

在时间t4，可以由读出锁存信号LTCH_S执行第二读出。在时间t4，取决于所选择的存储器单元位于线S3上还是位于线S4上，感测输出节点电压VSO可以分别位于Q4或Q3处。因此，可以通过使用第二读出裕度MG_2的读出裕度来识别线S3上的所选择的存储器单元和线S4上所选择的存储器单元。因此，通过将第i读取电压Vr_i施加到字线WL，可以从第i编程状态P_i来识别第(i+1)编程状态P_i+1。

根据图8A和图8B所示，当确保长的发展间隔时，可以通过使用一个字线电压和一个位线预充电来识别两个编程状态。换句话说，当发展间隔保持较长时，在不增加施加到字线WL的电压的情况下，可以获得与增加施加到字线WL的电压相同的效果。在图9A至图9C、10A和图10B、11和图12中，提供了通过一个位线预充电来识别两个编程状态的实施例。

图8C显示了根据本公开的示例性实施例的包括两步读出操作的编程方法的时序图。在图8C中，横轴表示时间，并且纵轴表示电压电平。

在图8C中，‘Va'表示在位线中预充电的电压。‘Vb'表示在页面缓存器中预充电的电压。‘t0'表示完成预充电操作后的发展操作时间。‘A'表示具有对应于图8A的S5的阈值电压的存储器单元。‘B'表示具有对应于图8A的S3的阈值电压的存储器单元。‘C'表示具有对应于图8A的S1的阈值电压的存储器单元。

图8C示出了发展操作中位线BL的电压变化和感测输出节点SO的电压变化。

首先，预充电电路对位线BL和感测输出节点SO进行预充电。在这种情况下，在位线BL中预充电的电压电平VBL将低于在感测输出节点SO中预充电的电压电平VSO。在这种情况下，位线BL的电容将大于感测输出节点SO的电容。此后，读取电压Vr被施加到所选择的字线。读取电压Vr在发展操作期间保持恒定电平。

在时间t0处执行发展操作。当位线BL和感测输出节点SO耦合在一起时执行发展操作。在发展操作中，当位线BL中预充电的电荷泄漏时，相应的电荷将从感测输出节点SO提供到位线BL。因此，在感测输出节点SO中预充电的电压电平将与从感测输出节点SO提供到位线BL的电荷成比例地降低。

在存储器单元中流动的电流取决于存储器单元的阈值电压分布。具有较低阈值电压的存储器单元将具有相对大的单元电流，而具有较高阈值电压的存储器单元具有相对小的单元电流。也就是说，流入存储器单元的电流与阈值电压电平成反比。

当在存储器单元中流动的电流大时，在存储器单元的位线BL中预充电的电荷快速泄漏。在这种情况下，在感测输出节点SO中预充电的电荷被快速地提供给位线BL。这是因为发展操作是在感测输出节点SO和位线BL耦合在一起时执行的。因此，具有低阈值电压的存储器单元的感测输出节点SO的电压电平比具有高阈值电压的存储器单元的感测输出节点SO的电压电平降低得快。

因为存储器单元‘A’具有最高的阈值电压，所以在对应于存储器单元‘A’的感测输出节点S0中预充电的电压电平比对应于存储器单元‘B’和‘C’的感测输出节点S0中预充电的电压电平降低得慢。

因为存储器单元‘C’具有最低阈值电压，所以在对应于存储器单元‘C’的感测输出节点S0中预充电的电压电平比对应于存储器单元‘A’和‘B’的感测输出节点S0中预充电的电压电平降低得快。

因为存储器单元‘B’具有低于存储器单元‘A’低且高于存储器单元‘C’的阈值电压，所以在对应于存储器单元‘B’的感测输出节点S0中预充电的电压电平比在对应于存储器单元‘A’的感测输出节点S0中预充电的电压电平降低得快且比在对应于存储器单元‘C’的感测输出节点S0中预充电的电压电平降低得慢。

首先，可以在第一读出时间Ts1确定具有低阈值电压的存储器单元是导通还是关断。这是因为具有低阈值电压的存储器单元中的感测输出节点SO的电压比具有高阈值电压的存储器单元中的感测输出节点SO的电压下降得快。

在第一读出时间Ts1处，存储器单‘A’和‘B’中的感测输出节点SO的电压高于参考电压Vref。存储器单元‘C’中的感测输出节点SO的电压低于参考电压Vref。因此，存储器单元A和B被确定为关断，并且存储器单元‘C’被确定为导通。因此，存储器单元‘C’确定为具有比存储器单元‘A’和‘B’低的阈值电压。

可以在第二读出时间Ts2处确定具有高阈值电压的存储器单元是导通还是关断。这是因为具有高阈值电压的存储器单元中的感测输出节点SO的电压比具有低阈值电压的存储器单元中的感测输出节点SO的电压降低得慢。

在第二读出时间Ts2处，存储器单元‘A’中的感测输出节点SO的电压高于参考电压Vref。存储器单元‘B’中的感测输出节点SO的电压低于参考电压Vref。因此，存储器单元‘A’被确定为关断，并且存储器单元‘B’被确定为导通。因此，存储器单元‘B’被确定为具有比存储器单元‘A’低的阈值电压。

如上所述，通过使用不同的读出时间，本公开的示例实施例可以确定存储器单元是S1、S3和S5中的哪一个。由于读取电压Vr保持恒定电平，所以不必改变读取电压。因此，本公开的示例实施例可以将编程时间减少改变读取电压所花费的时间。

另外，本公开的一些示例性实施例仅执行一次位线预充电操作，这也可以减少执行位线预充电操作所花费的时间。

本公开的一些示例实施例在感测输出节点SO和位线BL耦合在一起时执行发展操作。在这些实施例中，验证存储器单元的阈值电压所花费的时间会比在感测输出节点S0和位线BL不耦合在一起的情况下执行发展操作的实施例中的要短。特别是在感测输出节点SO的电容小于位线BL的电容的情况下，这会是真实的。

同时，在图8C的示例实施例中，假设在感测输出节点SO和位线BL的预充电操作执行一次之后执行两步读出操作。这仅仅是一个示例，而并不旨在限制本发明构思。

图9A至图9C是根据本公开的示例实施例的读出操作时序图。具体地，为了便于解释，假设所选择的待读出存储器单元对应于以第i编程状态P_i写入的单元。

参考图9A，非易失性存储器装置的读出操作可以包括第一预充电间隔“预充电”、第一发展间隔“第一发展”、第一读出间隔“第一读出”、感测输出预充电间隔“SO预充电”、第二发展间隔“第二发展”以及第二读出间隔“第二读出”。此处，感测输出预充电间隔“SO预充电”可以被称为第二预充电间隔。

在第一预充电间隔“预充电”(t1a至t2a)中，位线BL和感测输出节点SO可以被预充电。图9A示出了位线BL和感测输出节点SO同时被预充电的情况，但图9A的实施例不限于此。例如，感测输出节点SO可以在预先对位线BL预充电之后再被预充电。位线BL可以被预充电至位线预充电电压Vpre_BL(在图9A中未标出)。感测输出节点SO可以被预充电，以使得感测输出节点电压VSO具有感测输出预充电电压Vpre_SO的值。感测输出预充电电压Vpre_SO的值可以是电压发生器1300在图2的控制逻辑1600的读出控制器1620的控制下已经发送到页面缓存器电路1400的值。

在第一发展间隔(t2a至t3a)中，取决于所选择的存储器单元是对应于第(i-1)编程状态P_i-1的存储器单元还是对应于第i编程状态P_i的存储器单元，感测输出节点电压VSO可以示出不同的图形。在第一发展间隔“第一发展”开始的时间t2a处，第i电压Vr_i可以被施加到所选择的字线WL作为第一读出电压。当所选择的存储器单元对应于第(i-1)编程状态P_i-1时，感测输出节点电压VSO可以在第一发展时间tD_1期间显示图形11a的形状。当所选择的存储器单元对应于第i编程状态P_i时，感测输出节点电压VSO可以在第一发展时间tD_1期间显示图形12a的形状。

在第一读出间隔“第一读出”开始的时间t3a处，可以执行第一读出操作。在第一读出操作期间，当所选择的存储器单元对应于第(i-1)编程状态P_i-1时，感测输出节点电压VSO可以具有对应于点C1的值。在第一读出操作期间，当所选择的存储器单元对应于第i编程状态P_i时，感测输出节点电压VSO可以具有对应于点Q1的值。通过使用点C1与点Q1之间的电压差，可以在第一读出间隔“第一读出”中从第(i-1)编程状态P_i-1识别(区分)第i编程状态P_i。该操作可以被称为识别对应于第i编程状态P_i的第一状态。

在第二预充电间隔(t4a至t5a)中，可以再次对感测输出节点SO进行预充电。参考图9A，感测输出节点SO可以被预充电至感测输出预充电电压Vpre_SO，其等于在位线预充电间隔“预充电”(t1a至t2a)中已经被预充电的感测输出节点电压VSO。

在第二发展间隔(t5a至t6a)中，取决于所选择的存储器单元是对应于第i编程状态P_i的存储器单元还是对应于第i+1编程状态P_i+1的存储器单元，感测输出节点电压VSO可以示出不同的图形。当所选择的存储器单元对应于第i编程状态P_i时，感测输出节点电压VSO可以在第二发展时间tD_2期间显示图形14a的形状。当所选择的存储器单元对应于第(i+1)编程状态P_i+1时，感测输出节点电压VSO可以在第二发展时间tD_2期间显示图形13a的形状。此处，第二发展时间tD_2可以大于第一发展时间tD_1。

在第二读出间隔“第二读出”开始的时间t6a处，可以执行第二读出操作。在第二读出操作期间，当所选择的存储器单元对应于第i编程状态P_i时，感测输出节点电压VSO可以具有对应于点Q2的值。在第二读出操作期间，当所选择的存储器单元对应于第(i+1)编程状态P_i+1时，感测输出节点电压VSO可以具有对应于点C2的值。通过使用点C2与点Q2之间的电压差，可以在第二读出间隔“第二读出”中从第i编程状态P_i识别(区分)第(i+1)编程状态P_i+1。该操作可以被称为识别对应于第(i+1)编程状态P_i+1的第二状态。

参考图9B，非易失性存储器装置的读出操作可以包括第一预充电间隔“预充电”、第一发展间隔“第一发展”、第一读出间隔“第一读出”、感测输出预充电间隔“SO预充电”、第二发展间隔“第二发展”以及第二读出间隔“第二读出”。除了下面描述的差异之外，将省略与参照图9A所描述的相重复的描述。

在第一预充电间隔“预充电”(t1b至t2b)中，感测输出节点SO可以被预充电，以使得感测输出节点电压VSO具有第一感测输出预充电电压Vpre_SO1的值。第一感测输出预充电电压Vpre_SO1的值可以是电压发生器1300在图2的控制逻辑1600的读出控制器1620的控制下已经发送到页面缓存器电路1400的值。

在第二预充电间隔“S0预充电”(t4b至t5b)中，感测输出节点SO可以被预充电，以使得感测输出节点电压VSO具有第二感测输出预充电电压Vpre_SO2的值。第二感测输出预充电电压Vpre_SO2的值可以是电压发生器1300在图2的控制逻辑1600的读出控制器1620的控制下已经发送到页面缓存器电路1400的值。

此处，第二感测输出预充电电压Vpre_SO2可以具有不同于第一输出预充电电压Vpre_SO1的值。例如，第二感测输出预充电电压Vpre_SO2可以具有大于第一输出预充电电压Vpre_SO1的值。通过增大感测输出节点SO的预充电电压的幅值，可以确保较宽范围的第二发展间隔“第二发展”，并且在同时执行第二读出操作“第二读出”时，可以增加读出裕度。

参考图9C，非易失性存储器装置的读出操作可以包括第一预充电间隔“预充电”、第一发展间隔“第一发展”、第一读出间隔“第一读出”、感测输出预充电间隔“SO预充电”、第二发展间隔“第二发展”以及第二读出间隔“读出”。除了下面描述的差异之外，将省略与参照图9A和9B所描述的相重复的描述。

在第二发展间隔“第二发展”(t5c至t6c)开始的时间t5c处，施加于所选择的字线WL的电压可以从第i读取电压Vr_i改变为第i'读取电压Vr_i'。换句话说，在时间t5c处，可以将与第一读出电压Vr_i不同的第二读出电压Vr_i'施加到所选择的字线WL。例如，第i'读取电压Vr_i'可以大于第i读取电压Vr_i。然而，因为同时使用了发展时间的变化，所以第i'读取电压Vr_i'可以小于第(i+1)读取电压Vr_i+1。换句话说，第i读取电压Vr_i和第i'读取电压Vr_i'之间的差值可以小于对应于第i编程状态P_i的分布的阈值电压宽度。通过增加施加到所选择的字线WL的电压，与图9B中的第二发展时间tD_2相比，第二发展时间tD_2'可以减小。

参照参考图9A、图9B和图9C，已经描述了通过一个位线预充电“预充电”和两个感测输出节点SO预充电来读出两个编程状态的方法。如图9A、图9B和图9C中所示的非易失性存储器装置的读出方法可适用于读出两个或更多个编程状态。例如，可以通过一个位线BL预充电和三个感测输出节点SO预充电来读出三个编程状态。为此，根据图9A、图9B和图9C的非易失性存储器装置的读出方法还可以包括：将感测输出节点SO预充电至第三感测输出预充电电压的第三预充电间隔，以及从第三状态识别用于使感测输出节点SO发展的第三发展间隔的第三读出间隔。将理解的是，根据本公开的示例实施例的示例可以适用于四个或更多个读出。

图10A和图10B是根据本公开的另一示例实施例的读出操作时序图。具体地，为了便于解释，假设所选择的待读出存储器单元对应于以第i编程状态P_i写入的单元。

参考图10A，非易失性存储器装置的读出操作可以包括预充电间隔“预充电”和发展间隔“发展”，并且可以包括两个读出操作。

在预充电间隔“预充电”(t1a至t2a)中，位线BL和感测输出节点SO可以被预充电。图10A示出了位线BL和感测输出节点SO同时被预充电的情况，但图10A的实施例不限于此。例如，感测输出节点SO可以在预先对位线BL预充电之后再被预充电。位线BL可以被预充电至位线预充电电压VBL。感测输出节点SO可以被预充电，以使得感测输出节点电压VSO具有感测输出预充电电压Vpre_SO的值。感测输出预充电电压Vpre_SO的值可以是电压发生器1300在图2的控制逻辑1600的读出控制器1620的控制下已经发送到页面缓存器电路1400的值。

在发展间隔“发展”(t2a及之后)开始的时间t2a处，第i读取电压Vr_i可以被施加到所选择的存储器单元所位于的所选择的字线WL作为第一读出电压。在发展间隔“发展”中，取决于所选择的存储器单元所处的状态，感测输出节点电压VSO可以示出不同的图形。例如，当所选择的存储器单元对应于第(i-1)编程状态P_i-1时，感测输出节点电压VSO可以显示图形11a。当所选择的存储器单元对应于第i编程状态P_i时，感测输出节点电压VSO可以显示图形12a。当所选择的存储器单元对应于第(i+1)编程状态P_i+1时，感测输出节点电压VSO可以示出图形13a。

在时间t3a处，可以执行第一读出操作“第一读出”。在时间t3a处，当所选择的存储器单元对应于第(i-1)编程状态P_i-1时，所选择的存储器单元可以具有对应于点C1的状态。在时间t3a处，当所选择的存储器单元对应于第i编程状态P_i时，所选择的存储器单元可以具有对应于点Q1的状态。由于在点C1和点Q1处感测输出节点电压VSO不同，所以可以从第(i-1)编程状态P_i-1来识别(区分)第i编程状态P_i。

在时间t4a处，可以执行第二读出操作“第二读出”。在时间t4a处，当所选择的存储器单元对应于第i编程状态P_i时，所选择的存储器单元可以具有对应于点Q2的状态。在时间t4a处，当所选择的存储器单元对应于第(i+1)编程状态P_i+1时，所选择的存储器单元可以具有对应于点C2的状态。由于在点C2和点Q2处感测输出节点电压VSO不同，因此可以从第i编程状态P_i来识别(区分)第(i+1)编程状态P_i+1。

参考图10B，非易失性存储器装置的读出操作可以包括预充电间隔“预充电”和发展间隔“发展”，并且可以包括两个读出操作。除了下面描述的差异之外，将省略与参照图10A所描述的相重复的描述。

在发展间隔“发展”中包括的时间t4b处，施加到所选择的字线WL的电压可以从第i读取电压Vr_i改变为第i'读取电压Vr_i'。换句话说，第二读出电压Vr_i'可以在发展间隔“发展”期间被施加到所选择的字线WL。例如，第i'读取电压Vr_i'可以大于第i读取电压Vr_i。然而，由于同时使用发展时间的变化tD，所以第i'读取电压Vr_i'可以小于第(i+1)读取电压Vr_i+1。换句话说，第i读取电压Vr_i和第i'读取电压Vr_i'之间的差值可以小于对应于第i编程状态P_i的分布的阈值电压宽度的值。通过增加施加到所选择的字线WL的电压，与图10A中的读出点间隔dt_SENSEa相比，第一读出点和第二读出点之间的读出点间隔dt_SENSEb可以减小。

图10A和图10B示出了中第一读出点t3b和第二读出点t5b被包括在发展间隔“发展”(t2b及之后)中的实施例。根据参照图10A和图10B的实施例，相比于参考图9A至9C的描述，发展间隔“发展”(t2b及之后)可以被理解为包括第一发展间隔“第一发展”、第一读出间隔“第一读出”、第二发展间隔“第二发展”和第二读出间隔“第二读出”的发展间隔。

图11是根据本公开的另一示例实施例的读出操作时序图。非易失性存储器装置的读出操作可以包括预充电间隔“预充电”和发展间隔“发展”，并且可以包括k个读出操作(k是2或更大的整数)。除了下面描述的差异之外，将省略与参照图10A和图10B所描述的相重复的描述。将提供在假设所选择的存储器单元对应于第(i+m-1)编程状态P_i+m-1)的情况下的描述。

在时间t3处，可以执行第一读出操作“第一读出”。当所选择的存储器单元对应于第(i-1)编程状态P_i-1时，根据图形11-1的形状，所选择的存储器单元可以在时间t3对应于C1。然而，由于所选择的存储器单元对应于第(i+m-1)编程状态P_i+m-1，所以根据曲线图12的形状，所选择的存储器单元可以在时间t3对应于Q1。因此，可以从第(i-1)编程状态P_i-1来识别所选择的存储器单元。

以与上述相同的方式，可以时间t4处执行第二读出操作“第二读出”，在时间t5处执行第m读出操作“第m读出”，以及在时间t6处执行第k读出操作“第k读出”。参照图10A、图10B和图11，可以通过一个位线预充电来读出各个编程状态，以使得非易失性存储器装置读出速度可以增加。

图12是根据本公开的另一示例实施例的读出操作时序图。参考图12，非易失性存储器装置的读出操作可以包括第一预充电间隔“预充电”、第一发展间隔“第一发展”、第一读出间隔“第一读出”、感测输出预充电间隔“SO预充电”、第二发展间隔“第二发展”以及第二读出间隔“第二读出”。除了下面描述的差异之外，将省略与参照图9A所描述的相重复的描述。

在第一发展间隔“第一发展”(t2至t3)之后的第一读出间隔“第一读出”中，可以从第i编程状态P_i来识别(区分)第(i+1)编程状态P_i+1。在第二发展间隔“第二发展”(t5至t6)之后的第二读出间隔“第二读出”中，可以从第(i-1)编程状态P_i-1来识别(区分)第i编程状态P_i。为此，第一发展时间tD_1可以比第二发展时间tD_2长。

在一个实施例中，以与参照图9B所描述的类似的方式，感测输出节点电压VSO可以在第一预充电间隔“预充电”(t1至t2)和第二预充电间隔“SO预充电”(t4至t5)中被预充电至不同的电压。例如，在第一预充电间隔“预充电”(t1至t2)中预充电的第一感测输出预充电电压VSO1(图12中未标出)可以大于在第二预充电间隔“SO预充电”(t4至t5)中预充电的第二感测输出预充电电压VSO2(图12中未标示)。

在此外实施例中，以与参照图9C所描述的类似的方式，施加到所选择的字线WL的电压的幅值可以在时间t5处改变。例如，在时间t5处，可以减小施加到所选择的字线WL的电压的大小。换句话说，在时间t5施加到所选择的字线WL的第二读出电压可以小于或大于在时间t2施加到所选择的字线WL的第一读出电压。

图13示出了根据本公开的示例实施例的根据多电平单元的阈值电压的分布的一部分。在多电平单元的情况下，具有较低阈值电压的编程状态(即，较少量的电子被注入浮置栅极的状态)的分布的宽度可大于较大量的电子被注入浮置栅极的状态的分布的宽度。在图13中，两个相邻编程状态P_k和P_k+1的阈值电压中的较小阈值电压大于在P_k和P_k+1左边的两个相邻编程状态P_1和P_2的阈值电压中的较大阈值电压。

因此，在应用根据图9A至图12的非易失性存储器装置的读出方法时，可能有必要取决于要读出的编程状态而不同地控制发展时间的差值。例如，当在一个位线预充电之后要读出第一编程状态P_1和第二编程状态P_2时，第一发展时间tD_1和第二发展时间tD_2可以应用于第一发展间隔“第一发展”和第二发展间隔“第二发展”之间的时间间隔。第二发展时间tD_2和第一发展时间tD_1之间的差可以被称为第一发展时间差dtD_1或第一发展时间变化量。较低状态的分布宽度可以大于较高状态的分布宽度。在相反的极端情况下，第(k+1)编程状态P_k+1的分布宽度比第一编程状态P_1的分布宽度窄。因此，第二发展时间差dtD_2小于第一发展时间差dtD_1，但大于第k发展时间差dtD_k。由于第(k+1)编程状态P_k+1的分布宽度比第一编程状态P_1的分布宽度窄得多，所以第k发展时间差dtD_k会远小于第一发展时间差dtD_1。换句话说，当读出操作读出具有更多电子注入的状态时，可以通过减少发展时间的变化来执行读出操作。因此，与较低编程状态相比较，较高编程状态的发展时间减少，并且相邻的较低编程状态(例如，P_1和P_2)的发展时间改变量之间的差大于相邻的较高编程状态(例如，P_k和P_k+1)的发展时间改变量之间的差。

图14是用于解释根据本公开的示例实施例的读出操作的流程图。

参考图9C和图14，位线BL可以在第一预充电间隔“预充电”中被预充电至位线预充电电压Vpre_BL(图9C中未标出)，并且感测输出节点SO可以被预充电至第一感测输出预充电电压Vpre_SO1(S110)。在位线BL和感测输出节点SO被预充电之后，在第一发展间隔“第一发展”中的第一发展时间tD_1期间可以使感测输出节点SO发展(S120)。在第一发展间隔“第一发展”中，第一读出电压可以施加到所选择的存储器单元所位于的所选择的字线WL。在第一发展间隔“第一发展”中使感测输出节点SO发展之后，可以通过在第一读出间隔“第一读出”中读出所述感测输出节点SO的第一电压电平来识别所选择的存储器单元的第i编程状态P_i(S130)。对第i编程状态P_i的识别可以被称为第一状态的读出。在第一读出中识别了第i状态P_i之后，可以在第二预充电间隔“SO预充电”中将感测输出节点SO预充电至第二感测输出预充电电压Vpre_SO2(S140)。之后，可以在第二发展间隔“第二发展”中在第二发展时间tD_2'期间使感测输出节点SO发展(S150)。在第二发展间隔“第二发展”中，第二读出电压可以被施加到所选择的存储器单元所位于的所选择的字线WL。通过在第二发展间隔“第二发展”之后的第二读出间隔“第二读出”中读出感测输出节点SO的第二电压电平，可以彼此识别(区分)所选择的存储器单元的第(i-1)编程状态P_i-1和第(i+1)编程状态P_i+1(S160)。从第(i-1)编程状态P_i-1识别(区分)第(i+1)编程状态P_i+1可以被称为第二状态的读出。换句话说，可以在HSR读出中执行前向HSR读出或后向HSR读出，在所述HSR读出中顺序地读出存储器单元的每个编程状态。图14的过程可以被称为读出循环，并且可以针对/对于连接到所选择的字线的经选择的存储器单元重复地执行以作为多个读出循环。例如，多个读出循环可以包括从第二状态来识别(区分)第一状态的第一读出循环，以及从第四状态来识别(区分)第三状态的第二读出循环。如关于上述图13所指出的那样，相邻的较低编程状态的发展时间差(发展时间变化量)大于相邻的较高编程状态的发展时间差(发展时间变化量)。

图15是用于解释根据本公开的另一示例实施例的读出操作的流程图。

参照图10A和图15，位线BL可以在预充电间隔“预充电”中被预充电至位线预充电电压Vpre_BL(图10A中未标出)，并且感测输出节点SO可以被预充电至感测输出预充电电压Vpre_SO(S210)。在位线BL和感测输出节点SO被预充电之后，可以在发展间隔“发展”中使感测输出节点SO发展(S220)。可以通过在发展间隔“发展”中在第一读出点或t3a处读出感测输出节点SO的第一电压电平来识别所选择的存储器单元的第i编程状态P_i(S230)。可以通过在发展间隔“发展”中在第二读出点或t4a处读出感测输出节点SO的第二电压电平来识别所选择的存储器单元的第(i+1)编程状态P_i+1(S240)。在参照图10B的实施例中，可以在第二读出点t4a之前将较高字线电压施加到所选择的字线WL。

根据参照图14和图15的非易失性存储器装置的读出方法，可以仅通过一个位线预充电来读出所选择的存储器单元的两个或更多个编程状态。结果，可以降低多电平单元中的数据读取操作和数据写入验证操作所需的时间。

图16示出了根据本公开的示例实施例的固态盘(SSD)系统2000。

SSD系统2000可以包括主机2100和SSD 2200。SSD 2200可以通过信号连接器与主机2100交换信号并且通过电源连接器接收电力。SSD 2200可以包括SSD控制器2210、辅助电源2220和多个存储器装置2230、2240和2250。存储器装置2230、2240和2250可以是垂直堆叠的NAND闪存装置。在这种情况下，存储器装置2230、2240和2250中的至少一个可以被构造为通过使用以上参考图1至图15描述的读出方法来执行数据读取操作或数据写入验证操作。

如上所述，已经在附图和说明书中公开了示例实施例。虽然本文参考具体术语来描述实施例，但应该理解，它们仅用于描述本公开的技术思想的目的，而不是用于限制如权利要求书中限定的本公开的范围。因此，本领域普通技术人员将清楚地理解，在不脱离本公开的范围的情况下，各种修改和等同实施例是可能的。因此，本公开的真正保护范围应由以下权利要求书的技术思想来确定。

Claims (20)

1.一种非易失性存储器装置的读出方法，所述非易失性存储器装置包括多个多电平单元，所述读出方法包括：

在第一预充电间隔期间，分别将选择的存储器单元的位线和连接至所述位线的感测输出节点预充电至位线预充电电压和第一感测输出预充电电压；

通过在第一发展时间期间使所述感测输出节点发展并在第一读出点处读出所述感测输出节点的第一电压电平来识别所选择的存储器单元的第一状态；

在第二预充电间隔期间将所述感测输出节点预充电至第二感测输出预充电电压；以及

通过在不同于所述第一发展时间的第二发展时间期间使所述感测输出节点发展并且在第二读出点处读出所述感测输出节点的第二电压电平来识别所选择的存储器单元的第二状态，

其中，所述第二状态是与所述第一状态相邻的编程状态。

2.根据权利要求1所述的读出方法，其中，所述第二状态对应于比所述第一状态更多的电子被注入到所选择的存储器单元的浮置栅极的编程状态，并且所述第二发展时间长于所述第一发展时间。

3.根据权利要求2所述的读出方法，其中，所述第二感测输出预充电电压大于所述第一感测输出预充电电压。

4.根据权利要求2所述的读出方法，还包括：

在所述第一读出点之前，将第一读出电压施加到所选择的存储器单元所位于的所选择的字线；以及

在所述第二读出点之前，将与第一读出电压不同的第二读出电压施加到所选择的字线。

5.根据权利要求4所述的读出方法，其中，所述第二读出电压大于所述第一读出电压，并且所述第二读出电压和所述第一读出电压之间的差值小于与所述第一状态相对应的分布的阈值电压宽度。

6.根据权利要求1所述的读出方法，还包括：

在第三预充电间隔期间将所述感测输出节点预充电至第三感测输出预充电电压；以及

通过在不同于所述第一发展时间和所述第二发展时间的第三发展时间期间使所述感测输出节点发展并且在第三读出点处读出所述感测输出节点的第三电压电平来识别与所选择的存储器单元的所述第二状态相邻的第三状态。

7.根据权利要求6所述的读出方法，其中，所述第三状态对应于比所述第二状态注入更多的电子到所选择的存储器单元的浮置栅极的编程状态，并且所述第二状态对应于比所述第一状态注入更多的电子到所选择的存储器单元的浮置栅极的编程状态，并且所述第三发展时间长于所述第二发展时间，并且所述第二发展时间长于所述第一发展时间。

8.根据权利要求1所述的读出方法，其中，所述第一状态对应于比所述第二状态注入更多的电子到所选择的存储器单元的浮置栅极的编程状态，并且所述第一发展时间长于所述第二发展时间。

9.根据权利要求8所述的读出方法，其中，所述第一感测输出预充电电压大于所述第二感测输出预充电电压。

10.根据权利要求8所述的读出方法，还包括：

在所述第一读出点之前，将第一读出电压施加到所选择的存储器单元所位于的所选择的字线；以及

在所述第二读出点之前，将小于所述第一读出电压的第二读出电压施加到所选择的字线，

其中，所述第一读出电压与所述第二读出电压之间的差值小于与所述第一状态相对应的分布的阈值电压宽度。

11.根据权利要求1所述的读出方法，其中，所述非易失性存储器装置包括控制逻辑，并且所述第一感测输出预充电电压、所述第二感测输出预充电电压、所述第一发展时间和所述第二发展时间是由所述控制逻辑控制的值。

12.一种非易失性存储器装置的读出方法，所述非易失性存储器装置包括多个多电平单元，所述方法包括：

对所选择的存储器单元的位线和连接到所述位线的感测输出节点进行预充电；

将第一读出电压施加到所选择的存储器单元所位于的所选择的字线；

在发展间隔期间使所述感测输出节点发展；以及

在所述发展间隔期间多次读出所述感测输出节点，

其中，所述多次读出所述感测输出节点的步骤包括：

在所述发展间隔中，通过在第一读出点处读出所述感测输出节点的第一电压电平来识别所选择的存储器单元的第一状态；以及

通过在所述第一读出点之后的第二读出点处读出所述感测输出节点的第二电压电平来识别所选择的存储器单元的第二状态，

其中，所述第二状态是与所述第一状态相邻的编程状态。

13.根据权利要求12所述的读出方法，其中，所述第二状态对应于比所述第一状态注入更多的电子到所选择的存储器单元的浮置栅极的编程状态。

14.根据权利要求12所述的读出方法，其中，所述多次读出所述感测输出节点的步骤还包括：

在所述第二读出点之前，将大于所述第一读出电压的第二读出电压施加到所选择的字线，其中，所述第二读出电压与所述第一读出电压之间的差值小于与所述第一状态相对应的分布的阈值电压宽度。

15.根据权利要求12所述的读出方法，其中，所述多个多电平单元中的每一个包括至少一个四级单元。

16.一种非易失性存储器装置的读出方法，所述非易失性存储器装置包括多个多电平单元并且被构造为对连接到所选择的字线的所选择的存储器单元执行多个读出循环，由所述多个读出循环中的至少一个读出循环执行的所述读出方法包括：

在第一预充电间隔期间对连接到所选择的存储器单元的位线进行预充电；

在所述第一预充电间隔期间将连接到所述位线的感测输出节点预充电至第一感测输出预充电电压；

在发展时间期间使所述感测输出节点发展；

通过在第一读出间隔期间读出所述感测输出节点的第一电压电平来读出所选择的存储器单元的第i编程状态，其中i是整数，

在第二预充电间隔期间将所述感测输出节点预充电至第二感测输出预充电电压；

在一个时段期间使所述感测输出节点发展，所述时间段比所述发展时间长所述发展时间中的变化量；以及

通过在第二读出间隔期间读出所述感测输出节点的第二电压电平来读出所选择的存储器单元的第(i+1)编程状态。

17.根据权利要求16所述的读出方法，其中，所述多个读出循环包括从所选择的存储器单元的第二状态来识别第一状态的第一读出循环以及从第四状态来识别第三状态的第二读出循环，其中，作为所述第一读出循环的发展时间变化量的第一发展时间变化量与作为所述第二读出循环的发展时间变化量的第二发展时间变化量不同。

18.根据权利要求17所述的读出方法，其中，具有所述第三状态的阈值电压与所述第四状态的阈值电压之间较小的阈值电压的状态的阈值电压大于具有所述第一状态的阈值电压与所述第二状态的阈值电压之间较大的阈值电压的状态的阈值电压，并且所述第一发展时间变化量大于所述第二发展时间变化量。

19.根据权利要求16所述的读出方法，其中，所述第二感测输出预充电电压大于所述第一感测输出预充电电压。

20.根据权利要求16所述的读出方法，还包括：

通过所述多个读出循环中的所述至少一个读出循环在所述第二读出间隔之前增大施加到所选择的字线的电压的幅值。