CN112397114A - 非易失性存储器及其相关写入验证方法 - Google Patents

非易失性存储器及其相关写入验证方法 Download PDF

Info

Publication number
CN112397114A
CN112397114A CN202010805135.0A CN202010805135A CN112397114A CN 112397114 A CN112397114 A CN 112397114A CN 202010805135 A CN202010805135 A CN 202010805135A CN 112397114 A CN112397114 A CN 112397114A
Authority
CN
China
Prior art keywords
verification
signal
circuit
memory cell
sensing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010805135.0A
Other languages
English (en)
Inventor
柏正豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
eMemory Technology Inc
Original Assignee
eMemory Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by eMemory Technology Inc filed Critical eMemory Technology Inc
Publication of CN112397114A publication Critical patent/CN112397114A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/04—Nonvolatile memory cell provided with a separate control gate for erasing the cells, i.e. erase gate, independent of the normal read control gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G11C27/024—Sample-and-hold arrangements using a capacitive memory element
    • G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier

Abstract

一种非易失性存储器，包括：一存储单元阵列、一列选择电路、一控制电路、一感测电路、一验证电路。列选择电路连接于该存储单元阵列与多条数据线。控制电路连接至该存储单元阵列与该列选择电路。该控制电路可决定该存储单元阵列中的多个选定存储单元，并经由该列选择电路将该些选定存储单元连接至该些数据线。感测电路连接至该些数据线。于进行一读取动作时，控制电路提供预充电信号与致能信号至感测电路，使得感测电路产生多个输出信号用以代表选定存储单元的储存状态。验证电路接收多个写入数据与输出信号，并产生多个验证信号。

Description

非易失性存储器及其相关写入验证方法
技术领域
本发明是有关于一种非易失性存储器及其相关控制方法，且特别是有关于一种非易失性存储器及其相关写入验证方法。
背景技术
众所周知，非易失性存储器在电源停止供应后仍可持续地记录数据，因此非易失性存储器已经广泛地运用在各式电子装置中。一般来说，非易失性存储器可分为一次编程非易失性存储器(one-time programmable non-volatile memory，简称OTP非易失性存储器)与多次编程非易失性存储器(multi-time programmable non-volatile memory，简称MTP非易失性存储器)。
请参照图1A，其所绘示为现有OTP非易失性存储器的示意图。该OTP非易失性存储器公开于美国专利US9,627,088。一次编程非易失性存储器300包括：控制电路310、存储单元阵列320、预充电器(precharge driver)330、列选择器(column selector)340、感测放大器(sense amplifier)360与重置器(reset driver)370。
存储单元阵列320中包括多个OTP存储单元，其中第n行OTP存储单元Cn1～Cn4对应的连接至位线BL1～BL4。
控制电路310中包括：电压产生器312、字线驱动器(word line driver)313、列驱动器(column driver)314、时钟产生器315与时序控制器(timing controller)316。电压产生器312可产生供应电压V1与V2至存储单元阵列320。字线驱动器313连接至存储单元阵列320中多条字线，字线驱动器313可驱动其中一条位线使其成为选定位线。列驱动器314可产生列解码信号Y1～Y4，用以决定位线BL1～BL4其中之一为选定位线。时钟产生器315产生时钟信号CLK。时序控制器316接收时钟信号CLK，并产生预充电信号Ppcg、重置电信号Prst与致能信号EN。
预充电器330中包括4个开关晶体管ma1～ma4，开关晶体管ma1～ma4的控制端接收预充电信号Ppcg，开关晶体管ma1～ma4的第一端连接至一预充电电压(prechargevoltage)Vpcg；开关晶体管ma1～ma4的第二端连接至对应的位线BL1～BL4。当预充电信号Ppcg动作时，所有的位线BL1～BL4皆被预充电至预充电电压Vpcg。
列选择器340中包括4个选择晶体管M1～M4，选择晶体管M1～M4的控制端接收对应的列解码信号Y1～Y4，选择晶体管M1～M4的第一端连接至对应的位线BL1～BL4；选择晶体管M1～M4的第二端连接至数据线DL。基本上，列驱动器314每次仅会动作列解码信号Y1～Y4其中之一，以决定选定位线。
重置器370中包括一开关晶体管mb，开关晶体管mb的控制端接收重置电信号Prst，开关晶体管mb的第一端连接至数据线DL；开关晶体管mb的第二端连接至重置电压Vrst(例如接地电压)。当重置电信号Prst动作时，数据线DL皆被放电(discharge)至重置电压Vrst。
感测放大器360中包括一比较器362连接至该数据线DL并接收一比较电压Vcmp，并于该致能信号EN动作时，根据该数据线DL的一电压准位与该比较电压Vcmp来产生一输出信号Dout。
基本上，在OTP非易失性存储器300中，控制电路310利用字线驱动器313动作其中一条字线，使其成为选定字线(selected word line)。另外，利用列驱动器314的列解码信号Y1～Y4，用以决定位线BL1～BL4其中之一为选定位线(selected bit line)。而选定字线与选定位线即可决定选定存储单元。而控制电路310在编程动作(program operation)时，可提供特定的供应电压V1与V2用以编程选定存储单元，并使得选定存储单元呈现第一储存状态或者第二储存状态。另外，控制电路310在读取动作(read operation)时，可提供特定的供应电压V1与V2来读取选定存储单元，并确认选定存储单元的储存状态。
举例来说，于读取动作时，字线WLn与位线BL1动作，则第n行的OTP存储单元Cn1即为选定存储单元(selected memory cell)。因此，选定存储单元Cn1即产生存储单元电流(cell current)经由位线BL1、数据线DL至感测放大器360，用以判断选定存储单元Cn1的储存状态。
另外，在读取动作时，时序控制器316会动作预充电信号Ppcg，并使得所有位线BL1～BL4预充电至预充电电压Vpcg。接着，根据字线驱动器313与列驱动器314来决定选定字线与选定位线，并决定选定存储单元且使得选定存储单元对应的位线连接至数据线DL。接着，动作重置电信号Prst，使得数据线DL及选定存储单元对应的位线被放电(discharge)至重置电压Vrst。之后，于致能信号EN动作时，感测放大器360即可判断比较电压Vcmp与数据线DL上的电压准位，并据以产生输出信号Dout。而输出信号Dout即可代表选定存储单元的储存状态。详细说明如下。
请参照图1B，其所绘示为OTP非易失性存储器于读取动作时的相关信号示意图。其中，时间点t1至时点t6为时钟周期I且字线WLn被驱动。
首先，于时间点t1至时间点t2，预充电信号Ppcg动作，数据线DL被预充电至预充电电压Vpcg。接着，于时间点t2至时间点t3，重置电信号Prst动作，数据线DL被放电至重置电压Vrst。
于时间点t3至时间点t4，数据线DL接收选定存储单元的存储单元电流，使得数据线DL上的电压准位由重置电压Vrst开始往上变化。基本上，数据线DL上电压准位变化的速度是由选定存储单元的存储单元电流决定。当选定存储单元的存储单元电流较大，数据线DL上电压上升的速度较快；反之，当选定存储单元的存储单元电流较小，数据线DL上电压上升的速度较慢。
于时间点t4时，致能信号EN动作，并使得致能感测放大器360运作，用以判断比较电压Vcmp与数据线DL上的电压准位之间的关系。并且，于时间点t5时，由于比较电压Vcmp小于数据线DL上的电压准位，感测放大器360产生第一准位(例如高准位)的输出信号，用以代表选定存储单元为低阻抗的第一储存状态。反之，如果比较电压Vcmp大于数据线DL上的电压准位，感测放大器360产生第二准位(例如低准位)的输出信号，用以代表选定存储单元为高阻抗的第二储存状态。
相同地，后续时间点t6至时点t11为时钟周期II，字线WLn-1被驱动。感测放大器360可判断另一选定存储单元的储存状态。其运作原理类似，此处不再赘述。
相同方式也可以运用于由差分存储单元(differential memory cell)所组成的OTP非易失性存储器。请参照图2，其所绘示为现有另一OTP非易失性存储器的示意图。
OTP非易失性存储器500包括：控制电路510、存储单元阵列520、预充电器530、列选择器540、感测放大器560与重置器570。其中，存储单元阵列520中包括多个OTP存储单元Cn1、Cn2，对应的连接至二个位线对BL1、BL1'、BL2、BL2'。
预充电器530中包括4个开关晶体管ma1、ma1'、ma2、ma2'，开关晶体管ma1、ma1'、ma2、ma2'的控制端接收预充电信号Ppcg，开关晶体管ma1、ma1'、ma2、ma2'的第一端连接至一预充电电压Vpcg；开关晶体管ma1、ma1'、ma2、ma2'的第二端连接至对应的位线BL1、BL1'、BL2、BL2'。当预充电信号Ppcg动作时，所有的位线BL1、BL1'、BL2、BL2'皆被预充电至预充电电压Vpcg。
列选择器540中包括4个选择晶体管M1、M1'、M2、M2'，选择晶体管M1、M1'的控制端接收列解码信号Y1，选择晶体管M2、M2'的控制端接收列解码信号Y2，选择晶体管M1、M1'、M2、M2'的第一端连接至对应的位线BL1、BL1'、BL2、BL2'；选择晶体管M1、M2的第二端连接至数据线DL，选择晶体管M1'、M2'的第二端连接至参考线REF。基本上，列驱动器514每次仅会动作列解码信号Y1与Y2其中之一，以决定选定位线对。
重置器570中包括开关晶体管mb、mb'，开关晶体管mb、mb'的控制端接收重置电信号Prst，开关晶体管mb的第一端连接至数据线DL，开关晶体管mb的第二端连接至重置电压Vrst(例如接地电压)；开关晶体管mb'的第一端连接至参考线REF，开关晶体管mb的第二端连接至重置电压Vrst。当重置电信号Prst动作时，数据线DL与参考线REF皆被放电至重置电压Vrst。
感测放大器560中包括一比较器562连接至数据线DL与参考线REF，并于该致能信号EN动作时，根据该数据线DL的一电压准位与该参考线REF上的该比较电压Vcmp来产生一输出信号Dout。
相同地，根据被驱动的字线与位线对，即可由存储单元阵列中决定一选定存储单元，并编程选定存储单元或者读取选定存储单元。举例来说，当字线WLn与位线对BL1与BL1'动作时，OTP存储单元Cn1即为选定存储单元。此时，子存储单元an1会产生存储单元电流至位线BL1，子存储单元an1'会产生存储单元电流至位线BL1'。
因此，在读取动作时，时序控制器516会动作预充电信号Ppcg，并使得所有位线BL1、BL1'、BL2、BL2'预充电至预充电电压Vpcg。接着，根据字线驱动器513与列驱动器514来决定选定字线与选定位线，并决定选定存储单元且使得选定存储单元对应的位线连接至数据线DL。接着，动作重置电信号Prst，使得数据线DL、参考线REF以及选定存储单元对应的位线对被放电(discharge)至重置电压Vrst。之后，于致能信号EN动作时，感测放大器560即可判断参考线REF上的比较电压Vcmp与数据线DL上的电压准位，并据以产生输出信号Dout。其详细运作原理不再赘述。
由以上的说明可知，现有非易失性存储器在读取动作时，皆是利用选定存储单元产生存储单元电流，并根据存储单元电流的大小来决定选定存储单元的储存状态。当然，现有的读取方式也可以运用在MTP非易失性存储器。
另外，图1A中的预充电器330配置于列选择器340与存储单元阵列320之间，于读取动作时可对位线BL1～BL4进行预充电。实际上，预充电器330也可以配置于列选择器340与感测放大器340之间，于读取动作时对数据线DL进行预充电也可以达到相同的读取结果。
再者，图1A中的非易失性存储器300中，于读取动作仅能读取一个位(bit)的数据。适当的扩充预充电器330、列选择器340、感测放大器360、重置器370，可以同时读取非易失性存储器300中的多个位。说明如下。
请参照图3，其所绘示为另一非易失性存储器示意图。非易失性存储器600中包括控制电路610、存储单元阵列620、列选择电路640、与感测电路680。
存储单元阵列620中包括n×m个存储单元。例如m＝32，亦即一个行有32个存储单元。再者，第n行的存储单元c1～c32连接至字线WLn并连接至对应的位线b1～b32。同理，其他行的32个存储单元也连接对应的字线与位线。其中，存储单元阵列620中的存储单元可为OTP存储单元或者MTP存储单元。
控制电路610可产生供应电压V1与V2至存储单元阵列620、产生列解码信号Y1～Y4至列选择电路640、产生预充电信号Ppcg至预充电电路630、产生重置电信号Prst与致能信号EN至感测放大电路660。另外，控制电路610可驱动多条字线其中之一。其中，控制电路610的结构与运作行为类似于图1A的控制电路310，此处不再赘述。
再者，32条位线b1～b32被区分为多个部分，例如8个部分，每个部分的位线连接至列选择电路640中对应的列选择器641～648。再者，每个列选择器641～648连接至对应的一部分位线，并且根据列解码信号Y1～Y4将选定位线连接至数据线。如图3所示，第一部分位线b1～b4连接至列选择器641，且列选择器641根据列解码信号Y1～Y4将第一部分位线b1～b4中的选定位线连接至数据线DL1。相同地，其他部分位线b5～b32也有类似的连接关系，此处不再赘述。
举例来说，当列解码信号Y1动作时，列选择器641将选定位线b1连接至数据线DL1、列选择器642将选定位线b5连接至数据线DL2、列选择器643将选定位线b9连接至数据线DL3、列选择器644将选定位线b13连接至数据线DL4、列选择器645将选定位线b17连接至数据线DL5、列选择器646将选定位线b21连接至数据线DL6、列选择器647将选定位线b25连接至数据线DL7、列选择器648将选定位线b29连接至数据线DL8。
感测电路680连接至数据线DL1～DL8，并接收预充电信号Ppcg、重置信号Prst、致能信号EN。感测电路680包括8个感测元件(sensing device)681～688。再者，感测电路680中更包括预充电器631～638、重置器671～678与感测放大器661～668配置于每一个感测元件681～688内。以感测元件681为例，预充电器631、重置器671与感测放大器661皆连接至数据线DL1，且感测放大器661可产生输出信号Dout1。
于读取动作时，预充电器631～638皆根据预充电信号Ppcg，将对应的数据线DL1～DL8充电至预充电电压Vpcg。重置器671～678皆根据重置信号Prst，将对应的数据线DL1～DL8放电至重置电压Vrst。感测放大器661～668根据致能信号EN来产生输出信号Dout1～Dout8。其详细运作方式不再赘述。
明显地，当致能信号EN动作时，8个感测元件681～688共可产生一个字节(byte)的输出信号Dout1～Dout8，用以代表对应选定存储单元的储存状态。举例来说，于读取动作时，字线WLn与列解码信号Y1动作时，感测电路660产生的输出信号Dout1～Dout8分别代表存储单元c1、c5、c9、c13、c17、c21、c25、c29的储存状态。同理，控制电路610动作其他的列解码信号Y2～Y4动作时，感测电路660即可判断存储单元阵列620中第n行上其他存储单元的储存状态。
相同地，图2的非易失性存储器500中，适当的扩充预充电器530、列选择器540、感测放大器560、重置器570，也可以达成同时读取非易失性存储器500中的多个位。
现有的非易失性存储器于编程动作后，仅能于读取动作时输出选定存储单元中的储存状态，无法确认储存于选定存储单元中的写入数据是否正确。
发明内容
本发明是有关于一种非易失性存储器及其写入验证方法，于现有非易失性存储器中增加验证电路并搭配感测放大器，用以大幅提高储存于非易失性存储器中写入数据的正确性。
本发明是有关于一种非易失性存储器，包括：一存储单元阵列；一列选择电路，连接于该存储单元阵列与多条数据线；一控制电路，连接至该存储单元阵列与该列选择电路，其中该控制电路可决定该存储单元阵列中的多个选定存储单元，并经由该列选择电路将该些选定存储单元连接至该些数据线；一感测电路，连接至该些数据线，其中于进行一读取动作时，该控制电路提供一预充电信号与一致能信号至该感测电路，使得该感测电路产生多个输出信号用以代表该些选定存储单元的储存状态；以及一验证电路，接收多个写入数据与该些输出信号，并产生多个验证信号；其中，于一验证周期时，当该些写入数据与该些输出信号不相符合时，该控制电路依序进行一编程动作与一读取动作，使得该感测电路再次产生该些输出信号至该验证电路，并改变该些验证信号；其中，当该些写入数据与该些输出信号相符合时，该控制电路结束该验证周期。
本发明是有关于一种非易失性存储器的写入验证方法，该非易失性存储器包括一存储单元阵列、一列选择电路、一感测电路、一验证电路，该列选择电路连接于该存储单元阵列与多条数据线，该感测电路包括多个感测元件连接至该些数据线，并产生多个输出信号，该验证电路包括多个验证元件接收该些输出信号，并产生多个验证信号，该写入验证方法包括下列步骤：(a)于一验证周期开始时，将多个写入数据输入对应的该些验证元件；(b)进行一读取动作，该感测电路根据一预充电信号与一致能信号产生多个输出信号用以代表该存储单元阵列中多个选定存储单元的储存状态；以及(c)该验证电路判断该些写入数据与该些输出信号，并产生多个验证信号，其中当该些写入数据与该些输出信号相符合时，结束该验证周期，当该些写入数据与该些输出信号不相符合时，对该些选定存储单元进行一编程动作，并回到步骤(b)。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合附图，作详细说明如下。
附图说明
图1A为现有OTP非易失性存储器的示意图。
图1B为OTP非易失性存储器于读取动作时的相关信号示意图。
图2为现有另一OTP非易失性存储器的示意图。
图3为另一非易失性存储器示意图。
图4A为本发明第一实施例非易失性存储器示意图。
图4B为第一实施例非易失性存储器于验证周期的运作流程图。
图5A为本发明第二实施例非易失性存储器示意图。
图5B为第二实施例非易失性存储器于验证周期的运作流程图。
图6A至图6C为逻辑电路的一个范例以及相关信号示意图。
图7A至图7H为第二实施例中的感测电路与验证电路在验证周期的运作示意图。
符号说明
300,500,600,700,800:非易失性存储器
310,510,610,710:控制电路
312,512:电压产生器
313,513:字线驱动器
314,514:列驱动器
315,515:时钟产生器
316,516:时序控制器
320,520,620,720:存储单元阵列
330,530,631～638,731～73x:预充电器
340,540,641～648,741～74x:列选择器
360,560,661～668,761～76x:感测放大器
362,562:比较器
370,570,671～678,771～77x:重置器
640,740:列选择电路
680,780,880:感测电路
681～688,781～78x,881～88x:感测元件
790,890:验证电路
791～79x,891～89x:验证元件
811～81x:逻辑电路
901:或门
902:非门
903:与门
具体实施方式
为了改善储存于存储单元中写入数据的正确性，本发明提出一种非易失性存储器，其具备验证电路(verification circuit)。可于验证周期(verification cycle)中，判断储存至选定存储单元中的储存状态是否正确，直到确认选定存储单元中的储存状态与写入数据相符合为止。
请参照图4A，其所绘示为本发明第一实施例非易失性存储器示意图。非易失性存储器700中包括控制电路710、存储单元阵列720、列选择电路740、感测电路780与验证电路790。
存储单元阵列720中包括n×m个存储单元。存储单元阵列720连接至n条字线WL1～WLn以及m条位线b1～bm。亦即，每一条字线连接至存储单元阵列720中一行的m个存储单元，且每一行的m个存储单元连接至对应的m条位线b1～bm。举例来说，存储单元阵列720包括64×32个存储单元(亦即，n＝64,m＝32)，连接至64条字线以及32条位线。其中，存储单元阵列720中的存储单元可为OTP存储单元或者MTP存储单元。
控制电路710可驱动n条字线WL1～WLn其中之一。控制电路710可在编程运作与读取运作时，产生特定的供应电压V1与V2至存储单元阵列720。另外，控制电路710更产生列解码信号Y至列选择电路740、产生预充电信号Ppcg、重置信号Prst与致能信号EN至感测电路780、产生写入数据Wd至验证电路770。
再者，m条位线b1～bm被区分为x个部分，对应地连接至列选择电路740中的列选择器741～74x。再者，列选择器741～74x根据列解码信号Y将选定位线连接至数据线DL1～DLx。举例来说，m条位线b1～bm被区分为x个部分，每一部分有y条位线。其中，上述的x、y、m、n皆为正整数，且y＝m/x。
以实际的数字为例来说明，假设存储单元阵列720有32条位线b1～b32，被区分为8个部分，每个部分有4条位线。因此，m＝32、x＝8、y＝4。亦即，位线b1～b4连接至列选择器741、位线b5～b8连接至列选择器742、位线b9～b12连接至列选择器743、位线b13～b16连接至列选择器744、位线b17～b20连接至列选择器745、位线b21～b24连接至列选择器746、位线b25～b28连接至列选择器747、位线b29～b32连接至列选择器748。再者，8个列选择器741～748会根据列解码信号Y，将选定位线连接至对应的数据线DL1～DL8。
感测电路780连接至数据线DL1～DLx，并接收预充电信号Ppcg、重置信号Prst、致能信号EN。感测电路780包括x个感测元件781～78x。再者，感测电路780中更包括预充电器731～73x、重置器771～77x与感测放大器761～76x配置于每一个感测元件781～78x内。以感测元件781为例，预充电器731、重置器771与感测放大器761皆连接至数据线DL1，且感测放大器761可产生输出信号Dout1。
于读取动作时，预充电器731～73x皆根据预充电信号Ppcg，将对应的数据线DL1～DLx充电至预充电电压Vpcg。重置器771～77x皆根据重置信号Prst，将对应的数据线DL1～DLx放电至重置电压Vrst。感测放大器761～76x根据致能信号EN来产生输出信号Dout1～Doutx。
验证电路790接收写入数据Wd。验证电路790中包括x个验证元件(verificationdevice)791～79x，连接至对应的感测元件781～78x用以接收对应的输出信号Dout1～Doutx，并且产生验证信号Vok1～Vokx。再者，控制电路710更接收验证信号Vok1～Vokx用以判断选定存储单元中储存数据的正确性。以下以x＝8为例来说明验证电路790的运作原理。
控制电路710于编程动作时，将一字节的写入数据Wd储存至存储单元阵列720中的8个选定存储单元。之后，控制电路710可启动验证周期以判断写入数据是否正确地储存至选定存储单元。
请参照图4B，其所绘示为第一实施例非易失性存储器于验证周期的运作流程图。于开始验证周期时，控制电路710会将一字节(8个位)的写入数据Wd输入验证电路790中(步骤S701)，使得8个验证元件791～798暂存对应的1个位。之后，控制电路710产生预充电信号Ppcg、重置信号Prst与致能信号EN，并控制感测电路780进行读取动作(步骤S702)，使得感测元件781～788产生一字节的输出信号Dout1～Dout8至对应的验证元件791～798。
接着，验证电路790判断所有输出信号Dout1～Dout8是否与所有写入数据Wd相符合(步骤S703)。当所有输出信号Dout1～Dout8与所有写入数据Wd相符时，控制电路710结束验证周期，并确认选定存储单元中储存数据的正确性。
反之，当输出信号Dout1～Dout8与写入数据Wd之间有任何一个位不相符合时，控制电路710再次进行编程动作(S704)，将相同的一字节写入数据Wd再此储存至存储单元阵列720中的8个选定存储单元。之后，控制电路710再次进行步骤S702与步骤S703，直到确认选定存储单元中储存数据的正确性为止。
基本上，验证电路790比较所有输出信号Dout1～Dout8与所有写入数据Wd后，产生验证信号Vok1～Vok8。举例来说，验证元件791暂存一位的写入数据，并接收输出信号Dout1。当输出信号Dout1与暂存的内容相同时，验证元件791产生第一准位的验证信号Vok1。反之，当输出信号Dout1与暂存的内容不相同时，验证元件791产生第二准位的验证信号Vok1。换言之，当所有的验证信号Vok1～Vok8皆为第一准位时，则控制电路710可确认选定存储单元中储存数据的正确性，并结束验证周期。反之，如果有至少一个验证信号Vok1～Vok8为第二准位时，则控制电路710可确认选定存储单元中的储存数据不正确，并再次进行编程动作(步骤S704)。
当然，控制电路710可以进一步设定编程动作的次数，例如于验证周期中，进行编程动作一特定次数(例如8次)后，控制电路710仍无法确认选定存储单元中数据的正确性，则控制电路710确认验证失败。
当验证周期结束之后，控制电路710即可在存储单元阵列720决定另外的8个选定存储单元进行编程动作，并再次启动另一验证周期。如此，即可提高非易失性存储器700中储存数据的正确性。
在第一实施例非易失性存储器700中，感测电路780中的每一个感测元件781～78x进行一次读取动作大约会产生0.04μA的电流。以x＝8为例，假设控制电路710于验证周期中进行7次读取动作，则感测电路780大约会产生2.24(7×8×0.04)μA的电流。
再者，修改第一实施例的非易失性存储器700可使得非易失性存储器在验证周期中的耗能更低。
请参照图5A，其所绘示为本发明第二实施例非易失性存储器示意图。相较于第一实施例，其差异在于感测电路880与验证电路890，其余电路相同于第一实施例，此处不再赘述。
感测电路880连接至数据线DL1～DLx，并接收预充电信号Ppcg、重置信号Prst、致能信号EN。感测电路880包括x个感测元件881～88x。再者，感测电路880中更包括逻辑电路811～81x、预充电器731～73x、重置器771～77x与感测放大器761～76x配置于每一个感测元件881～88x内。
以感测元件881为例，感测元件881包括逻辑电路811、预充电器731、重置器771与感测放大器761。逻辑电路811接收预充电信号Ppcg、致能信号EN、验证信号Vok1，并产生本地致能信号(local enable signal)EN1至感测放大器761，产生本地预充电信号(localprecharge signal)Ppcg1至预充电器731。另外，预充电器731、重置器771与感测放大器761皆连接至数据线DL1，且感测放大器761可产生输出信号Dout1。
根据本发明的第二实施例，于读取动作时，预充电器731～73x皆根据对应的本地预充电信号Ppcg1～Ppcgx，将对应的数据线DL1～DLx充电至预充电电压Vpcg。重置器771～77x皆根据重置信号Prst，将对应的数据线DL1～DLx放电至重置电压Vrst。感测放大器761～76x根据对应的本地致能信号EN1～ENx来产生输出信号Dout1～Doutx。
另外，验证电路890接收写入数据Wd。验证电路890中包括x个验证元件(verification device)891～89x，连接至对应的感测元件761～76x用以接收对应的输出信号Dout1～Doutx，并且产生验证信号Vok1～Vokx。再者，验证信号Vok1～Vokx回传至对应感测元件881～88x内的逻辑电路811～81x，并且验证信号Vok1～Vokx也传递至控制电路710用以判断选定存储单元中储存数据的正确性。举例来说，验证元件891～89x中包括锁存器(latch)，当输出信号Dout1与暂存的内容相同时，验证元件891将验证信号Vok1锁存在第一准位的。反之，当输出信号Dout1与暂存的内容不相同时，验证元件891将验证信号Vok1锁存在第二准位的。以下以x＝8为例来说明验证电路890的运作原理。
控制电路710于编程动作时，将一字节的写入数据Wd储存至存储单元阵列720中的8个选定存储单元。之后，控制电路710可启动验证周期以判断控制电路710是否正确地将写入数据储存至选定存储单元。
请参照图5B，其所绘示为第二实施例非易失性存储器于验证周期的运作流程图。于开始验证周期时，控制电路710会将一字节(8个位)的写入数据Wd输入验证电路890中(步骤S701)，使得8个验证元件891～898暂存对应的一个位(bit)。之后，控制电路710产生预充电信号Ppcg、重置信号Prst与致能信号EN，并控制感测电路880进行读取动作(步骤S702)，以产生一字节的输出信号Dout1～Dout8至对应的验证元件891～89x。
接着，验证电路890判断所有输出信号Dout1～Dout8是否与所有写入数据Wd相符合(步骤S703)。当所有输出信号Dout1～Dout8与所有写入数据Wd相符时，控制电路710结束验证周期，并确认选定存储单元中储存数据的正确性。
反之，当所有输出信号Dout1～Dout8与所有写入数据Wd不相符时，停止运作输出信号与写入数据相符合的感测元件(步骤S801)，仅剩下输出信号与写入数据不相符合的感测元件继续运作。
接着，控制电路710再次进行编程动作(S704)，将相同的一字节写入数据Wd再此储存至存储单元阵列720中的8个选定存储单元。之后，控制电路710再次进行步骤S702与步骤S703，直到确认选定存储单元中储存数据的正确性为止。
根据本发明的第二实施例，感测元件881～88x中的逻辑电路881～88x可达成上述步骤S801的功能。以验证元件891为例来作说明，当验证元件891的验证信号Vok1被拴锁在第一准位时，代表输出信号Dout1与暂存的内容相同。当验证元件891的验证信号Vok1被拴锁在第二准位时，代表输出信号Dout1与暂存的内容不相同。因此，感测元件881中的逻辑电路811即根据验证信号Vok1的准位来决定是否将致能信号EN转换为本地致能信号EN1，以及将预充电信号Ppcg转换为本地预充电信号Ppcg1。
换言之，假设输出信号Dout1与暂存的内容相同时，验证元件891产生第一准位的验证信号Vok1至逻辑电路881。此时，就算致能信号EN与预充电信号Ppcg动作时，逻辑电路881也不会动作本地致能信号EN1与本地预充电信号Ppcg1，使得感测元件881停止运作。
反之，假设输出信号Dout1与暂存的内容不相同时，验证元件891产生第二准位的验证信号Vok1至逻辑电路881。当致能信号EN与预充电信号Ppcg动作时，逻辑电路881也会动作本地致能信号EN1与本地预充电信号Ppcg1，使得感测元件881继续运作。
请参照图6A至图6C，其所绘示为逻辑电路的一个范例以及相关信号示意图。假设验证信号Vok1的第一准位为高准位(Hi)，第二准位为低准位(Lo)。另外，致能信号EN动作时为高准位，不动作时为低准位。预充电信号动作时为低准位，不动作时为高准位。
如图6A所示，逻辑电路881包括一或门901、一非门902与一与门903。或门901的第一输入端接收预充电信号Ppcg，或门901的第二端接收验证信号Vok1，或门901的输出端产生本地预充电信号Ppcg1。非门902的输入端接收验证信号Vok1，非门902的输出端产生反相的验证信号Vok1。与门903的第一输入端接收反相的验证信号Vok1，与门903的第二输入端接收致能信号EN，与门903的输出端产生本地致能信号EN1。
如图6B所示，当验证信号Vok1维持在第一准位(Hi)时，代表输出信号Dout1与暂存的内容相同。当控制电路710进行读取动作而动作预充电信号Ppcg与致能信号EN时，逻辑电路881将不会动作本地预充电信号Ppcg1以及本地致能信号EN1，使得感测元件881停止运作。
如图6C所示，当验证信号Vok1维持在第二准位(Lo)时，代表输出信号Dout1与暂存的内容不相同。当控制电路710进行读取动作而动作预充电信号Ppcg与致能信号EN时，逻辑电路881也会对应地动作本地预充电信号Ppcg1以及本地致能信号EN1，使得感测元件881继续运作。
再者，图6A的逻辑电路881仅是一个范例而已，并非用来限定本发明，当致能信号EN、预充电信号Ppcg与确认信号Vok1～Vokx的动作准位与上述不同时，可以修改逻辑电路881并达成本发明的目的。
以下提供一实际的范例来解释第二实施例非易失性存储器800在验证周期的运作。请参照图7A至图7H，其所绘示为第二实施例中的感测电路880与验证电路890在验证周期的运作示意图。
如图7A所示，于验证周期之前的初始(initial)状态，验证元件891～898的验证信号Vok1～Vok8先被清除为第二准位(Lo)。
如图7B所示，于验证周期开始后的第一次读取(1st read)动作后，仅有验证信号Vok1变更为第一准位(Hi)，其他验证信号Vok2～Vok8皆维持在第二准位(Lo)。亦即，仅有输出信号Dout1与验证元件891暂存的内容相同，因此感测元件881即停止运作，其他感测元件882～888继续运作。
如图7C所示，再次进行编程动作与第二次读取(2nd read)动作后，仅有验证信号Vok1维持在第一准位(Hi)，其他验证信号Vok2～Vok8仍皆维持在第二准位(Lo)。亦即，仅有输出信号Dout1与验证元件891暂存的内容相同，因此感测元件881停止运作，其他感测元件882～888继续运作。
如图7D所示，再次进行编程动作与第三次读取(3rd read)动作后，验证信号Vok4变更为第一准位(Hi)，验证信号Vok1维持在第一准位(Hi)，其他验证信号Vok2～Vok3与Vok5～Vok8维持在第二准位(Lo)。因此，感测元件881、884停止运作，其他感测元件882～883与885～888继续运作。
如图7E所示，再次进行编程动作与第四次读取(4th read)动作后，验证信号Vok5变更为第一准位(Hi)，验证信号Vok1与Vok4维持在第一准位(Hi)，其他验证信号Vok2～Vok3与Vok6～Vok8维持在第二准位(Lo)。因此，感测元件881、884、885停止运作，其他感测元件882～883与886～888继续运作。
如图7F所示，再次进行编程动作与第五次读取(5th read)动作后，验证信号Vok6与Vok7变更为第一准位(Hi)，验证信号Vok1、Vok4、Vok5维持在第一准位(Hi)，其他验证信号Vok2～Vok3与Vok8维持在第二准位(Lo)。因此，感测元件881、884～887停止运作，其他感测元件882～883与888继续运作。
如图7G所示，再次进行编程动作与进行第六次读取(6th read)动作后，验证信号Vok8变更为第一准位(Hi)，验证信号Vok1、Vok4～Vok7维持在第一准位(Hi)，其他验证信号Vok2～Vok3维持在第二准位(Lo)。因此，感测元件881、884～888停止运作，其他感测元件882～883继续运作。
如图7H所示，再次进行编程动作与进行第七次读取(7th read)动作后，验证信号Vok2～Vok3变更为第一准位(Hi)，验证信号Vok1、Vok4～Vok8维持在第一准位(Hi)。亦即，所有的验证信号Vok～Vok8都为第一准位(Hi)，因此所有感测元件881～888停止运作，且控制电路710确认非易失性存储器800中储存数据的正确性并完成验证动作。
第二实施例的非易失性存储器800在验证周期中进行7次读取动作中共有38(8+7+7+6+5+3+2)个验证元件运作，而感测电路880大约会产生1.52(38×0.04)μA的电流。相较于第一实施例产生2.24μA的电流，第二实施例的非易失性存储器800可以下降大约0.72(2.24-1.52)μA的电流，仅有第一实施例的68％。
再者，本发明于验证周期中感应电路与验证电路的验证方法也同样适用于由差分存储单元所组成的非易失性存储器，详细运作不再赘述。
由以上的说明可知，本发明提出一种非易失性存储器及其写入验证方法，可以改善储存于存储单元中写入数据的正确性。本发明的非易失性存储器中包括验证电路，可于验证周期验证选定存储单元中的储存状态是否正确，直到确认选定存储单元中的储存状态与写入数据相符合为止。
综上所述，虽然本发明已以较佳实施例公开如上，然而其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，应当可作各种的更动与润饰。因此，本发明的保护范围应当视权利要求书所界定者为准。

Claims (9)

1.一种非易失性存储器，包括：
一存储单元阵列；
一列选择电路，连接于该存储单元阵列与多条数据线；
一控制电路，连接至该存储单元阵列与该列选择电路，其中该控制电路可决定该存储单元阵列中的多个选定存储单元，并经由该列选择电路将该些选定存储单元连接至该些数据线；
一感测电路，连接至该些数据线，其中于进行一读取动作时，该控制电路提供一预充电信号与一致能信号至该感测电路，使得该感测电路产生多个输出信号用以代表该些选定存储单元的储存状态；以及
一验证电路，接收多个写入数据与该些输出信号，并产生多个验证信号；
其中，于一验证周期时，当该些写入数据与该些输出信号不相符合时，该控制电路依序进行一编程动作与一读取动作，使得该感测电路再次产生该些输出信号至该验证电路，并改变该些验证信号；
其中，当该些写入数据与该些输出信号相符合时，该控制电路结束该验证周期。
2.如权利要求1所述的非易失性存储器，其中该存储单元阵列包括多个字线与多个位线，该些字线连接于该控制电路与该存储单元阵列之间，该些位线连接于该列选择电路与该存储单元阵列之间。
3.如权利要求2所述的非易失性存储器，其中该列选择电路中包括x个列选择器连接至x条数据线，且该些位线被区分为x个部分对应地连接至该x个列选择器其中之一；其中该x个列选择器根据该控制电路产生的一选择信号，将x条选定位线连接至该x条数据线。
4.如权利要求1所述的非易失性存储器，其中该感测电路包括多个感测元件，且该些感测元件中的一第一感测元件包括：
一逻辑电路，接收该些验证信号中的一第一验证信号、该致能信号与该预充电信号，并产生一本地致能信号与一本地预充电信号；
一预充电器，于该本地预充电信号动作时，将该些数据线中的一第一数据线预充电至一预充电电压；以及
一感测放大器，于该本地致能信号动作时，感测该第一数据线上的电压，并产生一第一输出信号。
5.如权利要求4所述的非易失性存储器，其中该验证电路包括多个验证元件，且该些验证元件中的一第一验证元件暂存该些写入数据中的一第一写入数据并且接收该第一输出信号；其中，当该第一输出信号与该第一写入数据相符合时，该第一验证元件将该第一验证信号锁存在一第一准位；且当该第一输出信号与该第一写入数据不相符合时，该第一验证元件将该第一验证信号锁存在一第二准位。
6.如权利要求5所述的非易失性存储器，其中当该第一验证信号为该第一准位且该致能信号与该预充电信号动作时，该第一逻辑电路不动作该本地致能信号与该本地预充电信号；以及，当该第一验证信号为该第二准位且该致能信号与该预充电信号动作时，该第一逻辑电路动作该本地致能信号与该本地预充电信号。
7.一种非易失性存储器的写入验证方法，该非易失性存储器包括一存储单元阵列、一列选择电路、一感测电路、一验证电路，该列选择电路连接于该存储单元阵列与多条数据线，该感测电路包括多个感测元件连接至该些数据线，并产生多个输出信号，该验证电路包括多个验证元件接收该些输出信号，并产生多个验证信号，该写入验证方法包括下列步骤：
(a)于一验证周期开始时，将多个写入数据输入对应的该些验证元件；
(b)进行一读取动作，该感测电路根据一预充电信号与一致能信号产生多个输出信号用以代表该存储单元阵列中多个选定存储单元的储存状态；以及
(c)该验证电路判断该些写入数据与该些输出信号，并产生多个验证信号；
其中，当该些写入数据与该些输出信号相符合时，结束该验证周期；以及，当该些写入数据与该些输出信号不相符合时，对该些选定存储单元进行一编程动作，并回到步骤(b)。
8.如权利要求7所述的非易失性存储器的写入验证方法，其中该感测电路包括x个感测元件，该验证电路包括x个验证元件，该x个感测元件中的一第一感测元件产生一第一输出信号，该x个验证元件中的一第一验证元件接收该第一输出信号与该些写入数据中的一第一写入数据，当该第一输出信号与该第一写入数据相符合时，该第一验证元件将该些验证信号中的一第一验证信号锁存在一第一准位；且当该第一输出信号与该第一写入数据不相符合时，该第一验证元件将该第一验证信号锁存在一第二准位。
9.如权利要求8所述的非易失性存储器的写入验证方法，其中该第一感测元件接收该第一验证信号、该预充电信号与该致能信号，其中当该第一验证信号为该第一准位且该致能信号与该预充电信号动作时，该第一感测元件停止运作；以及，当该第一验证信号为该第二准位且该致能信号与该预充电信号动作时，该第一感测元件继续运作。
CN202010805135.0A 2019-08-13 2020-08-12 非易失性存储器及其相关写入验证方法 Pending CN112397114A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201962886286P 2019-08-13 2019-08-13
US62/886,286 2019-08-13

Publications (1)

Publication Number Publication Date
CN112397114A true CN112397114A (zh) 2021-02-23

Family

ID=74567429

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202010805135.0A Pending CN112397114A (zh) 2019-08-13 2020-08-12 非易失性存储器及其相关写入验证方法
CN202010810917.3A Pending CN112397111A (zh) 2019-08-13 2020-08-13 操作方法以及感测放大器

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202010810917.3A Pending CN112397111A (zh) 2019-08-13 2020-08-13 操作方法以及感测放大器

Country Status (3)

Country Link
US (2) US11295788B2 (zh)
CN (2) CN112397114A (zh)
TW (3) TWI742795B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113488097B (zh) * 2021-06-30 2024-03-29 恒烁半导体(合肥)股份有限公司 一种用于存储器芯片的参考电流高效调整方法、装置及应用

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5379256A (en) * 1991-02-19 1995-01-03 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with write/verify controller
US20080159005A1 (en) * 2006-12-29 2008-07-03 June Lee Selective bit line precharging in non volatile memory
US20080212370A1 (en) * 2007-03-02 2008-09-04 Naoya Tokiwa Nonvolatile semiconductor storage device, nonvolatile semiconductor storage system and method of managing of defective column in nonvolatile semiconductor storage system
CN102779553A (zh) * 2011-05-11 2012-11-14 海力士半导体有限公司 非易失性存储器件及其感测方法
US20140050028A1 (en) * 2012-08-16 2014-02-20 Kabushiki Kaisha Toshiba Semiconductor storage device
US20140153329A1 (en) * 2012-12-05 2014-06-05 Samsung Electronics Co., Ltd. Nonvolatile memory device comprising page buffer and operation method thereof
CN104517644A (zh) * 2013-10-08 2015-04-15 力旺电子股份有限公司 非易失性存储器装置及其数据验证方法
CN105913876A (zh) * 2015-02-25 2016-08-31 力旺电子股份有限公司 一次编程非易失性存储器及其读取感测方法
US20170178745A1 (en) * 2015-02-25 2017-06-22 Ememory Technology Inc. One time programmable non-volatile memory and read sensing method thereof
US20180374518A1 (en) * 2017-06-22 2018-12-27 Sandisk Technologies Llc Sense Circuit With Two-Step Clock Signal For Consecutive Sensing
CN109559776A (zh) * 2017-09-25 2019-04-02 三星电子株式会社 非易失性存储器装置及其读出方法
CN109599140A (zh) * 2017-10-03 2019-04-09 桑迪士克科技有限责任公司 用于存储设备的状态相关的感测电路和预充电操作

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4813015A (en) 1986-03-12 1989-03-14 Advanced Micro Devices, Inc. Fracturable x-y storage array using a ram cell with bidirectional shift
US4816706A (en) * 1987-09-10 1989-03-28 International Business Machines Corporation Sense amplifier with improved bitline precharging for dynamic random access memory
TW315469B (en) * 1996-09-19 1997-09-11 Macronix Int Co Ltd Floating gate memory device with stop program loading period protocol
US5889701A (en) * 1998-06-18 1999-03-30 Xilinx, Inc. Method and apparatus for selecting optimum levels for in-system programmable charge pumps
US6366130B1 (en) * 1999-02-17 2002-04-02 Elbrus International Limited High speed low power data transfer scheme
US6449195B1 (en) 2000-09-28 2002-09-10 Motorola, Inc. Method and apparatus for coupling noise reduction in a semiconductor device
US7366046B2 (en) * 2005-08-16 2008-04-29 Novelics, Llc DRAM density enhancements
US7498850B2 (en) 2007-06-22 2009-03-03 Intel Corporation Compensated comparator for use in lower voltage, higher speed non-volatile memory
KR101532584B1 (ko) 2009-01-30 2015-06-30 삼성전자주식회사 비휘발성 메모리 장치, 및 그의 프로그램 방법
KR101589542B1 (ko) 2009-11-30 2016-01-29 에스케이하이닉스 주식회사 라이트드라이빙 장치
US10242720B2 (en) * 2010-03-25 2019-03-26 Qualcomm Incorporated Dual sensing current latched sense amplifier
US8520441B2 (en) * 2010-11-16 2013-08-27 Sandisk Technologies Inc. Word line kicking when sensing non-volatile storage
US8456197B2 (en) 2010-12-29 2013-06-04 Stmicroelectronics International N.V. Differential data sensing
US8711646B2 (en) * 2012-05-08 2014-04-29 Samsung Electronics Co., Ltd. Architecture, system and method for testing resistive type memory
KR102019843B1 (ko) * 2012-12-03 2019-09-11 에스케이하이닉스 주식회사 전하 트랩 소자들을 소거하는 방법
US9418714B2 (en) 2013-07-12 2016-08-16 Nvidia Corporation Sense amplifier with transistor threshold compensation
US20150341023A1 (en) 2014-05-22 2015-11-26 Spansion Llc Methods, Circuits, Devices and Systems for Comparing Signals
US9691462B2 (en) * 2014-09-27 2017-06-27 Qualcomm Incorporated Latch offset cancelation for magnetoresistive random access memory
US9378781B1 (en) * 2015-04-09 2016-06-28 Qualcomm Incorporated System, apparatus, and method for sense amplifiers
US9621145B2 (en) * 2015-05-12 2017-04-11 Texas Instruments Incorporated Sense amplifier latch with offset correction
KR102377469B1 (ko) * 2015-11-02 2022-03-23 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치의 동작 방법
US10142097B2 (en) 2016-09-19 2018-11-27 Synopsys, Inc. System for serializing high speed data signals
KR102549745B1 (ko) * 2016-09-21 2023-06-30 한국전자통신연구원 전압 비교기, 이의 전압 비교 방법, 그리고 이의 리셋 방법
KR102369391B1 (ko) * 2017-12-27 2022-03-02 삼성전자주식회사 비휘발성 메모리 장치의 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5379256A (en) * 1991-02-19 1995-01-03 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with write/verify controller
US20080159005A1 (en) * 2006-12-29 2008-07-03 June Lee Selective bit line precharging in non volatile memory
US20080212370A1 (en) * 2007-03-02 2008-09-04 Naoya Tokiwa Nonvolatile semiconductor storage device, nonvolatile semiconductor storage system and method of managing of defective column in nonvolatile semiconductor storage system
CN102779553A (zh) * 2011-05-11 2012-11-14 海力士半导体有限公司 非易失性存储器件及其感测方法
US20140050028A1 (en) * 2012-08-16 2014-02-20 Kabushiki Kaisha Toshiba Semiconductor storage device
US20140153329A1 (en) * 2012-12-05 2014-06-05 Samsung Electronics Co., Ltd. Nonvolatile memory device comprising page buffer and operation method thereof
CN104517644A (zh) * 2013-10-08 2015-04-15 力旺电子股份有限公司 非易失性存储器装置及其数据验证方法
CN105913876A (zh) * 2015-02-25 2016-08-31 力旺电子股份有限公司 一次编程非易失性存储器及其读取感测方法
US20170178745A1 (en) * 2015-02-25 2017-06-22 Ememory Technology Inc. One time programmable non-volatile memory and read sensing method thereof
US20180374518A1 (en) * 2017-06-22 2018-12-27 Sandisk Technologies Llc Sense Circuit With Two-Step Clock Signal For Consecutive Sensing
CN109559776A (zh) * 2017-09-25 2019-04-02 三星电子株式会社 非易失性存储器装置及其读出方法
CN109599140A (zh) * 2017-10-03 2019-04-09 桑迪士克科技有限责任公司 用于存储设备的状态相关的感测电路和预充电操作

Also Published As

Publication number Publication date
US11120848B2 (en) 2021-09-14
TWI746108B (zh) 2021-11-11
TW202107468A (zh) 2021-02-16
TWI734582B (zh) 2021-07-21
US11295788B2 (en) 2022-04-05
CN112397111A (zh) 2021-02-23
TW202107467A (zh) 2021-02-16
US20210050039A1 (en) 2021-02-18
TW202107470A (zh) 2021-02-16
TWI742795B (zh) 2021-10-11
US20210050061A1 (en) 2021-02-18

Similar Documents

Publication Publication Date Title
JP4253312B2 (ja) 半導体記憶装置
JP4253309B2 (ja) 半導体記憶装置
KR101453588B1 (ko) 2중 기능을 갖는 멀티-레벨 셀 액세스 버퍼
KR101039962B1 (ko) 불휘발성 메모리 소자 및 프로그램 방법
KR101106976B1 (ko) 비휘발성 메모리의 복수-국면 프로그래밍에서의 데이터래치의 사용
US7286416B2 (en) Non-volatile semiconductor memory device and semiconductor memory device
US7336532B2 (en) Method for reading NAND memory device and memory cell array thereof
US7952958B2 (en) Non-volatile semiconductor storage system
JP4810350B2 (ja) 半導体記憶装置
US20040228194A1 (en) Nonvolatile semiconductor memory and read method
TW201631593A (zh) 一次編程非揮發性記憶體及其讀取感測方法
JP2013084324A (ja) 半導体記憶装置及び半導体装置
KR20010029857A (ko) 비휘발성 반도체 메모리 장치
CN108538334B (zh) 一次性可编程非易失性存储器及其读取传感方法
KR100592743B1 (ko) 비휘발성 반도체 기억 장치
KR100528483B1 (ko) 패스/페일 점검이 가능한 불휘발성 반도체 메모리장치
US5812451A (en) Nonvolatile semiconductor storage apparatus and method of writing data to the same
KR101003935B1 (ko) 불휘발성 메모리 소자의 페이지 버퍼 회로 및 그 동작 방법
CN112397114A (zh) 非易失性存储器及其相关写入验证方法
CN112349319A (zh) 存储器读写控制电路及其操作方法
CN105845175B (zh) 存储器装置及应用其上的方法
CN111199765B (zh) 页缓冲电路与非易失性存储装置
KR970029851A (ko) 다수상태 불휘발성 반도체 메모리 및 그의 구동방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination