JP5672051B2 - ワードライン昇圧回路、記憶装置、集積回路装置、及び電子機器 - Google Patents

Description

本発明は、ワードライン昇圧回路、記憶装置、集積回路装置、及び電子機器等に関する。

近年、電子機器は、小型化や低消費電力化等が求められる。このような電子機器では、電源が供給されなくてもデータを保持し続けることができる不揮発性半導体記憶装置が用いられることが多い。そこで、電子機器の低消費電力化のため、電子機器に搭載される不揮発性半導体記憶装置にも、より一層の低電圧動作が求められる。

この種の不揮発性半導体記憶装置は、保持したデータを読み出すとき、該データを保持するメモリーセルを選択するワードラインの選択電圧を昇圧することで、読み出し電流を十分に確保する。このような読み出し電流に基づいて読み出しデータを判別することで、確実に保持データを読み出すことができるようになる。このような不揮発性半導体記憶装置におけるワードラインの選択電圧を昇圧する技術については種々提案されている。例えば、特許文献１には、選択されたワードラインを駆動する場合に、電源電圧以上の選択電圧をワードラインに供給する不揮発性半導体記憶装置が開示されている。

図１５に、従来の不揮発性半導体記憶装置の構成の要部を示す。
図１５における不揮発性半導体記憶装置１０には、メインワードラインＭＷＬｍ，ＭＷＬｍ＋１、サブワードラインＳＷＬ、ソースラインＳＬ、ビットラインＢＬｎ，ＢＬｎ＋１、昇圧電源ラインＢＰＬ、ソース電源ラインＶＳＬが設けられている。

メインワードラインＭＷＬｍ，ＭＷＬｍ＋１の各々は、メモリーセルアレイを構成する複数のメモリーセルのうち、行方向のメモリーセルを選択するためのローアクティブのラインである。サブワードラインＳＷＬは、メインワードラインによって選択され、複数のメモリーセルのゲートに接続される。ソースラインＳＬは、メインワードラインによって選択され、複数のメモリーセルのソースに接続される。ビットラインＢＬｎ，ＢＬｎ＋１の各々は、メモリーセルアレイを構成する複数のメモリーセルのうち、列方向のメモリーセルを選択するためのラインである。昇圧電源ラインＢＰＬは、サブワードラインＳＷＬに昇圧電圧を供給する。ソース電源ラインＶＳＬはメインワードラインによって選択されたソースラインに電圧を供給し、読み出し動作時にはビットラインに読み出し電流が流れる。

不揮発性半導体記憶装置１０では、ワードライン電圧供給トランジスターＴｒ１のドレインに、第１の電源電圧ＶＷＬが供給される。ワードライン電圧供給トランジスターＴｒ１は、ｎ型の金属酸化膜半導体（Metal Oxide Semiconductor：以下、ＭＯＳ）トランジスターにより構成される。ワードライン電圧供給トランジスターＴｒ１は、そのドレイン及びゲートが接続される。ワードライン電圧供給トランジスターＴｒ１のソースは、昇圧電源ラインＢＰＬに接続され、このソース電圧が昇圧電圧となる。昇圧電源ラインＢＰＬには、昇圧キャパシターＢＣの一端が接続される。昇圧キャパシターＢＣの他端はブートパルスイネーブル信号ＢＰ＿ＥがＨレベルとなったとき第１の電源電圧ＶＷＬとなることで、昇圧キャパシターＢＣの一端の電圧が上昇するようになっている。

例えばメインワードラインＭＷＬｍが選択されるとＬレベルとなり、他のメインワードライン（例えばメインワードラインＭＷＬｍ＋１）はＨレベルとなる。このとき、メインワードラインＭＷＬｍの選択レベルが伝達されるｎ型のＭＯＳトランジスターにより構成されるワードライン駆動トランジスターＴｒ２がオンする。このワードライン駆動トランジスターＴｒ２のソースは、サブワードラインＳＷＬに接続され、ドレインが昇圧電源ラインＢＰＬに接続される。そのため、ワードライン駆動トランジスターＴｒ２のソースに接続されるサブワードラインＳＷＬには、昇圧電源ラインＢＰＬの昇圧電圧が供給される。

例えばビットラインＢＬｎが選択されたとき、ソースラインＳＬに接地電圧ＶＳＳが供給され、サブワードラインＳＷＬに昇圧電圧が印加されると、メモリーセルＭＣ１に電流が流れ、トランスファー回路ＴＦを介してビットラインＢＬｎに読み出し電流が流れる。この読み出し電流とリファレンスセル（図示せず）に流れる電流とを比較することで、メモリーセルＭＣ１が保持するデータを「１」又は「０」に判別して、読み出しデータとして出力する。

なお、消去動作時ワードライン制御信号ＸＥＷＬは、消去動作時にＬレベルに設定され、サブワードラインＳＷＬをプルダウンする。メモリーセルの読み出し動作時には、消去動作時ワードライン制御信号ＸＥＷＬはＨレベルに設定される。

特開平６−２８８７６号公報

ところで、図１５に示すように、ワードライン電圧供給トランジスターＴｒ１は、ｎ型のＭＯＳトランジスターにより構成される。これは、ワードライン電圧供給トランジスターＴｒ１をｐ型のＭＯＳトランジスターにより構成すると、電源へのリークや非選択のワードライン駆動トランジスターを介したリークが過大となり、昇圧効率を上げることが難しくなるからである。

しかしながら、ワードライン電圧供給トランジスターＴｒ１の閾値電圧Ｖｔｈｎ分だけ電圧降下があり、昇圧電源ラインＢＰＬには、最大で（２×ＶＷＬ−Ｖｔｈｎ）の電圧しか供給することができない。そのため、第１の電源電圧ＶＷＬが極低電圧になると、閾値電圧Ｖｔｈｎを無視することができなくなり、ワードラインに十分な昇圧電圧を供給することができなくなるという問題がある。

本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、極低電圧でもワードラインを十分に昇圧することができるワードライン昇圧回路、記憶装置、集積回路装置、及び電子機器等を提供することができる。

（１）本発明の第１の態様は、メモリーセルを選択するためのワードラインに供給する昇圧電圧を生成するワードライン昇圧回路が、前記ワードラインに前記昇圧電圧を供給するｐ型の第１の駆動トランジスターと、前記第１の駆動トランジスターのソース電圧を第１の電源電圧に基づいて生成する第１の電圧供給トランジスターと、前記第１の駆動トランジスターのソースと前記第１の電圧供給トランジスターのドレインを接続する第１の電源ラインと、第１の基準電位と前記第１の電源ラインの間に挿入される第１の昇圧キャパシターとを含む。

本態様によれば、電圧供給トランジスターの閾値電圧分を電圧降下させることなく、昇圧電圧をワードラインに供給することができる。

（２）本発明の第２の態様に係るワードライン昇圧回路では、第１の態様において、前記第１の駆動トランジスターのゲートに高電位側電圧を供給するｐ型の第２の駆動トランジスターと、前記第１の電圧供給トランジスターのソース電圧と前記第２の駆動トランジスターのソース電圧を前記第１の電源電圧に基づいて生成するｐ型の第２の電圧供給トランジスターと、前記第１の電圧供給トランジスターのソースと前記第２の電圧供給トランジスターのドレインと前記第２の駆動トランジスターのソースを接続する第２の電源ラインとを含む。

本態様によれば、第１の電源ラインの負荷容量を増加させることなく、非選択状態における第１の駆動トランジスターのゲートを昇圧することができ、電源へのリークを低減することができる。

（３）本発明の第３の態様に係るワードライン昇圧回路は、第２の態様において、前記第１の基準電圧と前記第２の電圧供給トランジスターのゲートとの間に挿入される第２の昇圧キャパシターを含む。

本態様によれば、第２の電圧供給トランジスターのゲートを昇圧することができるので、上記の効果に加えて、電源へのリークをなくすことができるようになる。

（４）本発明の第４の態様に係るワードライン昇圧回路は、第３の態様において、前記第１の基準電圧と前記第１の電圧供給トランジスターのゲートとの間に挿入される第３の昇圧キャパシターを含む。

本態様によれば、第１の電圧供給トランジスターのゲートを昇圧することができるので、上記の効果に加えて、第１の電圧供給トランジスターのリークをなくすことができるようになる。

（５）本発明の第５の態様に係るワードライン昇圧回路は、第２の態様において、前記第２の電圧供給トランジスターのゲートに高電位側電圧を供給するｐ型の第３の駆動トランジスターを含み、ソースに前記第２の電源ラインが電気的に接続される。

本態様によれば、第２の電圧供給トランジスターのゲートを昇圧することができるので、上記の効果に加えて、電源へのリークをなくすことができるようになる。

（６）本発明の第６の態様に係るワードライン昇圧回路は、第５の態様において、前記第１の電圧供給トランジスターのゲートに高電位側電圧を供給するｐ型の第４の駆動トランジスターを含み、ソースに前記第２の電源ラインが電気的に接続される。

本態様によれば、第１の電圧供給トランジスターのゲートを昇圧することができるので、上記の効果に加えて、第１の電圧供給トランジスターのリークをなくすことができるようになる。

（７）本発明の第７の態様に係るワードライン昇圧回路は、第２の態様において、前記第１の駆動トランジスターの基板電圧を前記第２の電源ラインから供給する。

本態様によれば、非選択状態において、第１の駆動トランジスターのゲート及び基板が同電位となるため、リークの増加を抑えることができるようになる。

（８）本発明の第８の態様にかかわる記憶装置では、第２の態様において、前記ワードラインが非選択状態のときに、前記第２の駆動トランジスターがオンとなり、前記第２の電源ラインの電圧が前記第１の駆動トランジスターのゲートに供給される。

本態様によれば、非選択状態において、第１の駆動トランジスターのゲートに昇圧された電圧が供給できる他、ゲート及び基板が同電位となるため、リークの増加を抑えることができるようになる。

（９）本発明の第９の態様は、記憶装置が、前記メモリーセルと、前記メモリーセルに接続される前記ワードラインと、前記ワードラインに供給される前記昇圧電圧を生成する上記のいずれか記載のワードライン昇圧回路とを含む。

本態様によれば、電圧供給トランジスターの閾値電圧分を電圧降下させることなく、昇圧電圧をワードラインに供給することができるので、極低電圧でも振幅が大きい読み出し電流を得ることができるようになる。その結果、極低電圧でも確実に読み出しデータを出力することができる記憶装置を提供することができるようになる。

（１０）本発明の第１０の態様に係る記憶装置では、第９の態様において、前記メモリーセルは、不揮発性のメモリーセルである。

本態様によれば、極低電圧でもワードラインを十分に昇圧することでデータ読み出しが可能な不揮発性の記憶装置を提供することができるようになる。

（１１）本発明の第１１の態様は、集積回路装置が、中央演算処理装置と、前記中央演算処理装置によって読み出されるデータを記憶する上記のいずれか記載の記憶装置とを含む。

本態様によれば、極低電圧でも読み出し動作が可能な記憶装置が適用され、低消費電力化を図る集積回路装置を提供することができるようになる。

（１２）本発明の第１２の態様は、電子機器が、上記のいずれか記載の記憶装置を含む。

本態様によれば、極低電圧でも読み出し動作が可能な記憶装置が適用され、低消費電力化を図る電子機器を提供することができるようになる。

（１３）本発明の第１３の態様は、電子機器が、上記記載の集積回路装置を含む。

本態様によれば、極低電圧でも読み出し動作が可能な記憶装置を含む集積回路装置が適用され、低消費電力化を図る電子機器を提供することができるようになる。

本発明の一実施形態に係るワードライン昇圧回路が適用された不揮発性半導体記憶装置の構成例のブロック図。 本実施形態における不揮発性半導体記憶装置の読み出し動作のタイミングの一例を示す図。 図１のメモリーセルアレイ、ワードライン昇圧回路の構成例の回路図。 本実施形態における電源へのリークの説明図。 本実施形態における不揮発性半導体記憶装置のソース電源ラインに出力される昇圧電圧のシミュレーション結果の一例を示す図。 本実施形態における不揮発性半導体記憶装置のソース電源ラインに出力される昇圧電圧のシミュレーション結果の一例を示す図。 本実施形態における不揮発性半導体記憶装置の昇圧効率の説明図。 本実施形態の第１の変形例におけるメモリーセルアレイ、ワードライン昇圧回路及びワードライン駆動回路の構成例の回路図。 本実施形態の第２の変形例におけるメモリーセルアレイ、ワードライン昇圧回路及びワードライン駆動回路の構成例の回路図。 本実施形態の第３の変形例におけるメモリーセルアレイ、ワードライン昇圧回路及びワードライン駆動回路の構成例の回路図。 本実施形態の第４の変形例におけるメモリーセルアレイ、ワードライン昇圧回路及びワードライン駆動回路の構成例の回路図。 本発明に係るマイクロコンピューターの構成例のブロック図。 本発明に係る電子機器の構成例のブロック図。 図１４（Ａ）はモバイル型のパーソナルコンピューターの構成例の斜視図。図１４（Ｂ）は携帯電話機の構成例の斜視図。 従来の不揮発性半導体記憶装置の構成の要部を示す図。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。

≪不揮発性半導体記憶装置の構成の概要≫
図１に、本発明の一実施形態に係るワードライン昇圧回路が適用された不揮発性半導体記憶装置の構成例のブロック図を示す。

不揮発性半導体記憶装置（広義には、不揮発性記憶装置、記憶装置）１００は、メモリーセルアレイ１１０と、アクセス制御回路１２０と、電源回路１３０とを備えている。また、不揮発性半導体記憶装置１００は、ワードライン昇圧回路１４０と、ソースライン駆動回路１６０とを備えている。アクセス制御回路１２０は、リファレンスセル１２２を備えている。電源回路１３０は、ワードライン電源スイッチ１３２と、ソースライン電源スイッチ１３４とを備えている。ワードライン昇圧回路１４０は、ワードライン駆動回路１５０を備えている。

メモリーセルアレイ１１０は、行方向に配列されると共に列方向に配列されることによりマトリックス状に配置された複数のメモリーセルを有する。メモリーセルアレイを構成する各メモリーセルは、同様の構成を有し、１ビットのデータを記憶する不揮発性のメモリーセルである。メモリーセルアレイ１１０は、行方向に並ぶ複数のメモリーセル毎に配置される複数のワードラインと、列方向に並ぶ複数のメモリーセル毎に配置される複数のビットラインと、行方向に並ぶ複数のメモリーセル毎に配置される複数のソースラインとを備えている。また、メモリーセルアレイ１１０は、読み出しラインを備えている。

アクセス制御回路１２０には、動作クロックＣＫ、チップセレクト信号ＸＣＳ、アドレス信号が入力される。アクセス制御回路１２０は、チップセレクト信号ＸＣＳにより選択されたとき、動作クロックＣＫに同期して、不揮発性半導体記憶装置１００の各部を制御して、アドレス信号により指定されたメモリーセルにアクセスするための制御を行う。例えば、アクセス制御回路１２０は、不揮発性半導体記憶装置１００の各部を制御して、メモリーセルアレイ１１０を構成しアドレス信号により指定される所望のメモリーセルにデータを書き込む制御を行う。また、アクセス制御回路１２０は、不揮発性半導体記憶装置１００の各部を制御して、メモリーセルアレイ１１０を構成しアドレス信号により指定される所望のメモリーセルからデータを読み出す制御を行う。このとき、アクセス制御回路１２０は、リファレンスセル１２２に流れる読み出し電流を基準に、上記の読み出し対象のメモリーセルに流れる読み出し電流に基づいて、読み出しデータが「１」又は「０」かを判別し、読み出しデータを出力する。また、アクセス制御回路１２０は、所望のメモリーセルの保持データを消去する消去動作の制御も行う。

電源回路１３０には、この不揮発性半導体記憶装置１００が混載されるマイクロコンピューター等の集積回路装置のロジック回路用電源と共用されるロジック電源電圧ＶＤＤと、書き込み及び消去用の高電圧電源電圧ＶＰＰとが外部から供給される。一般的に、高電圧電源電圧ＶＰＰが５〜１０Ｖ程度であるのに対し、ロジック電源電圧ＶＤＤは１．２〜１．８Ｖ程度である。ワードライン電源スイッチ１３２は、ロジック電源電圧ＶＤＤ又は高電圧電源電圧ＶＰＰのいずれかを、ワードラインに供給する第１の電源電圧ＶＷＬとして出力する。ソースライン電源スイッチ１３４は、接地電圧ＶＳＳ又は高電圧電源電圧ＶＰＰのいずれかを、ソースラインに供給する電源電圧として出力する。

ワードライン昇圧回路１４０は、読み出し対象のメモリーセルの読み出し電流を増やすため、ワードラインに供給する電圧を昇圧し、昇圧した昇圧電圧を選択電圧として生成する。ワードライン昇圧回路１４０は、ワードライン電源スイッチ１３２によって切り替えられて出力された第１の電源電圧ＶＷＬを用いて昇圧電圧を生成する。

ワードライン駆動回路１５０は、アクセス制御回路１２０がアクセスするメモリーセルを選択するためのワードラインを駆動する。このとき、ワードライン駆動回路１５０は、ワードライン昇圧回路１４０によって昇圧された電圧を用いて、ワードラインを駆動する。

ソースライン駆動回路１６０は、アクセス制御回路１２０がアクセスするメモリーセルを選択するためのソースラインを駆動する。このとき、ソースライン駆動回路１６０は、ソースライン電源スイッチ１３４によって切り替えられて出力された接地電圧ＶＳＳ又は高電圧電源電圧ＶＰＰを用いて、ソースラインを駆動する。

図２に、本実施形態における不揮発性半導体記憶装置１００の読み出し動作のタイミングの一例を示す。なお、図２では、図１において図示しないセンスアンプについても簡単に図示している。

不揮発性半導体記憶装置１００では、動作クロックＣＫの立ち上がりでチップセレクト信号ＸＣＳがＬレベルのとき、図示しないリード制御信号により、読み出し動作であるか否かが指定される。このとき、動作クロックＣＫの立ち上がりでアドレス信号をラッチして内部の読み出しアドレスを取得し、ブートパルスイネーブル信号ＢＰ＿ＥをＨレベルに変化させる。

内部では、プリチャージ信号（図１では図示せず）がＨレベルに変化して、データの読み出しに先立ち、ビットライン、センスアンプ出力等の信号線のプリチャージ及びイコライズが行われる。プリチャージ後にセンスアンプ信号（図１では図示せず）がＨレベルに変化すると、図示しないセンスアンプの動作が開始され、読み出し信号の増幅が行われて読み出しデータが出力される。

そのため、センスアンプが増幅する読み出し信号の振幅が大きいほど、確実に読み出しデータを出力させることが可能となる。そこで、本実施形態では、ブートパルスイネーブル信号ＢＰ＿Ｅによりワードラインを昇圧することで、読み出し信号の振幅を大きくすることが行われる。

<<回路構成例>>
図３に、図１のメモリーセルアレイ１１０、ワードライン昇圧回路１４０及びワードライン駆動回路１５０の構成例の回路図を示す。図３において、図１と同様の部分には同一符号を付し、適宜説明を省略する。

本実施形態では、ワードラインは、メインワードラインとサブワードラインとにより構成される。メインワードラインは、メモリーセルアレイ１１０を構成する複数のメモリーセルのうち行方向のメモリーセルを選択するためのハイアクティブのラインである。サブワードラインは、メインワードラインによって選択され、複数のメモリーセルのゲートに接続される。ワードライン昇圧回路１４０によって生成された昇圧電圧は、読み出し対象のメモリーセルが接続されるサブワードラインに供給される。

図３では、メインワードラインＭＷＬｍ，ＭＷＬｍ＋１、サブワードラインＳＷＬ（広義には、ワードライン）、第１の電源ラインＳＰＬ１、ソース電源ラインＶＳＬ、ビットラインＢＬｎ，ＢＬｎ＋１、ソースラインＳＬが図示されている。第１の電源ラインＳＰＬ１には、ワードライン駆動回路１５０を構成し、昇圧電圧を用いてサブワードラインＳＷＬを駆動する第１の駆動トランジスターＴｒ１０のソース電圧が供給される。第１の駆動トランジスターＴｒ１０はｐ型のＭＯＳトランジスターにより構成される。

読み出し動作時、ソース電源ラインＶＳＬには接地電圧ＶＳＳが供給され、選択したビットラインに読み出し電流が流れる。ビットラインＢＬｎ，ＢＬｎ＋１の各々は、メモリーセルアレイを構成する複数のメモリーセルのうち列方向のメモリーセルを選択するためのラインである。ソースラインＳＬは、メモリーセルを構成するメモリーセルトランジスターの読み出し動作時には接地電圧ＶＳＳを、書き込み動作及び消去動作時には書き込み及び消去用の高電圧電源電圧ＶＰＰをそれぞれ供給するラインである。

ワードライン昇圧回路１４０は、第１の電圧供給トランジスターＴｒ１１と、第１の電源ラインＳＰＬ１と、第１の昇圧キャパシターＢＣ１とを備えている。

第１の電圧供給トランジスターＴｒ１１は、第１の電源電圧ＶＷＬに基づいて、第１の駆動トランジスターＴｒ１０のソース電圧を生成する。ここで、第１の電圧供給トランジスターＴｒ１１は、ｐ型のＭＯＳトランジスターである。また、第１の電源電圧ＶＷＬはロジック電源電圧ＶＤＤと同電位であり、ワードライン電源スイッチ１３２によって切り替えられて出力される。第１の電圧供給トランジスターＴｒ１１では、ソースに第１の電源電圧ＶＷＬが供給され、ドレインに第１の駆動トランジスターＴｒ１０のソースが電気的に接続される。第１の電圧供給トランジスターＴｒ１１のドレインは、第１の電源ラインＳＰＬ１に電気的に接続される。これにより、第１の電圧供給トランジスターＴｒ１１がオンになると、第１の電源ラインＳＰＬ１には、第１の電圧供給トランジスターＴｒ１１の閾値電圧Ｖｔｈｐ分を電圧降下させることなく第１の電源電圧ＶＷＬを出力することができる。

第１の電圧供給トランジスターＴｒ１１のゲートは、ブートパルスイネーブル信号ＢＰ＿Ｅ及び消去動作時ワードライン制御信号ＸＥＷＬに基づいて制御される。第１の電圧供給トランジスターＴｒ１１のゲートには、ブートパルスイネーブル信号ＢＰ＿Ｅの反転信号と消去動作時ワードライン制御信号ＸＥＷＬとの否定論理積演算結果が供給される。消去動作時ワードライン制御信号ＸＥＷＬは、消去動作時にＬレベルに設定され、読み出し動作時にＨレベルに設定される。消去動作時ワードライン制御信号ＸＥＷＬがＬレベルに設定されると、サブワードラインＳＷＬはプルダウンされ、メモリーセルが消去状態に設定される。

第１の昇圧キャパシターＢＣ１は、第１の基準電位と第１の電圧供給トランジスターＴｒ１１のドレインとの間に挿入される。第１の基準電位は、ノードＮＤ１の電位である。ノードＮＤ１は、ブートパルスイネーブル信号ＢＰ＿Ｅの反転信号を入力とするインバーター回路の出力ノードである。第１の昇圧キャパシターＢＣ１の一端は、第１の電源ラインＳＰＬ１に電気的に接続される。第１の昇圧キャパシターＢＣ１の他端は、ノードＮＤ１の電位に設定される。このような第１の昇圧キャパシターＢＣ１は、ソース及びドレインが接続されるｐ型のＭＯＳトランジスターにより構成される。

ワードライン駆動回路１５０は、サブワードライン毎に設けられた第１のインバーター回路ＩＮＶ１を備えている。第１のインバーター回路の入力には、メインワードラインＭＷＬｍのローアクティブの選択電圧が入力される。

第１のインバーター回路ＩＮＶ１は、サブワードラインＳＷＬに昇圧電圧を供給する第１の駆動トランジスターＴｒ１０を備えている。上記のように、第１の駆動トランジスターＴｒ１０のソースは、第１の電源ラインＳＰＬ１に電気的に接続される。第１の駆動トランジスターＴｒ１０のドレインは、サブワードラインＳＷＬに電気的に接続される。

読み出し動作時にブートパルスイネーブル信号ＢＰ＿ＥがＨレベルになると、第１の電圧供給トランジスターＴｒ１１はオフになる。この時点で、第１の電源ラインＳＰＬ１には、第１の電源電圧ＶＷＬが供給されている。そして、ノードＮＤ１の電位が第１の電源電圧ＶＷＬと同電位になり、第１の昇圧キャパシターＢＣ１により第１の電源ラインＳＰＬ１は（２×ＶＷＬ）に上昇する。

例えばメインワードラインＭＷＬｍが選択されるとＬレベルとなり、他のメインワードライン（例えばメインワードラインＭＷＬｍ＋１）はＨレベルとなる。このとき、第１の駆動トランジスターＴｒ１０がオンとなる。第１の駆動トランジスターＴｒ１０は、ｐ型のＭＯＳトランジスターであるため、ソース電圧である第１の電源ラインＳＰＬ１の電圧を、閾値電圧分の電圧降下させることなく、サブワードラインＳＷＬに昇圧電圧として出力することができる。

例えばビットラインＢＬｎが選択されたとき、ソース電源ラインＶＳＬに接地電圧ＶＳＳが供給され、サブワードラインＳＷＬに昇圧電圧が印加されると、メモリーセルＭＣに電流が流れ、トランスファー回路ＴＦを介して、ビットラインＢＬｎに読み出し電流が流れる。この読み出し電流とリファレンスセル１２２に流れる電流とを比較することで、メモリーセルＭＣが保持するデータを「１」又は「０」に判別して、読み出しデータとして出力する。

以上のように、本実施形態では、ｐ型の電圧供給トランジスターにより、ワードラインに供給する昇圧電圧を生成するようにした。これにより、電圧供給トランジスターの閾値電圧分を電圧降下させることなく、昇圧電圧を生成することができるようになる。これにより、ロジック電源電圧ＶＤＤが極低電圧になったとしても、閾値電圧分の電圧降下がなくなるため、昇圧効率を向上させ、十分な昇圧電圧をワードラインに供給することができるようになる。

<<電源へのリーク>>
ところで、本実施形態のようにｐ型のＭＯＳトランジスターによりワードラインへの昇圧電圧を供給する場合には、ｎ型のＭＯＳトランジスターにより構成する場合と比較して、電源へのリークが懸念される。

図４に、本実施形態における電源へのリークの説明図を示す。図４は、第１の電源ラインＳＰＬ１の電圧の変化を模式的に表す。

読み出し動作を開始する前は、ブートパルスイネーブル信号ＢＰ＿ＥがＬレベルであり、第１の昇圧キャパシターＢＣ１を介した第１の電源ラインＳＰＬ１の電位は、第１の電源電圧ＶＷＬとほぼ同電位である。ブートパルスイネーブル信号ＢＰ＿ＥがＨレベルになると、第１の昇圧キャパシターＢＣ１により、第１の電源ラインＳＰＬ１の電位は、接地電圧ＶＳＳを基準として（２×ＶＷＬ）となる。本実施形態では、第１の電圧供給トランジスターＴｒ１１では閾値電圧分の電圧降下がない。しかしながら、第１の電圧供給トランジスターＴｒ１１はｐ型のＭＯＳトランジスターにより構成されるため、やがて電源へのリークが開始される。

<<シミュレーション結果の一例>>
図５及び図６に、本実施形態における不揮発性半導体記憶装置１００の第１の電源ラインＳＰＬ１に出力される昇圧電圧のシミュレーション結果の一例を示す。図５は、ロジック電源電圧ＶＤＤが１．８Ｖのときのシミュレーション結果の一例を表す。図６は、ロジック電源電圧ＶＤＤが１．０Ｖのときのシミュレーション結果の一例を表す。なお、図５及び図６では、図１５の昇圧電源ラインＢＰＬの電位も合わせて図示している。

ロジック電源電圧ＶＤＤが１．８Ｖのとき、読み出し動作が開始されてブートパルスイネーブル信号ＢＰ＿ＥがＨレベルになると、ブートパルスイネーブル信号ＢＰ＿Ｅはロジック電源電圧ＶＤＤと同電位になる。これにより、第１の電源ラインＳＰＬ１の電位が上昇する。図１５に示すようにワードライン電圧供給トランジスターがｎ型のＭＯＳトランジスターにより構成される場合、リークがないのでそのままの電位が維持される。一方、本実施形態では、第１の電源ラインＳＰＬ１の電位が上昇するほどリークが大きくなり、第１の電源ラインＳＰＬ１の電位は、上記したように（ロジック電源電圧ＶＤＤ＋第１の電圧供給トランジスターＴｒ１１の閾値電圧Ｖｔｈｐ）に近づいていく。

これに対して、ロジック電源電圧が１．０Ｖのとき、読み出し動作が開始されてブートパルスイネーブル信号ＢＰ＿ＥがＨレベルになると、ブートパルスイネーブル信号ＢＰ＿Ｅは第１のロジック電源電圧ＶＤＤと同電位になる。これにより、第１の電源ラインＳＰＬ１の電位が上昇する。この場合も、図１５に示すようにワードライン電圧供給トランジスターがｎ型のＭＯＳトランジスターにより構成される場合、リークがないのでそのままの電位が維持される。ただし、図６の場合、図５と比較して第１の電源ラインＳＰＬ１の電位の上昇分が少なく、その上昇分が第１の電圧供給トランジスターＴｒ１１の閾値電圧Ｖｔｈｐ分に近いので、リークが小さく、電位の低下は緩やかに行われる。この第１の電源ラインＳＰＬ１の電位は、上記したように（ロジック電源電圧ＶＤＤ＋第１の電圧供給トランジスターＴｒ１１の閾値電圧Ｖｔｈｐ）に近づいていく。

図７に、本実施形態における不揮発性半導体記憶装置１００の昇圧効率の説明図を示す。図７は、横軸にロジック電源電圧をとり、縦軸にサブワードライン（ワードライン）に供給される昇圧電圧を表す。図７において、Ｅ１は、本実施形態におけるリーク後に維持される電圧（ＶＤＤ＋Ｖｔｈｐ）を表す。また、Ｅ２は、図１５のワードラインの最大電圧（２×ＶＤＤ−Ｖｔｈｎ）を表し、Ｅ３は、本実施形態におけるサブワードラインの最大電圧（２×ＶＤＤ）を表す。

即ち、ロジック電源電圧ＶＤＤが高いほど、本実施形態と比べて図１５に示す構成の方が、ワードラインに供給される昇圧電圧が高くなり、昇圧効率がよい（Ｅ２）。一方、ロジック電源電圧ＶＤＤが低くなるほど、本実施形態では、より高い昇圧電圧をワードライン（サブワードライン）に供給することができ、昇圧効率がよくなる（Ｅ１）。従って、Ｅ１とＥ２とが交差するロジック電源電圧以下の極低電圧動作を行う場合には、本実施形態は、図１５に示す構成と比較して、より大きな振幅の読み出し電流でデータを読み出すことができるようになる。

以上説明したように、本実施形態によれば、ロジック電源電圧ＶＤＤが極低電圧でもワードラインを十分に昇圧することができ、十分な振幅の読み出し電流に基づいて読み出しデータを出力することができるようになる。

<<第１の変形例>>
本実施形態では、第１の駆動トランジスターＴｒ１０のゲート電圧は、ロジック電源電圧ＶＤＤと同電位である。そのため、非選択状態において、第１の駆動トランジスターＴｒ１０のソース電圧に対してゲート電圧が低くなり、オフしきれなくなって電源へ電荷が流出する。そこで、本実施形態の第１の変形例では、第１の駆動トランジスターのゲート電圧を昇圧電圧レベルに昇圧する。

本実施形態の第１の変形例における不揮発性半導体記憶装置が本実施形態における不揮発性半導体記憶装置１００と異なる点は、ワードライン昇圧回路及びワードライン駆動回路の構成である。以下では、第１の変形例におけるワードライン昇圧回路の構成について説明する。

図８に、本実施形態の第１の変形例におけるメモリーセルアレイ、ワードライン昇圧回路及びワードライン駆動回路の構成例の回路図を示す。図８において、図３と同様の部分には同一符号を付し、適宜説明を省略する。

第１の変形例におけるワードライン駆動回路１５０ａは、図３のワードライン駆動回路１５０の構成に対し、第２の駆動トランジスターＴｒ１２が追加されている。第２の駆動トランジスターＴｒ１２は、第１の駆動トランジスターＴｒ１０のゲートに高電位側電圧を供給するｐ型のトランジスターである。

第１の変形例におけるワードライン昇圧回路１４０ａは、図３のワードライン昇圧回路１４０の構成に対し、第２の電圧供給トランジスターＴｒ１３と第２の電源ラインＳＰＬ２とが追加されている。第２の電圧供給トランジスターＴｒ１３のソースには、第１の電源電圧ＶＷＬが供給される。第２の電圧供給トランジスターＴｒ１３のドレイン、第１の電圧供給トランジスターＴｒ１１のソース、及び第２の駆動トランジスターＴｒ１２のソースは、電気的に接続されている。第２の電圧供給トランジスターＴｒ１３は、ｐ型のＭＯＳトランジスターにより構成される。第２の電源ラインＳＰＬ２は、第１の電圧供給トランジスターＴｒ１１のソース、第２の電圧供給トランジスターＴｒ１３のドレイン、及び第２の駆動トランジスターＴｒ１２のソースを電気的に接続するラインである。

第１の変形例によれば、読み出し動作時にブートパルスイネーブル信号ＢＰ＿ＥがＨレベルになると、第１の電圧供給トランジスターＴｒ１１及び第２の電圧供給トランジスターＴｒ１３はオフになる。この時点で、第１の電源ラインＳＰＬ１及び第２の電源ラインＳＰＬ２には、第１の電源電圧ＶＷＬが供給されている。そして、ノードＮＤ１の電位が第１の電源電圧ＶＷＬと同電位になり、第１の昇圧キャパシターＢＣ１により第１の電源ラインＳＰＬ１は（２×ＶＷＬ）に上昇する。

このとき、第１の電圧供給トランジスターＴｒ１１のゲート電圧は第１の電源電圧ＶＷＬであるため、第１の電圧供給トランジスターＴｒ１１はオフしきれずに、第１の電源ラインＳＰＬ１から第２の電源ラインＳＰＬ２に電荷流出する。即ち、第１の電源ラインＳＰＬ１の電圧上昇に追従して、第２の電源ラインＳＰＬ２の電圧が上昇する。第２の電源ラインＳＰＬ２の電圧は、第２の駆動トランジスターＴｒ１２を介して、非選択状態の第１の駆動トランジスターＴｒ１０のゲートに供給される。これにより、第１の電源ラインＳＰＬ１の負荷容量を増大させることなく、第１の駆動トランジスターＴｒ１０のゲート電圧を昇圧することができ、ワードライン駆動回路における電源への電荷流出を抑制できる。

また、第２の電源ラインＳＰＬ２の電圧上昇は、第１の電圧供給トランジスターＴｒ１１のリークによるものであるため、第２の電圧供給トランジスターＴｒ１３を介して第１の電源電圧ＶＷＬへ電荷が流出するまでに時間を稼ぐことができる。

≪第２の変形例≫
本実施形態では、第１の電圧供給トランジスターＴｒ１１のゲート電圧及び第２の電圧供給トランジスターＴｒ１３のゲート電圧の各々は、第１の電源電圧ＶＷＬと同電位である。そのため、第１の電圧供給トランジスターＴｒ１１及び第２の電圧供給トランジスターＴｒ１３の各々は、昇圧によってドレインの電圧が（ＶＷＬ＋Ｖｔｈｐ）以上になるとソース側へ電荷の流出が生じる。そこで、本実施形態の第２の変形例では、第１の電圧供給トランジスターＴｒ１１のゲート電圧及び第２の電圧供給トランジスターＴｒ１３のゲート電圧の各々を、昇圧電圧レベルに昇圧する。

本実施形態の第２の変形例における不揮発性半導体記憶装置が本実施形態における不揮発性半導体記憶装置１００と異なる点は、ワードライン昇圧回路の構成である。以下では、第２の変形例におけるワードライン昇圧回路の構成について説明する。

図９に、本実施形態の第２の変形例におけるメモリーセルアレイ、ワードライン昇圧回路及びワードライン駆動回路の構成例の回路図を示す。図９において、図８と同様の部分には同一符号を付し、適宜説明を省略する。

第２の変形例におけるワードライン昇圧回路１４０ｂは、図８のワードライン昇圧回路１４０ａの構成に対し、第２の昇圧キャパシターＢＣ２が追加されている。第２の昇圧キャパシターＢＣ２は、ノードＮＤ１の電位である第１の基準電位と第２の電圧供給トランジスターＴｒ１３のゲートとの間に挿入される。第２の昇圧キャパシターＢＣ２の一端は、第２の電圧供給トランジスターＴｒ１３のゲートに電気的に接続される。第２の昇圧キャパシターＢＣ２の他端は、ノードＮＤ１の電位に設定される。このような第２の昇圧キャパシターＢＣ２は、ソース及びドレインが接続されるｐ型のＭＯＳトランジスターにより構成される。

また、ワードライン昇圧回路１４０ｂは、第２の昇圧キャパシターＢＣ２に加えて、図９に示すように第３の昇圧キャパシターＢＣ３を備えていてもよい。第３の昇圧キャパシターＢＣ３は、ノードＮＤ１の電位である第１の基準電位と第１の電圧供給トランジスターＴｒ１１のゲートとの間に挿入される。第３の昇圧キャパシターＢＣ３の一端は、第１の電圧供給トランジスターＴｒ１１のゲートに電気的に接続される。第３の昇圧キャパシターＢＣ３の他端は、ノードＮＤ１の電位に設定される。このような第３の昇圧キャパシターＢＣ３は、ソース及びドレインが接続されるｐ型のＭＯＳトランジスターにより構成される。

第２の変形例によれば、ブートパルスイネーブル信号ＢＰ＿ＥがＨレベルになると、第１の電圧供給トランジスターＴｒ１１のゲート及び第２の電圧供給トランジスターＴｒ１３のゲートの各々を昇圧電圧レベルに昇圧することができる。これにより、本実施形態の効果に加えて、第１の電圧供給トランジスターＴｒ１１及び第２の電圧供給トランジスターＴｒ１３のリークがなくなり、サブワードラインの電位の低下を防ぎ、昇圧効率をより一層向上させることができるようになる。

≪第３の変形例≫
第２の変形例では、第２の昇圧キャパシターＢＣ２及び第３の昇圧キャパシターＢＣ３により、第１の電圧供給トランジスターＴｒ１１のゲート及び第２の電圧供給トランジスターＴｒ１３のゲートを昇圧していたが、これに限定されるものではない。

本実施形態の第３の変形例における不揮発性半導体記憶装置が本実施形態における不揮発性半導体記憶装置１００と異なる点は、ワードライン昇圧回路の構成である。以下では、第３の変形例におけるワードライン昇圧回路の構成について説明する。

図１０に、本実施形態の第３の変形例におけるメモリーセルアレイ、ワードライン昇圧回路及びワードライン駆動回路の構成例の回路図を示す。図１０において、図８と同様の部分には同一符号を付し、適宜説明を省略する。

第３の変形例におけるワードライン昇圧回路１４０ｃは、本実施形態におけるワードライン昇圧回路１４０及び第２の変形例におけるワードライン昇圧回路１４０ｂと同様に、第１のゲート信号生成回路及び第２のゲート信号生成回路（図示せず）を備えている。ここで、第１のゲート信号生成回路は、第２の電圧供給トランジスターＴｒ１３のゲート信号を生成し、図８及び図１０ではインバーター回路により構成される。第２のゲート信号生成回路は、第１の電圧供給トランジスターＴｒ１１のゲート信号を生成し、図８及び図１０では否定論理積回路により構成される。

第１のゲート信号生成回路を構成するインバーター回路は、ｐ型のＭＯＳトランジスターにより構成される第１のゲート制御用トランジスター（第３の駆動トランジスター）Ｔｒ１４を備えている。第１のゲート制御用トランジスターＴｒ１４のドレインは、第２の電圧供給トランジスターＴｒ１３のゲートに電気的に接続される。第３の変形例では、第１のゲート制御用トランジスターＴｒ１４のソースに、第２の電源ラインＳＰＬ２の電圧を供給する。これにより、第２の電圧供給トランジスターＴｒ１３のゲート信号を昇圧することができる。このため、第２の変形例で採用した第２の昇圧キャパシターＢＣ２が不要な構成を採用することができるようになる。

第２のゲート信号生成回路を構成する否定論理積回路は、ｐ型のＭＯＳトランジスターにより構成される第２のゲート制御用トランジスター（第４の駆動トランジスター）Ｔｒ１５，Ｔｒ１６を備えている。第２のゲート制御用トランジスターＴｒ１５，Ｔｒ１６のドレインは、第１の電圧供給トランジスターＴｒ１１のゲートに電気的に接続される。第３の変形例では、第２のゲート制御用トランジスターＴｒ１５，Ｔｒ１６のソースに、第２の電源ラインＳＰＬ２の電圧を高電位側電圧として供給する。これにより、第１の電圧供給トランジスターＴｒ１１のゲート信号を昇圧することができる。このため、第２の変形例で採用した第３の昇圧キャパシターＢＣ３が不要な構成を採用することができるようになる。
<<第４の変形例>>

本実施形態の第１の変形例において、ワードライン昇圧回路及びワードライン駆動回路を構成するＭＯＳトランジスターの基板電圧が必要な場合、第１の駆動トランジスターＴｒ１０の基板電圧を第１の電源ラインＳＰＬ１より供給すると、第１の電源ラインＳＰＬ１の負荷容量が増大する。そこで、本実施形態の第４の変形例では、第１の駆動トランジスターＴｒ１０の基板電圧を第２の電源ラインＳＰＬ２より供給する。

本実施形態の第４の変形例における不揮発性半導体記憶装置が本実施形態における不揮発性半導体記憶装置１００と異なる点は、ワードライン駆動回路の構成である。以下では、第４の変形例におけるワードライン駆動回路の構成について説明する。

図１１に、本実施形態の第４の変形例におけるメモリーセルアレイ、ワードライン昇圧回路及びワードライン駆動回路の構成例の回路図を示す。図１１において、図８と同様の部分には同一符号を付し、適宜説明を省略する。

第４の変形例におけるワードライン駆動回路１５０ｄは、本実施形態の第１の変形例におけるワードライン駆動回路１５０ａに対し、第１の駆動トランジスターＴｒ１０の基板電圧が第２の電源ラインＳＰＬ２を介して供給される。

第４の変形例によれば、第１の電源ラインＳＰＬ１の負荷容量が増加しないため、第１の昇圧キャパシターＢＣ１のサイズを抑制することができる。また、ワードラインが非選択状態のとき、第１の駆動トランジスターＴｒ１０のゲートと基板電圧が同電位となるため、リークを抑制することができる。

≪集積回路装置への適用≫
本実施形態又はその変形例における不揮発性半導体記憶装置は、極低電圧動作時でもワードラインを昇圧して十分な振幅の読み出し電流を得ることができるため、低消費電力化を図る集積回路装置への内蔵に好適である。以下では、本実施形態又はその変形例における不揮発性記憶装置が内蔵される集積回路装置としてマイクロコンピューターを例に説明するが、本発明に係る集積回路装置は、マイクロコンピューターに限定されるものではない。

図１２に、本発明に係るマイクロコンピューターの構成例のブロック図を示す。

マイクロコンピューター４００は、中央演算処理装置（Central Processing Unit：ＣＰＵ）４１０と、読み出し専用メモリー（Read Only Memory：ＲＯＭ）４１２と、ランダムアクセスメモリー（Random Access Memory：ＲＡＭ）４１４とを備えている。更に、マイクロコンピューター４００は、表示ドライバー４１６と、タイマー回路４１８と、Ｉ／Ｏ回路４２０と、電源回路４２２とを備えている。ＣＰＵ４１０、ＲＯＭ４１２、ＲＡＭ４１４、表示ドライバー４１６、タイマー回路４１８、Ｉ／Ｏ回路４２０及び電源回路４２２は、バス４２４を介して接続される。

ＣＰＵ４１０は、バス４２４を介して、ＲＯＭ４１２又はＲＡＭ４１４に記憶されたプログラム又はデータを読み出し、読み出したプログラム又はデータに対応した処理を実行する。これにより、ＣＰＵ４１０は、表示ドライバー４１６、タイマー回路４１８、Ｉ／Ｏ回路４２０及び電源回路４２２を制御する。ＲＯＭ４１２は、本実施形態又はその変形例における不揮発性半導体記憶装置が適用され、予めプログラムが記憶される。ＲＡＭ４１４は、プログラムの記憶領域又は作業領域として用いられる。表示ドライバー４１６は、ＣＰＵ４１０等によって生成されＲＡＭ４１４に格納される画像データに基づいて、マイクロコンピューター４００の外部に接続される表示装置に対して画像表示制御を行う。タイマー回路４１８は、時間を計時し、ＣＰＵ４１０へのタイマー割り込み等を行う。Ｉ／Ｏ回路４２０は、マイクロコンピューター４００の外部に接続される機器からのＩ／Ｏアクセスを実現する。電源回路４２２は、マイクロコンピューター４００を構成する各部に供給する電源を生成する。

本実施形態又はその変形例における不揮発性半導体記憶装置が適用されたマイクロコンピューター４００では、極低電圧動作時でもワードラインを昇圧して十分な振幅の読み出し電流を得ることができるＲＯＭ４１２が搭載される。そのため、極低電圧でも読み出し動作が可能なＲＯＭ４１２を搭載し、極低電圧で動作可能なマイクロコンピューターを提供することができるようになる。

≪電子機器≫
本実施形態又はその変形例における不揮発性半導体記憶装置、又は図１２のマイクロコンピューター４００は、次のような電子機器に適用することができる。

図１３に、本発明に係る電子機器の構成例のブロック図を示す。

電子機器５００は、処理部５１０と、記憶部５１２と、操作部５１４と、表示部５１６とを含んで構成される。例えば、処理部５１０の機能は、公知のマイクロコンピューターにより実現され、記憶部５１２の機能は、ハードディスクドライブ装置や、本実施形態又はその変形例における不揮発性半導体記憶装置により実現される。或いは、例えば処理部５１０の機能は、図１２のマイクロコンピューター４００により実現され、記憶部５１２の機能は、ハードディスクドライブ装置や公知の記憶装置により実現される。操作部５１４は、電子機器５００を制御するための入力データを受け付ける。処理部５１０は、操作部５１４により受け付けられた入力データに応じて、処理を変更することができる。表示部５１６の機能は、液晶表示パネルや有機エレクトロルミネッセンス（Electro-Luminescence：ＥＬ）ディスプレイ装置等の公知の表示装置により実現される。このような表示部５１６は、処理部５１０によって生成された画像を表示する。

図１４（Ａ）、図１４（Ｂ）に、図１３の電子機器５００の構成例の斜視図を示す。図１４（Ａ）は、モバイル型のパーソナルコンピューターの構成例の斜視図を表す。図１４（Ｂ）は、携帯電話機の構成例の斜視図を表す。

図１３の電子機器５００の構成例の１つである図１４（Ａ）に示すパーソナルコンピューター８００は、本体部８１０と、表示部８２０と、操作部８３０とを含む。本体部８１０は、図１３の処理部５１０、記憶部５１２等を有する。表示部８２０は、図１３の表示部５１６に対応し、例えば液晶表示パネル等によりその機能が実現される。操作部８３０は、図１３の操作部５１４に対応し、キーボード等によりその機能が実現される。このような操作部８３０を介した操作情報が本体部８１０の処理部５１０によって解析され、その操作情報に応じて表示部８２０に画像が表示される。これにより、極低電圧でも読み出し動作が可能な不揮発性半導体記憶装置が適用され、低消費電力化を図るパーソナルコンピューター８００を提供することができるようになる。

図１３の電子機器５００の構成例の１つである図１４（Ｂ）に示す携帯電話機９００は、本体部９１０と、表示部９２０と、操作部９３０とを含む。本体部９１０は、図１３の処理部５１０、記憶部５１２等を有する。表示部９２０は、図１３の表示部５１６に対応し、例えば液晶表示パネル等によりその機能が実現される。操作部９３０は、図１３の操作部５１４に対応し、ボタン等によりその機能が実現される。このような操作部９３０を介した操作情報が本体部９１０の処理部５１０によって解析され、その操作情報に応じて表示部９２０に画像が表示される。これにより、極低電圧でも読み出し動作が可能な不揮発性半導体記憶装置が適用され、低消費電力化を図る携帯電話機９００を提供することができるようになる。

なお、図１３の電子機器５００として、図１４（Ａ）、図１４（Ｂ）に示すものに限定されるものではない。例えば、情報携帯端末（ＰＤＡ：Personal Digital Assistants）、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャー、電子手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ（Point of sale system）端末、プリンター、スキャナー、複写機、ビデオプレーヤー、タッチパネルを備えた機器等が挙げられる。

以上、本発明に係るワードライン昇圧回路、記憶装置、集積回路装置、及び電子機器等を上記の実施形態又はその変形例に基づいて説明したが、本発明は上記の実施形態又はその変形例に限定されるものではない。例えば、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、次のような変形も可能である。

（１）上記の実施形態又はその変形例では、本発明に係る記憶装置として不揮発性半導体記憶装置を例に説明したが、本発明はこれに限定されるものではない。本発明は、読み出し動作時にワードラインを昇圧する記憶装置に適用することができる。

（２）第３の変形例では、第１の制御用トランジスターが１つで構成される例を説明したが、本発明は、第１の制御用トランジスターの個数に限定されるものではない。また、第３の変形例では、第２の制御用トランジスターが２つで構成される例を説明したが、本発明は、第２の制御用トランジスターの個数に限定されるものではない。

（３）上記の実施形態又はその変形例における不揮発性半導体記憶装置として、フローティングゲート型メモリーセルで構成されるものがある。また、上記の実施形態又はその変形例における不揮発性半導体記憶装置として、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型メモリーセル等の他の不揮発性メモリーセルで構成されるものであってもよい。

（４）上記の実施形態又はその変形例では、昇圧回路の各々がｐ型のＭＯＳトランジスターにより構成される例を説明したが、本発明はこれに限定されるものではない。

（５）上記の実施形態又はその変形例において、「ゲート」という語句は、ゲート端子、ゲート領域、又はゲート電極を意味する。同様に、「ドレイン」という語句は、ドレイン端子、ドレイン領域、又はドレイン電極を意味する。また、「ソース」という語句は、ソース端子、ソース領域、又はソース電極を意味する。

（６）上記の実施形態又はその変形例において、トランジスターとしてＭＯＳトランジスターを例に説明したが、本発明はこれに限定されるものではない。

（７）上記の実施形態又はその変形例において、本発明を、ワードライン昇圧回路、記憶装置、集積回路装置、及び電子機器等として説明したが、本発明はこれに限定されるものではない。例えば、上記の実施形態又はその変形例におけるワードラインの昇圧方法や記憶装置のデータの読み出し方法等であってもよい。

１００…不揮発性半導体記憶装置（不揮発性記憶装置、記憶装置）、
１１０…メモリーセルアレイ、 １２０…アクセス制御回路、
１２２…リファレンスセル、 １３０…電源回路、
１３２…ワードライン電源スイッチ、 １３４…ソースライン電源スイッチ、
１４０，１４０ａ，１４０ｂ，１４０ｃ，１４０ｄ…ワードライン昇圧回路、
１５０，１５０ａ，１５０ｂ，１５０ｃ，１５０ｄ…ワードライン駆動回路、
１６０…ソースライン駆動回路、 ４００…マイクロコンピューター、
４１０…ＣＰＵ、 ４１２…ＲＯＭ、 ４１４…ＲＡＭ、 ４１６…表示ドライバー、
４１８…タイマー回路、 ４２０…Ｉ／Ｏ回路、 ４２２…電源回路、 ４２４…バス、
５００…電子機器、 ５１０…処理部、 ５１２…記憶部、 ５１４…操作部、
５１６，８２０，９２０…表示部、 ８００…パーソナルコンピューター、
８１０，９１０…本体部、 ８３０，９３０…操作部、 ９００…携帯電話機、
ＢＣ…昇圧キャパシター、 ＢＣ１…第１の昇圧キャパシター、
ＢＣ２…第２の昇圧キャパシター、 ＢＣ３…第３の昇圧キャパシター、
ＢＬｎ，ＢＬｎ＋１…ビットライン、 ＢＰ＿Ｅ…ブートパルスイネーブル信号、
ＩＮＶ１…第１のインバーター回路、 ＩＮＶ２…第２のインバーター回路、
ＭＣ，ＭＣ１…メモリーセル、 ＭＷＬｍ，ＭＷＬｍ＋１…メインワードライン、
ＮＤ１…ノード、 ＳＬ…ソースライン、 ＳＰＬ…ソース電源ライン、
ＳＰＬ１…第１の電源ライン、 ＳＰＬ２…第２の電源ライン、
ＳＷＬ…サブワードライン（ワードライン）、 ＴＦ…トランスファー回路、
Ｔｒ１…ワードライン電圧供給トランジスター、
Ｔｒ２…ワードライン駆動トランジスター、 Ｔｒ１０…第１の駆動トランジスター、
Ｔｒ１１…第１の電圧供給トランジスター、
Ｔｒ１２…第２の駆動トランジスター、 Ｔｒ１３…第２の電圧供給トランジスター、
Ｔｒ１４…第１のゲート制御用トランジスター（第３の駆動トランジスター）、
Ｔｒ１５，Ｔｒ１６…第２のゲート制御用トランジスター（第４の駆動トランジスター）、 ＶＤＤ…ロジック電源電圧、 ＶＰＰ…書き込み及び消去用高電圧、
ＶＳＬ…ソース電源ライン、 ＶＷＬ…第１の電源電圧、
ＸＥＷＬ…消去動作時ワードライン制御信号

Claims (12)

1. メモリーセルを選択するためのワードラインに供給される昇圧電圧を生成するワードラ
   イン昇圧回路であって、
   前記ワードラインに前記昇圧電圧を供給するｐ型の第１の駆動トランジスターと、
   前記第１の駆動トランジスターのゲートに高電位側電圧を供給するｐ型の第２の駆動トランジスターと、
   前記第１の駆動トランジスターのソース電圧を第１の電源電圧に基づいて生成するｐ型
   の第１の電圧供給トランジスターと、
   前記第１の電圧供給トランジスターのソース電圧と前記第２の駆動トランジスターのソース電圧を前記第１の電源電圧に基づいて生成するｐ型の第２の電圧供給トランジスターと、
   前記第１の駆動トランジスターのソースと前記第１の電圧供給トランジスターのドレイ
   ンを接続する第１の電源ラインと、
   前記第１の電圧供給トランジスターのソースと前記第２の電圧供給トランジスターのドレインと前記第２の駆動トランジスターのソースを接続する第２の電源ラインと、
   第１の基準電圧と前記第１の電源ラインとの間に挿入される第１の昇圧キャパシターと
   を含むことを特徴とするワードライン昇圧回路。
2. 請求項１において、
   前記第１の基準電位と前記第２の電圧供給トランジスターのゲートとの間に挿入される
   第２の昇圧キャパシターを含むことを特徴とするワードライン昇圧回路。
3. 請求項２において、
   前記第１の基準電位と前記第１の電圧供給トランジスターのゲートとの間に挿入される
   第３の昇圧キャパシターを含むことを特徴とするワードライン昇圧回路。
4. 請求項１において、
   前記第２の電圧供給トランジスターのゲートに高電位側電圧を供給するｐ型の第３の駆
   動トランジスターを含み、
   前記第２の電源ラインが前記第３の駆動トランジスターのソースに電気的に接続される
   ことを特徴とするワードライン昇圧回路。
5. 請求項４において、
   前記第１の電圧供給トランジスターのゲートに高電位側電圧を供給するｐ型の第４の駆
   動トランジスターを含み、
   前記第２の電源ラインが前記第４の駆動トランジスターのソースに電気的に接続される
   ことを特徴とするワードライン昇圧回路。
6. 請求項１において、
   前記第１の駆動トランジスターの基板に前記第２の電源ラインが電気的に接続されるこ
   とを特徴とするワードライン昇圧回路。
7. 請求項１において、
   前記ワードラインが非選択状態のときに前記第２の駆動トランジスターがオンとなり、
   前記第２の電源ラインの電圧が前記第１の駆動トランジスターのゲートに供給されること
   を特徴とするワードライン昇圧回路。
8. 前記メモリーセルと、
   前記メモリーセルに接続される前記ワードラインと、
   前記ワードラインに供給される前記昇圧電圧を生成する請求項１乃至７のいずれか記載
   のワードライン昇圧回路とを含むことを特徴とする記憶装置。
9. 請求項８において、
   前記メモリーセルは、
   不揮発性のメモリーセルであることを特徴とする記憶装置。
10. 中央演算処理装置と、
    前記中央演算処理装置によって読み出されるデータを記憶する請求項８乃至９のいず
    れか記載の記憶装置とを含むことを特徴とする集積回路装置。
11. 請求項８乃至９のいずれか記載の記憶装置を含むことを特徴とする電子機器。
12. 請求項１０記載の集積回路装置を含むことを特徴とする電子機器。

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