KR20110078746A - 반도체 메모리 장치의 블럭 디코더 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 블럭 디코더에 관한 것으로, 다수의 디코딩된 어드레스 신호들이 선택될 메모리 블록의 어드레스와 일치하는지를 판별하여 초기 제어 신호 및 블럭 선택 제어 신호를 생성하는 제어 신호 생성 회로와, 상기 블럭 선택 제어 신호에 응답하여 출력 노드의 전위를 상승시켜 블럭 선택 신호를 생성하는 블럭 선택 신호 생성 회로, 및 상기 초기 제어 신호에 응답하여 상기 출력 노드의 초기 전압을 결정하는 출력 노드 제어 회로를 포함하는 반도체 메모리 장치의 블럭 디코더를 제공한다.

블럭 디코더, 금속 배선, 면적

Description

반도체 메모리 장치의 블럭 디코더{Block Decorder of semiconductor memory device}

본 발명은 반도체 메모리 장치의 블럭 디코더에 관한 것으로, 특히, 칩 사이즈를 감소시킬 수 있는 반도체 메모리 장치의 블럭 디코더에 관한 것이다.

최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성 해야하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고 더 많은 용량의 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화에 대한 기술이 연구되고 있다. 이에 따라 플래시 메모리에 관한 연구가 활발히 진행되고 있다.

플래시 메모리는 일반적으로 NAND형 플래시 메모리와 NOR형 플래시 메모리로 구분된다. NOR형 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트라인과 워드라인에 연결되는 구조를 가지므로 랜덤 억세스 시간 특성이 우수하다. 반면, NAND형 플래시 메모리는 복수 개의 메모리 셀들이 직렬로 연결되어 셀 스트링(string) 당 한 개의 컨택(contact)만이 필요하므로 집적도면에서 우수한 특성을 갖는다. 따라서, 고집적 플래시 메모리에는 주로 NAND형 구조가 사용된다.

일반적으로, 플래시 메모리 소자는 메모리 셀의 프로그램(program), 리드(read) 및 소거(erase) 동작을 수행하기 위하여 블럭(block) 단위로 메모리 셀 어레이를 선택하기 위한 블럭 디코더(block decorder)가 필요하다.

도 1은 종래 기술에 따른 블럭 디코더를 설명하기 위한 플래시 메모리 소자의 회로도이다.

도 1을 참조하면, 낸드 게이트(ND1)는 어드레스 신호들(XA, XB, XC 및 XD)을 입력받아 논리 조합하고, 낸드 게이트(ND2)는 낸드 게이트(ND1)의 출력 신호와 프로그램 프리차지 신호(PGMPREb)를 입력하여 논리 조합한다. 따라서, 낸드 게이트(ND1)는 어드레스 신호들(XA, XB, XC 및 XD) 중 적어도 하나 이상이 로우 레벨로 입력되면 하이 레벨의 신호를 출력하고, 낸드 게이트(ND2)는 낸드 게이트(ND1)의 출력신호 및 프로그램 프리차지 신호(PGMPREb) 중 하나 이상이 로우 상태로 인가되면 하이 레벨의 신호를 출력한다.

낸드 게이트(ND3)는 낸드 게이트(ND2) 출력 신호와 블럭 인에이블 신호 (EN)를 논리 조합하는데, 블럭 인에이블 신호(EN)가 로우 레벨로 인가되면 하이 레벨의 신호를 출력하여 트랜지스터(N2)를 턴온 시킨다. 이에 의해, 노드(Q1)가 초기화된다.

트랜지스터(N1)는 프리차지 신호(PRE)에 따라 턴온되어 낸드 게이트(ND2)의 출력신호가 노드(Q1)에 인가 되도록 한다. 여기서, 노드(Q1)의 전위는 블럭 선택 신호(BLKWL)로서 작용한다. 한편, 펌핑 전압(Vpp) 레벨의 제1 및 제2 제어 신호(GC 및 GB)에 의해 트랜지스터들(N3 및 N4)은 각각 턴온 되어 펌핑 전압(Vpp)이 노드(Q1)로 인가된다. 따라서, 노드(Q1)의 전위 즉, 블럭 선택 신호(BLKWL)에 의해 블럭 스위치(20)가 동작하여 글로벌 워드라인(GWL<31;0>)과 메모리 셀 어레이(30)의 워드라인이 연결된다.

도 2는 도 1의 블럭 디코더 회로에 사용되는 신호들의 라인 배치도이다.

도 2를 참조하면, 다수의 메모리 블럭(예를 들어 2048개)들 옆에는 블럭 디코더를 제어하는 신호들을 입력하기 위한 다수의 금속 배선들이 배치된다. 이중 어드레스 신호들(XA<3;0>, XB<7;0>, XC<7;0> 및 XD<7;0>)을 입력하는 금속 배선들은 메모리 블럭을 선택하는 코딩 신호들을 입력하는 배선으로 28개의 배선으로 이루어져 있다. 또한 어드레스 신호들(XB<7;0>, XC<7;0>)을 디코딩한 신호 제1 및 제2 제어 신호(GB<7;0> 및 GC<7;0>)를 입력하는 금속 배선들도 다수의 메모리 블럭의 입접한 영역에 배치되어 있다. 이때 제1 및 제2 제어 신호(GB<7;0> 및 GC<7;0>)가 입력되는 금속 배선의 라인의 라인 폭을 0.5μm , 라인간의 간격을 0.5μm으로 가정할 경우 모두 16μm의 공간이 필요게 된다.

본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 장치의 블럭 디코더에서 고전압 어드레스 신호를 이용하는 대신 디코딩된 어드레스 신호에 따른 제어 신호와 디스차지 신호를 시간 차를 갖고 출력 신호를 출력하도록 제어함으로써, 고전압 어드레스 신호용 금속 배선이 차지하는 면적을 감소시키고, 고전압 디플레이션 형 NMOS 트랜지스터(Depletion High Voltage NMOS; DHVN)와 고전압 PMOS 트랜지스터(High Voltage PMOS; HVP)를 이용하여 블럭 선택 신호를 문턱 전압 드랍 없이 상승시킬 수 있는 블럭 디코더를 제공하는 데 있다.

본 발명의 일실시 예에 따른 반도체 메모리 장치의 블럭 디코더는 다수의 디코딩된 어드레스 신호들이 선택될 메모리 블록의 어드레스와 일치하는지를 판별하여 초기 제어 신호 및 블럭 선택 제어 신호를 생성하는 제어 신호 생성 회로와, 상기 블럭 선택 제어 신호에 응답하여 출력 노드의 전위를 상승시켜 블럭 선택 신호를 생성하는 블럭 선택 신호 생성 회로, 및 상기 초기 제어 신호에 응답하여 상기 출력 노드의 초기 전압을 결정하는 출력 노드 제어 회로를 포함한다.

상기 디스차지 신호에 응답하여 메모리 셀 어레이의 드레인 선택 라인 및 소스 선택 라인에 그라운드 전압을 인가하는 선택 라인 제어 회로를 더 포함한다.

상기 제어 신호 생성 회로는 상기 다수의 디코딩된 어드레스 신호가 모두 활 성화될때 활성화된 상기 블럭 선택 제어 신호를 출력한다.

상기 제어 신호 생성 회로는 상기 다수의 디코딩된 어드레스 신호에 응답하여 상기 초기 제어 신호를 생성한다.

상기 제어 신호 생성 회로는 상기 초기 제어 신호를 제1 인버터를 이용하여 반전시켜 상기 블럭 선택 제어 신호를 생성하며, 상기 출력 노드 제어 회로는 상기 초기 제어 신호를 제2 인버터를 이용하여 반전시켜 디스차지 신호를 생성한다.

상기 제2 인버터는 상기 제1 인버터 보다 베타 비율이 더 크다.

상기 초기 제어 신호가 활성화될때 상기 블럭 선택 제어 신호보다 상기 디스차지 신호가 먼저 활성화된다.

상기 블럭 선택 신호 생성 회로는 블럭 바이어스가 인가되는 노드와 상기 출력 노드 사이에 직렬 연결된 고전압 디플레이션 형 NMOS 트랜지스터(Depletion High Voltage NMOS)와 고전압 PMOS 트랜지스터(High Voltage PMOS)를 포함한다.

상기 고전압 디플레이션형 NMOS 트랜지스터는 상기 출력 노드의 전위에 응답하여 상기 블럭 선택 신호를 상기 블럭 바이어스 전위만큼 상승하도록 상기 블럭 바이어스를 공급한다.

본 발명의 일실시 예에 따르면, 반도체 메모리 장치의 블럭 디코더에서 고전압 어드레스 신호를 이용하는 대신 디코딩된 어드레스 신호에 따른 제어 신호와 디스차지 신호를 시간 차를 갖고 출력 신호를 출력하도록 제어함으로써, 고전압 어 드레스 신호용 금속 배선이 차지하는 면적을 감소시키고, 고전압 디플레이션 형 NMOS 트랜지스터(Depletion High Voltage NMOS; DHVN)와 고전압 PMOS 트랜지스터(High Voltage PMOS; HVP)를 이용하여 블럭 선택 신호를 문턱 전압 드랍 없이 상승시킬 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치의 블럭 디코더를 설명하기 위한 반도체 메모리 장치의 회로도이다.

도 3을 참조하면, 블럭 디코더(100)는 제어 신호 생성 회로(110), 블럭 선택 신호 생성 회로(120), 디스차지 회로(130), 및 선택 라인 제어 회로(140)를 포함한다.

제어 신호 생성 회로(110)는 다수의 디코딩된 어드레스 신호들(XA, XB, XC, XD)에 응답하여 블럭 선택 신호 생성 회로(120)를 제어하는 블럭 선택 제어 신호(CON)를 생성한다.

블럭 선택 신호 생성 회로(120)는 블럭 선택 제어 신호(CON)에 응답하여 블럭 선택 신호(BLCWL)를 생성한다.

디스차지 회로(130)는 제어 신호 생성 회로(110)의 내부에서 생성된 초기 제어 신호(ADDb)에 응답하여 블럭 선택 신호 생성 회로(120)의 출력 노드(D)의 전위를 디스차지한다.

선택 라인 제어 회로(140)는 디스차지 회로(130)의 내부 노드(C)의 전위에 따라 메모리 셀 어레이의 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)에 그라운드 전압(SELGND)을 인가한다.

제어 신호 생성 회로(110)는 다수의 NMOS 트랜지스터(NM1 내지 NM4), PMOS 트랜지스터(PM1 및 PM2), 및 인버터(IV1 및 IV2)를 포함한다. PMOS 트랜지스터(PM1)는 전원 전압(Vcc)과 제1 노드(A) 사이에 연결되고, 인에이블 신호(RD_EN)에 응답하여 전원 전압(Vcc)을 제1 노드(A)에 인가한다. NMOS 트랜지스터(NM1 내지 NM4)는 제1 노드(A)와 접지 전원(Vss) 사이에 직렬 연결되고, NMOS 트랜지스터(NM1 내지 NM4)는 디코딩된 어드레스 신호들(XA, XB, XC, XD)에 각각 응답하여 제1 노드(A)에 접지 전원(Vss)을 인가한다. 따라서 디코딩된 어드레스 신호들(XA, XB, XC, XD)에 따라 제1 노드(A)의 전위가 제어되고, 제1 노드(A)의 전위에 따른 어드레스 신호(ADD)가 출력된다. 인버터(IV1 및 IV2)는 제1 노드(A)와 직렬 연결된다. 인버터(IV1)는 어드레스 신호(ADD)를 반전시켜 초기 제어 신호(ADDb)를 생성하고, 인버터(IV2)는 초기 제어 신호(ADDb)를 반전시켜 블럭 선택 제어 신호(CON)를 생성 한다. PMOS 트랜지스터(PM2)는 전원 전압(Vcc)과 제1 노드(A) 사이에 연결되고, 초기 제어 신호(ADDb)에 응답하여 전원 전압(Vcc)을 제1 노드(A)에 인가한다.

제어 신호 생성 회로(110)는 인에이블 신호(RD_EN)에 응답하여 활성화된 후, 디코딩된 어드레스 신호들(XA, XB, XC, XD)이 모두 하이 레벨로 인가되면 로우 레벨의 블럭 선택 제어 신호(CON)를 출력하고, 디코딩된 어드레스 신호들(XA, XB, XC, XD) 중 하나 이상의 신호가 로우 레벨로 인가되면 하이 레벨의 블럭 선택 제어 신호(CON)를 출력한다.

블럭 선택 신호 생성 회로(120)는 고전압 디플레이션 형 NMOS 트랜지스터(Depletion High Voltage NMOS; DHVN)와 고전압 PMOS 트랜지스터(High Voltage PMOS; HVP)를 포함한다. 고전압 디플레이션 형 NMOS 트랜지스터(DHVN)과 고전압 PMOS 트랜지스터(HVP)는 블럭 바이어스(VBLC)와 출력 노드(D) 사이에 직렬 연결된다. 고전압 PMOS 트랜지스터(HVP)는 블럭 선택 제어 신호(CON)에 응답하여 턴온되고, 고전압 디플레이션 형 NMOS 트랜지스터(DHVN)는 출력 노드(D)의 전위에 따라 공급되는 블럭 바이어스(VBLC)의 전류량을 제어한다. 고전압 디플레이션 형 NMOS 트랜지스터(DHVN)의 특성은 문턱 전압이 항상 음의 값을 갖는다는 것이다. 이로 인하여 게이트에 OV의 전압이 인가되어도 고전압 디플레이션 형 NMOS 트랜지스터(DHVN)를 통해 전류가 흐르게 된다. 또한 고전압 디플레이션 형 NMOS 트랜지스터(DHVN)은 바디 이펙(Body effect)에 의해 문턱 전압이 증가하여도 음의 값을 갖는다.

디스차지 회로(130)는 NMOS 트랜지스터(NM5 및 NM6) 및 인버터(IV3)를 포함한다. NMOS 트랜지스터(NM5)는 제어 신호 생성 회로(110)의 제2 노드(B)와 블럭 선택 신호 생성 회로(120)의 출력 노드(D) 사이에 다이오드 접속된다. NMOS 트랜지스터(NM5)는 고전압 NMOS 트랜지스터로 구성되는 것이 바람직하다. NMOS 트랜지스터(NM5)는 제2 노드(B)의 초기 제어 신호(ADDb)가 하이 레벨(Vdd레벨)의 신호일때 Vdd-Vt(NM5) 만큼의 전위로 출력 노드(D)를 프리차지한다. 인버터(IV3)는 제어 신호 생성 회로(110)의 제2 노드(B)와 디스차지 회로(130)의 제3 노드(C) 사이에 연결되고, 초기 제어 신호(ADDb)에 응답하여 디스차지 신호(DIS)를 생성한다. 인버터(IV3)는 인버터(IV2)에 비해 큰 베타 비율(beta ratio)을 갖는 인버터로 구성하는 것이 바람직하다. 이는 인버터(IV2)이 PMOS 트랜지스터의 크기를 크게 설계하여 일반적인 인버터가 Vdd/2에서 로직 로우 레벨로 인버팅 되는 특성보다 더 높은 바이어스에서 로직 로우 레벨로 인버팅되도록 하고, 인버터(IV3)는 NMOS 트랜지스터의 크기를 크게 설계하여 일반적인 인버터가 Vdd/2에서 로직 로우 레벨로 인버팅 되는 특성보다 더 낮은 바이어스에서 로직 로우 레벨로 인버팅되도록 하는 것이 바람직하다. 이로 인하여 초기 제어 신호(ADDb)가 하이 레벨로 천이할 경우 디스차지 신호(DIS)가 블럭 선택 제어 신호(CON) 보다 먼저 로우 레벨로 천이하게 되어 DC 패스가 없게 된다.

선택 라인 제어 회로(140)는 NMOS 트랜지스터(NM7 및 NM8)를 포함한다. NMOS 트랜지스터(NM7)는 디스차지 신호(DIS)에 응답하여 그라운드 전압(SELGND)을 메모리 셀 어레이(300)의 소스 선택 라인(SSL)에 인가한다. NMOS 트랜지스터(NM8)는 디스차지 신호(DIS)에 응답하여 그라운드 전압(SELGND)을 메모리 셀 어레이(300)의 드레인 선택 라인(DSL)에 인가한다. NMOS 트랜지스터(NM7 및 NM8)는 고전압 NMOS 트랜지스터로 구성되는 것이 바람직하다.

도 4a 는 본 발명의 일실시 예에 따른 반도체 메모리 장치의 블럭 디코더의 동작 중 메모리 블럭을 선택하는 동작을 설명하기 위한 신호들의 파형도이다.

도 4b는 본 발명의 일실시 예에 따른 반도체 메모리 장치의 블럭 디코더의 동작 중 메모리 블럭을 비선택하는 동작을 설명하기 위한 신호들의 파형도이다.

도 5는 인버터의 베터 비율 특성 곡선이다.

도 3 내지 도 5를 참조하여 본 발명의 일실시 예에 따른 반도체 메모리 장치의 블럭 디코더의 동작을 설명하면 다음과 같다.

1) 해당 메모리 블럭이 선택 메모리 블럭일 경우

하이 레벨의 인에이블 신호(RD_EN)에 응답하여 제어 신호 생성 회로(110)의 PMOS 트랜지스터(PM1)는 턴오프된다. 이로 인하여 제1 노드(A)에 인가되던 전원 전압(Vcc)이 차단된다. 해당 메모리 블럭이 선택 메모리 블럭일 경우 다수의 디코딩된 신호(XA, XB, XC, XD)는 모두 하이 레벨로 인가된다. 이로 인하여 제1 노드(A)에는 접지 전원(Vss)이 인가되어 로우 레벨의 어드레스 신호(ADD)가 출력된다.

인버터(IV1)는 로우 레벨의 어드레스 신호(ADD)를 반전시켜 하이 레벨의 초 기 제어 신호(ADDb)를 생성한다. 이에 인버터(IV2)는 초기 제어 신호(ADDb)를 반전시켜 로우 레벨의 블럭 선택 제어 신호(CON)를 생성하고, 인버터(IV3)는 초기 제어 신호(ADDb)를 반전시켜 로우 레벨의 디스차지 신호(DIS)를 생성한다. 이때 디스차지 신호(DIS)는 블럭 선택 제어 신호(CON) 보다 먼저 로우 레벨로 천이하여 생성된다. 이는 도 5에 도시된 인버터의 베타 비율에 따른 것으로 베타 비율이 큰 인버터가 베타 비율이 작은 인버터보다 낮은 바이어스에서 로직 로우 레벨을 생성한다.

디스차지부(130)의 NMOS 트랜지스터(NM5)는 Vdd-Vt(NM5) 만큼의 전위로 출력 노드(D)를 프리차지한다. 또한 NMOS 트랜지스터(NM5)는 로우 레벨의 디스차지 신호(DIS)에 응답하여 턴오프된다. 또한 선택 라인 제어 회로(140)는 로우 레벨의 디스차지 신호(DIS)에 응답하여 비활성화된다.

블럭 선택 신호 생성 회로(120)의 고전압 PMOS 트랜지스터(HVP)는 로우 레벨의 블럭 선택 제어 신호(CON)에 의해 턴온된다. 이때 고전압 디플레이션 형 NMOS 트랜지스터(DHVN)는 Vdd-Vt(NM5) 만큼의 전위로 프리차지된 출력 노드(D)의 전위에 의해 -1×Vt(DHVN) + Vdd-Vt(NM5)의 전위만큼 출력 노드(D)를 프리차지하고, 높아진 출력 노드(D)의 전위에 따라 -1×Vt(DHVN) + Vdd-Vt(NM5) + Vdd-Vt(DHVN) 만큼 다시 프리차지하는 동작을 반복하여 출력 노드(D)는 블럭 바이어스(VBLC)의 전위만큼 상승하게 된다. 따라서 블럭 바이어스(VBLC)의 전위 레벨을 갖는 블럭 선택 신호(BLCWL)가 출력된다. 이로 인하여 패스 선택부(200)의 고전압 트랜지스터들이 턴온되어 메모리 셀 어레이(300)와 글로벌 워드라인(GWL<31:0>)을 연결한다.

2) 해당 메모리 블럭이 비선택 메모리 블럭일 경우

하이 레벨의 인에이블 신호(RD_EN)에 응답하여 제어 신호 생성 회로(110)의 PMOS 트랜지스터(PM1)는 턴오프된다. 이로 인하여 제1 노드(A)에 인가되던 전원 전압(Vcc)이 차단된다. 해당 메모리 블럭이 선택 메모리 블럭일 경우 다수의 디코딩된 신호(XA, XB, XC, XD) 중 적어도 하나 이상의 디코딩 신호는 로우 레벨로 인가된다. 이로 인하여 제1 노드(A)는 전원 전압(Vcc) 레벨이 유지되어 하이 레벨의 어드레스 신호(ADD)가 출력된다.

인버터(IV1)는 하이 레벨의 어드레스 신호(ADD)를 반전시켜 로우 레벨의 초기 제어 신호(ADDb)를 생성한다. 이에 인버터(IV2)는 초기 제어 신호(ADDb)를 반전시켜 하이 레벨의 블럭 선택 제어 신호(CON)를 생성하고, 인버터(IV3)는 초기 제어 신호(ADDb)를 반전시켜 하이 레벨의 디스차지 신호(DIS)를 생성한다. 하이 레벨의 디스차지 신호(DIS)에 응답하여 NMOS 트랜지스터(NM6)는 턴온된다. 이로 인하여 출력 노드(D)에 접지 전원(Vss)이 인가된다.

선택 라인 제어 회로(140)는 하이 레벨의 디스차지 신호(DIS)에 응답하여 활성화된다. 이로 인하여 해당 메모리 셀 어레이(100)의 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)에는 그라운드 전압(SELGND)이 인가된다.

블럭 선택 신호 생성 회로(120)의 고전압 PMOS 트랜지스터(HVP)는 하이 레벨의 블럭 선택 제어 신호(CON)에 의해 턴오프된다. 이로 인하여 출력 노드(D)는 로우 레벨을 유지하여 블럭 선택 신호(BLCWL)는 로우 레벨로 출력된다. 이로 인하여 패스 선택부(200)의 고전압 트랜지스터들이 턴오프되어 메모리 셀 어레이(300)와 글로벌 워드라인(GWL<31:0>)의 연결이 차단된다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

도 1은 종래 기술에 따른 블럭 디코더를 설명하기 위한 플래시 메모리 소자의 회로도이다.

도 2는 도 1의 블럭 디코더 회로에 사용되는 신호들의 라인 배치도이다.

도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치의 블럭 디코더를 설명하기 위한 반도체 메모리 장치의 회로도이다.

도 4a 는 본 발명의 일실시 예에 따른 반도체 메모리 장치의 블럭 디코더의 동작 중 메모리 블럭을 선택하는 동작을 설명하기 위한 신호들의 파형도이다.

도 4b는 본 발명의 일실시 예에 따른 반도체 메모리 장치의 블럭 디코더의 동작 중 메모리 블럭을 비선택하는 동작을 설명하기 위한 신호들의 파형도이다.

도 5는 인버터의 베터 비율 특성 곡선이다.

<도면의 주요 부호에 대한 부호 설명>

110 : 제어 신호 생성 회로

120 : 블럭 선택 신호 생성 회로

130 : 디스차지 회로

140 : 선택 라인 제어 회로

Claims (12)

1. 메모리 블럭 선택 어드레스들에 의해 초기 제어 신호 및 블럭 선택 제어 신호를 생성하는 제어 신호 생성 회로;

   상기 블럭 선택 제어 신호에 응답하여 출력 노드의 전위를 상승시켜 블럭 선택 신호를 생성하는 블럭 선택 신호 생성 회로; 및

   상기 초기 제어 신호에 응답하여 상기 출력 노드의 초기 전압을 결정하는 출력 노드 제어 회로를 포함하는 반도체 메모리 장치의 블럭 디코더.
2. 제 1 항에 있어서,

   상기 초기 제어 신호에 응답하여 메모리 셀 어레이의 드레인 선택 라인 및 소스 선택 라인에 그라운드 전압을 인가하는 선택 라인 제어 회로를 더 포함하는 반도체 메모리 장치의 블럭 디코더.
3. 제 1 항에 있어서,

   상기 제어 신호 생성 회로는 상기 메모리 블럭 선택 어드레스들이 모두 활성화될때 활성화된 상기 블럭 선택 제어 신호를 출력하는 반도체 메모리 장치의 블럭 디코더.
4. 제 1 항에 있어서,

   상기 제어 신호 생성 회로는 상기 메모리 블럭 선택 어드레스들에 응답하여 상기 초기 제어 신호를 생성하는 반도체 메모리 장치의 블럭 디코더.
5. 제 4 항에 있어서,

   상기 제어 신호 생성 회로는 상기 초기 제어 신호를 제1 인버터를 이용하여 반전시켜 상기 블럭 선택 제어 신호를 생성하며,

   상기 출력 노드 제어 회로는 상기 초기 제어 신호를 제2 인버터를 이용하여 반전시켜 디스차지 신호를 생성하는 반도체 메모리 장치의 블럭 디코더.
6. 제 5 항에 있어서,

   상기 제2 인버터는 상기 제1 인버터 보다 베타 비율이 더 큰 반도체 메모리 장치의 블럭 디코더.
7. 제 5 항에 있어서,

   상기 초기 제어 신호가 활성화될때 상기 블럭 선택 제어 신호보다 상기 디스차지 신호가 먼저 활성화되는 반도체 메모리 장치의 블럭 디코더.
8. 제 1 항에 있어서,

   상기 블럭 선택 신호 생성 회로는 블럭 바이어스가 인가되는 노드와 상기 출력 노드 사이에 직렬 연결된 고전압 디플레이션 형 NMOS 트랜지스터(Depletion High Voltage NMOS)와 고전압 PMOS 트랜지스터(High Voltage PMOS)를 포함하는 반도체 메모리 장치의 블럭 디코더.
9. 제 8 항에 있어서,

   상기 고전압 디플레이션형 NMOS 트랜지스터는 상기 출력 노드의 전위에 응답하여 상기 블럭 선택 신호를 상기 블럭 바이어스 전위만큼 상승하도록 상기 블럭 바이어스를 공급하는 반도체 메모리 장치의 블럭 디코더.
10. 다수의 디코딩된 어드레스 신호에 응답하여 초기 제어 신호 및 블럭 선택 제어 신호를 생성하는 제어 신호 생성 회로;

    상기 블럭 선택 제어 신호에 응답하여 출력 노드에 블럭 바이어스를 인가하 여 블럭 선택 신호를 생성하는 블럭 선택 신호 생성 회로; 및

    상기 초기 제어 신호에 응답하여 상기 출력 노드를 디스차지하거나, 상기 출력 노드를 일정 전위로 프리차지하는 출력 노드 결정 회로를 포함하는 반도체 메모리 장치의 블럭 디코더.
11. 제 10 항에 있어서,

    상기 블럭 선택 신호 생성 회로는 상기 블럭 바이어스가 인가되는 노드와 상기 출력 노드 사이에 직렬 연결된 고전압 디플레이션형 NMOS 트랜지스터(Depletion High Voltage NMOS)와 고전압 PMOS 트랜지스터(High Voltage PMOS)를 포함하는 반도체 메모리 장치의 블럭 디코더.
12. 제 11 항에 있어서,

    상기 고전압 디플레이션형 NMOS 트랜지스터는 상기 출력 노드의 전위에 응답하여 상기 블럭 바이어스를 상기 출력 노드에 공급하는 반도체 메모리 장치의 블럭 디코더.

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