JPH10269769A - メモリセルの二重ワードラインデコーディング回路 - Google Patents
メモリセルの二重ワードラインデコーディング回路Info
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- JPH10269769A JPH10269769A JP10061273A JP6127398A JPH10269769A JP H10269769 A JPH10269769 A JP H10269769A JP 10061273 A JP10061273 A JP 10061273A JP 6127398 A JP6127398 A JP 6127398A JP H10269769 A JPH10269769 A JP H10269769A
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Abstract
(57)【要約】
【課題】サブワードライン駆動部を簡単化し、駆動出力
速度を向上し得るメモリセルの二重ワードラインデコー
ディング回路を提供しようとするものである。 【解決手段】メインワードライン駆動部33からプリチャ
ージ信号PC及び所定アドレス信号AX1 〜AX4 によりメイ
ンワードライン駆動信号MWL 、MWLBを出力するとき、所
定レベルＶth以上に上昇させて出力し、サブワードライ
ン駆動部34Aでは、該上昇されたメインワードライン駆
動信号MWL 、MWLBにより別途のブースティング動作を行
わずにサブワードライン駆動信号RA2 を該当するセルア
レイ35のサブワードラインSWL に供給するように二重ワ
ードラインデコーディング回路を構成する。
速度を向上し得るメモリセルの二重ワードラインデコー
ディング回路を提供しようとするものである。 【解決手段】メインワードライン駆動部33からプリチャ
ージ信号PC及び所定アドレス信号AX1 〜AX4 によりメイ
ンワードライン駆動信号MWL 、MWLBを出力するとき、所
定レベルＶth以上に上昇させて出力し、サブワードライ
ン駆動部34Aでは、該上昇されたメインワードライン駆
動信号MWL 、MWLBにより別途のブースティング動作を行
わずにサブワードライン駆動信号RA2 を該当するセルア
レイ35のサブワードラインSWL に供給するように二重ワ
ードラインデコーディング回路を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、一つのメインワー
ドラインに複数のサブワードラインを備えたメモリセル
を、サブワードラインの駆動によりアクセスするワード
ラインのデコーディング回路に係るもので、特に、サブ
ワードラインの駆動部を簡単化し、駆動出力の速度を向
上し得るメモリセルの二重ワードラインデコーディング
回路に関するものである。
ドラインに複数のサブワードラインを備えたメモリセル
を、サブワードラインの駆動によりアクセスするワード
ラインのデコーディング回路に係るもので、特に、サブ
ワードラインの駆動部を簡単化し、駆動出力の速度を向
上し得るメモリセルの二重ワードラインデコーディング
回路に関するものである。
【０００２】
【従来の技術】一般に、メモリセルをアクセスすると
き、該当のメモリセルを駆動するためデコーディングさ
れたワードライン駆動信号が発生してワードライン駆動
部に供給され、前記ワードライン駆動信号により該当の
ワードラインを駆動させる。そして前記ワードラインを
駆動させる方法には二つがあり、その一つは、一つのワ
ードライン駆動部を用いて直接ワードラインを駆動させ
る方式で、他の一つは、メインワードライン駆動部に複
数のサブワードライン駆動部を備えて前記メインワード
ライン駆動部及びサブワードライン駆動部を通して該当
のワードラインを駆動させる方式であり、この方式は二
重ワードラインデコーディング回路に適用されている。
き、該当のメモリセルを駆動するためデコーディングさ
れたワードライン駆動信号が発生してワードライン駆動
部に供給され、前記ワードライン駆動信号により該当の
ワードラインを駆動させる。そして前記ワードラインを
駆動させる方法には二つがあり、その一つは、一つのワ
ードライン駆動部を用いて直接ワードラインを駆動させ
る方式で、他の一つは、メインワードライン駆動部に複
数のサブワードライン駆動部を備えて前記メインワード
ライン駆動部及びサブワードライン駆動部を通して該当
のワードラインを駆動させる方式であり、この方式は二
重ワードラインデコーディング回路に適用されている。
【０００３】従来のメモリセルの二重ワードラインデコ
ーディング回路においては、図４に示したように、アド
レス信号及び反転プリチャージ信号によりデコーディン
グされたワードライン駆動信号RA1 〜RA4 を夫々発生す
る複数のデコーダ11、12、21、22と、プリチャージ信号
PC及びアドレス信号AX1 〜AX4 により互いに相補の出力
関係を有する一対のメインワードライン駆動信号MWL 、
MWLBを出力するメインワードライン駆動部13と、前記一
対のメインワードライン駆動信号MWL 、MWLBの制御によ
り前記サブワードライン駆動信号RA1 〜RA4 をメモリセ
ルアレイ15の該当するサブワードラインSWL に夫々供給
する複数のサブワードライン駆動部14A、14B 、24A 、2
4B と、を備えて構成されている。
ーディング回路においては、図４に示したように、アド
レス信号及び反転プリチャージ信号によりデコーディン
グされたワードライン駆動信号RA1 〜RA4 を夫々発生す
る複数のデコーダ11、12、21、22と、プリチャージ信号
PC及びアドレス信号AX1 〜AX4 により互いに相補の出力
関係を有する一対のメインワードライン駆動信号MWL 、
MWLBを出力するメインワードライン駆動部13と、前記一
対のメインワードライン駆動信号MWL 、MWLBの制御によ
り前記サブワードライン駆動信号RA1 〜RA4 をメモリセ
ルアレイ15の該当するサブワードラインSWL に夫々供給
する複数のサブワードライン駆動部14A、14B 、24A 、2
4B と、を備えて構成されている。
【０００４】前記デコーダ、メインワードライン駆動部
及びサブワードライン駆動部は夫々以下のように構成さ
れている。尚、各デコーダ及び各サブワードライン駆動
部は、夫々同一の構成であるので、以下ではデコーダ12
及びこのデコーダ12に対応するサブワードライン駆動部
14A についてのみ説明し、他のデコーダ11、21、22及び
サブワードライン駆動部14B 、24A 、24B については説
明を省略する。
及びサブワードライン駆動部は夫々以下のように構成さ
れている。尚、各デコーダ及び各サブワードライン駆動
部は、夫々同一の構成であるので、以下ではデコーダ12
及びこのデコーダ12に対応するサブワードライン駆動部
14A についてのみ説明し、他のデコーダ11、21、22及び
サブワードライン駆動部14B 、24A 、24B については説
明を省略する。
【０００５】まず、デコーダ12は、アドレス信号AX5 、
AX6 及び反転プリチャージ信号PCBを否定論理積演算す
るNANDゲートND1 と、該NANDゲートND1 の出力信号を増
幅するPMOSトランジスタPM1 、PM2 、NMOSトランジスタ
NM1 、NM2 と、インバーターI1と、前記PMOSトランジス
タPM2 及びNMOSトランジスタNM2 のドレイン接続点から
出力する信号を反転して出力するPMOSトランジスタPM3
及びNMOSトランジスタNM3 と、を夫々備えていた。
AX6 及び反転プリチャージ信号PCBを否定論理積演算す
るNANDゲートND1 と、該NANDゲートND1 の出力信号を増
幅するPMOSトランジスタPM1 、PM2 、NMOSトランジスタ
NM1 、NM2 と、インバーターI1と、前記PMOSトランジス
タPM2 及びNMOSトランジスタNM2 のドレイン接続点から
出力する信号を反転して出力するPMOSトランジスタPM3
及びNMOSトランジスタNM3 と、を夫々備えていた。
【０００６】前記メインワードライン駆動部13は、プリ
チャージ信号PC及びアドレス信号AX1 〜AX4 により所定
レベルの信号を出力する各PMOSトランジスタPM4 、PM5
及びNMOSトランジスタNM4 〜NM8 と、前記PMOSトランジ
スタPM5 及びNMOSトランジスタNM5 のドレイン接続点か
ら出力する信号を反転してメインワードライン駆動信号
MWL を出力するPMOSトランジスタPM6 及びNMOSトランジ
スタNM9 と、前記PMOSトランジスタPM6 及びNMOSトラン
ジスタNM9 のドレイン接続点から出力する前記メインワ
ードライン駆動信号MWL を反転して反転メインワードラ
イン駆動信号MWLBを出力するPMOSトランジスタPM7 及び
NMOSトランジスタNM10と、を夫々備えていた。
チャージ信号PC及びアドレス信号AX1 〜AX4 により所定
レベルの信号を出力する各PMOSトランジスタPM4 、PM5
及びNMOSトランジスタNM4 〜NM8 と、前記PMOSトランジ
スタPM5 及びNMOSトランジスタNM5 のドレイン接続点か
ら出力する信号を反転してメインワードライン駆動信号
MWL を出力するPMOSトランジスタPM6 及びNMOSトランジ
スタNM9 と、前記PMOSトランジスタPM6 及びNMOSトラン
ジスタNM9 のドレイン接続点から出力する前記メインワ
ードライン駆動信号MWL を反転して反転メインワードラ
イン駆動信号MWLBを出力するPMOSトランジスタPM7 及び
NMOSトランジスタNM10と、を夫々備えていた。
【０００７】又、前記各サブワードライン駆動部14A
は、前記メインワードライン駆動信号MWL を所定レベル
にブースティングするNMOSトランジスタNM11と、該NMOS
トランジスタNM11及び前記所定レベルのメインワードラ
イン駆動信号により前記サブワードライン駆動信号RA2
を該当のメモリセルアレイ15のサブワードラインSWL に
供給するNMOSトランジスタNM12、NM13と、を夫々備えて
いた。
は、前記メインワードライン駆動信号MWL を所定レベル
にブースティングするNMOSトランジスタNM11と、該NMOS
トランジスタNM11及び前記所定レベルのメインワードラ
イン駆動信号により前記サブワードライン駆動信号RA2
を該当のメモリセルアレイ15のサブワードラインSWL に
供給するNMOSトランジスタNM12、NM13と、を夫々備えて
いた。
【０００８】このように構成された従来のメモリセルの
二重ワードラインデコーディング回路の作用について、
図４及び図５を用いて説明すると次のようであった。即
ち、メインワードライン駆動部13のNMOSトランジスタ N
M4のゲートに供給されるプリチャージ信号PCが“ハイ”
にアクティブされると、前記NMOSトランジスタ NM4及び
PMOSトランジスタ PM5がオンになる。このとき、アドレ
ス信号AX1 〜AX4 が図５に示したように、電源端子電圧
ＶＤＤレベルに上昇すると、NMOSトランジスタNM5 〜NM
8 がオンになるため、メインワードライン駆動部13の電
源端子電圧ＶＰＰが前記PMOSトランジスタPM5 及びNMOS
トランジスタNM5 〜NM8 を経て接地端子ＶＳＳに流入さ
れる。よって、PMOSトランジスタ PM6及びNMOSトランジ
スタNM9 のゲートにローレベルの信号が供給され、該PM
OSトランジスタPM6 は、オンになり、NMOSトランジスタ
NM9 がオフになって、メインワードライン駆動信号MWL
が、図５に示したように、t1の時点で電源端子電圧ＶＰ
Ｐレベルに遷移され、且つ、PMOSトランジスタPM7 及び
NMOSトランジスタNM10により反転されて、反転メインワ
ードライン信号MWLBがローレベルで出力される。
二重ワードラインデコーディング回路の作用について、
図４及び図５を用いて説明すると次のようであった。即
ち、メインワードライン駆動部13のNMOSトランジスタ N
M4のゲートに供給されるプリチャージ信号PCが“ハイ”
にアクティブされると、前記NMOSトランジスタ NM4及び
PMOSトランジスタ PM5がオンになる。このとき、アドレ
ス信号AX1 〜AX4 が図５に示したように、電源端子電圧
ＶＤＤレベルに上昇すると、NMOSトランジスタNM5 〜NM
8 がオンになるため、メインワードライン駆動部13の電
源端子電圧ＶＰＰが前記PMOSトランジスタPM5 及びNMOS
トランジスタNM5 〜NM8 を経て接地端子ＶＳＳに流入さ
れる。よって、PMOSトランジスタ PM6及びNMOSトランジ
スタNM9 のゲートにローレベルの信号が供給され、該PM
OSトランジスタPM6 は、オンになり、NMOSトランジスタ
NM9 がオフになって、メインワードライン駆動信号MWL
が、図５に示したように、t1の時点で電源端子電圧ＶＰ
Ｐレベルに遷移され、且つ、PMOSトランジスタPM7 及び
NMOSトランジスタNM10により反転されて、反転メインワ
ードライン信号MWLBがローレベルで出力される。
【０００９】前記電源端子電圧ＶＰＰレベルに遷移され
たメインワードライン信号MWL は、NMOSトランジスタNM
11のドレインに供給され、NMOSトランジスタNM11のゲー
トに電源端子電圧ＶＰＰが供給されるため、ブートノー
ドのNMOSトランジスタNM12のコントロールゲート電位が
図５に示したように、最大（ＶＰＰ＋Ｖtn）レベルにチ
ャージされ、NMOSトランジスタNM11の導電状態がカット
オフ領域に到達してNM12のコントロールゲート及びメイ
ンワードラインMWL はハイインピーダンス状態に転換さ
れる。ここで、前記Ｖtnは NMOS トランジスタNM12のし
きい電圧を意味する。
たメインワードライン信号MWL は、NMOSトランジスタNM
11のドレインに供給され、NMOSトランジスタNM11のゲー
トに電源端子電圧ＶＰＰが供給されるため、ブートノー
ドのNMOSトランジスタNM12のコントロールゲート電位が
図５に示したように、最大（ＶＰＰ＋Ｖtn）レベルにチ
ャージされ、NMOSトランジスタNM11の導電状態がカット
オフ領域に到達してNM12のコントロールゲート及びメイ
ンワードラインMWL はハイインピーダンス状態に転換さ
れる。ここで、前記Ｖtnは NMOS トランジスタNM12のし
きい電圧を意味する。
【００１０】そして、図５のt2の時点でハイレベルの反
転プリチャージ信号PCB 及びアドレス信号AX5 、AX6 が
入力してNANDゲートND1 からローレベルが出力される
と、この信号は、インバータ11通って“ハイ”に反転さ
れてNMOSトランジスタNM2 のゲートに供給され、該NMOS
トランジスタNM2 はオンになる。次いで、PMOSトランジ
スタPM3 及びNM3 のゲートに“ローレベル”が供給さ
れ、PMOSトランジスタPM3はオンになってNMOSトランジ
スタNM3 がオフされるため、デコーディングされたサブ
ワードライン駆動信号RA2 が図５に示したように、サブ
ワードライン駆動部12の電源端子電圧ＶＰＰに遷移され
る。
転プリチャージ信号PCB 及びアドレス信号AX5 、AX6 が
入力してNANDゲートND1 からローレベルが出力される
と、この信号は、インバータ11通って“ハイ”に反転さ
れてNMOSトランジスタNM2 のゲートに供給され、該NMOS
トランジスタNM2 はオンになる。次いで、PMOSトランジ
スタPM3 及びNM3 のゲートに“ローレベル”が供給さ
れ、PMOSトランジスタPM3はオンになってNMOSトランジ
スタNM3 がオフされるため、デコーディングされたサブ
ワードライン駆動信号RA2 が図５に示したように、サブ
ワードライン駆動部12の電源端子電圧ＶＰＰに遷移され
る。
【００１１】サブワードライン駆動信号RA2 が、電源端
子電圧ＶＰＰレベルに遷移されるとき、NMOSトランジス
タNM12のコントロールゲートはセルフブースティング
（SelfBoosting)され、図５に示したように、ＶＰＰレ
ベルの電圧がサブワードラインSWL に伝達される。従っ
て、このサブワードラインSWL に接続されたメモリセル
CELL2.1 〜CELL2.n をリード及びライトすることが可能
になり、例えば、リードモードである場合、前記メモリ
セルCELL2.1 〜CELL2.n からリードされたデータは選択
されたビットラインBL1 〜BLn とこれに対応するセンス
アンプSA1 〜SAｎを経て増幅され外部に出力される。
子電圧ＶＰＰレベルに遷移されるとき、NMOSトランジス
タNM12のコントロールゲートはセルフブースティング
（SelfBoosting)され、図５に示したように、ＶＰＰレ
ベルの電圧がサブワードラインSWL に伝達される。従っ
て、このサブワードラインSWL に接続されたメモリセル
CELL2.1 〜CELL2.n をリード及びライトすることが可能
になり、例えば、リードモードである場合、前記メモリ
セルCELL2.1 〜CELL2.n からリードされたデータは選択
されたビットラインBL1 〜BLn とこれに対応するセンス
アンプSA1 〜SAｎを経て増幅され外部に出力される。
【００１２】尚、前記プリチャージ信号PC及びアドレス
信号AX1 〜AX4 により反転メインワードライン駆動信号
MWLBがハイになると、サブワードライン駆動部14B のNM
OSトランジスタ NM13 がオンになって、前記メモリセル
CELL2.1 〜CELL2.n の接続したサブワードラインSWL
が、NMOSトランジスNM13を通って接地端子ＶＳＳに連結
されるため、当該サブワードラインSWL は非選択状態に
なる。このように、反転メインワードライン駆動信号MW
LBがハイの時は、各サブワードラインSWL は、各サブワ
ードライン駆動部14A 、14B 、24A 、24B により物理的
に隔離された状態となる。
信号AX1 〜AX4 により反転メインワードライン駆動信号
MWLBがハイになると、サブワードライン駆動部14B のNM
OSトランジスタ NM13 がオンになって、前記メモリセル
CELL2.1 〜CELL2.n の接続したサブワードラインSWL
が、NMOSトランジスNM13を通って接地端子ＶＳＳに連結
されるため、当該サブワードラインSWL は非選択状態に
なる。このように、反転メインワードライン駆動信号MW
LBがハイの時は、各サブワードラインSWL は、各サブワ
ードライン駆動部14A 、14B 、24A 、24B により物理的
に隔離された状態となる。
【００１３】
【発明が解決しようとする課題】然るに、このような従
来の二重ワードラインデコーディング回路においては、
セルフブースティング動作時に、サブワードライン駆動
部14A のNMOSトランジスタNM12のコントロールゲートが
最大の電位（ＶＰＰ＋Ｖtn）レベルに到達してNMOSトラ
ンジスタNM11の導電状態がハイインピーダンス状態にな
るまで待機（図５のt1〜t2の間）した後、デコーディン
グされたサブワードライン駆動信号RA2 を発生させるべ
きであり、若し、それ以前に発生される場合は、サブワ
ードラインに十分なハイレベルの駆動信号が伝達され
ず、後続のリード又はライト動作が正常に行われないた
め、アクセス時間が長引くという不都合な点があった。
又、前記NMOSトランジスタNM12のコントロールゲートの
セルフブースティング動作が完了された後、電気的にフ
ローティング状態に転換され、時間の経過に従い漏洩電
流により前記ブースティングされた電位が漸次下降さ
れ、アクセス動作が不安定になるという不都合な点があ
った。
来の二重ワードラインデコーディング回路においては、
セルフブースティング動作時に、サブワードライン駆動
部14A のNMOSトランジスタNM12のコントロールゲートが
最大の電位（ＶＰＰ＋Ｖtn）レベルに到達してNMOSトラ
ンジスタNM11の導電状態がハイインピーダンス状態にな
るまで待機（図５のt1〜t2の間）した後、デコーディン
グされたサブワードライン駆動信号RA2 を発生させるべ
きであり、若し、それ以前に発生される場合は、サブワ
ードラインに十分なハイレベルの駆動信号が伝達され
ず、後続のリード又はライト動作が正常に行われないた
め、アクセス時間が長引くという不都合な点があった。
又、前記NMOSトランジスタNM12のコントロールゲートの
セルフブースティング動作が完了された後、電気的にフ
ローティング状態に転換され、時間の経過に従い漏洩電
流により前記ブースティングされた電位が漸次下降さ
れ、アクセス動作が不安定になるという不都合な点があ
った。
【００１４】そこで、本発明の目的は、サブワードライ
ン駆動部内でのセルフブースティング動作を省略してサ
ブワードラインに駆動信号を供給できるメモリセルの二
重ワードラインデコーディング回路を提供しようとする
ものである。
ン駆動部内でのセルフブースティング動作を省略してサ
ブワードラインに駆動信号を供給できるメモリセルの二
重ワードラインデコーディング回路を提供しようとする
ものである。
【００１５】
【課題を解決するための手段】このような本発明の目的
を達成するため、請求項１に記載の発明に係る二重ワー
ドラインデコーディング回路においては、メモリセルア
レイの各メモリセルに接続する複数のサブワードライン
毎に設けられ対応するサブワードライン指定用のアドレ
ス信号及び反転されたプリチャージ信号の入力によりデ
コーディングされたサブワードライン駆動信号を夫々発
生する複数のデコーダと、プリチャージ信号及び前記メ
モリセルアレイの一対のメインワードライン指定用のア
ドレス信号の入力により互いに相補の出力関係を有する
一対のメインワードライン駆動信号を出力するメインワ
ードライン駆動部と、前記複数のサブワードライン毎に
対応して設けられ前記一対のメインワードライン駆動信
号の制御により対応する前記デコーダから出力されるサ
ブワードライン駆動信号を前記メモリセルアレイの対応
するサブワードラインに供給する複数のサブワードライ
ン駆動部と、を備え、前記メインワードライン駆動部か
ら出力されるメインワードライン駆動信号の出力レベル
を、前記サブワードライン駆動部におけるブースティン
グ動作が不要となるよう前記デコーダからのサブワード
ライン駆動信号より所定レベル以上高く設定する構成と
した。
を達成するため、請求項１に記載の発明に係る二重ワー
ドラインデコーディング回路においては、メモリセルア
レイの各メモリセルに接続する複数のサブワードライン
毎に設けられ対応するサブワードライン指定用のアドレ
ス信号及び反転されたプリチャージ信号の入力によりデ
コーディングされたサブワードライン駆動信号を夫々発
生する複数のデコーダと、プリチャージ信号及び前記メ
モリセルアレイの一対のメインワードライン指定用のア
ドレス信号の入力により互いに相補の出力関係を有する
一対のメインワードライン駆動信号を出力するメインワ
ードライン駆動部と、前記複数のサブワードライン毎に
対応して設けられ前記一対のメインワードライン駆動信
号の制御により対応する前記デコーダから出力されるサ
ブワードライン駆動信号を前記メモリセルアレイの対応
するサブワードラインに供給する複数のサブワードライ
ン駆動部と、を備え、前記メインワードライン駆動部か
ら出力されるメインワードライン駆動信号の出力レベル
を、前記サブワードライン駆動部におけるブースティン
グ動作が不要となるよう前記デコーダからのサブワード
ライン駆動信号より所定レベル以上高く設定する構成と
した。
【００１６】また、請求項２に記載の発明では、前記各
サブワードライン駆動部は、メインワードライン駆動時
にハイレベルとなる一方のメインワードライン駆動信号
がゲートに直接供給される第１NMOSトランジスタと、他
方のメインワードライン駆動信号がゲートに直接供給さ
れる第２NMOSトランジスタとを備え、前記サブワードラ
イン駆動信号が第１NMOSトランジスタのドレインに供給
され、第１NMOSトランジスタのドレインと第２NMOSトラ
ンジスタのソースとの接続点がサブワードラインに接続
され、第２NMOSトランジスタのソースが接地されて構成
される。
サブワードライン駆動部は、メインワードライン駆動時
にハイレベルとなる一方のメインワードライン駆動信号
がゲートに直接供給される第１NMOSトランジスタと、他
方のメインワードライン駆動信号がゲートに直接供給さ
れる第２NMOSトランジスタとを備え、前記サブワードラ
イン駆動信号が第１NMOSトランジスタのドレインに供給
され、第１NMOSトランジスタのドレインと第２NMOSトラ
ンジスタのソースとの接続点がサブワードラインに接続
され、第２NMOSトランジスタのソースが接地されて構成
される。
【００１７】また、請求項３に記載の発明では、前記メ
インワードライン駆動信号レベルを設定する前記メイン
ワードライン駆動部の電源端子電圧が、サブワードライ
ン駆動信号レベルを設定する前記デコーダの電源端子電
圧よりも前記第１NMOSトランジスタのしきい電圧分より
高く設定された電圧を発生する電源発生手段を備えて構
成するとよい。
インワードライン駆動信号レベルを設定する前記メイン
ワードライン駆動部の電源端子電圧が、サブワードライ
ン駆動信号レベルを設定する前記デコーダの電源端子電
圧よりも前記第１NMOSトランジスタのしきい電圧分より
高く設定された電圧を発生する電源発生手段を備えて構
成するとよい。
【００１８】前記電源発生手段は、具体的には、請求項
４に記載のように、第１発振器の発振出力により電源電
圧をポンピングしてデコーダの前記電源端子電圧を生成
する第１チャージポンプと、第２発振器の発振出力によ
り前記第１チャージポンプから出力される前記電源端子
電圧をポンピングして当該第１チャージポンプからの電
源端子電圧よりも前記しきい電圧分より高いメインワー
ドライン駆動部の前記電源端子電圧を生成する第２チャ
ージポンプと、を備えて構成する。
４に記載のように、第１発振器の発振出力により電源電
圧をポンピングしてデコーダの前記電源端子電圧を生成
する第１チャージポンプと、第２発振器の発振出力によ
り前記第１チャージポンプから出力される前記電源端子
電圧をポンピングして当該第１チャージポンプからの電
源端子電圧よりも前記しきい電圧分より高いメインワー
ドライン駆動部の前記電源端子電圧を生成する第２チャ
ージポンプと、を備えて構成する。
【００１９】
【発明の実施の形態】以下、本発明の実施形態について
図面を用いて説明する。本実施形態のメモリセルの二重
ワードラインデコーディング回路を示す図１において、
メモリセルアレイ35の各メモリセルに接続する複数のサ
ブワードラインSWL 毎に設けられ対応するサブワードラ
イン指定用のアドレス信号及び反転プリチャージ信号に
よりデコーディングされたワードライン駆動信号RA1 〜
RA4 を夫々発生する複数のデコーダ31、32、41、42と、
プリチャージ信号PC及び一対のメインワードライン指定
用のアドレス信号AX1 〜AX4 により互いに相補の出力関
係を有する一対のメインワードライン駆動信号MWL 、MW
LBを出力するメインワードライン駆動部33と、複数のサ
ブワードラインSWL 毎に対応して設けられ前記一対のメ
インワードライン駆動信号MWL 、MWLBの制御により対応
する前記デコーダ31、32、41、42から夫々出力されるサ
ブワードライン駆動信号RA1 〜RA4 をメモリセルアレイ
35の該当するサブワードラインSWL に夫々供給する複数
のサブワードライン駆動部34A 、34B 、44A 、44B と、
を備えて構成されている。
図面を用いて説明する。本実施形態のメモリセルの二重
ワードラインデコーディング回路を示す図１において、
メモリセルアレイ35の各メモリセルに接続する複数のサ
ブワードラインSWL 毎に設けられ対応するサブワードラ
イン指定用のアドレス信号及び反転プリチャージ信号に
よりデコーディングされたワードライン駆動信号RA1 〜
RA4 を夫々発生する複数のデコーダ31、32、41、42と、
プリチャージ信号PC及び一対のメインワードライン指定
用のアドレス信号AX1 〜AX4 により互いに相補の出力関
係を有する一対のメインワードライン駆動信号MWL 、MW
LBを出力するメインワードライン駆動部33と、複数のサ
ブワードラインSWL 毎に対応して設けられ前記一対のメ
インワードライン駆動信号MWL 、MWLBの制御により対応
する前記デコーダ31、32、41、42から夫々出力されるサ
ブワードライン駆動信号RA1 〜RA4 をメモリセルアレイ
35の該当するサブワードラインSWL に夫々供給する複数
のサブワードライン駆動部34A 、34B 、44A 、44B と、
を備えて構成されている。
【００２０】前記デコーダ、メインワードライン駆動部
及びサブワードライン駆動部は夫々以下のように構成さ
れている。尚、各デコーダ及び各サブワードライン駆動
部は、夫々同一の構成であるので、以下ではデコーダ32
及びこのデコーダ32に対応するサブワードライン駆動部
34A についてのみ説明し、他のデコーダ31、41、42及び
サブワードライン駆動部34B 、44A 、44B については説
明を省略する。
及びサブワードライン駆動部は夫々以下のように構成さ
れている。尚、各デコーダ及び各サブワードライン駆動
部は、夫々同一の構成であるので、以下ではデコーダ32
及びこのデコーダ32に対応するサブワードライン駆動部
34A についてのみ説明し、他のデコーダ31、41、42及び
サブワードライン駆動部34B 、44A 、44B については説
明を省略する。
【００２１】前記デコーダ32は、従来と同様の構成であ
り、各アドレス信号AX5 、AX6 及び反転プリチャージ信
号PCB を否定論理積するNANDゲートND31と、該NANDゲー
トND31の出力信号を増幅するPMOSトランジスタPM31、PM
32、NMOSトランジスタNM31、NM32と、インバータI31
と、前記PMOSトランジスタPM32及びNMOSトランジスタNM
32のドレイン接続点から出力する信号を反転して出力す
るPMOSトランジスタPM33及びNMOSトランジスタNM33と、
を夫々備えている。
り、各アドレス信号AX5 、AX6 及び反転プリチャージ信
号PCB を否定論理積するNANDゲートND31と、該NANDゲー
トND31の出力信号を増幅するPMOSトランジスタPM31、PM
32、NMOSトランジスタNM31、NM32と、インバータI31
と、前記PMOSトランジスタPM32及びNMOSトランジスタNM
32のドレイン接続点から出力する信号を反転して出力す
るPMOSトランジスタPM33及びNMOSトランジスタNM33と、
を夫々備えている。
【００２２】前記メインワードライン駆動部33は、プリ
チャージ信号PC及びアドレス信号AX１〜A4により所定レ
ベルの信号を出力するPMOSトランジスタPM34、PM35及び
NMOSトランジスタNM34〜NM38と、前記PMOSトランジスタ
PM35及びNMOSトランジスタNM35のドレイン接続点から出
力する信号を反転してメインワードライン駆動信号MWL
として出力するPMOSトランジスタPM36及びNMOSトランジ
スタNM39と、前記PMOSトランジスタPM36及びNMOSトラン
ジスタNM39のドレイン接続点から出力するメインワード
ライン駆動信号MWL を反転して反転メインワードライン
駆動信号MWLBとして出力するPMOSトランジスタPM37及び
NMOSトランジスタNM40と、を備えている。
チャージ信号PC及びアドレス信号AX１〜A4により所定レ
ベルの信号を出力するPMOSトランジスタPM34、PM35及び
NMOSトランジスタNM34〜NM38と、前記PMOSトランジスタ
PM35及びNMOSトランジスタNM35のドレイン接続点から出
力する信号を反転してメインワードライン駆動信号MWL
として出力するPMOSトランジスタPM36及びNMOSトランジ
スタNM39と、前記PMOSトランジスタPM36及びNMOSトラン
ジスタNM39のドレイン接続点から出力するメインワード
ライン駆動信号MWL を反転して反転メインワードライン
駆動信号MWLBとして出力するPMOSトランジスタPM37及び
NMOSトランジスタNM40と、を備えている。
【００２３】又、前記各サブワードライン駆動部34A
は、前記メインワードライン駆動部33から出力するメイ
ンワードライン駆動信号MWL 、MWLBにより直接バイアス
されて前記サブワードライン駆動信号RA2 をメモリセル
アレイ35の対応するサブワードラインSWL 側に伝達する
NMOSトランジスタNM41、NM42から構成される。そして、
メインワードライン駆動信号MWL レベルを設定する前記
メインワードライン駆動部33の電源端子電圧ＶＰＰ１
は、サブワードライン駆動信号RA2 レベルを設定する前
記デコーダ32の外部から印加される電源端子電圧ＶＰＰ
２に比べて、サブワードライン駆動部34A のNMOSトラン
ジスタNM41のしきい電圧Ｖthより高く設定される。前記
両源端子電圧ＶＰＰ１、ＶＰＰ２は、図２に示す電源発
生手段としての電源回路50で発生して印加される。
は、前記メインワードライン駆動部33から出力するメイ
ンワードライン駆動信号MWL 、MWLBにより直接バイアス
されて前記サブワードライン駆動信号RA2 をメモリセル
アレイ35の対応するサブワードラインSWL 側に伝達する
NMOSトランジスタNM41、NM42から構成される。そして、
メインワードライン駆動信号MWL レベルを設定する前記
メインワードライン駆動部33の電源端子電圧ＶＰＰ１
は、サブワードライン駆動信号RA2 レベルを設定する前
記デコーダ32の外部から印加される電源端子電圧ＶＰＰ
２に比べて、サブワードライン駆動部34A のNMOSトラン
ジスタNM41のしきい電圧Ｖthより高く設定される。前記
両源端子電圧ＶＰＰ１、ＶＰＰ２は、図２に示す電源発
生手段としての電源回路50で発生して印加される。
【００２４】従って、本実施形態では、各デコーダ31、
32、41、42に外部からの電源端子電圧ＶＰＰ２が入力さ
れ、メインワードライン駆動部33には、前記電源端子電
圧ＶＰＰ２よりもNMOSトランジスタNM41のしきい電圧Ｖ
thより高い電源端子電圧ＶＰＰ１が入力されるため、従
来のように、ブースティング用NMOSトランジスタを各サ
ブワードライン駆動部34A 、34B 、44A 、44B に設置す
る必要がなくなる。
32、41、42に外部からの電源端子電圧ＶＰＰ２が入力さ
れ、メインワードライン駆動部33には、前記電源端子電
圧ＶＰＰ２よりもNMOSトランジスタNM41のしきい電圧Ｖ
thより高い電源端子電圧ＶＰＰ１が入力されるため、従
来のように、ブースティング用NMOSトランジスタを各サ
ブワードライン駆動部34A 、34B 、44A 、44B に設置す
る必要がなくなる。
【００２５】図２に示す前記電源回路50は、各イネーブ
ル信号EN1 、EN2 により第１発振器51A と第２発振器51
B が夫々駆動され、第１及び第２発振器51A 、51B から
所定周波数の発振信号により第１及び第２チャージポン
プ52A 、52B が駆動する。第１チャージポンプ52A は、
電源回路の電源電圧ＶＣＣから電源端子電圧ＶＰＰ２を
生成し、第２チャージポンプ52B は、電源端子電圧ＶＰ
Ｐ２をポンピングして電源端子電圧ＶＰＰ２よりもしき
い電圧Ｖtn分より高い電圧の電源端子電圧ＶＰＰ１を生
成する。
ル信号EN1 、EN2 により第１発振器51A と第２発振器51
B が夫々駆動され、第１及び第２発振器51A 、51B から
所定周波数の発振信号により第１及び第２チャージポン
プ52A 、52B が駆動する。第１チャージポンプ52A は、
電源回路の電源電圧ＶＣＣから電源端子電圧ＶＰＰ２を
生成し、第２チャージポンプ52B は、電源端子電圧ＶＰ
Ｐ２をポンピングして電源端子電圧ＶＰＰ２よりもしき
い電圧Ｖtn分より高い電圧の電源端子電圧ＶＰＰ１を生
成する。
【００２６】以下、このように構成された本実施形態の
メモリセルの二重ワードラインデコーディング回路の動
作について図１〜図３を用いて説明する。メインワード
ライン駆動部33のNMOSトランジスタNM34のゲートに供給
されるプリチャージ信号PCがハイにアクティブされる
と、NMOSトランジスタNM34及びPMOSトランジスタPM35が
オンになり、このとき、アドレス信号AX1 〜AX4 が図３
に示したように、電源端子電圧ＶＤＤレベルに上昇する
と、各NMOSトランジスタNM35〜NM38がオンになる。
メモリセルの二重ワードラインデコーディング回路の動
作について図１〜図３を用いて説明する。メインワード
ライン駆動部33のNMOSトランジスタNM34のゲートに供給
されるプリチャージ信号PCがハイにアクティブされる
と、NMOSトランジスタNM34及びPMOSトランジスタPM35が
オンになり、このとき、アドレス信号AX1 〜AX4 が図３
に示したように、電源端子電圧ＶＤＤレベルに上昇する
と、各NMOSトランジスタNM35〜NM38がオンになる。
【００２７】次いで、電源端子電圧ＶＰＰ１が前記PMOS
トランジスタPM35及び各NMOSトランジスタNM35〜NM38を
通って接地端子ＶＳＳに流入され、PMOSトランジスタPM
36及びNMOSトランジスタNM39のゲートにローレベルの信
号が供給されてPMOSトランジスタPM36がオンになり、NM
OSトランジスタNM39はオフになって、メインワードライ
ン駆動信号MWL が図３に示したように、電源端子電圧Ｖ
ＰＰ1 レベルに遷移される。また、電源端子電圧ＶＰＰ
1 レベルに遷移したメインワードライン駆動信号MWL
が、PMOSトランジスタPM37及びNMOSトランジスタNM40に
より反転されて反転メインワードライン駆動信号MWLBが
ローレベルで出力される。
トランジスタPM35及び各NMOSトランジスタNM35〜NM38を
通って接地端子ＶＳＳに流入され、PMOSトランジスタPM
36及びNMOSトランジスタNM39のゲートにローレベルの信
号が供給されてPMOSトランジスタPM36がオンになり、NM
OSトランジスタNM39はオフになって、メインワードライ
ン駆動信号MWL が図３に示したように、電源端子電圧Ｖ
ＰＰ1 レベルに遷移される。また、電源端子電圧ＶＰＰ
1 レベルに遷移したメインワードライン駆動信号MWL
が、PMOSトランジスタPM37及びNMOSトランジスタNM40に
より反転されて反転メインワードライン駆動信号MWLBが
ローレベルで出力される。
【００２８】又、前記メインワードライン駆動信号MWL
が電源端子電圧ＶＰＰ１レベルに遷移される時点t1で、
反転プリチャージ信号PCB 及びアドレス信号AX5 、AX6
によりNANDゲートND31からローレベルの信号が出力する
と、インバーターI31 を経てハイに反転され、NMOSトラ
ンジスタNM32のゲートに印加してNMOSトランジスタNM32
がオンになる。
が電源端子電圧ＶＰＰ１レベルに遷移される時点t1で、
反転プリチャージ信号PCB 及びアドレス信号AX5 、AX6
によりNANDゲートND31からローレベルの信号が出力する
と、インバーターI31 を経てハイに反転され、NMOSトラ
ンジスタNM32のゲートに印加してNMOSトランジスタNM32
がオンになる。
【００２９】次いで、PMOSトランジスタPM33及びNMOSト
ランジスタNM33のゲートにローレベルの信号が印加して
PMOSトランジスタPM33はオンになり、NMOSトランジスタ
NM33はオフになるため、デコーディングされたサブワー
ドライン駆動信号RA2 が図３に示したように電源端子電
圧ＶＰＰ２に遷移されてサブワードライン駆動部34Aに
供給される。この時、前記メインワードライン駆動部33
からは、従来のNMOSトランジスタによるブースティング
されたレベルと同等のレベルである電源端子電圧ＶＰＰ
1 のメインワードライン駆動信号MWL がNMOSトランジス
タNM41のゲートに直接供給される。
ランジスタNM33のゲートにローレベルの信号が印加して
PMOSトランジスタPM33はオンになり、NMOSトランジスタ
NM33はオフになるため、デコーディングされたサブワー
ドライン駆動信号RA2 が図３に示したように電源端子電
圧ＶＰＰ２に遷移されてサブワードライン駆動部34Aに
供給される。この時、前記メインワードライン駆動部33
からは、従来のNMOSトランジスタによるブースティング
されたレベルと同等のレベルである電源端子電圧ＶＰＰ
1 のメインワードライン駆動信号MWL がNMOSトランジス
タNM41のゲートに直接供給される。
【００３０】従って、図３に示したように、前記サブワ
ードライン駆動部34A のNMOSトランジスタNM41を介して
サブワードライン駆動信号RA2 が、遅延されずにメモリ
セルCELL2.1 〜CELL2.n の接続されたサブワードライン
SWL に印加できる。このように、サブワードラインSWL
にサブワードライン駆動信号RA2 を伝達する時間が短縮
されるため、前記メモリセルCELL2.1 〜ELL2.nのデータ
をリードし、選択されたビットラインBL1 〜BLn を経て
対応するセンスアンプSA1 〜SAn から外部に出力した
り、反対の経路を経てデータライトする時間もそれだけ
短縮される。
ードライン駆動部34A のNMOSトランジスタNM41を介して
サブワードライン駆動信号RA2 が、遅延されずにメモリ
セルCELL2.1 〜CELL2.n の接続されたサブワードライン
SWL に印加できる。このように、サブワードラインSWL
にサブワードライン駆動信号RA2 を伝達する時間が短縮
されるため、前記メモリセルCELL2.1 〜ELL2.nのデータ
をリードし、選択されたビットラインBL1 〜BLn を経て
対応するセンスアンプSA1 〜SAn から外部に出力した
り、反対の経路を経てデータライトする時間もそれだけ
短縮される。
【００３１】又、図３に示したように、前記メインワー
ドライン駆動部33の電源端子電圧ＶＰＰ1 は、前記サブ
ワードライン駆動部34A の電源端子電圧ＶＰＰ１よりも
Ｖth分より高く設定して前記NMOSトランジスタNM41を通
ってサブワードライン駆動信号RA2 を伝達するため、Ｖ
th以上の電圧降下は発生しない。ここで、ＶthはNMOSト
ランジスタNM41のしきい電圧を意味する。
ドライン駆動部33の電源端子電圧ＶＰＰ1 は、前記サブ
ワードライン駆動部34A の電源端子電圧ＶＰＰ１よりも
Ｖth分より高く設定して前記NMOSトランジスタNM41を通
ってサブワードライン駆動信号RA2 を伝達するため、Ｖ
th以上の電圧降下は発生しない。ここで、ＶthはNMOSト
ランジスタNM41のしきい電圧を意味する。
【００３２】
【発明の効果】以上説明したように本発明の請求項１〜
４に記載のメモリセルの二重ワードラインデコーディン
グ回路によれば、メインワードライン駆動部からブース
ティング動作レベル相当の電圧を発生してサブワードラ
イン駆動部に直接供給するように構成したので、メモリ
セルのリード／ライト動作速度を一層向上し得るという
効果がある。又、サブワードライン駆動部のセルフブー
スティング用MOS トランジスタを設ける必要がなく、サ
ブワードライン駆動部の構成が簡単化され、原価が低廉
になるという効果がある。
４に記載のメモリセルの二重ワードラインデコーディン
グ回路によれば、メインワードライン駆動部からブース
ティング動作レベル相当の電圧を発生してサブワードラ
イン駆動部に直接供給するように構成したので、メモリ
セルのリード／ライト動作速度を一層向上し得るという
効果がある。又、サブワードライン駆動部のセルフブー
スティング用MOS トランジスタを設ける必要がなく、サ
ブワードライン駆動部の構成が簡単化され、原価が低廉
になるという効果がある。
【図１】本発明に係るメモリセルの二重ワードラインデ
コーディング回路の一実施形態を示す図である。
コーディング回路の一実施形態を示す図である。
【図２】同上実施形態に適用した電源回路のブロック図
である。
である。
【図３】同上実施形態の動作タイミングを示した図であ
る。
る。
【図４】従来のメモリセルの二重ワードラインデコーデ
ィング回路図である。
ィング回路図である。
【図５】従来回路の動作タイミングを示した図である。
31、32、41、42：デコーダ 33：メインワードライン駆動部 34A 、34B 、44A 、44B ：サブワードライン駆動部 35：メモリセルアレイ 50：電源回路 51A 、51B ：発振器 52A 、52B ：チャージポンプ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャエ−クウァン シム 大韓民国、チューンチェオンブク−ド、チ ェオンジュ、 フンダク−グ、ボンミュン −ドン、28
Claims (4)
- 【請求項１】メモリセルアレイの各メモリセルに接続す
る複数のサブワードライン毎に設けられ対応するサブワ
ードライン指定用のアドレス信号及び反転されたプリチ
ャージ信号の入力によりデコーディングされたサブワー
ドライン駆動信号を夫々発生する複数のデコーダと、プ
リチャージ信号及び前記メモリセルアレイの一対のメイ
ンワードライン指定用のアドレス信号の入力により互い
に相補の出力関係を有する一対のメインワードライン駆
動信号を出力するメインワードライン駆動部と、前記複
数のサブワードライン毎に対応して設けられ前記一対の
メインワードライン駆動信号の制御により対応する前記
デコーダから出力されるサブワードライン駆動信号を前
記メモリセルアレイの対応するサブワードラインに供給
する複数のサブワードライン駆動部と、を備え、前記メ
インワードライン駆動部から出力されるメインワードラ
イン駆動信号の出力レベルを、前記サブワードライン駆
動部におけるブースティング動作が不要となるよう前記
デコーダからのサブワードライン駆動信号より所定レベ
ル以上高く設定する構成とすることを特徴とするメモリ
セルの二重ワードラインデコーディング回路。 - 【請求項２】前記各サブワードライン駆動部は、メイン
ワードライン駆動時にハイレベルとなる一方のメインワ
ードライン駆動信号がゲートに直接供給される第１NMOS
トランジスタと、他方のメインワードライン駆動信号が
ゲートに直接供給される第２NMOSトランジスタとを備
え、前記サブワードライン駆動信号が第１NMOSトランジ
スタのドレインに供給され、第１NMOSトランジスタのド
レインと第２NMOSトランジスタのソースとの接続点がサ
ブワードラインに接続され、第２NMOSトランジスタのソ
ースが接地されて構成されることを特徴とする請求項１
記載のメモリセルの二重ワードラインデコーディング回
路。 - 【請求項３】前記メインワードライン駆動信号レベルを
設定する前記メインワードライン駆動部の電源端子電圧
が、サブワードライン駆動信号レベルを設定する前記デ
コーダの電源端子電圧よりも前記第１NMOSトランジスタ
のしきい電圧分より高く設定された電圧を発生する電源
発生手段を備えて構成することを特徴とする請求項２記
載のメモリセルの二重ワードラインデコーディング回
路。 - 【請求項４】前記電源発生手段は、第１発振器の発振出
力により電源電圧をポンピングしてデコーダの前記電源
端子電圧を生成する第１チャージポンプと、第２発振器
の発振出力により前記第１チャージポンプから出力され
る前記電源端子電圧をポンピングして当該第１チャージ
ポンプからの電源端子電圧よりも前記しきい電圧分より
高いメインワードライン駆動部の前記電源端子電圧を生
成する第２チャージポンプと、を備えて構成することを
特徴とする請求項３記載のメモリセルの二重ワードライ
ンデコーディング回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR9803/1997 | 1997-03-21 | ||
| KR1019970009803A KR100239724B1 (ko) | 1997-03-21 | 1997-03-21 | 메모리셀의 이중 워드라인 디코딩 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10269769A true JPH10269769A (ja) | 1998-10-09 |
| JP3032968B2 JP3032968B2 (ja) | 2000-04-17 |
Family
ID=19500421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10061273A Expired - Fee Related JP3032968B2 (ja) | 1997-03-21 | 1998-03-12 | メモリセルの二重ワードラインデコーディング回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3032968B2 (ja) |
| KR (1) | KR100239724B1 (ja) |
| DE (1) | DE19800344A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100334389B1 (ko) * | 1998-10-28 | 2002-07-18 | 박종섭 | 반도체 메모리장치 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100655279B1 (ko) * | 2000-12-14 | 2006-12-08 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 |
-
1997
- 1997-03-21 KR KR1019970009803A patent/KR100239724B1/ko not_active IP Right Cessation
-
1998
- 1998-01-07 DE DE19800344A patent/DE19800344A1/de not_active Withdrawn
- 1998-03-12 JP JP10061273A patent/JP3032968B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100334389B1 (ko) * | 1998-10-28 | 2002-07-18 | 박종섭 | 반도체 메모리장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100239724B1 (ko) | 2000-01-15 |
| DE19800344A1 (de) | 1998-09-24 |
| KR19980074125A (ko) | 1998-11-05 |
| JP3032968B2 (ja) | 2000-04-17 |
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