JP5154792B2 - 漏れ電流を防止するローデコーダ回路及びこれを備える半導体メモリ装置 - Google Patents
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Description
これを参照すれば、イネーブル信号ENがハイレベル('1')に活性化されれば、高電圧PMOSトランジスタ541のゲート511の電圧が接地電圧レベルになって、高電圧PMOSトランジスタ541はターンオンされる。それにより、出力信号OUTをフィードバックされるNMOSデプレッショントランジスタ531によってノード512の電圧が徐々に上がって、これにより出力信号OUTの電圧は昇圧電圧レベルVPPまで上がる。
110 メモリセルアレイ
120 ローデコーダ
125 アドレスデコーディング部
130 ブロック選択信号発生回路
131 第1選択信号発生部
140 ローライン電圧レベル選択部
150 アドレスバッファ
160 ページバッファ
170 カラムデコーダ
311 ゲート
312 ノード
313 出力ノード
314 ノード
315 出力ノード
320 直流経路遮断部
330 ボディー
Claims (7)
- 半導体メモリ装置のローデコーダ回路において、
所定のアドレス信号をデコーディングして、イネーブル信号を活性化するアドレスデコーディング部と、
前記イネーブル信号が活性状態である時、昇圧電圧ノードと出力ノードとの間を電気的に連結してブロック選択信号を活性化し、前記イネーブル信号が非活性状態である時、前記昇圧電圧ノードと前記出力ノードとの間の経路を電気的に遮断して前記昇圧電圧ノードと接地電圧ノードとの間の経路を電気的に遮断する選択信号発生部と、を備え、
前記選択信号発生部は、
前記出力ノードに電気的に連結されて、前記ブロック選択信号の電圧レベルによって変化する出力電圧を発生させるフィードバック回路と、
前記フィードバック回路の出力電圧を前記出力ノードに伝達するスイッチと、
前記イネーブル信号が活性化状態である時は前記スイッチをターンオンし、前記イネーブル信号が非活性化状態である時は前記スイッチをターンオフさせる直流経路遮断部と、を備えると共に、
前記フィードバック回路は、第1端子が前記出力ノードに連結され、第2端子で前記昇圧電圧を受信する第1NMOSデプレッショントランジスタを含み、
前記スイッチは、前記第1NMOSデプレッショントランジスタと前記出力ノードとの間に連結され、前記直流経路遮断部の出力電圧に応答してターンオン/ターンオフされる第1PMOSトランジスタを含み、
前記直流経路遮断部は、
その一端子が前記昇圧電圧ノードに接続される第3NMOSデプレッショントランジスタと、
前記第3NMOSデプレッショントランジスタと前記第1PMOSトランジスタのゲートとの間に接続される第2PMOSトランジスタと、
前記第1PMOSトランジスタのゲート端子と接地電圧ノードとの間に接続され、前記イネーブル信号に応答してターンオン/ターンオフされる第2NMOSトランジスタと、を備える
ことを特徴とする半導体メモリ装置のローデコーダ回路。 - 前記直流経路遮断部は、
前記イネーブル信号が活性状態である時は、前記第1PMOSトランジスタのゲートの電圧を接地電圧レベルにし、
前記イネーブル信号が非活性化状態である時は、前記第1PMOSトランジスタのゲートの電圧をそのソースの電圧と同じか高くすることを特徴とする請求項1に記載の半導体メモリ装置のローデコーダ回路。 - 前記選択信号発生部は、
前記イネーブル信号が非活性状態である時、前記出力ノードの電圧を放電する放電回路をさらに備え、
前記放電回路は、
前記出力ノードと所定のノードとの間に接続される第2NMOSデプレッショントランジスタと、
前記所定のノードと前記イネーブル信号を受信するノードとの間に接続される第1NMOSトランジスタと、を含むことを特徴とする請求項2に記載の半導体メモリ装置のローデコーダ回路。 - 半導体メモリ装置において、
第1〜第n(nは2以上の自然数)メモリブロックを含むメモリセルアレイと、
ブロックアドレス信号をデコーディングして、前記第1〜第nメモリブロックのうち、任意のメモリブロックを選択するために、第1〜第nブロック選択信号のうち何れか一つのブロック選択信号を活性化するローデコーダと、
ワードラインアドレス信号をデコーディングして前記活性化されたブロック選択信号に対応する、メモリブロック内のローラインに印加される電圧を発生させるローライン電圧レベル選択部と、を備え、
前記ローデコーダは、
前記ブロックアドレス信号をデコーディングして第1〜第nイネーブル信号のうち何れか一つのイネーブル信号を活性化するアドレスデコーディング部と、
第1〜第n選択信号発生部と、を備え、
前記第1〜第n選択信号発生部の各々は、
前記第1〜第nイネーブル信号のうち、対応するイネーブル信号が活性状態である時、昇圧電圧ノードと出力ノードとの間を電気的に連結して対応するブロック選択信号を活性化し、前記対応するイネーブル信号が非活性状態である時、前記昇圧電圧ノードと前記出力ノードとの間の経路を電気的に遮断して前記昇圧電圧ノードと接地電圧ノードとの間の経路を電気的に遮断すると共に、
前記第1〜第n選択信号発生部は各々、
前記出力ノードに電気的に連結されて、前記対応するブロック選択信号の電圧レベルによって変化する出力電圧を発生させるフィードバック回路と、
前記フィードバック回路の出力電圧を前記出力ノードに伝達するスイッチと、
前記対応するイネーブル信号が活性化状態である時は前記スイッチをターンオンし、前記対応するイネーブル信号が非活性化状態である時は前記スイッチをターンオフさせる直流経路遮断部と、を備えると共に、
前記フィードバック回路は、第1端子が前記出力ノードに連結され、第2端子で前記昇圧電圧を受信する第1NMOSデプレッショントランジスタを含み、
前記スイッチは、前記第1NMOSデプレッショントランジスタと前記出力ノードとの間に連結され、前記直流経路遮断部の出力電圧に応答してターンオン/ターンオフされる第1PMOSトランジスタを含み、
前記直流経路遮断部は、
その一端子が前記昇圧電圧ノードに接続される第3NMOSデプレッショントランジスタと、
前記第3NMOSデプレッショントランジスタと前記第1PMOSトランジスタのゲートとの間に接続される第2PMOSトランジスタと、
前記第1PMOSトランジスタのゲート端子と接地電圧ノードとの間に接続され、前記イネーブル信号に応答してターンオン/ターンオフされる第2NMOSトランジスタと、を備え、
前記第3NMOSデプレッショントランジスタは、第1〜第n選択信号発生部によって共有される
ことを特徴とする半導体メモリ装置。 - 前記第1〜第n選択信号発生部は、各々前記対応するイネーブル信号が非活性状態である時、前記出力ノードの電圧を放電する放電回路をさらに備え、
前記放電回路は、
前記出力ノードと所定のノードとの間に接続される第2NMOSデプレッショントランジスタと、
前記所定のノードと前記イネーブル信号を受信するノードとの間に接続される第1NMOSトランジスタと、を含むことを特徴とする請求項4に記載の半導体メモリ装置。 - 前記第1〜第n選択信号発生部の各前記第2PMOSトランジスタは、そのボディーが共有されることを特徴とする請求項4に記載の半導体メモリ装置。
- 前記半導体メモリ装置は、フラッシュメモリ装置であることを特徴とする請求項4に記載の半導体メモリ装置。
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KR960011206B1 (ko) * | 1993-11-09 | 1996-08-21 | 삼성전자 주식회사 | 반도체메모리장치의 워드라인구동회로 |
KR0145475B1 (ko) * | 1995-03-31 | 1998-08-17 | 김광호 | 낸드구조를 가지는 불휘발성 반도체 메모리의 프로그램장치 및 방법 |
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KR100252476B1 (ko) * | 1997-05-19 | 2000-04-15 | 윤종용 | 플레이트 셀 구조의 전기적으로 소거 및 프로그램 가능한 셀들을 구비한 불 휘발성 반도체 메모리 장치및 그것의 프로그램 방법 |
KR100284916B1 (ko) * | 1997-07-29 | 2001-03-15 | 니시무로 타이죠 | 반도체 기억 장치 및 그 기입 제어 방법 |
JP2000049314A (ja) * | 1998-07-29 | 2000-02-18 | Sony Corp | 不揮発性半導体記憶装置 |
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JP2000132984A (ja) * | 1998-10-29 | 2000-05-12 | Sony Corp | 不揮発性半導体メモリセル、並びに、不揮発性半導体メモリセルにおけるデータ書き込み・読み出し制御方法 |
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