JPH0740438B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0740438B2 JPH0740438B2 JP24497492A JP24497492A JPH0740438B2 JP H0740438 B2 JPH0740438 B2 JP H0740438B2 JP 24497492 A JP24497492 A JP 24497492A JP 24497492 A JP24497492 A JP 24497492A JP H0740438 B2 JPH0740438 B2 JP H0740438B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- circuit point
- mosfet
- gate
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Read Only Memory (AREA)
Description
【０００１】
【産業上の利用分野】この発明は内部に高電圧を発生す
る回路が設けられ、ここで発生した高電圧を内部に供給
制御するようにした半導体集積回路に関する。
る回路が設けられ、ここで発生した高電圧を内部に供給
制御するようにした半導体集積回路に関する。
【０００２】
【従来の技術】最近、浮遊ゲート構造を持ち、電気的に
データの消去や再書込みが行える不揮発性半導体メモリ
が、従来の紫外線消去型の不揮発性半導体メモリに代っ
て普及し始めている。このような半導体メモリにおける
データの書込みや消去は、ファウラーノルトハイムのト
ンネル効果を利用して、薄い酸化膜（たとえば１００〜
２００オングストローム）を介して浮遊ゲートに電子を
注入したり、また浮遊ゲートから放出したりすることに
より行なわれている。また、このデータの書込みや消去
のときには通常の電圧よりも十分に高い電圧が用いられ
ているが、この高電圧の電流容量は極めて小さくてもよ
いので、この高電圧はメモリと同一の集積回路内に設け
られ通常の電圧たとえば５Ｖを昇圧する電圧昇圧回路か
ら供給されている。したがって、集積回路に外部から供
給する電圧は１種類でよいので、使用者にとっては有利
である。
データの消去や再書込みが行える不揮発性半導体メモリ
が、従来の紫外線消去型の不揮発性半導体メモリに代っ
て普及し始めている。このような半導体メモリにおける
データの書込みや消去は、ファウラーノルトハイムのト
ンネル効果を利用して、薄い酸化膜（たとえば１００〜
２００オングストローム）を介して浮遊ゲートに電子を
注入したり、また浮遊ゲートから放出したりすることに
より行なわれている。また、このデータの書込みや消去
のときには通常の電圧よりも十分に高い電圧が用いられ
ているが、この高電圧の電流容量は極めて小さくてもよ
いので、この高電圧はメモリと同一の集積回路内に設け
られ通常の電圧たとえば５Ｖを昇圧する電圧昇圧回路か
ら供給されている。したがって、集積回路に外部から供
給する電圧は１種類でよいので、使用者にとっては有利
である。
【０００３】図１の（ａ）ないし（ｄ）は上記のような
電気的にデータの書込みや消去が行なわれるメモリにお
ける１つのメモリセルの構成の１例を示すものであり、
（ａ）はパターン平面図、（ｂ）は（ａ）のＡ−Ａ′線
に沿った断面図、（ｃ）は同じくＢ−Ｂ′線に沿った断
面図であり、（ｄ）はは同じくＣ−Ｃ′線に沿った断面
図である。図１において10はＰ型の基板であり、11，12
はＮ型のドレイン、ソースであり、さらに13はフローテ
ィングゲート（浮遊ゲート）、14はコントロールゲート
（制御ゲート）である。
電気的にデータの書込みや消去が行なわれるメモリにお
ける１つのメモリセルの構成の１例を示すものであり、
（ａ）はパターン平面図、（ｂ）は（ａ）のＡ−Ａ′線
に沿った断面図、（ｃ）は同じくＢ−Ｂ′線に沿った断
面図であり、（ｄ）はは同じくＣ−Ｃ′線に沿った断面
図である。図１において10はＰ型の基板であり、11，12
はＮ型のドレイン、ソースであり、さらに13はフローテ
ィングゲート（浮遊ゲート）、14はコントロールゲート
（制御ゲート）である。
【０００４】上記図１のような構成のメモリセルにデー
タを書込む場合には、コントロールゲート14に高電圧が
印加される。これにより、フローティングゲート13との
間に寄生的に生じている容量を介してこのフローティン
グゲート13の電位が上昇され、図１の（ｄ）で示されて
いるドレイン11とフローティングゲート13との間の薄い
酸化膜の部分を介してドレイン11からフローティングゲ
ート13に電子が注入される。フローティングゲート13に
電子が注入されと、等価的にそのメモリセルのしきい値
が高くなるために、コントロールゲート14に通常の電圧
たとえば５Ｖを印加してもドレイン11とソース12との間
には導電チャネルが形成されない。これとは逆にフロー
ティングゲート13に電子が注入されておらず、そのしき
い値が元の低い状態のままであれば、コントロールゲー
ト14に通常の電圧を印加したときには導電チャネルが形
成される。そしてこの導電チャネルの形成状態がデータ
の“１”，“０”の記憶状態に対応したものとなる。
タを書込む場合には、コントロールゲート14に高電圧が
印加される。これにより、フローティングゲート13との
間に寄生的に生じている容量を介してこのフローティン
グゲート13の電位が上昇され、図１の（ｄ）で示されて
いるドレイン11とフローティングゲート13との間の薄い
酸化膜の部分を介してドレイン11からフローティングゲ
ート13に電子が注入される。フローティングゲート13に
電子が注入されと、等価的にそのメモリセルのしきい値
が高くなるために、コントロールゲート14に通常の電圧
たとえば５Ｖを印加してもドレイン11とソース12との間
には導電チャネルが形成されない。これとは逆にフロー
ティングゲート13に電子が注入されておらず、そのしき
い値が元の低い状態のままであれば、コントロールゲー
ト14に通常の電圧を印加したときには導電チャネルが形
成される。そしてこの導電チャネルの形成状態がデータ
の“１”，“０”の記憶状態に対応したものとなる。
【０００５】一方、フローティングゲート13に注入され
た電子を放出するときには、コントロールゲート14が低
電位たとえば０Ｖに設定されかつドレイン11に高電圧が
印加される。このときは、その間に存在する薄い酸化膜
を介してフローティングゲート13に注入された電子がド
レイン11に放出される。
た電子を放出するときには、コントロールゲート14が低
電位たとえば０Ｖに設定されかつドレイン11に高電圧が
印加される。このときは、その間に存在する薄い酸化膜
を介してフローティングゲート13に注入された電子がド
レイン11に放出される。
【０００６】ところで、半導体メモリにおいて、メモリ
セルは行、列方向にマトリクス状に配列されているの
で、アドレス信号によって選択された特定のメモリセル
のみデータを書込む必要上、前記コントロールゲートに
高電圧を選択的に印加しなければならない。しかるに、
同一集積回路内に、上記高電圧を発生する電圧昇圧回路
が設けられたメモリでは、前記したように通常の電圧を
昇圧してこの高電圧を形成している。
セルは行、列方向にマトリクス状に配列されているの
で、アドレス信号によって選択された特定のメモリセル
のみデータを書込む必要上、前記コントロールゲートに
高電圧を選択的に印加しなければならない。しかるに、
同一集積回路内に、上記高電圧を発生する電圧昇圧回路
が設けられたメモリでは、前記したように通常の電圧を
昇圧してこの高電圧を形成している。
【０００７】このような電圧昇圧回路の１例を図２の
（ａ）に、またこの回路に入力されるクロック信号φ
１，φ２を（ｂ）にそれぞれ示す。この電圧昇圧回路
は、コンデンサを用いた周知のものであり、たとえば５
Ｖの電圧ＶＣをクロック信号φ１，φ２に同期して順次
昇圧し、高電圧ＶＨを得る。
（ａ）に、またこの回路に入力されるクロック信号φ
１，φ２を（ｂ）にそれぞれ示す。この電圧昇圧回路
は、コンデンサを用いた周知のものであり、たとえば５
Ｖの電圧ＶＣをクロック信号φ１，φ２に同期して順次
昇圧し、高電圧ＶＨを得る。
【０００８】ところで、このような電圧昇圧回路で得ら
れる昇圧された高電圧の電流容量は非常に小さい。した
がって、上記したようにこの高電圧を特定のメモリセル
に供給する場合、この高電圧の供給制御を行なう制御回
路では、非選択なメモリセルすなわちそのコントロール
ゲートに高電圧を印加する必要のないものに関しては高
電圧からの電流流出をなくすことはもちろんのこと、選
択され高電圧を供給するものに関しても高電圧からの電
流流出をできるだけ少なくすることが重要である。
れる昇圧された高電圧の電流容量は非常に小さい。した
がって、上記したようにこの高電圧を特定のメモリセル
に供給する場合、この高電圧の供給制御を行なう制御回
路では、非選択なメモリセルすなわちそのコントロール
ゲートに高電圧を印加する必要のないものに関しては高
電圧からの電流流出をなくすことはもちろんのこと、選
択され高電圧を供給するものに関しても高電圧からの電
流流出をできるだけ少なくすることが重要である。
【０００９】
【発明が解決しようとする課題】しかしながら、従来で
は、電圧昇圧回路で得られた高電圧を各メモリセルに供
給制御する制御回路において、高電圧からの定常的な電
流流出を防止できるようにしたものは存在しておらず、
高電圧の低下をもたらすものさえあるのが実情である。
は、電圧昇圧回路で得られた高電圧を各メモリセルに供
給制御する制御回路において、高電圧からの定常的な電
流流出を防止できるようにしたものは存在しておらず、
高電圧の低下をもたらすものさえあるのが実情である。
【００１０】この発明は上記のような事情を考慮してな
されたものであり、その目的は、高電圧を内部で供給制
御する際に高電圧からの定常的な電流流出が防止できる
半導体集積回路を提供することにある。
されたものであり、その目的は、高電圧を内部で供給制
御する際に高電圧からの定常的な電流流出が防止できる
半導体集積回路を提供することにある。
【００１１】
【課題を解決するための手段】この発明の半導体集積回
路は、ドレインが出力端に接続され、ゲートが第１の信
号によって制御されるＰチャネルの第１のＭＯＳＦＥＴ
と、上記第１のＭＯＳＦＥＴのソースにソースが接続さ
れ、ドレインが電源電圧供給端に接続され、ゲートが上
記第１の信号とは反対の論理レベルを持つ第２の信号に
よって制御され、上記第１の信号が第１の論理レベルの
ときに上記第１のＭＯＳＦＥＴのソースの電圧が所定の
値以上にならないように制御するＮチャネルでディプレ
ッション型の第２のＭＯＳＦＥＴとを具備したことを特
徴とする。
路は、ドレインが出力端に接続され、ゲートが第１の信
号によって制御されるＰチャネルの第１のＭＯＳＦＥＴ
と、上記第１のＭＯＳＦＥＴのソースにソースが接続さ
れ、ドレインが電源電圧供給端に接続され、ゲートが上
記第１の信号とは反対の論理レベルを持つ第２の信号に
よって制御され、上記第１の信号が第１の論理レベルの
ときに上記第１のＭＯＳＦＥＴのソースの電圧が所定の
値以上にならないように制御するＮチャネルでディプレ
ッション型の第２のＭＯＳＦＥＴとを具備したことを特
徴とする。
【００１２】
【作用】出力端の信号が“０”レベルとなるようなとき
には、第２の信号によって第２のＭＯＳＦＥＴがオフ
し、電源電圧供給端からの定常的な電流の流出が防止さ
れる。
には、第２の信号によって第２のＭＯＳＦＥＴがオフ
し、電源電圧供給端からの定常的な電流の流出が防止さ
れる。
【００１３】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００１４】図３はこの発明に係る半導体集積回路の一
実施例に従った回路図である。この回路は、たとえば前
記図２の（ａ）に示される電圧昇圧回路からの高電圧Ｖ
Ｈを、前記図１に示されるメモリセルのコントロールゲ
ートに等に、入力信号ＩＮに応じて供給制御するための
ものである。この場合に、この回路は半導体メモリ内の
アドレスデコーダに結合して使用され、したがってこの
ときに上記入力信号ＩＮはデコーダからのデコード出力
となっている。
実施例に従った回路図である。この回路は、たとえば前
記図２の（ａ）に示される電圧昇圧回路からの高電圧Ｖ
Ｈを、前記図１に示されるメモリセルのコントロールゲ
ートに等に、入力信号ＩＮに応じて供給制御するための
ものである。この場合に、この回路は半導体メモリ内の
アドレスデコーダに結合して使用され、したがってこの
ときに上記入力信号ＩＮはデコーダからのデコード出力
となっている。
【００１５】すなわち、図３において、ＰチャネルＭＯ
ＳＦＥＴ21とＮチャネルＭＯＳＦＥＴ22とは、回路点23
と、アース電圧ＶＳ（０Ｖ）が印加される回路点24との
間に直列接続されている。上記両ＭＯＳＦＥＴ21，22の
ゲートは共通接続され、この共通ゲートは入力信号ＩＮ
が印加される回路点25に接続されており、この両ＭＯＳ
ＦＥＴ21，22はこの入力信号ＩＮを反転するＣＭＯＳ型
のインバータ26を構成している。上記インバータ26への
一方の電源電圧が印加されるべき上記回路点23と、前記
図２の（ａ）に示される電圧昇圧回路の出力として得ら
れる前記高電圧ＶＨもしくは通常の電圧たとえば５Ｖに
設定されており、集積回路の外部から供給される電圧Ｖ
Ｃが印加される回路点27との間には、２つのディプレッ
ション型のＮチャネルＭＯＳＦＥＴ28，29が直列接続さ
れている。上記両ＭＯＳＦＥＴ28，29のゲートは、前記
インバータ26の出力端である回路点30に接続されてい
る。上記２つのＭＯＳＦＥＴ28，29の直列接続点である
回路点31と、前記５Ｖに設定される電圧ＶＣが印加され
る回路点32との間には、ディプレッション型のＮチャネ
ルＭＯＳＦＥＴ33が接続されており、このＭＯＳＦＥＴ
33のゲートは前記回路点25に接続されている。さらに前
記電圧ＶＣが印加される回路点32と、前記インバータ26
の出力端である前記回路点30との間には、ディプレッシ
ョン型のＮチャネルＭＯＳＦＥＴ34とＰチャネルＭＯＳ
ＦＥＴ35とが直列接続されている。上記ＭＯＳＦＥＴ34
のゲートは、図示しないメモリセルにおいて、データの
書込みおよび読み出しの際に互いに異なるレベルに設定
される制御信号Ｒ／Ｗが印加される回路点36に接続され
ている。上記ＭＯＳＦＥＴ35のゲートは前記回路点25に
接続されている。また上記ＭＯＳＦＥＴ21，35のバック
ゲート（基板）は前記回路点31に接続され、ＭＯＳＦＥ
Ｔ22のバックゲート（基板）は前記回路点24に接続され
ている。さらに前記回路点30で得られる信号ＯＵＴは、
たとえば前記図１に示すような構成のメモリセルの、前
記コントロールゲート14に供給される。なお、図３にお
いて特に型を指定していないＭＯＳＦＥＴはすべてエン
ハンスメント型のものである。
ＳＦＥＴ21とＮチャネルＭＯＳＦＥＴ22とは、回路点23
と、アース電圧ＶＳ（０Ｖ）が印加される回路点24との
間に直列接続されている。上記両ＭＯＳＦＥＴ21，22の
ゲートは共通接続され、この共通ゲートは入力信号ＩＮ
が印加される回路点25に接続されており、この両ＭＯＳ
ＦＥＴ21，22はこの入力信号ＩＮを反転するＣＭＯＳ型
のインバータ26を構成している。上記インバータ26への
一方の電源電圧が印加されるべき上記回路点23と、前記
図２の（ａ）に示される電圧昇圧回路の出力として得ら
れる前記高電圧ＶＨもしくは通常の電圧たとえば５Ｖに
設定されており、集積回路の外部から供給される電圧Ｖ
Ｃが印加される回路点27との間には、２つのディプレッ
ション型のＮチャネルＭＯＳＦＥＴ28，29が直列接続さ
れている。上記両ＭＯＳＦＥＴ28，29のゲートは、前記
インバータ26の出力端である回路点30に接続されてい
る。上記２つのＭＯＳＦＥＴ28，29の直列接続点である
回路点31と、前記５Ｖに設定される電圧ＶＣが印加され
る回路点32との間には、ディプレッション型のＮチャネ
ルＭＯＳＦＥＴ33が接続されており、このＭＯＳＦＥＴ
33のゲートは前記回路点25に接続されている。さらに前
記電圧ＶＣが印加される回路点32と、前記インバータ26
の出力端である前記回路点30との間には、ディプレッシ
ョン型のＮチャネルＭＯＳＦＥＴ34とＰチャネルＭＯＳ
ＦＥＴ35とが直列接続されている。上記ＭＯＳＦＥＴ34
のゲートは、図示しないメモリセルにおいて、データの
書込みおよび読み出しの際に互いに異なるレベルに設定
される制御信号Ｒ／Ｗが印加される回路点36に接続され
ている。上記ＭＯＳＦＥＴ35のゲートは前記回路点25に
接続されている。また上記ＭＯＳＦＥＴ21，35のバック
ゲート（基板）は前記回路点31に接続され、ＭＯＳＦＥ
Ｔ22のバックゲート（基板）は前記回路点24に接続され
ている。さらに前記回路点30で得られる信号ＯＵＴは、
たとえば前記図１に示すような構成のメモリセルの、前
記コントロールゲート14に供給される。なお、図３にお
いて特に型を指定していないＭＯＳＦＥＴはすべてエン
ハンスメント型のものである。
【００１６】次に上記のように構成された回路の動作を
説明する。まず、回路点36に印加される制御信号Ｒ／Ｗ
が“０”レベルのとき、すなわちこの回路からの出力Ｏ
ＵＴが供給される図示しないメモリセルにおいてデータ
書込みが行なわれるときに、回路点27には高電圧ＶＨが
印加される。この状態で回路点25に印加される入力信号
ＩＮが“０”レベル（アース電圧ＶＳ＝０Ｖ）にされる
と、インバータ26内のＭＯＳＦＥＴ21がオンし、ＭＯＳ
ＦＥＴ22はオフする。一方、回路点27に高電圧ＶＨが印
加された後は、回路点31がＭＯＳＦＥＴ28を介し、ＶＨ
に向かって充電される。このとき、ＭＯＳＦＥＴ33のゲ
ートは“０”レベル（０Ｖ）になっており、かつソース
には５Ｖの電圧ＶＣが印加されており、このＭＯＳＦＥ
Ｔ33のゲート電位はそのソースからみて−５Ｖに設定さ
れている。ここでＭＯＳＦＥＴ33のしきい値電圧の絶対
値が５Ｖ以下に設定されているとすれば（他のディプレ
ッション型ＭＯＳＦＥＴも同様である）、このＭＯＳＦ
ＥＴ33はオフする。このため、ＭＯＳＦＥＴ28を介して
ＶＨに向かって充電される回路点31は、上記ＭＯＳＦＥ
Ｔ33によっては充電されず、これによりＭＯＳＦＥＴ29
およびＭＯＳＦＥＴ21を介して回路点30がＶＨに向かっ
て充電される。これにより、そのゲートが上記回路点30
に接続されているＭＯＳＦＥＴ28，29は、それぞれのソ
ース・ドレイン間のインピーダンスが下げられ、回路点
30は急速にＶＨに向かって充電される。また。このとき
ＭＯＳＦＥＴ34は前記信号Ｒ／Ｗによってオフしている
ので、回路点30が２つのＭＯＳＦＥＴ35，34を介して回
路点32に放電されることもない。
説明する。まず、回路点36に印加される制御信号Ｒ／Ｗ
が“０”レベルのとき、すなわちこの回路からの出力Ｏ
ＵＴが供給される図示しないメモリセルにおいてデータ
書込みが行なわれるときに、回路点27には高電圧ＶＨが
印加される。この状態で回路点25に印加される入力信号
ＩＮが“０”レベル（アース電圧ＶＳ＝０Ｖ）にされる
と、インバータ26内のＭＯＳＦＥＴ21がオンし、ＭＯＳ
ＦＥＴ22はオフする。一方、回路点27に高電圧ＶＨが印
加された後は、回路点31がＭＯＳＦＥＴ28を介し、ＶＨ
に向かって充電される。このとき、ＭＯＳＦＥＴ33のゲ
ートは“０”レベル（０Ｖ）になっており、かつソース
には５Ｖの電圧ＶＣが印加されており、このＭＯＳＦＥ
Ｔ33のゲート電位はそのソースからみて−５Ｖに設定さ
れている。ここでＭＯＳＦＥＴ33のしきい値電圧の絶対
値が５Ｖ以下に設定されているとすれば（他のディプレ
ッション型ＭＯＳＦＥＴも同様である）、このＭＯＳＦ
ＥＴ33はオフする。このため、ＭＯＳＦＥＴ28を介して
ＶＨに向かって充電される回路点31は、上記ＭＯＳＦＥ
Ｔ33によっては充電されず、これによりＭＯＳＦＥＴ29
およびＭＯＳＦＥＴ21を介して回路点30がＶＨに向かっ
て充電される。これにより、そのゲートが上記回路点30
に接続されているＭＯＳＦＥＴ28，29は、それぞれのソ
ース・ドレイン間のインピーダンスが下げられ、回路点
30は急速にＶＨに向かって充電される。また。このとき
ＭＯＳＦＥＴ34は前記信号Ｒ／Ｗによってオフしている
ので、回路点30が２つのＭＯＳＦＥＴ35，34を介して回
路点32に放電されることもない。
【００１７】このように入力信号ＩＮが“０”レベルに
された場合には、出力信号ＯＵＴとして高電圧ＶＨに近
い電圧が得られる。そしてこの信号ＯＵＴがそのコント
ロールゲートに印加される図示しないメモリセルでは、
前記したようにしてデータ書込みが行なわれる。そして
出力信号ＯＵＴとして高電圧ＶＨを得る場合、ＶＨが印
加されている回路点27からの電流流出は回路点30を充電
するためのもののみでよく、定常的な電流流出は生じな
い。
された場合には、出力信号ＯＵＴとして高電圧ＶＨに近
い電圧が得られる。そしてこの信号ＯＵＴがそのコント
ロールゲートに印加される図示しないメモリセルでは、
前記したようにしてデータ書込みが行なわれる。そして
出力信号ＯＵＴとして高電圧ＶＨを得る場合、ＶＨが印
加されている回路点27からの電流流出は回路点30を充電
するためのもののみでよく、定常的な電流流出は生じな
い。
【００１８】一方、制御信号Ｒ／Ｗが“０”レベルのと
きに、今度は入力信号ＩＮが“１”レベル（ＶＣ＝５
Ｖ）にされる。これによりＭＯＳＦＥＴ22がオンする。
ＭＯＳＦＥＴ22がオンすることによって、回路点30はア
ース電圧ＶＳに向かって放電され、信号ＯＵＴは“０”
レベルにされる。一方、入力信号ＩＮが“１”レベルに
されることによってＭＯＳＦＥＴ33がオンし、回路点31
は５Ｖに充電される。このとき、ＭＯＳＦＥＴ28のゲー
トはアース電圧ＶＳすなわち０Ｖにされているので、回
路点31側をソースとするＭＯＳＦＥＴ28のそのソース側
からみたゲート電位は−５Ｖに設定される。このため、
上記ＭＯＳＦＥＴ28はカットオフする。また２つのＰチ
ャネルＭＯＳＦＥＴ21，35のバックゲートは５Ｖに充電
された回路点31に接続されているので、この両ＭＯＳＦ
ＥＴ21，35もカットオフする。
きに、今度は入力信号ＩＮが“１”レベル（ＶＣ＝５
Ｖ）にされる。これによりＭＯＳＦＥＴ22がオンする。
ＭＯＳＦＥＴ22がオンすることによって、回路点30はア
ース電圧ＶＳに向かって放電され、信号ＯＵＴは“０”
レベルにされる。一方、入力信号ＩＮが“１”レベルに
されることによってＭＯＳＦＥＴ33がオンし、回路点31
は５Ｖに充電される。このとき、ＭＯＳＦＥＴ28のゲー
トはアース電圧ＶＳすなわち０Ｖにされているので、回
路点31側をソースとするＭＯＳＦＥＴ28のそのソース側
からみたゲート電位は−５Ｖに設定される。このため、
上記ＭＯＳＦＥＴ28はカットオフする。また２つのＰチ
ャネルＭＯＳＦＥＴ21，35のバックゲートは５Ｖに充電
された回路点31に接続されているので、この両ＭＯＳＦ
ＥＴ21，35もカットオフする。
【００１９】このように入力信号ＩＮが“１”レベルに
された場合には、出力信号ＯＵＴとしてアース電圧ＶＳ
すなわち０Ｖが電圧が得られる。そしてこの電圧がその
コントロールゲートに印加されるメモリセルではしきい
値電圧の変化が生じない。出力信号ＯＵＴとして０Ｖを
得る場合には、回路点27からの電流流出はリーク電流の
みとなる。
された場合には、出力信号ＯＵＴとしてアース電圧ＶＳ
すなわち０Ｖが電圧が得られる。そしてこの電圧がその
コントロールゲートに印加されるメモリセルではしきい
値電圧の変化が生じない。出力信号ＯＵＴとして０Ｖを
得る場合には、回路点27からの電流流出はリーク電流の
みとなる。
【００２０】すなわち、回路点27に高電圧ＶＨが印加さ
れ、この高電圧ＶＨを入力信号ＩＮに応じて出力する場
合に、この高電圧ＶＨからの電流流出は回路点30に存在
する容量のみを一時的に充電するためのもののみであ
り、定常的な流出電流の発生は防止されている。
れ、この高電圧ＶＨを入力信号ＩＮに応じて出力する場
合に、この高電圧ＶＨからの電流流出は回路点30に存在
する容量のみを一時的に充電するためのもののみであ
り、定常的な流出電流の発生は防止されている。
【００２１】次にこの回路からの出力信号ＯＵＴが供給
される図示しないメモリセルにおいてデータ読出しが行
なわれるときに、回路点36に印加される制御信号Ｒ／Ｗ
は“１”レベルにされる。また回路点27には高電圧ＶＨ
の代りに通常の電圧ＶＣが印加される。この状態で入力
信号ＩＮが“０”レベルにされると、ＭＯＳＦＥＴ28，
29，21を直列に介して回路点30が５Ｖに充電される。一
方、このとき制御信号Ｒ／Ｗは“１”レベルとなってい
るのでＭＯＳＦＥＴ34がオンする。また入力信号ＩＮに
よりＭＯＳＦＥＴ35もオンする。このために、回路点30
は、ＭＯＳＦＥＴ34，35を介して充電される。回路点30
を２つの経路で５Ｖに充電する理由は次の通りである。
すなわち、回路点27に高電圧ＶＨが印加されている際に
入力信号ＩＮが“１”レベルから“０”レベルに、又は
“０”レベルから“１”レベルに切り変わると、ＶＨと
ＶＳとの間に一時的に貫通電流が生じ、高電圧ＶＨが極
端に低下してしまうことがある。このため、上記貫通電
流の値をできるだけ小さくするために前記ＭＯＳＦＥＴ
29が設けられている。したがって、ＭＯＳＦＥＴ28,2
9，21からなる経路による回路点30の充電能力は十分で
はない。そこで、回路点30を急速に５Ｖに充電するため
に、上記ＭＯＳＦＥＴ34，35からなる経路でも充電する
ようにしている。一方、入力信号ＩＮが“１”レベルの
ときにはＭＯＳＦＥＴ22がオンし、ＭＯＳＦＥＴ35はオ
フするので、回路点30は０Ｖに放電される。
される図示しないメモリセルにおいてデータ読出しが行
なわれるときに、回路点36に印加される制御信号Ｒ／Ｗ
は“１”レベルにされる。また回路点27には高電圧ＶＨ
の代りに通常の電圧ＶＣが印加される。この状態で入力
信号ＩＮが“０”レベルにされると、ＭＯＳＦＥＴ28，
29，21を直列に介して回路点30が５Ｖに充電される。一
方、このとき制御信号Ｒ／Ｗは“１”レベルとなってい
るのでＭＯＳＦＥＴ34がオンする。また入力信号ＩＮに
よりＭＯＳＦＥＴ35もオンする。このために、回路点30
は、ＭＯＳＦＥＴ34，35を介して充電される。回路点30
を２つの経路で５Ｖに充電する理由は次の通りである。
すなわち、回路点27に高電圧ＶＨが印加されている際に
入力信号ＩＮが“１”レベルから“０”レベルに、又は
“０”レベルから“１”レベルに切り変わると、ＶＨと
ＶＳとの間に一時的に貫通電流が生じ、高電圧ＶＨが極
端に低下してしまうことがある。このため、上記貫通電
流の値をできるだけ小さくするために前記ＭＯＳＦＥＴ
29が設けられている。したがって、ＭＯＳＦＥＴ28,2
9，21からなる経路による回路点30の充電能力は十分で
はない。そこで、回路点30を急速に５Ｖに充電するため
に、上記ＭＯＳＦＥＴ34，35からなる経路でも充電する
ようにしている。一方、入力信号ＩＮが“１”レベルの
ときにはＭＯＳＦＥＴ22がオンし、ＭＯＳＦＥＴ35はオ
フするので、回路点30は０Ｖに放電される。
【００２２】すなわち、制御信号Ｒ／Ｗが“１”レベル
にされているとき、この回路からの出力信号ＯＵＴは入
力信号ＩＮのレベルに対応して５Ｖかもしくは０Ｖに設
定される。そして出力信号ＯＵＴが５Ｖに設定されてい
る場合、この信号がそのコントロールゲートに供給され
るメモリセルは選択状態となり、予め記憶しているデー
タを出力し、他方、信号ＯＵＴが０Ｖに設定される場合
には非選択状態となる。
にされているとき、この回路からの出力信号ＯＵＴは入
力信号ＩＮのレベルに対応して５Ｖかもしくは０Ｖに設
定される。そして出力信号ＯＵＴが５Ｖに設定されてい
る場合、この信号がそのコントロールゲートに供給され
るメモリセルは選択状態となり、予め記憶しているデー
タを出力し、他方、信号ＯＵＴが０Ｖに設定される場合
には非選択状態となる。
【００２３】このように上記実施例回路によれば、高電
圧ＶＨからの定常的な電流流出を伴わずにＶＨをメモリ
セルのコントロールゲートに供給することができる。し
かも入力信号ＩＮの切り変わりに発生する一時的な貫通
電流の値も十分に小さなものとすることができる。
圧ＶＨからの定常的な電流流出を伴わずにＶＨをメモリ
セルのコントロールゲートに供給することができる。し
かも入力信号ＩＮの切り変わりに発生する一時的な貫通
電流の値も十分に小さなものとすることができる。
【００２４】図４はこの発明の他の実施例に従った回路
図である。この実施例回路が図３の実施例のものと異な
るところは、インバータ26の出力端である回路点30とＮ
チャネルＭＯＳＦＥＴ22との間にディプレッション型の
ＭＯＳＦＥＴ37が接続されている点にある。そしてこの
ＭＯＳＦＥＴ37のゲートには０Ｖ以上の所定電位が印加
されている。この実施例回路では、上記ＭＯＳＦＥＴ37
を設けることによってＭＯＳＦＥＴ22に高電圧ＶＨが直
接に印加されることを防止している。なお、上記ＭＯＳ
ＦＥＴ37のゲートに０Ｖ以上の定電位を印加する理由は
次の通りである。すなわち、ＭＯＳＦＥＴでのブレーク
ダウンは、ゲート電位が０Ｖのときに最も発生し易くな
る。このため、上記ＭＯＳＦＥＴ37のブレークダウン電
圧を上げて、しかもＭＯＳＦＥＴ22のドレインに高電圧
が印加されないようにしている。
図である。この実施例回路が図３の実施例のものと異な
るところは、インバータ26の出力端である回路点30とＮ
チャネルＭＯＳＦＥＴ22との間にディプレッション型の
ＭＯＳＦＥＴ37が接続されている点にある。そしてこの
ＭＯＳＦＥＴ37のゲートには０Ｖ以上の所定電位が印加
されている。この実施例回路では、上記ＭＯＳＦＥＴ37
を設けることによってＭＯＳＦＥＴ22に高電圧ＶＨが直
接に印加されることを防止している。なお、上記ＭＯＳ
ＦＥＴ37のゲートに０Ｖ以上の定電位を印加する理由は
次の通りである。すなわち、ＭＯＳＦＥＴでのブレーク
ダウンは、ゲート電位が０Ｖのときに最も発生し易くな
る。このため、上記ＭＯＳＦＥＴ37のブレークダウン電
圧を上げて、しかもＭＯＳＦＥＴ22のドレインに高電圧
が印加されないようにしている。
【００２５】図５はこの発明のさらに他の実施例に従っ
た回路図である。この実施例回路では、図３中の前記２
つのＭＯＳＦＥＴ29，33が省略され、ＭＯＳＦＥＴ28の
ソースが回路点23に直接に接続されている。しかも前記
ＭＯＳＦＥＴ21のバックゲートは、前記回路点31に接続
される代りに回路点23に接続されている。しかも回路点
32と30との間には、前記２つのＭＯＳＦＥＴ34，35の代
りにエンハンスメント型のＰチャネルＭＯＳＦＥＴ38と
ディプレッション型のＭＯＳＦＥＴ39とが直列接続され
ていて、一方のＭＯＳＦＥＴ38のゲートは入力信号ＩＮ
が印加される回路点25に、他方のＭＯＳＦＥＴ39のゲー
トは制御信号Ｒ／Ｗが印加される前記回路点36にそれぞ
れ接続されている。
た回路図である。この実施例回路では、図３中の前記２
つのＭＯＳＦＥＴ29，33が省略され、ＭＯＳＦＥＴ28の
ソースが回路点23に直接に接続されている。しかも前記
ＭＯＳＦＥＴ21のバックゲートは、前記回路点31に接続
される代りに回路点23に接続されている。しかも回路点
32と30との間には、前記２つのＭＯＳＦＥＴ34，35の代
りにエンハンスメント型のＰチャネルＭＯＳＦＥＴ38と
ディプレッション型のＭＯＳＦＥＴ39とが直列接続され
ていて、一方のＭＯＳＦＥＴ38のゲートは入力信号ＩＮ
が印加される回路点25に、他方のＭＯＳＦＥＴ39のゲー
トは制御信号Ｒ／Ｗが印加される前記回路点36にそれぞ
れ接続されている。
【００２６】このような構成において、いま制御信号Ｒ
／Ｗが“０”レベルでありかつ回路点27に高電圧ＶＨが
印加されているときに、入力信号ＩＮが“０”レベルに
されると、ＭＯＳＦＥＴ22がオフし、回路点30は２つの
ＭＯＳＦＥＴ28，21を直列に介してＶＨに向かって充電
される。すなわち、このときに出力信号ＯＵＴとして高
電圧が出力される。一方、入力信号ＩＮが“０”レベル
にされると、ＭＯＳＦＥＴ22がオし、回路点30はＶＳに
放電される。このとき、ＭＯＳＦＥＴ28のゲート電位は
０Ｖであり、回路点23の電位がＭＯＳＦＥＴ28のしきい
値電圧に対応した電位Ｖ１に充電されると、このＭＯＳ
ＦＥＴ28はカットオフする。一方、このときＭＯＳＦＥ
Ｔ21のゲート電位は“１”レベルすなわち５Ｖであり、
かつこのバックゲートは回路点23に接続されているの
で、上記回路点23の電位Ｖ１にＭＯＳＦＥＴ21のしきい
値電圧を加えたもものが入力信号ＩＮの“１”レベルす
なわち５Ｖよりも小さく設定されていれば、ＭＯＳＦＥ
Ｔ21はカットオフする。すなわち、この実施例の場合に
も高電圧ＶＨからの定常的な電流流出を防ぐことができ
る。
／Ｗが“０”レベルでありかつ回路点27に高電圧ＶＨが
印加されているときに、入力信号ＩＮが“０”レベルに
されると、ＭＯＳＦＥＴ22がオフし、回路点30は２つの
ＭＯＳＦＥＴ28，21を直列に介してＶＨに向かって充電
される。すなわち、このときに出力信号ＯＵＴとして高
電圧が出力される。一方、入力信号ＩＮが“０”レベル
にされると、ＭＯＳＦＥＴ22がオし、回路点30はＶＳに
放電される。このとき、ＭＯＳＦＥＴ28のゲート電位は
０Ｖであり、回路点23の電位がＭＯＳＦＥＴ28のしきい
値電圧に対応した電位Ｖ１に充電されると、このＭＯＳ
ＦＥＴ28はカットオフする。一方、このときＭＯＳＦＥ
Ｔ21のゲート電位は“１”レベルすなわち５Ｖであり、
かつこのバックゲートは回路点23に接続されているの
で、上記回路点23の電位Ｖ１にＭＯＳＦＥＴ21のしきい
値電圧を加えたもものが入力信号ＩＮの“１”レベルす
なわち５Ｖよりも小さく設定されていれば、ＭＯＳＦＥ
Ｔ21はカットオフする。すなわち、この実施例の場合に
も高電圧ＶＨからの定常的な電流流出を防ぐことができ
る。
【００２７】この実施例回路において制御信号Ｒ／Ｗが
“１”レベルにされる場合には、入力信号ＩＮに応じて
オン、オフ制御される、主にＰチャネルＭＯＳＦＥＴ38
とＮチャネルＭＯＳＦＥＴ22とによって回路点30が充放
電され、出力信号ＯＵＴが５Ｖもしくは０Ｖに設定され
る。
“１”レベルにされる場合には、入力信号ＩＮに応じて
オン、オフ制御される、主にＰチャネルＭＯＳＦＥＴ38
とＮチャネルＭＯＳＦＥＴ22とによって回路点30が充放
電され、出力信号ＯＵＴが５Ｖもしくは０Ｖに設定され
る。
【００２８】なお、この発明は上記実施例に限定される
ものではなく種々の変形が可能であることはいうまでも
ない。たとえば前記図３の実施例回路において、回路点
32と30との間に直列接続された２つのＭＯＳＦＥＴ34，
35は一方のＭＯＳＦＥＴ34を回路点32側に、他方のＭＯ
ＳＦＥＴ35を回路点30側にそれぞれ配置する場合につい
て説明したが、これは逆に配置するようにしてもよい。
ただし配置を逆にした場合にはＭＯＳＦＥＴ35のバック
ゲートは回路点32に接続する必要がある。
ものではなく種々の変形が可能であることはいうまでも
ない。たとえば前記図３の実施例回路において、回路点
32と30との間に直列接続された２つのＭＯＳＦＥＴ34，
35は一方のＭＯＳＦＥＴ34を回路点32側に、他方のＭＯ
ＳＦＥＴ35を回路点30側にそれぞれ配置する場合につい
て説明したが、これは逆に配置するようにしてもよい。
ただし配置を逆にした場合にはＭＯＳＦＥＴ35のバック
ゲートは回路点32に接続する必要がある。
【００２９】また、上記各実施例ではこの発明をメモリ
セルのコントロールゲートに高電圧を選択的に供給する
デコーダに実施した場合について説明したが、高電圧を
入力信号に応じて供給制御するようなものであればどの
ような半導体集積回路にも実施が可能である。
セルのコントロールゲートに高電圧を選択的に供給する
デコーダに実施した場合について説明したが、高電圧を
入力信号に応じて供給制御するようなものであればどの
ような半導体集積回路にも実施が可能である。
【００３０】
【発明の効果】以上説明したようにこの発明によれば高
電圧を内部で供給制御する際に高電圧からの定常的な電
流流出が防止できる半導体集積回路が提供できる。
電圧を内部で供給制御する際に高電圧からの定常的な電
流流出が防止できる半導体集積回路が提供できる。
【図１】浮遊ゲート構造をもつメモリセルの構成を示
し、（ａ）はパターン平面図、（ｂ）は断面図、（ｃ）
は断面図、（ｄ）は断面図。
し、（ａ）はパターン平面図、（ｂ）は断面図、（ｃ）
は断面図、（ｄ）は断面図。
【図２】電圧昇圧回路の１例を示し、（ａ）は回路図、
（ｂ）は波形図。
（ｂ）は波形図。
【図３】この発明の一実施例の構成を示す回路図。
【図４】この発明の他の実施例の構成を示す回路図。
【図５】この発明のさらに他の実施例の構成を示す回路
図。
図。
21…ＰチャネルＭＯＳＦＥＴ、22…ＮチャネルＭＯＳＦ
ＥＴ、23，24，25，27，30，31，32…回路点、26…イン
バータ、28，29，33，37…ディプレッション型のＮチャ
ネルＭＯＳＦＥＴ。
ＥＴ、23，24，25，27，30，31，32…回路点、26…イン
バータ、28，29，33，37…ディプレッション型のＮチャ
ネルＭＯＳＦＥＴ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅野 正通 神奈川県川崎市幸区小向東芝町１番地 東 京芝浦電気株式会社多摩川工場内 (72)発明者 百冨 正樹 神奈川県川崎市幸区堀川町72番地 東京芝 浦電気株式会社堀川町工場内 (72)発明者 皆川 英信 神奈川県川崎市幸区小向東芝町１番地 東 芝マイコンエンジニアリング株式会社内 (72)発明者 鈴木 和人 東京都渋谷区渋谷一丁目十三番九号渋谷た くぎんビル トスバックコンピューターシ ステム株式会社内 (72)発明者 成田 晃 東京都渋谷区渋谷一丁目十三番九号渋谷た くぎんビル トスバックコンピューターシ ステム株式会社内
Claims (5)
- 【請求項１】 通常の電圧が印加される第１の回路点
と、高電圧が印加される第２の回路点と、入力信号が印
加される第３の回路点と、Ｐチャネルの第１のＭＯＳＦ
ＥＴとＮチャネルの第２のＭＯＳＦＥＴとで構成され、
上記第３の回路点に印加される信号に応答して駆動され
る信号反転回路と、第４の回路点と、上記第１の回路点
と上記第４の回路点との間に挿入され、ゲートが上記第
３の回路点に接続された第３のＭＯＳＦＥＴと、上記第
２の回路点と上記第４の回路点との間に挿入され、ゲー
トが上記信号反転回路の出力に接続されたディプレッシ
ョン型の第４のＭＯＳＦＥＴと、上記信号反転回路に対
する一方の電源電圧の供給点である第５の回路点と、上
記第４の回路点と上記第５の回路点との間に挿入され、
ゲートが上記信号反転回路の出力に接続され、上記入力
信号が第１の論理レベルの時に上記第５の回路点の電位
を所定の電位以下となるように制限するＮチャネルのデ
ィプレッション型の第５のＭＯＳＦＥＴとを具備したこ
とを特徴とする半導体集積回路。 - 【請求項２】 通常の電圧が印加される第１の回路点
と、高電圧が印加される第２の回路点と、入力信号が印
加される第３の回路点と、Ｐチャネルの第１のＭＯＳＦ
ＥＴ及びＮチャネルの第２のＭＯＳＦＥＴからなり、両
ＭＯＳＦＥＴのゲートが上記第３の回路点に共通に接続
された信号反転回路と、第４の回路点と、上記第１の回
路点と上記第４の回路点との間に挿入され、ゲートが上
記第３の回路点に接続された第３のＭＯＳＦＥＴと、上
記第２の回路点と上記第４の回路点との間に挿入され、
ゲートが上記信号反転回路の出力に接続されたディプレ
ッション型の第４のＭＯＳＦＥＴと、上記信号反転回路
に対する一方の電源電圧の供給点である第５の回路点
と、上記第４の回路点と上記第５の回路点との間に挿入
され、ゲートが上記信号反転回路の出力に接続され、上
記入力信号が第１の論理レベルの時に上記第５の回路点
の電位を所定の電位以下となるように制限するＮチャネ
ルのディプレッション型の第５のＭＯＳＦＥＴと、上記
信号反転回路内の第１及び第２のＭＯＳＦＥＴの相互間
に挿入され、ゲートに所定バイアス電圧が印加される第
６のＭＯＳＦＥＴとを具備したことを特徴とする半導体
集積回路。 - 【請求項３】 ゲートに入力信号が供給され、ソースが
基準電位に、ドレインが出力にそれぞれ接続されるＮチ
ャネルの第１のＭＯＳＦＥＴと、ゲートに上記入力信号
が供給され、ドレインが上記出力に接続されるＰチャネ
ルの第２のＭＯＳＦＥＴと、ゲートが上記出力に接続さ
れ、ソースが上記第２のＭＯＳＦＥＴのソースに接続さ
れ、ドレインが高電圧供給端に接続され、上記入力信号
が所定の論理レベルの時に上記第２のＭＯＳＦＥＴのソ
ースを所定の電位以下になるように制限するディプレッ
ション型でＮチャネルの第３のＭＯＳＦＥＴと、上記出
力と通常の電圧供給端との間に直列に挿入され、ゲート
に制御信号が供給されるディプレッション型でＮチャネ
ルの第４のＭＯＳＦＥＴ及びゲートに上記入力信号が供
給されるＰチャネルの第５のＭＯＳＦＥＴとを具備した
ことを特徴とする半導体集積回路。 - 【請求項４】 前記第２のＭＯＳＦＥＴのバックゲート
がこの第２のＭＯＳＦＥＴのソースに接続される請求項
３記載の半導体集積回路。 - 【請求項５】 Ｐチャネルの第１のＭＯＳＦＥＴとＮチ
ャネルの第２のＭＯＳＦＥＴとからなり、基準電位と第
１の回路点との間に挿入され、入力信号に応答して駆動
される信号反転回路と、上記第１の回路点と電圧供給端
との間に接続され、ゲートが上記入力信号とは反対の論
理レベルの信号で制御され、上記入力信号が第１の論理
レベルの時に上記第１の回路点の電位を所定の電位以下
に制限するＮチャネルでディプレッション型の第３のＭ
ＯＳＦＥＴとを具備したことを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24497492A JPH0740438B2 (ja) | 1992-09-14 | 1992-09-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24497492A JPH0740438B2 (ja) | 1992-09-14 | 1992-09-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0668689A JPH0668689A (ja) | 1994-03-11 |
| JPH0740438B2 true JPH0740438B2 (ja) | 1995-05-01 |
Family
ID=17126723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24497492A Expired - Lifetime JPH0740438B2 (ja) | 1992-09-14 | 1992-09-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740438B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100725993B1 (ko) * | 2005-12-28 | 2007-06-08 | 삼성전자주식회사 | 누설 전류를 방지하는 로우 디코더 회로 및 이를 구비하는반도체 메모리 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0527195A (ja) * | 1991-07-24 | 1993-02-05 | Canon Inc | 走査光学系 |
-
1992
- 1992-09-14 JP JP24497492A patent/JPH0740438B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0527195A (ja) * | 1991-07-24 | 1993-02-05 | Canon Inc | 走査光学系 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0668689A (ja) | 1994-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3152762B2 (ja) | 不揮発性半導体記憶装置 | |
| EP0374936B1 (en) | Nonvolatile semiconductor memory system | |
| JPH0746515B2 (ja) | デコ−ダ回路 | |
| JPH077599B2 (ja) | 半導体集積回路装置 | |
| US4635229A (en) | Semiconductor memory device including non-volatile transistor for storing data in a bistable circuit | |
| JPS63188896A (ja) | 不揮発性半導体メモリ | |
| US4974206A (en) | Nonvolatile semiconductor memory device having reference potential generating circuit | |
| JP2553290B2 (ja) | 半導体集積回路 | |
| JPH0581999B2 (ja) | ||
| JPH0740438B2 (ja) | 半導体集積回路 | |
| JPH0516119B2 (ja) | ||
| JPH0527195B2 (ja) | ||
| JP4907758B2 (ja) | 半導体記憶装置とその制御方法 | |
| JP3155821B2 (ja) | 不揮発性半導体メモリ | |
| JPS6299997A (ja) | 半導体記憶装置 | |
| KR100308120B1 (ko) | 스테이틱번-인테스트회로를구비한반도체메모리장치 | |
| JPS59127858A (ja) | 集積回路 | |
| KR100379504B1 (ko) | 비휘발성 메모리 소자 | |
| JPH0318349B2 (ja) | ||
| JPS6322393B2 (ja) | ||
| JPH06111590A (ja) | 負電圧バイアス回路及び半導体記憶装置 | |
| JPH0697558B2 (ja) | 半導体集積回路 | |
| JPH0249000B2 (ja) | ||
| JPS62197998A (ja) | 半導体記憶装置 | |
| JPH0799633B2 (ja) | Ｅｅｐｒｏｍ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19951205 |