JPH0795400B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明はメモリセルとして不揮発性半導体素子を使用
した不揮発性半導体記憶装置に関する。

［発明の技術的背景とその問題点］ 紫外線消去型の不揮発性半導体記憶装置（以下、UV−EP
ROMと称する）は良く知られている。このUV−EPROMは記
憶内容を紫外線で自由に消去できるので、何度もデータ
を書込んだり、消去したりすることができる。

第18図は上記のようなUV−EPROMにおけるデータ書き込
み回路部分の模式的な構成を示す回路図である。71は浮
遊ゲート構造を持つMOSトランジスタからなり、制御ゲ
ートに行デコーダからの選択出力信号Ｘが供給されるメ
モリセル、72はゲートに列デコーダからの選択出力信号
Ｙが供給される列選択用のMOSトランジスタ、73は書き
込み回路からの出力データＤがゲートに供給される書き
込み時の負荷用MOSトランジスタであり、これら３個の
トランジスタはデータ書き込み用の高電圧VPとアース電
圧Vssとの間に直列に接続されている。

このような構成において、メモリセル71にデータの書き
込みを行なう場合、すなわちその浮遊ゲートに電子の注
入を行なう場合には、信号Ｘ、Ｙが共に高電圧に設定さ
れ、さらにデータＤも高電圧に設定される。データＤが
高電圧にされることにより、トランジスタ73がオンし、
高電圧VPがトランジスタ72の一端に印加される。このと
き、このトランジスタ72も信号Ｙによりオンしているの
で、このトランジスタ72を介して、高電圧がメモリセル
71のソース、ドレイン間の一端に印加される。メモリセ
ル71ではその制御ゲートにも高電圧の信号Ｘが印加され
ているので、ドレイン近傍で生じるインパクト・アイオ
ナイゼーションにより電子、正孔対が発生し、このうち
の電子が浮遊ゲートに注入されてデータの書き込みが行
われる。

第19図は浮遊ゲート構造を有する不揮発性メモリセルに
おける制御ゲート電圧VGとドレイン電流IDとの関係を示
す特性曲線図である。浮遊ゲートに電子が注入されてい
ないメモリセルでは閾値電圧が低いので、そのVG−ID特
性は図中の曲線ａのようになる。すなわち、VGの値が例
えば5Vの通常の読み出し時の電源電圧VCより低い範囲で
もドレイン電流IDは十分に流れる。他方、上記のように
してデータの書き込みが行われたメモリセルでは閾値電
圧が上昇しているので、そのVG−ID特性は図中の曲線ｂ
のようになる。すなわち、VGの値がある程度高くないと
ドレイン電流IDは流れず、通常の読み出し時の電源電圧
VC程度ではドレイン電流はほとんど流れない。このよう
にしてメモリセル71ではデータの“1"、“0"が記憶され
る。そして、一度書き込まれたデータの消去は浮遊ゲー
トに紫外線を照射することにより行われる。この紫外線
の照射により、浮遊ゲート内に予め蓄積されていた電子
はエネルギーが与えられて浮遊ゲートから放出され、こ
れによってそのメモリセルの閾値電圧は元の低い値に戻
される。

このようなUV−EPROMのチップは、メモリセルの浮遊ゲ
ートに紫外線を照射する必要性から、紫外線を透過する
ガラス窓のついた外囲器に封入される。このような特殊
な外囲器は通常のプラスチック製による外囲器に比べて
高価である。このため、UV−EPROMは他のメモリに比べ
て値段が高価となっている。

ところで、上記のようなUV−EPROMの使用者のほとんど
は、一度しかデータを書き込まないといわれている。つ
まり、使用者は手元で任意のデータが一度だけ書き込め
ればよく、消去する必要がないのである。このため、紫
外線照射用の窓がない通常のプラスチック製の外囲器に
UV−EPROMチップを封入し、消去はできないが一度だけ
データの書き込みが行なえるようにしたPROMが存在して
いる。このようなPROMはワン・タイム（one time）PRO
Mと呼ばれており、通常のプラスチック製の外囲器が使
用できるので安価に製造することができる。

しかしながら、このようなワン・タイムPROMはプラスチ
ック製の外囲器に封入されているので、製品の出荷前に
メモリセルの信頼性テストを行なうことができないとい
う不都合がある。

一般に不揮発性半導体記憶装置のメモリセルは浮遊ゲー
ト構造をしたMOSトランジスタで構成されていることは
上記した通りであり、このようなメモリセルの信頼性は
その浮遊ゲートからの電子の抜けに係わっている。通常
のUV−PROMでは一度、全メモリセルにデータを書き込ん
で浮遊ゲートに電子を注入し、その電圧−電流特性を前
記第19図の曲線ｂにし、次に高温状態で長時間、例えば
150℃で48時間放置し、放置後、電子が浮遊ゲートから
抜け出していないかどうかをチェックすることによって
信頼性のテストを行なっている。そして電子が抜け出
し、その電圧−電流特性が前記第19図の曲線ｂから変化
しているものは不良品として捨て去る。他方、特性が変
化していないものはその後、紫外線を照射してデータ消
去を行ない、その電圧−電流特性を前記第19図の曲線ａ
に戻して出荷するようにしている。

しかるに、プラスチック製による外囲器に封入した従来
のワン・タイムPROMは、一度データを書込むと二度と消
去ができないので、上記のような信頼性のテストを行な
うことはできない。このため、ワン・タイムPROMは信頼
性が低いものになるという欠点がある。

［発明の目的］ この発明は上記のような事情を考慮してなされたもので
ありその目的は、ワン・タイムPROMのような光を通さな
い外囲器に封入されたものに対して信頼性のテストを行
なう手段を付加することにより、信頼性の高い不揮発性
半導体記憶装置を提供することにある。

［発明の概要］ 上記目的を達成するためこの発明にあっては、浮遊ゲー
トを持つMOSトランジスタからなるメモリセルの浮遊ゲ
ートに電子を注入する際の負荷となる負荷回路の負荷抵
抗値を制御信号に応じて変化するようにし、これにより
浮遊ゲートにほんのわずかな量の電子を注入するように
している。さらに、このようにして電子が注入されたメ
モリセルからの電子の抜けをチェックする信頼性テスト
を行なう場合には、行デコーダの電源電圧として通常の
データ読み出し時よりも低い電圧を供給することによ
り、メモリセルの制御ゲートを低い電圧で駆動するよう
にしている。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明に係る不揮発性半導体記憶装置の構成
を示す回路図である。

第１図において11はそれぞれ浮遊ゲート構造を持つMOS
トランジスタからなるメモリセルである。これら複数の
メモリセル11は行および列方向にマトリクス状に配列さ
れており、同一行に配置されている複数のメモリセル11
の制御ゲートは複数の行線12のうちの一つに並列に接続
されている。また同一列に配置されている複数のメモリ
セル11のドレインは複数の列線13のうちの一つに並列に
接続されている。さらにすべてのメモリセル11のソース
はアース電圧Vssに共通に接続されている。

上記複数の行線12は行デコーダ14の出力によりいずれか
一つが選択的に駆動されるようになっている。この行デ
コーダ14には、データ書き込み時には高電圧VPが供給さ
れるようになっており、通常のデータ読み出し時および
信頼性のテスト時には電圧発生回路15で発生される２種
類の電圧のいずれか一方が電源電圧として供給されるよ
うになっている。

上記電圧発生回路15には電源電圧VCが供給されており、
上記メモリセル11で通常のデータ読み出しが行われる時
にはこの電圧VCをそのまま電源電圧として上記行デコー
ダ14に出力し、信頼性のテストが行われる時にはこの電
圧VCよりも低い電圧VEを電源電圧として上記行デコーダ
14に出力する。

また、上記行デコーダ14は各メモリセル11の通常および
信頼性のテストでのデータ読み出し時には選択した一つ
の行線12に上記電圧発生回路15から出力される電圧を出
力し、データ書き込み時には選択した一つの行線12に高
電圧VPを出力する。

上記複数の列線13は列線選択用の各MOSトランジスタ16
それぞれを介して、データ検出ノード17に共通に接続さ
れている。上記列線選択用の各MOSトランジスタ16のゲ
ートは、列デコーダ18の選択出力が供給される複数の各
列選択線19に接続されている。上記列デコーダ18には上
記高電圧VPおよび通常のデータ読み出し時に使用される
電源電圧VCが供給されるようになっており、列デコーダ
18は、各メモリセル11のデータ読み出し時には選択した
一つの列選択線19に電圧VCを出力し、データ書き込み時
には選択した一つの列選択線19に高電圧VPを出力する。

上記データ検出ノード17には上記各メモリセル11から読
み出されるデータを検出するためのセンスアンプ（S/
A）20が接続されている。

また上記ノード17にはデータ読み出し時にメモリセル11
の負荷として使用されるMOSトランジスタ21のソース、
ドレイン間の一端が接続されている。このMOSトランジ
スタ21のソース、ドレイン間の他端およびゲートは共
に、データ読み出し時に使用される電源電圧VCに接続さ
れている。

上記データ検出ノード17はさらに、上記各メモリセル11
に対してデータの書き込みを行なう時の負荷として使用
される負荷回路22が接続されている。この負荷回路22は
図示するように、例えばノード17とデータ書き込み時に
使用される高電圧VPとの間にソース、ドレイン間が並列
接続された２個のMOSトランジスタ23、24で構成されて
いる。そしてこのうち一方のMOSトランジスタ23のゲー
トにはデータ入力回路25から出力されるデータD1が供給
されるようになっている。このMOSトランジスタ23に対
してオン抵抗の値が十分大きくなるようにその素子寸
法、例えばチャネル幅Ｗとチャネル長Ｌとの比W/Lが調
整されたMOSトランジスタ24のゲートには制御信号D2が
供給されるようになっている。上記データ入力回路25に
は電源として上記高電圧VPが供給されており、書き込み
データに応じてこの高電圧VPもしくはアース電圧Vssの
いずれかを上記データD1として選択出力する。

第２図は上記実施例回路における行デコーダ14の一つの
行線12に関係するデコード回路の具体的構成を示す回路
図である。信頼性のテスト期間では、第３図に示すよう
に電圧VCよりも低い電圧VEにされ、通常のデータ読み出
し期間には電圧VCにされる上記電圧発生回路15の出力電
圧Voは、そのゲートがアース電圧Vssに接続されたＰチ
ャネルのMOSトランジスタ31のソースに供給されてい
る。このMOSトランジスタ31のドレインとアース電圧Vss
との間には、それぞれのゲートに異なるアドレス信号が
供給されるデコード用の複数のＮチャネルのMOSトラン
ジスタ32のソース、ドレイン間が直列に挿入されてい
る。さらに上記電圧発生回路15の出力電圧VoはＰチャネ
ルのMOSトランジスタ33のソースに供給されている。こ
のMOSトランジスタ33のドレインにはＮチャネルのMOSト
ランジスタ34のドレインが接続されており、このMOSト
ランジスタ34のソースはアース電圧Vssに接続されてい
る。そして上記両MOSトランジスタ33、34のゲートが共
通に接続され、このゲート共通接続点は上記MOSトラン
ジスタ31のドレインに接続され、MOSトランジスタ33、3
4の共通ドレインには前記一つの行線12が接続されてい
る。すなわち、この回路は、トランジスタ31を負荷トラ
ンジスタ、複数のトランジスタ32を駆動トランジスタと
し、上記電圧発生回路15の出力電圧を電源電圧として動
作するNAND論理型のデコーダ35と、このデコーダ35の出
力が供給され、上記電圧発生回路15の出力電圧を電源電
圧として動作するインバータ36とで構成されている。ま
た、データ読み出し時に、上記ＰチャネルのMOSトラン
ジスタ31および33のバックゲートは電圧VCに接続され
る。なお、この回路ではデータ書き込み時に使用される
高電圧VPを供給制御する回路部分ついては省略した。

次に上記のような構成のPROMの作用を説明する。第４図
は上記構成でなる不揮発性半導体記憶装置（PROM）にお
けるデータ書き込み回路部分の模式的な構成を示す回路
図である。11は制御ゲートに行デコーダ14からの選択出
力信号Ｘが供給されるメモリセル、16はゲートに列デコ
ーダ18からの選択出力信号Ｙが供給される列選択用のMO
Sトランジスタ、23および24はデータ書き込み時の負荷
として使用される負荷回路22を構成するMOSトランジス
タである。この回路において信頼性のテストを行なう場
合には、例えば第５図のタイミングチャートの期間T1で
示すようにデータD1を“0"レベル、制御信号D2を“1"レ
ベルに設定し、信号Ｘ、Ｙは共に高電圧に設定する。制
御信号D2が“1"レベルにされることにより、負荷回路22
ではトラジスタ24がオンし、高電圧がトランジスタ16の
一端に印加される。このとき、このトランジスタ16も信
号Ｙによりオンしているので、このトランジスタ16を介
して、高電圧がメモリセル11のソース、ドレイン間の一
端に印加される。メモリセル11ではその制御ゲートにも
高電圧の信号Ｘが印加されているので、ドレイン近傍に
生じるインパクト・アイオナイゼーションにより電子、
正孔対が発生し、このうちの電子が浮遊ゲートに注入さ
れて実質的にデータの書き込みが行われる。ところが、
上記MOSトランジスタ24のオン抵抗は大きな値にされて
いるので、負荷回路22としての負荷抵抗の値も大きなも
のとなり、このデータ書き込みの際、メモリセル11の浮
遊ゲートには極めてわずかな量の電子しか注入されな
い。従って、このデータ書き込みが行われたメモリセル
11では閾値電圧の上昇は極くわずかであり、その制御ゲ
ート電圧VGとドレイン電流IDとの関係を示す特性は、前
記第19図中の曲線ｃのようになる。すなわち、VGの値が
例えば5Vの通常の読み出し時の電源電圧VCより低い範囲
でもドレイン電流IDは十分に流れるが、閾値電圧は特性
曲線ａのようにデータの書き込みが行われていないメモ
リセルに比べて僅かに上昇している。

次にこのデータ書き込みが行われた後に高温状態で長時
間放置し、放置後、電子が浮遊ゲートから抜け出してい
ないかどうかをチェックする場合の動作を説明する。

上記のようにして浮遊ゲートにわずかな量の電子が注入
されたメモリセル11からデータを読み出す場合、電圧発
生回路15からは第３図に示すように、VCよりも低い電圧
VEが電圧Voとして第２図の回路に出力される。この第２
図回路において、いまアドレス信号がゲートに供給され
ている複数のMOSトランジスタ32がすべてオン状態にさ
れた場合、デコーダ35の出力は“0"レベル（Vss）とな
る。これによりインバータ36内のＰチャネルMOSトラン
ジスタ33がオンし、対応する行線12には電圧Voが出力さ
れる。この電圧Voの値VEは、浮遊ゲートにわずかな量の
電子が注入され、その電圧（VG）−電流（ID）特性が前
記第19図中の曲線ｃに示されたメモリセルの閾値電圧よ
りもわずかに低い値にされている。

このため、前記のような高温状態での放置後、浮遊ゲー
トから電子が抜け出していないメモリセル11ではこのよ
うな電圧VEが制御ゲートに印加されてもオフ状態のまま
にされる。他方、浮遊ゲートから電子が抜け出し、閾値
電圧が低下しているメモリセル11では、この電圧VEが制
御ゲートに印加されるとオン状態にされる。このメモリ
セル11のオン、オフ状態がデータ検出ノード17おける
“0"レベル、“1"レベルのデータに対応し、これがセン
スアンプ20でデータとして検出される。従って、このセ
ンスアンプ20の検出出力により、メモリセル11の浮遊ゲ
ートから電子が抜け出しているか否かを判断することが
できる。このようにして信頼性のテストが行なわれる。

そして電子が抜け出し、その電圧−電流特性が第19図の
曲線ｃから変化しているものは不良品として捨てる。他
方、特性が変化していないものはそのままの状態で良品
として出荷する。

上記のようにして信頼性のテストが行われ、出荷された
PROMでは各メモリセル11の特性が第19図中の曲線ｃにな
っている。この状態でこのPROMの使用者は任意のデータ
書き込みを行なう。第４図の回路において通常のデータ
書き込みを行なう場合には、第５図のタイミングチャー
トの期間T2で示すようにデータD1および制御信号D2を共
に“1"レベルに設定し、かつ信号Ｘ、Ｙは共に高電圧に
設定する。D1、D2が“1"レベルにされることにより、負
荷回路22ではトランジスタ23、24が共にオンし、負荷回
路22の負荷抵抗の値が十分小さなものにされるので、メ
モリセル11の浮遊ゲートには短時間で十分な量の電子が
注入される。これによりデータの書き込みが行われたメ
モリセルの特性は第19図中の曲線ｂに変化する。

他方、通常のデータ読み出し時の際には電圧発生回路15
から通常の電圧VCが出力され、アドレス信号に基づいて
選択された行線12にのみこの電圧VCが出力される。ここ
でデータの書き込みが行われて閾値電圧が高くされたメ
モリセル11はこの電圧VCが制御ゲートに印加されてもオ
ンせず、他方、信頼性テストの際にわずかに閾値電圧が
高くされたメモリセル11はこの電圧VCが制御ゲートに印
加されるとオンする。

第６図、第８図、第10図、第12図、第14図および第16図
はそれぞれ上記電圧発生回路15の具体的構成を示す回路
図であり、第７図、第９図、第11図、第13図、第15図お
よび第17図はそれぞれのタイミングチャートである。

第６図の電圧発生回路では、制御信号Ｔが“1"レベル
（VC）にされているとき、ＮチャネルのMOSトランジス
タ41がオン状態にされる。これにより、出力電圧Voはｎ
チャネルMOSトランジスタ42と43の閾値電圧Vth1、Vth2
の和の電圧VEにされる。ここでMOSトランジスタ42は前
記メモリセル11と同じ浮遊ゲートを持つ構造にされてい
るので、メモリセル11の浮遊ゲートに電子が注入されて
Vth2だけ閾値電圧が上昇した時に、このときの出力電圧
VEが制御ゲートに供給されることによりメモリセル11は
オフする。また、制御信号Ｔが“0"レベル（Vss）にさ
れたときは、ＮチャネルのMOSトランジスタ44がオン状
態にされ、出力電圧VoはこのMOSトランジスタ44を介し
てVCに充電される。

第８図の電圧発生回路では、制御信号Ｔが“1"レベルに
されているとき、ＮチャネルのMOSトランジスタ45がオ
ン状態にされる。これにより、出力電圧Voの値VEは前記
メモリセル11と同じ浮遊ゲートを持つMOSトランジスタ4
6の閾値電圧Vth1およびVCと電圧Voの出力端子との間に
挿入されたＮチャネルMOSトランジスタ47の閾値電圧Vth
3をVCから差し引いた値の中間の値となる。また、制御
信号Ｔが“0"レベルにされたときは、ＰチャネルのMOS
トランジスタ48がオン状態にされ、出力電圧VoはVCにさ
れる。

第10図の電圧発生回路は、制御信号Ｔの反転信号が“1"
レベルにされたときは、ＮチャネルのMOSトランジスタ4
9がオン状態にされ、出力電圧VoはVCにされる。他方、
制御信号Ｔが“1"レベルにされたときには、VCとVssと
の間に直列に挿入されているＮチャネルのMOSトランジ
スタ50とデプレッション型でＮチャネルのMOSトランジ
スタ51とにより、出力電圧Voの値VEがVCよりもトランジ
スタ50の閾値電圧だけ低くされる。

第12図の電圧発生回路で制御信号Ｔが“1"レベルにされ
たとき、ＮチャネルのMOSトランジスタ52がオンし、こ
のトランジスタ52とVCとの間に直列接続されている２個
の抵抗53、54によりVCが抵抗分割されてVEにされる。他
方、信号Ｔが“0"レベルにされたときにはＰチャネルの
MOSトランジスタ55がオンし、このトランジスタ55を介
してVCが出力される。この電圧発生回路の場合、VEの値
は電圧VCに比例して変化する。従って、この回路を使用
する場合には電源電圧VCの値を順次上昇させるようにす
る。そして前記第19図中の特性ｃを持つメモリセルにお
いて電流が流れ出すと、センスアンプ20の検出出力が反
転する。このときの電源電圧VCの値を覚えておく。次に
高温で放置した後、上記と同様にして電源電圧VCの値を
順次上昇させ、センスアンプ20の検出出力が反転するよ
うなVCの値を検出する。そしてこのときのVCの値が前に
覚えていたものと異なっていれば、そのメモリセルの浮
遊ゲートに注入された電子が放出され、そのメモリは不
良であるとして捨てる。

第14図および第16図の電圧発生回路はそれぞれVEとして
VCから一定の値αだけ低い電圧を出力するようなもので
ある。まず、第14図の電圧発生回路で制御信号Ｔが“1"
レベルにされたとき、ＮチャネルのMOSトランジスタ56
がオンし、このトランジスタ56とVCとの間に直列接続さ
れている２個のデプレッション型でＮチャネルのMOSト
ランジスタ57、58に電流が流れ、VEがVCよりもαだけ低
い電圧にされる。他方、信号Ｔが“0"レベルにされたと
きにはＰチャネルのMOSトランジスタ59がオンし、この
トランジスタ59を介してVCが出力される。

第16図の電圧発生回路では、VCとVssとの間に直列に接
続されたデプレッション型でＮチャネルのMOSトランジ
スタ60とＮチャネルのMOSトランジスタ61および62によ
りエンハンスメント型ＮチャネルMOSトランジスタ２個
分の閾値電圧が形成される。そして、制御信号Ｔが“1"
レベルにされたとき、ＮチャネルのMOSトランジスタ63
がオンし、このトランジスタ63と出力電圧Voの端子との
間に挿入され、ゲートに上記のトランジスタ２個分の閾
値電圧が供給されているトランジスタ64に電流が流れ、
VEがVCよりもαだけ低い電圧にされる。他方、信号Ｔが
“0"レベルにされたときにはＰチャネルのMOSトランジ
スタ65がオンし、このトランジスタ65を介してVCが出力
される。

このように上記実施例ではオン抵抗値の大きな負荷用の
MOSトランジスタ24を介してデータの書き込みを行なう
ので、極くわずかな量の電子をメモリセルの浮遊ゲート
に容易に注入することができる。さらに通常のデータ書
込み時には負荷回路22における負荷抵抗値を小さくして
行なうので、従来と同程度の高速なデータ書き込みを達
成することができる。しかも、データの読み出しを行な
う場合、信頼性テストの際には行デコーダ14から各行線
12に通常のデータ読み出しを行なう場合よりも低い電圧
を供給するようにしたので、信頼性のテスト時における
データの読み出しおよび通常のデータ読み出しを適切に
行なうことができる。

このように上記実施例のPROMでは、紫外線を照射するこ
とができない構造のワン・タイムPROMに対しても信頼性
のテストを行なうことができ、これにより信頼性を大幅
に向上させることが可能になった。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例ではこの発明をワン・タイムPROMに実施した
場合を説明したが、電子の注入あるいは放出を利用して
データを記憶する不揮発性半導体記憶装置であればどの
ようなものにでも適用できることはいうまでもない。こ
の発明において重要なことは、メモリセルの浮遊ゲート
への電子の注入方法にあるのではない。すなわち、浮遊
ゲートへの電子の注入方法が上記実施例とは異なるもの
であったとしてもこの発明を適用することができる。こ
の発明で重要なことは、通常の読み出しの時よりも小さ
な電圧をメモリセルの制御ゲートに印加するようにし
て、通常の読み出しの時にオンするようなメモリセルの
浮遊ゲートの電子の蓄積状態をチェックできるようにし
たところにある。例えばこの発明は、紫外線によって記
憶内容を消去するUV−EPROMにも適用できる。通常、UV
−EPROMにおいて紫外線を照射して記憶内容を消去する
ためには15〜20分程度の時間が必要であるが、このよう
なUV−EPROMにこの発明を適用すれば、メモリセルの浮
遊ゲートの電荷の蓄積量をチェックしてすぐに任意のデ
ータを書き込むことができるので、紫外線を照射してデ
ータの消去を行なう必要がなくなるため、次の過程に直
ちに進むことができる。このため、紫外線によるデータ
の消去に必要な時間を短縮することができるという利点
を有する。

［発明の効果］ 以上、説明したようにこの発明によれば、ワン・タイム
PROMのような光を通さない外囲器に封入されたものに対
して信頼性のテストを行なう手段を付加することによ
り、信頼性の高い不揮発性半導体記憶装置を提供するこ
とができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る不揮発性半導体記憶
装置の構成を示す回路図、第２図は上記実施例回路の行
デコーダ回路部分の具体的構成を示す回路図、第３図は
上記実施例回路における電圧発生回路の基本的なタイミ
ングチャート、第４図は上記実施例回路のデータ書き込
み回路部分を模式的に示す回路図、第５図は上記実施例
回路の動作を示すタイミングチャート、第６図、第８
図、第10図、第12図、第14図および第16図はそれぞれ上
記実施例回路における電圧発生回路の具体的構成を示す
回路図、第７図、第９図、第11図、第13図、第15図およ
び第17図はそれぞれ上記各電圧発生回路のタイミングチ
ャート、第18図は従来の記憶装置のデータ書き込み回路
分を模式的に示す回路図、第19図は上記実施例装置およ
び従来装置を説明するための特性曲線図である。 11……メモリセル、12……行線、13……列線、14……行
デコーダ、15……電圧発生回路、16……列線選択用のMO
Sトランジスタ、17……データ検出ノード、18……列デ
コーダ、19……列選択線、20……センスアンプ、21……
データ読み出し時の負荷用のMOSトランジスタ、22……
負荷回路、23,24……データ書き込み時の負荷用のMOSト
ランジスタ、25……データ入力回路、35……NOR論理型
のデコーダ、36……インバータ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】制御ゲートおよび浮遊ゲートを持つMOSト
   ランジスタで構成され、上記浮遊ゲートの電子の注入状
   態に応じて二進データを記憶するように設定され、第１
   の電子の注入状態の時に二進データの一方を記憶し、上
   記第１の電子の注入状態の時よりも電子が多く注入され
   て上記第１の電子の注入状態の時よりも閾値電圧が高く
   設定された第２の電子の注入状態の時に二進データの他
   方を記憶するメモリセルと、 上記メモリセルの浮遊ゲートに電子を注入することによ
   ってデータの書き込みを行なうプログラム手段と、 通常のデータ読み出し時にアドレスに応じて上記メモリ
   セルの制御ゲートを選択的に駆動するために、上記メモ
   リセルが選択される時には第１の電圧を発生し、上記メ
   モリセルが非選択の時には上記第１の電圧よりも低い第
   ２の電圧を発生し、上記メモリセルの浮遊ゲートの電子
   の蓄積状態をチェックする時には上記第１と第２の電圧
   の間の電圧を発生する選択手段と、 上記第１の電子の注入状態に上記メモリセルを設定し上
   記二進データの一方を記憶する状態の時において上記メ
   モリセルの浮遊ゲートの電子の蓄積状態をチェックする
   際に上記選択手段から上記メモリセルの制御ゲートに上
   記第１と第２の電圧の間の電圧が発生される時に、上記
   電子の蓄積状態をチェックするために上記メモリセルか
   らのデータを検出する読み出し手段と を具備したことを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】前記選択手段は、 前記メモリセルを選択するためのデコーダ回路と、 このデコーダ回路に電圧を供給するための電圧発生回路
   とからなり、 上記電圧発生回路から前記第１の電圧と、前記第１と第
   ２の電圧の間の電圧を発生するようにしたことを特徴と
   する特許請求の範囲第１項に記載の不揮発性半導体記憶
   装置。