JP2005129092A - ワード線選択回路 - Google Patents

Abstract

【課題】ワード線選択回路のドライバーのサイズを縮小化すると共に、複数のワード線の全部を選択する際に、大きな電流が流れることを防止する。
【解決手段】メモリセル群ＭＳＥＬ０〜ＭＳＥＬｎに属するすべてのメモリセルのデータを一括消去する場合には、保持回路１０−０〜１０−ｎのデータ保持状態を反転させ、すべてのワード線を「１」に設定する。このとき、ドライバー出力信号ＳＥＬＸを「０」に設定すると共に、トランスファゲート選択信号ＳＥＬ０〜ＳＥＬｎを互いにずらして「１」に設定するようにした。
【選択図】図１

Description

本発明は、ワード線選択回路に関し、特にメモリの複数のワード線の一部もしくは全部を選択可能なワード線選択回路に関する。

従来、不揮発性メモリ等の半導体メモリでは、ワード線の選択状態を保持する保持回路を備えたワード線選択回路が用いられている。図７は、そのようなワード線選択回路を示す回路図である。

このワード線選択回路は、（ｎ＋１）個のワード線選択ユニット１０−０〜１０−ｎがそれぞれ（ｎ＋１）個のメモリセル群ＭＳＥＬ０〜ＭＳＥＬｎに対応して設けられている。そして、メモリセル群ＭＳＥＬ０〜ＭＳＥＬｎは、それぞれ１本のワード線に接続された複数のメモリセルから構成されている。

各ワード線選択ユニット１０−０〜１０−ｎは、それぞれトランスファゲート選択信号ＳＥＬ０〜ＳＥＬｎによってオンオフが制御されたトランスファゲート１２−０〜１２−ｎと、このトランスファゲート１２−０〜１２−ｎを介してワード線選択信号「０」又はワード線非選択信号「１」が書き込まれ、かつ保持される保持回路１０−０〜１０−ｎによって構成されている。ここで、「０」はロウレベルの信号、「１」はハイレベルの信号を意味する。以下、同様である。

保持回路１０−０〜１０−ｎは、２つのインバータＩＮＶ１，ＩＮＶ２の保持ループによって構成されている。また、（ｎ＋１）個のワード線選択ユニット１０−０〜１０−ｎに共通に、出力信号ＳＥＬＸを出力するドライバー２０が設けられている。出力信号ＳＥＬＸは、ワード線選択信号「０」又はワード線非選択信号「１」である。

このワード線選択回路を用いて、例えばメモリセル群ＭＳＥＬ０の１つのメモリセルを選択する場合、トランスファゲート選択信号ＳＥＬ０とドライバー出力信号ＳＥＬＸの組み合わせで選択する。すなわち、ＳＥＬ０＝「１」、ＳＥＬＸ＝「０」に設定すると、トランスファゲート１２−０がオンし、保持回路１０−０にはワード線選択信号「０」が書き込まれ、かつ保持される。

このとき、保持回路１０−０の出力としては、インバータＩＮＶ１によって「０」が「１」に反転されるので、ワード線は「１」に設定される。ここで、保持回路１０−０の保持状態とは、インバータＩＮＶ１の入力ノードで保持される信号の保持状態をいうものとする。

一方、フラッシュメモリのように、メモリセル群ＭＳＥＬ０〜ＭＳＥＬｎに属するすべてのメモリセルのデータを一括消去する場合には、すべてのワード線を「１」に設定する。これにより、すべてのメモリセルのフローティングゲートに蓄積されている電荷は、フロ−ティングゲートとワード線（コントロールゲート）との間に設けられたトンネル絶縁膜を介してワード線（コントロールゲート）に引き抜かれ、データの消去が行われる。

そこで、従来は、すべてのワード線を「１」に設定するために、図８の動作タイミング図に示すように、ドライバー出力信号ＳＥＬＸを「０」に設定すると共に、トランスファゲート選択信号ＳＥＬ０〜ＳＥＬｎを同時に「１」に設定していた。これにより、すべてのワード線選択ユニット１０−０〜１０−ｎから「１」が出力され、メモリセル群ＭＳＥＬ０〜ＭＳＥＬｎのすべてのワード線は「１」に設定される。
特開２０００−２７６８８１号公報 特開平１１−１８６４２０号公報

上述のメモリのデータの一括消去の前においては、保持回路１０−０〜１０−ｎは「１」を保持しており、すべてのワード線は「０」の状態に保持にされている。この状態から、メモリのデータの一括消去を行う時、ドライバー出力信号ＳＥＬＸを「０」に設定し、トランスファゲート１２−０〜１２−ｎを介して、保持回路１０−０〜１０−ｎの保持状態を「１」から「０」に反転させることが必要になる。

このとき、ドライバー２０と保持回路１０−０〜１０−ｎ毎に設けられたインバータＩＮＶ２とのレベルに引き合いが生じるため、ドライバー２０は、（ｎ＋１）個のインバータＩＮＶ２の駆動能力よりも大きな駆動能力を有することが要求される。このため、メモリ容量の増加に応じて、その駆動能力を確保するためにドライバー２０のサイズが非常に大きくなるという問題があった。

また、多数の持回路１０−０〜１０−ｎの保持状態を「１」から「０」に反転させるときには、一度に大きな電流が流れるので、これがノイズ源となってメモリが誤動作するというおそれもあった。

そこで、本発明のメモリのワード線選択回路は、複数のワード線の一部もしくは全部を選択可能なワード線選択回路であって、前記複数のワード線に対応して設けられた複数のワード線選択ユニットと、前記複数のワード線選択ユニットに共通に設けられ、ワード線選択信号を出力するドライバーと、を有し、さらに、各ワード線選択ユニットは、スイッチ選択信号によってオンオフが制御されたスイッチ回路と、このスイッチ回路を介して前記ドライバーから出力されるワード線選択信号が書き込まれ、かつ保持される保持回路と、前記複数のワード線の全部を選択する際に、前記ドライバーはワード線選択信号を出力すると共に、前記スイッチ選択信号を前記スイッチ回路に印加する時刻を前記複数のワード線選択ユニット毎に、もしくは前記複数のワード線選択ユニットを複数のグループに分けてグループ毎に、所定時間以上異ならせることを特徴とするものである。

また、前記所定時間は、前記保持回路に保持されている信号を反転させるのに必要な時間であることを特徴とするものである。

さらに、前記所定時間は、遅延回路又はカウンター回路によって設定されることを特徴とする請求項１又は２に記載のワード線選択回路。
さらにまた、前記保持回路に保持されている信号が反転された後に、前記保持回路に供給される電源電圧を昇圧する昇圧電源回路を設けたことを特徴とするものである。

本発明によれば、ワード線選択回路のドライバーのサイズを縮小化できると共に、複数のワード線の全部を選択する際に、大きな電流が流れることが防止されるので、メモリの誤動作を防止することが可能になる。

次に本発明を実施するための最良の形態について、図面を参照しながら説明する。図１は本発明の第１の実施形態に係るワード線選択回路の回路図である。また、図２は、このワード線選択回路の動作タイミング図である。図１において、図７と同一の構成部分については、同一符号を付してその説明を省略する。

このワード線選択回路では、トランスファゲート選択信号ＳＥＬ０〜ＳＥＬｎのタイミングを調整するめのコントロール回路３０が設けられている。このコントロール回路３０により、メモリセル群ＭＳＥＬ０〜ＭＳＥＬｎに属するすべてのメモリセルのデータを一括消去する場合には、保持回路１０−１〜１０ｎのデータ保持状態を反転させて、すべてのワード線を「１」に設定する。このとき、ドライバー出力信号ＳＥＬＸを「０」に設定すると共に、トランスファゲート選択信号ＳＥＬ０〜ＳＥＬｎを互いにずらして「１」に設定するようにした。

すなわち、図２に示すように、ドライバー出力信号ＳＥＬＸが時刻ｔ０に「０」に変化し、これと同時にトランスファゲート選択信号ＳＥＬ０が「１」に立ち上がると、トランスファゲート１２−０がオンし、１番目のワード線選択ユニット１０−０の保持回路１１−０の保持状態を「１」から「０」に反転させる。

次に、トランスファゲート選択信号ＳＥＬ１が時刻ｔ１に「１」に立ち上がると、トランスファゲート１２−１がオンし、２番目のワード線選択ユニット１０−１の保持回路１１−１の保持状態を「１」から「０」に反転させる。以下同様であり、最後に、トランスファゲート選択信号ＳＥＬｎが時刻ｔｎに「１」に立ち上がると、トランスファゲート１２−ｎがオンし、（ｎ＋１）番目のワード線選択ユニット１０−ｎの保持回路１１−ｎの保持状態を「１」から「０」に反転させる。

保持回路のデータ保持状態が一旦反転すれば、その保持回路には電流は流れないので、トランスファゲート選択信号ＳＥＬ０〜ＳＥＬｎの立ち上がりの時刻を互いにずらすことにより、各保持回路を通して流れる電流を時間的に分散させることできる。これにより、ドライバー２０の駆動能力は、１つの保持回路のデータ保持状態を反転させる駆動能力があれば十分であり、メモリ容量の増加に伴い、ワード線選択ユニットの数が増加しても、それに伴ってドライバー２０の駆動能力を大きくする必要がなくなる。すなわち、ドライバー２０のサイズを縮小化することができる。

コントロール回路３０は、トランスファゲート選択信号ＳＥＬ０〜ＳＥＬｎの変化するタイミングを制御する回路、例えば遅延回路、カウンター回路を用いて構成することができる。

また、トランスファゲート選択信号ＳＥＬ０〜ＳＥＬｎは、異なる時刻ｔ０，ｔ１，ｔ２，・・・ｔｎに「１」に立ち上がるが、その立ち上がりの順番は任意でよい。また、トランスファゲート選択信号ＳＥＬ０〜ＳＥＬｎが「１」に立ち上がる時刻は、すべて異なっていなくても良い。例えば、ワード線選択ユニット１０−０〜１０−ｎを幾つかのグループに分けてグループ毎に、トランスファゲート選択信号が「１」に立ち上がる時刻を異ならせても良い。

ワード線の「１」のレベル（ハイレベル）は、保持回路１１−０〜１１−ｎを構成するインバータＩＮＶ１，ＩＮＶ２の電源電圧Ｖｄｄに等しくなるが、メモリの一括消去時には、ワード線をデータの読み出し時の電源電圧Ｖｄｄ１に比して高い電圧Ｖｄｄ２に設定する必要がある。これは、メモリセルのフローティングゲートに蓄積されている電荷を、フロ−ティングゲートとワード線（コントロールゲート）との間に設けられたトンネル絶縁膜に流れるトンネル電流によってワード線（コントロールゲート）に高速に引き抜くためである。

そこで、保持回路１１−０〜１１−ｎを構成するインバータＩＮＶ１，ＩＮＶ２の電源電圧をＶｄｄ１からＶｄｄ２（Ｖｄｄ２＞Ｖｄｄ２）に昇圧する電源回路４０が設けられているが、ワード線選択ユニット１０−１〜１０−ｎの保持回路１１−１〜１１−ｎの保持状態を「１」から「０」に反転させる前に、インバータＩＮＶ１，ＩＮＶ２の電源電圧がＶｄｄ２に設定されてしまうと、ドライバー２０の駆動能力を高くする必要があり、また電流も増加してしまう。

そこで、このワード線選択回路では、図２に示すように、コントロール回路４０は、すべてのトランスファゲート選択信号ＳＥＬ０〜ＳＥＬｎが「１」に変化し、すべての保持回路１１−１〜１１−ｎの保持状態が反転された後に、電源回路４０に昇圧開始信号ＨＳＴを出力し、電源回路４０内のチャージポンプ回路を動作させ、電源電圧をＶｄｄ１からＶｄｄ２に昇圧する。

次に、第２の実施形態について図面を参照しながら説明する。図３は本発明の第２の実施形態に係るワード線選択回路及びその周辺回路を示す回路図である。図３において、ワード線選択回路１００はｎ個のワード線選択回路ブロックＳＥＬＢ０〜ＳＥＬＢｎに分割され、それぞれのワード線選択回路ブロックＳＥＬＢ０〜ＳＥＬＢｎは、さらにｍ個のワード線選択ユニットＳＥＬＡ０〜ＳＥＬｍに分割されている。そして、ワード線選択ユニットＳＥＬＡ０〜ＳＥＬｍには、それぞれワード線ＷＬ０〜ＷＬｍが１本ずつ対応して設けられている。

また、ワード線選択回路ブロックＳＥＬＢ０〜ＳＥＬＢｎに、それぞれ設けられたｎ個のワード線選択ユニットＳＥＬＡ０に共通にドライバー５０−０が設けられ、ワード線選択回路ブロックＳＥＬＢ０〜ＳＥＬＢｎに、それぞれ設けられたｎ個のワード線選択ユニットＳＥＬＡ１に共通にドライバー５０−１が設けられ、同様にして、ワード線選択回路ブロックＳＥＬＢ０〜ＳＥＬＢｎに、それぞれ設けられたｎ個のワード線選択ユニットＳＥＬＡｍに共通にドライバー５０−ｍが設けられている。

ドライバー５０−０〜５０−ｍはインバータから構成され、ワード線選択信号Ａ０〜Ａｍがそれぞれ印加される。コントロール回路６０は、これらのワード線選択信号Ａ０〜Ａｍを生成し、その出力タイミングを制御している。

また、電源回路７０は、コントロール回路６０からの昇圧開始電圧ＨＳＴに応じて電源電圧Ｖｄｄ１をＶｄｄ２（Ｖｄｄ２＞Ｖｄｄ１）に昇圧する回路である。
また、ワード線ＷＬ０〜ＷＬｍと交差する方向には、ｊ本のビット線ＢＬ０〜ＢＬｊが設けられ、ワード線ＷＬ０〜ＷＬｍとビット線ＢＬ０〜ＢＬｊのそれぞれの交差点に、メモリセルＭＣが配置されている。そして、ビット線ＢＬ０〜ＢＬｊを選択するカラムデコーダ８０が設けられている。

図４は、１つのメモリセルＭＣを示す回路図である。このメモリセルＭＣは、スプリットゲート型のフラッシュメモリセルであり、コントロールゲートＣＧ、フローティングゲートＦＧ、ソースＳ、ドレインＤを有している。コントロールゲートＣＧとフローティングゲートＦＧの間には不図示のトンネル絶縁膜が形成されている。そして、コントロールゲートＣＧはワード線ＷＬｘに接続され、ソースＳはソース線ＳＬに接続され、ドレインＤはビット線ＢＬｙに接続されている。

このメモリセルＭＣは、カラムデコーダ８０及びワード線選択回路１００によって選択され、データの書き込み、読み出し、及び消去が行われる。データの書き込み時にはソースＳとドレインＤの間にチャネル電流が流され、ホットエレクトロンがフローティングゲートＦＧに注入される。そして、データの消去時には、ソースＳ及びドレインＤは接地され、コントロールゲートＣＧ（ワード線ＷＬｘ）に正の高電圧が印加されることで、フローティングゲートＦＧに注入されたエレクトロンがトンネル絶縁膜を通してトンネル電流によりコントロールゲートＣＧへ引き抜かれることによりデータが消去される。

図５は、ワード線選択回路ブロックＳＥＬＢ０〜ＳＥＬＢｎにそれぞれ配置された、ｎ個のワード線選択ユニットＳＥＬＡ０の１つを示す回路図である。他のワード線選択ユニットＳＥＬＡ１〜ＳＥＬＡｍも同様に構成されている。このワード線選択ユニットＳＥＬＡ０は、Ｐチャネル型ＭＯＳトランジスタＭ１及びＮチャネル型ＭＯＳトランジスタＭ２から成るインバータと、このインバータの出力がゲートに印加され、ドレインがインバータの入力に印加されたＰチャネル型ＭＯＳトランジスタＭ３とから構成された保持回路５１、Ｎチャネル型ＭＯＳトランジタＭ４，Ｍ５から構成されたスイッチ回路５２から構成されている。Ｍ４のゲートには、スイッチ選択信号Ｂｒ（Ｂ０，Ｂ１，・・・Ｂｎ）が印加され、Ｍ５のゲートには、その反転信号が印加されている。そして、Ｍ５のソースに、ドライバー５０−０が共通に接続されている。

次に、この回路の動作を説明する。まず、１本のワード線ＷＬを選択する場合には、ワード線選択信号Ａ０〜Ａｍとスイッチ選択信号Ｂｒとの組み合わせにより１本のワード線ＷＬが選択される。例えば、図５の回路において、スイッチ選択信号Ｂｒが「１」に設定され、ワード線選択信号Ａ０が「１」に設定されると、ワード線ＷＬｊは「１」に設定され選択状態になり、この状態が保持回路５１で保持される。一方、スイッチ選択信号Ｂｒが「０」に設定され、ワード線選択信号Ａ０が「０」に設定されると、ワード線ＷＬｊは「０」に設定され選択状態になり、この状態が保持回路５１で保持される。

そして、すべてのメモリセルＭＣのデータを一括消去する場合には、すべてのワード線ＷＬ０〜ＷＬｍを「１」に設定する。このとき、ワード線選択信号Ａ０を「１」に設定すると共に、スイッチ選択信号Ｂ０〜Ｂｎを互いにずらして「１」に設定する。

すなわち、図６に示すように、ワード線選択信号Ａ０が時刻ｔ０に「１」に変化し、これと同時にスイッチ選択信号Ｂ０が「１」に立ち上がると、スイッチ回路５２がオンし、ワード選択ブロックＳＥＬＢ０のワード線選択ユニットＡ０の保持回路５１の保持状態を「１」から「０」に反転させる。

次に、スイッチ選択信号Ｂ０が時刻ｔ１に「１」に立ち上がると、スイッチ回路５２がオンし、次のワード選択ブロックＳＥＬＢ１のワード線選択ユニットＡ０の保持回路５１の保持状態を「１」から「０」に反転させる。以下同様であり、最後に、スイッチ選択信号Ｂｎが時刻ｔｎに「１」に立ち上がると、スイッチ回路５２がオンし、ワード選択ブロックＳＥＬＢｎのワード線選択ユニットＡ０の保持回路５１の保持状態を「１」から「０」に反転させる。

保持回路のデータ保持状態が一旦反転すれば、その保持回路には電流は流れないので、スイッチ選択信号Ｂ０〜Ｂｎの立ち上がりの時刻を互いにずらすことにより、各保持回路を通して流れる電流を時間的に分散させることできる。これにより、ドライバー５０−０の駆動能力は、１つの保持回路のデータ保持状態を反転させる駆動能力があれば十分であり、メモリ容量の増加に伴い、ワード線選択ユニットの数が増加しても、それに伴ってドライバー５０−０の駆動能力を大きくする必要がなくなる。すなわち、ドライバー５０−０のサイズを縮小化することができる。他のドライバー５０−１〜５０−ｍについても全く同様である。

コントロール回路６０は、第１の実施形態と同様に、遅延回路、カウンター回路等を用いて構成することができる。また、スイッチ選択信号Ｂ０〜Ｂｎは、異なる時刻ｔ０，ｔ１，ｔ２，・・・ｔｎに「１」に立ち上がるが、その立ち上がりの順番は任意でよい。また、スイッチ選択信号Ｂ０〜Ｂｎが「１」に立ち上がる時刻は、すべて異なっていなくても良い。例えば、ｎ個のワード線選択ユニットＳＬＡ０を幾つかのグループに分けてグループ毎に、スイッチ選択信号が「１」に立ち上がる時刻を異ならせても良い。

また、保持回路５１の電源電圧をＶｄｄ１からＶｄｄ２（Ｖｄｄ２＞Ｖｄｄ２）に昇圧する電源回路７０が設けられているが、ワード線選択ユニットＡ０〜Ａｍの保持回路５１を「０」から「１」に反転させる前に、電源電圧が高電圧のＶｄｄ２に設定されてしまうと、ドライバー５０−０〜５０−ｍの駆動能力を高くする必要があり、また電流も増加してしまう。

そこで、このワード線選択回路では、図６に示すように、コントロール回路６０は、すべてのスイッチ選択信号Ｂ０〜Ｂｎが「１」に変化し、すべての保持回路５１の保持状態が反転された後に、電源回路７０に昇圧開始信号ＨＳＴを出力し、電源回路７０内のチャージポンプ回路を動作させ、電源電圧をＶｄｄ１からＶｄｄ２に昇圧するようにした。

なお、本実施形態では、メモリのデータの一括消去を行うフラッシュメモリを例として説明したが、本発明は、これに限られることなく、メモリの複数のワード線の一部もしくは全部を選択可能なワード線選択回路に広くて適用できるものである。

本発明の第１の実施形態に係るワード線選択回路の回路図である。 図１のワード線選択回路の動作タイミング図である。 本発明の第２の実施形態に係るワード線選択回路及びその周辺回路を示す回路図である。 図３の１つのメモリセルＭＣを示す回路図である。 図３のワード線選択ユニットＳＥＬＡ０の１つを示す回路図である。 図３のワード線選択回路の回路図である。 従来例に係るワード線選択回路の回路図である。 図７のワード線選択回路の動作タイミング図である。

符号の説明

１０−０〜１０−ｎ ワード線選択ユニット １１−０〜１１−ｎ 保持回路
１２−０〜１２−ｎ トランスファゲート ２０ ドライバー
３０ コントロール回路 ４０ 電源回路 ６０ コントロール回路
７０ 電源回路 ８０ カラムデコーダ １００ ワード線選択回路

Claims (4)

1. メモリの複数のワード線の一部もしくは全部を選択可能なワード線選択回路であって、前記複数のワード線に対応して設けられた複数のワード線選択ユニットと、前記複数のワード線選択ユニットに共通に設けられ、ワード線選択信号を出力するドライバーと、を有し、
   さらに、各ワード線選択ユニットは、スイッチ選択信号によってオンオフが制御されたスイッチ回路と、このスイッチ回路を介して前記ドライバーが出力するワード線選択信号が書き込まれ、かつ保持される保持回路と、
   前記複数のワード線の全部を選択する際に、前記ドライバーはワード線選択信号を出力すると共に、前記スイッチ選択信号を前記スイッチ回路に印加する時刻を前記複数のワード線選択ユニット毎に、もしくは前記複数のワード線選択ユニットを複数のグループに分けてグループ毎に、所定時間以上異ならせることを特徴とするワード線選択回路。
2. 前記所定時間は、前記保持回路に保持されている信号を反転させるのに必要な時間であることを特徴とする請求項１に記載のワード線選択回路。
3. 前記所定時間は、遅延回路又はカウンター回路によって設定されることを特徴とする請求項１又は２に記載のワード線選択回路。
4. 前記保持回路に保持されている信号が反転された後に、前記保持回路に供給される電源電圧を昇圧する昇圧電源回路を設けたことを特徴とする請求項１に記載のワード線選択回路。
   
   
   
   
   
   
   
   
   
   
   
   
   
   
   

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