JP2005129092A - ワード線選択回路 - Google Patents
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Abstract
【課題】ワード線選択回路のドライバーのサイズを縮小化すると共に、複数のワード線の全部を選択する際に、大きな電流が流れることを防止する。
【解決手段】メモリセル群MSEL0〜MSELnに属するすべてのメモリセルのデータを一括消去する場合には、保持回路10−0〜10−nのデータ保持状態を反転させ、すべてのワード線を「1」に設定する。このとき、ドライバー出力信号SELXを「0」に設定すると共に、トランスファゲート選択信号SEL0〜SELnを互いにずらして「1」に設定するようにした。
【選択図】図1
【解決手段】メモリセル群MSEL0〜MSELnに属するすべてのメモリセルのデータを一括消去する場合には、保持回路10−0〜10−nのデータ保持状態を反転させ、すべてのワード線を「1」に設定する。このとき、ドライバー出力信号SELXを「0」に設定すると共に、トランスファゲート選択信号SEL0〜SELnを互いにずらして「1」に設定するようにした。
【選択図】図1
Description
本発明は、ワード線選択回路に関し、特にメモリの複数のワード線の一部もしくは全部を選択可能なワード線選択回路に関する。
従来、不揮発性メモリ等の半導体メモリでは、ワード線の選択状態を保持する保持回路を備えたワード線選択回路が用いられている。図7は、そのようなワード線選択回路を示す回路図である。
このワード線選択回路は、(n+1)個のワード線選択ユニット10−0〜10−nがそれぞれ(n+1)個のメモリセル群MSEL0〜MSELnに対応して設けられている。そして、メモリセル群MSEL0〜MSELnは、それぞれ1本のワード線に接続された複数のメモリセルから構成されている。
各ワード線選択ユニット10−0〜10−nは、それぞれトランスファゲート選択信号SEL0〜SELnによってオンオフが制御されたトランスファゲート12−0〜12−nと、このトランスファゲート12−0〜12−nを介してワード線選択信号「0」又はワード線非選択信号「1」が書き込まれ、かつ保持される保持回路10−0〜10−nによって構成されている。ここで、「0」はロウレベルの信号、「1」はハイレベルの信号を意味する。以下、同様である。
保持回路10−0〜10−nは、2つのインバータINV1,INV2の保持ループによって構成されている。また、(n+1)個のワード線選択ユニット10−0〜10−nに共通に、出力信号SELXを出力するドライバー20が設けられている。出力信号SELXは、ワード線選択信号「0」又はワード線非選択信号「1」である。
このワード線選択回路を用いて、例えばメモリセル群MSEL0の1つのメモリセルを選択する場合、トランスファゲート選択信号SEL0とドライバー出力信号SELXの組み合わせで選択する。すなわち、SEL0=「1」、SELX=「0」に設定すると、トランスファゲート12−0がオンし、保持回路10−0にはワード線選択信号「0」が書き込まれ、かつ保持される。
このとき、保持回路10−0の出力としては、インバータINV1によって「0」が「1」に反転されるので、ワード線は「1」に設定される。ここで、保持回路10−0の保持状態とは、インバータINV1の入力ノードで保持される信号の保持状態をいうものとする。
一方、フラッシュメモリのように、メモリセル群MSEL0〜MSELnに属するすべてのメモリセルのデータを一括消去する場合には、すべてのワード線を「1」に設定する。これにより、すべてのメモリセルのフローティングゲートに蓄積されている電荷は、フロ−ティングゲートとワード線(コントロールゲート)との間に設けられたトンネル絶縁膜を介してワード線(コントロールゲート)に引き抜かれ、データの消去が行われる。
そこで、従来は、すべてのワード線を「1」に設定するために、図8の動作タイミング図に示すように、ドライバー出力信号SELXを「0」に設定すると共に、トランスファゲート選択信号SEL0〜SELnを同時に「1」に設定していた。これにより、すべてのワード線選択ユニット10−0〜10−nから「1」が出力され、メモリセル群MSEL0〜MSELnのすべてのワード線は「1」に設定される。
特開2000−276881号公報
特開平11−186420号公報
上述のメモリのデータの一括消去の前においては、保持回路10−0〜10−nは「1」を保持しており、すべてのワード線は「0」の状態に保持にされている。この状態から、メモリのデータの一括消去を行う時、ドライバー出力信号SELXを「0」に設定し、トランスファゲート12−0〜12−nを介して、保持回路10−0〜10−nの保持状態を「1」から「0」に反転させることが必要になる。
このとき、ドライバー20と保持回路10−0〜10−n毎に設けられたインバータINV2とのレベルに引き合いが生じるため、ドライバー20は、(n+1)個のインバータINV2の駆動能力よりも大きな駆動能力を有することが要求される。このため、メモリ容量の増加に応じて、その駆動能力を確保するためにドライバー20のサイズが非常に大きくなるという問題があった。
また、多数の持回路10−0〜10−nの保持状態を「1」から「0」に反転させるときには、一度に大きな電流が流れるので、これがノイズ源となってメモリが誤動作するというおそれもあった。
そこで、本発明のメモリのワード線選択回路は、複数のワード線の一部もしくは全部を選択可能なワード線選択回路であって、前記複数のワード線に対応して設けられた複数のワード線選択ユニットと、前記複数のワード線選択ユニットに共通に設けられ、ワード線選択信号を出力するドライバーと、を有し、さらに、各ワード線選択ユニットは、スイッチ選択信号によってオンオフが制御されたスイッチ回路と、このスイッチ回路を介して前記ドライバーから出力されるワード線選択信号が書き込まれ、かつ保持される保持回路と、前記複数のワード線の全部を選択する際に、前記ドライバーはワード線選択信号を出力すると共に、前記スイッチ選択信号を前記スイッチ回路に印加する時刻を前記複数のワード線選択ユニット毎に、もしくは前記複数のワード線選択ユニットを複数のグループに分けてグループ毎に、所定時間以上異ならせることを特徴とするものである。
また、前記所定時間は、前記保持回路に保持されている信号を反転させるのに必要な時間であることを特徴とするものである。
さらに、前記所定時間は、遅延回路又はカウンター回路によって設定されることを特徴とする請求項1又は2に記載のワード線選択回路。
さらにまた、前記保持回路に保持されている信号が反転された後に、前記保持回路に供給される電源電圧を昇圧する昇圧電源回路を設けたことを特徴とするものである。
さらにまた、前記保持回路に保持されている信号が反転された後に、前記保持回路に供給される電源電圧を昇圧する昇圧電源回路を設けたことを特徴とするものである。
本発明によれば、ワード線選択回路のドライバーのサイズを縮小化できると共に、複数のワード線の全部を選択する際に、大きな電流が流れることが防止されるので、メモリの誤動作を防止することが可能になる。
次に本発明を実施するための最良の形態について、図面を参照しながら説明する。図1は本発明の第1の実施形態に係るワード線選択回路の回路図である。また、図2は、このワード線選択回路の動作タイミング図である。図1において、図7と同一の構成部分については、同一符号を付してその説明を省略する。
このワード線選択回路では、トランスファゲート選択信号SEL0〜SELnのタイミングを調整するめのコントロール回路30が設けられている。このコントロール回路30により、メモリセル群MSEL0〜MSELnに属するすべてのメモリセルのデータを一括消去する場合には、保持回路10−1〜10nのデータ保持状態を反転させて、すべてのワード線を「1」に設定する。このとき、ドライバー出力信号SELXを「0」に設定すると共に、トランスファゲート選択信号SEL0〜SELnを互いにずらして「1」に設定するようにした。
すなわち、図2に示すように、ドライバー出力信号SELXが時刻t0に「0」に変化し、これと同時にトランスファゲート選択信号SEL0が「1」に立ち上がると、トランスファゲート12−0がオンし、1番目のワード線選択ユニット10−0の保持回路11−0の保持状態を「1」から「0」に反転させる。
次に、トランスファゲート選択信号SEL1が時刻t1に「1」に立ち上がると、トランスファゲート12−1がオンし、2番目のワード線選択ユニット10−1の保持回路11−1の保持状態を「1」から「0」に反転させる。以下同様であり、最後に、トランスファゲート選択信号SELnが時刻tnに「1」に立ち上がると、トランスファゲート12−nがオンし、(n+1)番目のワード線選択ユニット10−nの保持回路11−nの保持状態を「1」から「0」に反転させる。
保持回路のデータ保持状態が一旦反転すれば、その保持回路には電流は流れないので、トランスファゲート選択信号SEL0〜SELnの立ち上がりの時刻を互いにずらすことにより、各保持回路を通して流れる電流を時間的に分散させることできる。これにより、ドライバー20の駆動能力は、1つの保持回路のデータ保持状態を反転させる駆動能力があれば十分であり、メモリ容量の増加に伴い、ワード線選択ユニットの数が増加しても、それに伴ってドライバー20の駆動能力を大きくする必要がなくなる。すなわち、ドライバー20のサイズを縮小化することができる。
コントロール回路30は、トランスファゲート選択信号SEL0〜SELnの変化するタイミングを制御する回路、例えば遅延回路、カウンター回路を用いて構成することができる。
また、トランスファゲート選択信号SEL0〜SELnは、異なる時刻t0,t1,t2,・・・tnに「1」に立ち上がるが、その立ち上がりの順番は任意でよい。また、トランスファゲート選択信号SEL0〜SELnが「1」に立ち上がる時刻は、すべて異なっていなくても良い。例えば、ワード線選択ユニット10−0〜10−nを幾つかのグループに分けてグループ毎に、トランスファゲート選択信号が「1」に立ち上がる時刻を異ならせても良い。
ワード線の「1」のレベル(ハイレベル)は、保持回路11−0〜11−nを構成するインバータINV1,INV2の電源電圧Vddに等しくなるが、メモリの一括消去時には、ワード線をデータの読み出し時の電源電圧Vdd1に比して高い電圧Vdd2に設定する必要がある。これは、メモリセルのフローティングゲートに蓄積されている電荷を、フロ−ティングゲートとワード線(コントロールゲート)との間に設けられたトンネル絶縁膜に流れるトンネル電流によってワード線(コントロールゲート)に高速に引き抜くためである。
そこで、保持回路11−0〜11−nを構成するインバータINV1,INV2の電源電圧をVdd1からVdd2(Vdd2>Vdd2)に昇圧する電源回路40が設けられているが、ワード線選択ユニット10−1〜10−nの保持回路11−1〜11−nの保持状態を「1」から「0」に反転させる前に、インバータINV1,INV2の電源電圧がVdd2に設定されてしまうと、ドライバー20の駆動能力を高くする必要があり、また電流も増加してしまう。
そこで、このワード線選択回路では、図2に示すように、コントロール回路40は、すべてのトランスファゲート選択信号SEL0〜SELnが「1」に変化し、すべての保持回路11−1〜11−nの保持状態が反転された後に、電源回路40に昇圧開始信号HSTを出力し、電源回路40内のチャージポンプ回路を動作させ、電源電圧をVdd1からVdd2に昇圧する。
次に、第2の実施形態について図面を参照しながら説明する。図3は本発明の第2の実施形態に係るワード線選択回路及びその周辺回路を示す回路図である。図3において、ワード線選択回路100はn個のワード線選択回路ブロックSELB0〜SELBnに分割され、それぞれのワード線選択回路ブロックSELB0〜SELBnは、さらにm個のワード線選択ユニットSELA0〜SELmに分割されている。そして、ワード線選択ユニットSELA0〜SELmには、それぞれワード線WL0〜WLmが1本ずつ対応して設けられている。
また、ワード線選択回路ブロックSELB0〜SELBnに、それぞれ設けられたn個のワード線選択ユニットSELA0に共通にドライバー50−0が設けられ、ワード線選択回路ブロックSELB0〜SELBnに、それぞれ設けられたn個のワード線選択ユニットSELA1に共通にドライバー50−1が設けられ、同様にして、ワード線選択回路ブロックSELB0〜SELBnに、それぞれ設けられたn個のワード線選択ユニットSELAmに共通にドライバー50−mが設けられている。
ドライバー50−0〜50−mはインバータから構成され、ワード線選択信号A0〜Amがそれぞれ印加される。コントロール回路60は、これらのワード線選択信号A0〜Amを生成し、その出力タイミングを制御している。
また、電源回路70は、コントロール回路60からの昇圧開始電圧HSTに応じて電源電圧Vdd1をVdd2(Vdd2>Vdd1)に昇圧する回路である。
また、ワード線WL0〜WLmと交差する方向には、j本のビット線BL0〜BLjが設けられ、ワード線WL0〜WLmとビット線BL0〜BLjのそれぞれの交差点に、メモリセルMCが配置されている。そして、ビット線BL0〜BLjを選択するカラムデコーダ80が設けられている。
また、ワード線WL0〜WLmと交差する方向には、j本のビット線BL0〜BLjが設けられ、ワード線WL0〜WLmとビット線BL0〜BLjのそれぞれの交差点に、メモリセルMCが配置されている。そして、ビット線BL0〜BLjを選択するカラムデコーダ80が設けられている。
図4は、1つのメモリセルMCを示す回路図である。このメモリセルMCは、スプリットゲート型のフラッシュメモリセルであり、コントロールゲートCG、フローティングゲートFG、ソースS、ドレインDを有している。コントロールゲートCGとフローティングゲートFGの間には不図示のトンネル絶縁膜が形成されている。そして、コントロールゲートCGはワード線WLxに接続され、ソースSはソース線SLに接続され、ドレインDはビット線BLyに接続されている。
このメモリセルMCは、カラムデコーダ80及びワード線選択回路100によって選択され、データの書き込み、読み出し、及び消去が行われる。データの書き込み時にはソースSとドレインDの間にチャネル電流が流され、ホットエレクトロンがフローティングゲートFGに注入される。そして、データの消去時には、ソースS及びドレインDは接地され、コントロールゲートCG(ワード線WLx)に正の高電圧が印加されることで、フローティングゲートFGに注入されたエレクトロンがトンネル絶縁膜を通してトンネル電流によりコントロールゲートCGへ引き抜かれることによりデータが消去される。
図5は、ワード線選択回路ブロックSELB0〜SELBnにそれぞれ配置された、n個のワード線選択ユニットSELA0の1つを示す回路図である。他のワード線選択ユニットSELA1〜SELAmも同様に構成されている。このワード線選択ユニットSELA0は、Pチャネル型MOSトランジスタM1及びNチャネル型MOSトランジスタM2から成るインバータと、このインバータの出力がゲートに印加され、ドレインがインバータの入力に印加されたPチャネル型MOSトランジスタM3とから構成された保持回路51、Nチャネル型MOSトランジタM4,M5から構成されたスイッチ回路52から構成されている。M4のゲートには、スイッチ選択信号Br(B0,B1,・・・Bn)が印加され、M5のゲートには、その反転信号が印加されている。そして、M5のソースに、ドライバー50−0が共通に接続されている。
次に、この回路の動作を説明する。まず、1本のワード線WLを選択する場合には、ワード線選択信号A0〜Amとスイッチ選択信号Brとの組み合わせにより1本のワード線WLが選択される。例えば、図5の回路において、スイッチ選択信号Brが「1」に設定され、ワード線選択信号A0が「1」に設定されると、ワード線WLjは「1」に設定され選択状態になり、この状態が保持回路51で保持される。一方、スイッチ選択信号Brが「0」に設定され、ワード線選択信号A0が「0」に設定されると、ワード線WLjは「0」に設定され選択状態になり、この状態が保持回路51で保持される。
そして、すべてのメモリセルMCのデータを一括消去する場合には、すべてのワード線WL0〜WLmを「1」に設定する。このとき、ワード線選択信号A0を「1」に設定すると共に、スイッチ選択信号B0〜Bnを互いにずらして「1」に設定する。
すなわち、図6に示すように、ワード線選択信号A0が時刻t0に「1」に変化し、これと同時にスイッチ選択信号B0が「1」に立ち上がると、スイッチ回路52がオンし、ワード選択ブロックSELB0のワード線選択ユニットA0の保持回路51の保持状態を「1」から「0」に反転させる。
次に、スイッチ選択信号B0が時刻t1に「1」に立ち上がると、スイッチ回路52がオンし、次のワード選択ブロックSELB1のワード線選択ユニットA0の保持回路51の保持状態を「1」から「0」に反転させる。以下同様であり、最後に、スイッチ選択信号Bnが時刻tnに「1」に立ち上がると、スイッチ回路52がオンし、ワード選択ブロックSELBnのワード線選択ユニットA0の保持回路51の保持状態を「1」から「0」に反転させる。
保持回路のデータ保持状態が一旦反転すれば、その保持回路には電流は流れないので、スイッチ選択信号B0〜Bnの立ち上がりの時刻を互いにずらすことにより、各保持回路を通して流れる電流を時間的に分散させることできる。これにより、ドライバー50−0の駆動能力は、1つの保持回路のデータ保持状態を反転させる駆動能力があれば十分であり、メモリ容量の増加に伴い、ワード線選択ユニットの数が増加しても、それに伴ってドライバー50−0の駆動能力を大きくする必要がなくなる。すなわち、ドライバー50−0のサイズを縮小化することができる。他のドライバー50−1〜50−mについても全く同様である。
コントロール回路60は、第1の実施形態と同様に、遅延回路、カウンター回路等を用いて構成することができる。また、スイッチ選択信号B0〜Bnは、異なる時刻t0,t1,t2,・・・tnに「1」に立ち上がるが、その立ち上がりの順番は任意でよい。また、スイッチ選択信号B0〜Bnが「1」に立ち上がる時刻は、すべて異なっていなくても良い。例えば、n個のワード線選択ユニットSLA0を幾つかのグループに分けてグループ毎に、スイッチ選択信号が「1」に立ち上がる時刻を異ならせても良い。
また、保持回路51の電源電圧をVdd1からVdd2(Vdd2>Vdd2)に昇圧する電源回路70が設けられているが、ワード線選択ユニットA0〜Amの保持回路51を「0」から「1」に反転させる前に、電源電圧が高電圧のVdd2に設定されてしまうと、ドライバー50−0〜50−mの駆動能力を高くする必要があり、また電流も増加してしまう。
そこで、このワード線選択回路では、図6に示すように、コントロール回路60は、すべてのスイッチ選択信号B0〜Bnが「1」に変化し、すべての保持回路51の保持状態が反転された後に、電源回路70に昇圧開始信号HSTを出力し、電源回路70内のチャージポンプ回路を動作させ、電源電圧をVdd1からVdd2に昇圧するようにした。
なお、本実施形態では、メモリのデータの一括消去を行うフラッシュメモリを例として説明したが、本発明は、これに限られることなく、メモリの複数のワード線の一部もしくは全部を選択可能なワード線選択回路に広くて適用できるものである。
10−0〜10−n ワード線選択ユニット 11−0〜11−n 保持回路
12−0〜12−n トランスファゲート 20 ドライバー
30 コントロール回路 40 電源回路 60 コントロール回路
70 電源回路 80 カラムデコーダ 100 ワード線選択回路
12−0〜12−n トランスファゲート 20 ドライバー
30 コントロール回路 40 電源回路 60 コントロール回路
70 電源回路 80 カラムデコーダ 100 ワード線選択回路
Claims (4)
- メモリの複数のワード線の一部もしくは全部を選択可能なワード線選択回路であって、前記複数のワード線に対応して設けられた複数のワード線選択ユニットと、前記複数のワード線選択ユニットに共通に設けられ、ワード線選択信号を出力するドライバーと、を有し、
さらに、各ワード線選択ユニットは、スイッチ選択信号によってオンオフが制御されたスイッチ回路と、このスイッチ回路を介して前記ドライバーが出力するワード線選択信号が書き込まれ、かつ保持される保持回路と、
前記複数のワード線の全部を選択する際に、前記ドライバーはワード線選択信号を出力すると共に、前記スイッチ選択信号を前記スイッチ回路に印加する時刻を前記複数のワード線選択ユニット毎に、もしくは前記複数のワード線選択ユニットを複数のグループに分けてグループ毎に、所定時間以上異ならせることを特徴とするワード線選択回路。 - 前記所定時間は、前記保持回路に保持されている信号を反転させるのに必要な時間であることを特徴とする請求項1に記載のワード線選択回路。
- 前記所定時間は、遅延回路又はカウンター回路によって設定されることを特徴とする請求項1又は2に記載のワード線選択回路。
- 前記保持回路に保持されている信号が反転された後に、前記保持回路に供給される電源電圧を昇圧する昇圧電源回路を設けたことを特徴とする請求項1に記載のワード線選択回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2003360153A JP2005129092A (ja) | 2003-10-21 | 2003-10-21 | ワード線選択回路 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007179729A (ja) * | 2005-12-28 | 2007-07-12 | Samsung Electronics Co Ltd | 漏れ電流を防止するローデコーダ回路及びこれを備える半導体メモリ装置 |
-
2003
- 2003-10-21 JP JP2003360153A patent/JP2005129092A/ja active Pending
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JP2007179729A (ja) * | 2005-12-28 | 2007-07-12 | Samsung Electronics Co Ltd | 漏れ電流を防止するローデコーダ回路及びこれを備える半導体メモリ装置 |
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