CN106297885B - 脉冲发生器、存储系统、存储器件及其内部电源控制方法 - Google Patents

脉冲发生器、存储系统、存储器件及其内部电源控制方法 Download PDF

Info

Publication number
CN106297885B
CN106297885B CN201510994035.6A CN201510994035A CN106297885B CN 106297885 B CN106297885 B CN 106297885B CN 201510994035 A CN201510994035 A CN 201510994035A CN 106297885 B CN106297885 B CN 106297885B
Authority
CN
China
Prior art keywords
data
pulse
internal power
power supply
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510994035.6A
Other languages
English (en)
Other versions
CN106297885A (zh
Inventor
具喆熙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN106297885A publication Critical patent/CN106297885A/zh
Application granted granted Critical
Publication of CN106297885B publication Critical patent/CN106297885B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

一种脉冲发生器可以包括开关控制电路，该开关控制电路适用于将内部电源与参考电压进行比较并且根据比较结果来输出比较使能信号。该脉冲发生器可以包括比较电路，该比较电路适用于通过将当前数据组与先前数据组进行比较来测量数据变化，并且响应于数据变化和比较使能信号来输出预脉冲数据。脉冲发生器可以包括脉冲控制电路，所述脉冲控制电路适用于通过控制预脉冲数据的脉冲宽度来输出主脉冲数据。

Description

脉冲发生器、存储系统、存储器件及其内部电源控制方法
相关申请的交叉引用
本申请要求2015年6月24日提交给韩国知识产权局的申请号为10-2015-0089788的韩国专利申请的优先权，其全部公开内容通过引用合并于此。
技术领域
各种实施例总体涉及一种脉冲发生器、存储器件和具有其的存储系统，更具体地，涉及一种包括脉冲发生器和数据输入/输出电路的存储器件及具有其的存储系统以及控制存储器件的内部电源的方法。
背景技术
存储系统可以包括用于响应于命令而对数据编程的存储器件。能够从主机接收用于读取或擦除编程数据的命令。存储系统可以包括用于控制存储器件的控制单元。
存储器件可以包括用于储存数据的存储单元阵列和用于对存储单元阵列执行编程操作、读取操作和擦除操作的外围电路。存储器件可以包括适用于控制外围电路的脉冲发生器和用于提供内部电源的内部电源电路。内部电源电路可以接收外部电源并通过降低外部电源的电平来将内部电源供应至存储器件。
包括在存储器件中的一些电路可以使用由内部电源电路供应的内部电源来操作。
发明内容
在实施例中，可以提供一种脉冲发生器。脉冲发生器可以包括开关控制电路，开关控制电路适用于将内部电源与参考电压进行比较，并且根据比较结果来输出比较使能信号。脉冲发生器可以包括比较电路，比较电路适用于通过将当前数据组与先前数据组进行比较来测量数据变化，并且响应于数据变化和比较使能信号来输出预脉冲数据。脉冲发生器可以包括脉冲控制电路，脉冲控制电路适用于通过控制预脉冲数据的脉冲宽度来输出主脉冲数据。
在实施例中，可以提供一种存储器件。存储器件可以包括适用于储存数据的存储单元阵列。存储器件可以包括外围电路，外围电路适用于对存储单元阵列执行编程操作、读取操作或擦除操作，并且临时储存当前数据组和先前数据组。存储器件可以包括脉冲发生器，脉冲发生器适用于通过将当前数据组与先前数据组进行比较来测量数据变化，并且根据数据变化来输出具有受控的脉冲数和脉冲宽度的主脉冲数据。存储器件可以包括适用于根据主脉冲数据来输出内部电源的内部电源电路。
在实施例中，可以提供一种存储系统。存储系统可以包括存储器件，存储器件适用于将外部电源转换为内部电源，用内部电源来操作，以及储存数据。存储系统可以包括适用于控制存储器件的控制单元。存储器件可以包括适用于储存数据的存储单元阵列。存储器件可以包括外围电路，外围电路适用于对存储单元阵列执行编程操作、读取操作或擦除操作，并且可以适用于临时储存当前数据组和先前数据组。存储器件可以包括脉冲发生器，脉冲发生器适用于通过将当前数据组与先前数据组进行比较来测量数据变化，并且根据数据变化来输出具有受控的脉冲数和脉冲宽度的主脉冲数据。存储器件可以包括适用于根据主脉冲数据来输出内部电源的内部电源电路。
在实施例中，可以提供一种存储器件。存储器件可以包括开关控制电路，开关控制电路适用于将内部电源与参考电压进行比较，并且根据比较结果来输出比较使能信号。存储器件可以包括比较电路，比较电路适用于通过将当前数据组与先前数据组进行比较来测量数据变化，并且响应于数据变化和比较使能信号来输出预脉冲数据。存储器件可以包括脉冲控制电路，脉冲控制电路适用于通过控制预脉冲数据的脉冲宽度来输出主脉冲数据。存储器件可以包括适用于响应于主脉冲数据来输出内部电源的内部电源电路。
在实施例中，提供一种控制存储器件的内部电源的方法。该方法可以包括通过开关控制电路来将内部电源与参考电压进行比较，并且根据比较结果来输出比较使能信号。该方法可包括通过将当前数据组与先前数据组进行比较来测量数据变化，以及响应于数据变化和比较使能信号来输出预脉冲数据。该方法可以包括通过控制预脉冲数据的脉冲宽度来输出主脉冲数据。该方法可以包括响应于主脉冲数据来输出内部电源。
附图说明
图1是图示根据实施例的存储系统的示例代表的示意图。
图2是图示根据实施例的存储器件的示例代表的示图。
图3是图示图2中的脉冲发生器和数据输入/输出路径的示例代表的示图。
图4是图示内部电源电路的示例代表的电路图。
图5是图示根据实施例的内部电源控制方法的示例代表的流程图。
图6是图示开关控制电路的操作的示例代表的示图。
图7是图示比较电路的操作的示例代表的示图。
图8是图示脉冲控制电路的操作的示例代表的示图。
图9是图示内部电源电路的操作的示例代表的示图。
具体实施方式
在下文中，将参照附图来描述实施例的各种示例。提供附图以允许本领域技术人员理解实施例的范围。然而，实施例可以以不同的形式来实施且不应当被解释为局限于所阐述的实施例。更确切地说，这些实施例被提供，使得本公开将是彻底且完整的。此外，提供实施例以将本公开的范围充分传达给本领域技术人员。
因为包括在存储器件中的一些电路可以使用由内部电源电路供应的内部电源来操作，所以可以期望稳定的内部电源以维持存储器件的可靠性。
各种实施例可以涉及一种存储器件，尽管功耗增加，但内部电源仍可以被稳定地提供至该存储器件。
各种实施例可以涉及一种具有存储器件的存储系统，尽管功耗增加，但内部电源仍可以稳定地被提供至该存储器件。
图1是图示根据实施例的存储系统的示例代表的示意图。
参照图1，存储系统1000可以包括适用于储存数据的存储器件1100和适用于控制存储器件1100的控制单元1200。
存储器件1100可以包括，例如，但不限于，双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功耗双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功耗DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)或快闪存储器等。
控制单元1200一般可以控制存储器件1100的操作，控制主机2000和存储器件1100之间的数据交换，以及根据主机2000的请求来控制存储器件1100对数据编程。
主机2000可以使用诸如例如但不限于，外围组件互连-快速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接SCSI(SAS)的接口协议来与存储系统1000通信。此外，主机2000与存储系统1000之间的接口协议可以不局限于上述示例，并且可以是诸如例如但不限于，通用串行总线(USB)、多媒体卡(MMC)、增强小型磁盘接口(ESDI)或集成驱动电路(IDE)等的其它接口协议中的一种。
图2是图示根据实施例的存储器件的示例代表的示图。
参照图2，存储器件1100可以包括存储单元阵列100、外围电路200、脉冲发生器300和内部电源电路400。
存储单元阵列100可以包括适用于储存数据的多个存储块。
外围电路200可以适用于将数据编程在存储单元阵列100中，或者读取或擦除编程数据。例如，外围电路200可以包括电压发生电路200A、行解码器200B、列解码器200C以及数据输入/输出电路200D。
电压发生电路200A可以响应于操作信号OP来产生用于编程操作、读取操作或擦除操作的操作电压Vop。
行解码器200B可以响应于行地址RADD来将操作电压Vop传输至包括在存储单元阵列100中的存储块之中的选中存储块。例如，行解码器200B可以将操作电压Vop传送至连接至选中存储块的字线WL。
列解码器200C可以响应于列地址CADD而通过位线BL来与存储单元阵列100交换数据，并且通过列线CL来与数据输入/输出电路200D交换数据。
数据输入/输出电路200D可以通过列线CL来与列解码器200C交换数据，并且通过全局数据线GDL<n:0>(即，n可以是自然数)来与外部设备交换数据。此外，数据输入/输出电路200D可以临时储存用于当前操作的当前数据组DATA_C以及用于先前操作的先前数据组DATA_P，并且可以将当前数据组DATA_C和先前数据组DATA_P传送至脉冲发生器300。
脉冲发生器300可以响应于从图1中图示的控制单元1200接收到的命令和地址来输出操作信号OP、行地址RADD和列地址CADD。具体地，脉冲发生器300可以从数据输入/输出电路200D接收当前数据组DATA_C和先前数据组DATA_P，并且根据数据变化来产生主脉冲数据MP<k:0>(即，k可以是自然数)。
内部电源电路400可以根据主脉冲数据MP<k:0>来将从外部设备提供的外部电源VCCE转换为内部电源VCCI，以及将内部电源VCCI供应至存储器件1100的内部。例如，外围电路200和脉冲发生器300可以用接收到的内部电源VCCI来操作。
以下描述上述设备器件之中的用来产生稳定的内部电源VCCI的数据输入/输出电路200D和脉冲发生器300。
图3是图示图2中的脉冲发生器和数据输入/输出电路200D的示例代表的示图。
参照图3，在数据输入/输出电路200D中，图示了将储存在存储器件1100中的数据输出至外部设备的器件。数据输入/输出电路200D可以包括多路复用器(mux)21和储存器22。mux 21可以将通过第一线F1和第二线F2而输出从储存器22接收到的数据。外部设备可以是包括在存储系统1000中的控制单元1200。储存器22可以临时储存从列线CL接收到的数据以及随后通过第一线F1和第二线F2将该数据传送至mux 21。
以下分别描述mux 21和储存器22。
mux 21可以包括第一触发器21A和第二触发器21B。在读取操作期间，第一触发器21A可以响应于通过第一线F1接收到的数据和控制时钟RE来将数据输出至全局数据线GDL<n:0>(即，其中，n可以是自然数)。第二触发器可以响应于通过第二线F2接收到的数据和控制时钟RE来将数据输出至第一线F1。
储存器22可以包括第一储存器22A和第二储存器22B。在读取操作期间，第一储存器22A和第二储存器22B可以临时储存通过列线CL接收到的数据。可以选择性地操作第一储存器22A和第二储存器22B。例如，第一储存器22A可以临时储存用于正在进行的读取操作的数据(在下文中，被称为当前数据组)，而第二储存器22B可以临时储存用于先前读取操作的数据(在下文中，被称为先前数据组)。
因此，第二触发器21B可以响应于通过第二线F2接收到的先前数据组DATA_P和控制时钟RE来将数据输出至第一线F1，而第一触发器21A可以响应于通过第一线F1接收到的数据和控制时钟RE来将数据输出至全局数据线GDL<n:0>，或者响应于通过第一线F1接收到的当前数据组DATA_C和控制时钟RE来将数据输出至全局数据线GDL<n:0>。
此外，第一储存器22A和第二储存器22B可以将当前数据组DATA_C和先前数据组DATA_P传送至脉冲发生器300的比较电路32。
脉冲发生器300可以通过将当前数据组DATA_C与先前数据组DATA_P进行比较来测量数据变化，以及根据测量到的数据变化来产生主脉冲数据MP<k:0>(即，k可以是自然数)以稳定地产生内部电源。脉冲发生器300可以包括开关控制电路31、比较电路32和脉冲控制电路33。
开关控制电路31可以根据控制时钟RE来操作，将内部电源VCCI与参考电压REF进行比较，以及根据比较的结果来输出比较使能信号EN。例如，开关控制电路31可以在内部电压VCCI低于参考电压REF时激活比较使能信号EN，以及在内部电压VCCI高于参考电压REF时去激活比较使能信号EN。
比较电路32可以根据控制时钟RE来操作，并且通过将当前数据组DATA_C与先前数据组DATA_P进行比较来测量数据变化。比较电路32可以响应于比较使能信号EN来输出预脉冲数据(PP<k:0>；k是正整数)。预脉冲数据PP<k:0>可以根据测量到的数据变化而变化。
脉冲控制电路33可以根据参考电流选择信号PCO#来控制预脉冲数据PP<k:0>的脉冲宽度，并且将具有受控的脉冲宽度的数据输出作为主脉冲数据MP<k:0>。参考电流选择信号PCO#可以作为用于均匀地控制开关的电流特性的选择，该开关的电流特性可以根据图1图示的存储器件1100的制造工艺而不同，参考电流选择信号PCO#可以在制造存储器件1100之前被设置。因此，参考电流选择信号PCO#可以根据存储器件1100而被不同地设置。主脉冲数据MP<k:0>可以被传送至内部电源电路400。
内部电源电路400可以根据主脉冲数据MP<k:0>通过控制从外部设备供应的外部电源VCCE的电平来输出内部电源VCCI。
图4是图示图2中示出的内部电压电路的示例代表的电路图。
参照图4，内部电源电路400可以包括多个开关P0至Pk，多个开关P0至Pk并联布置在施加了外部电源VCCE的端子与施加了内部电源VCCI的端子之间。开关P0至Pk可以被实施为，例如，但不限于，PMOS晶体管，以及主脉冲数据MP<k:0>可以被施加至栅极。
在实施例中，第零主脉冲数据MP<0>可以被施加至第零开关P0的栅极，第一主脉冲数据MP<1>可以被施加至第一开关P1的栅极，第二主脉冲数据MP<2>可以被施加至第二开关P2的栅极。以这种方式，第k主脉冲数据MP<k>可以被施加至第k开关Pk的栅极。
例如，当第零主脉冲数据和第一主脉冲数据MP<1:0>被施加至内部电源电路400时，第零开关P0和第一开关P1可以导通，而第二开关P2至第k开关Pk可以关断。当外部电源VCCE被施加至导通开关的漏极时，由于开关的阈值电压，因此具有低电压电平的内部电源VCCI可以被输出至导通开关的源极。
因此，在图2中图示的存储器件1100中使用的具有电压电平的内部电源VCCI可以被输出。
以下基于上面的存储器件1100来描述内部电源控制方法的示例。
图5是图示根据实施例的内部电源控制方法的示例代表的流程图。
参照图5，图3中图示的脉冲发生器300可以通过将从图3中图示的数据输入/输出电路200D接收到的当前数据组DATA_C与先前数据组DATA_P进行比较来测量数据变化51。
当测量到数据变化时，脉冲发生器300可以根据测量到的数据变化来产生预脉冲数据52。脉冲发生器300可以根据参考电流选择信号PCO#来产生主脉冲数据53。内部电源电路400可以根据主脉冲数据来控制稳定地输出内部电源54。
以下描述用于执行以上操作的各个器件的操作方法。
图6是图示图3中示出的开关控制电路操作的示例代表的示图。
参照图6，图3中图示的开关控制电路31可以将内部电源VCCI与参考电源REF进行比较。当内部电源VCCI高于参考电源REF时，比较使能信号EN可以与控制时钟RE的下降沿同步地转变为低电平。当内部电源VCCI低于参考电源REF时，控制时钟RE可以具有恒定周期。当内部电源VCCI低于参考电源REF时，比较使能信号EN可以与控制时钟RE的下降沿同步地转变为低电平。当内部电源VCCI低于参考电源REF时，比较使能信号EN可以被激活(ON)，而当内部电源VCCI高于参考电源REF时，比较使能信号EN可以被去激活(OFF)。
图7是图示图3中的比较电路操作的示例代表的示图。
参照图7，图3中图示的比较电路32可以通过将图3中图示的当前数据组DATA_C与图3中图示的先前数据组DATA_P进行比较来测量数据变化ΔD。用于测量数据变化ΔD的方法可以以不同的形式来实施。例如，该方法可以包括对当前数据组DATA_C和先前数据组DATA_P之中的改变的数据的数目计数或者测量加载了当前数据组DATA_C的线与加载了先前数据组DATA_P的线之间的电流差。当数据变化ΔD低于第一临界量A1时，比较电路32可以输出第零预脉冲数据PP<0>。
当数据变化ΔD高于第一临界量A1且低于第二临界量A2时，比较电路32可以输出第零预脉冲数据和第一预脉冲数据PP<1:0>。当数据变化ΔD高于第二临界量A2且低于第三临界量A3时，比较电路32可以输出第零预脉冲数据至第二预脉冲数据PP<2:0>。当数据变化ΔD高于第k临界量Ak且低于第(k+1)临界量Ak+1时，比较电路32可以输出第零预脉冲数据至第k预脉冲数据PP<k:0>。
第一临界量A1至第(k+1)临界量Ak+1可以根据图2中图示的存储器件1100来不同地设置并且被储存在存储器件1100中包括的储存器中。通过从比较电路32输出的预脉冲数据PP<k:0>来确定包括在图4中图示的内部电源电路400中的开关之中的导通开关的数目。
图8是图示图3中图示的脉冲控制电路操作的示例代表的示图。
参照图8，图3中图示的脉冲控制电路33可以控制从图3中图示的比较电路32输出的预脉冲数据PP<k:0>的持续时间。例如，图3中图示的脉冲控制电路33可以控制预脉冲数据PP<k:0>的低脉冲的宽度，并且受控数据可以被输出作为主脉冲数据MP<k:0>。可以使用参考电流选择信号PCO#。参考电流选择信号PCO#是用来补偿在制造图1中图示的存储器件1100时可能出现的元件的电流差的信息。该信息可以作为数据被储存在存储器件1100中包括的临时储存器中，以及脉冲控制电路33可以输出与储存在存储器件1100中的数据相对应的信号。该信号被称为参考电流选择信号PCO#。因此，参考电流选择信号PCO#可以根据储存的数据而被输出作为不同的信号。例如，当输出第零参考电流选择信号PCO0时，脉冲控制电路33可以将预脉冲数据PP<k:0>的宽度PPW控制为第零主脉冲宽度MPW0。当输出第五参考电流选择信号PCO5时，脉冲控制电路33可以将预脉冲数据PP<k:0>的宽度PPW控制为第五主脉冲宽度MPW5，当输出第六参考电流选择信号PCO6时，脉冲控制电路33可以将预脉冲数据PP<k:0>的宽度PPW控制为第六主脉冲宽度MPW6，以及当输出第七参考电流选择信号PCO7时，脉冲控制电路33可以将预脉冲数据PP<k:0>的宽度PPW控制为第七主脉冲宽度MPW7。可以根据存储器件1100来不同地设置参考电流选择信号PCO#的数目。
图9是图示图3中示出的内部电源电路的操作的示例代表的示图。
参照图9，内部电源电路400可以以与图4中图示的内部电源电路400基本上相同的方式来配置。因此，将省略其相同的描述。内部电源电路400可以包括第零开关P0至第k开关Pk，且第零开关P0至第k开关Pk可以根据主脉冲数据MP<k:0>来导通或关断。例如，当接收到包括第五主脉冲宽度MPW5的第零主脉冲数据MP<0>和第一主脉冲数据MP<1>时，第零开关P0至第一开关P1可以在与第五主脉冲宽度MPW5相对应的时间期间导通。此时，剩余的开关P2至Pk可以关断。当第零开关P0和第一开关P1导通时，外部电源VCCE可以通过第零开关P0和第一开关P1而输出至内部电源VCCI。
如上所述，当执行具有高电流消耗的操作(诸如，具有高数据变化的操作)时，比较电路32可以输出预脉冲数据PP<k:0>以导通包括在内部电源电路400中的多个开关P0至Pk，并且输出其脉冲宽度受控的主脉冲数据MP<k:0>，使得内部电源VCCI可以被供应至存储器件1100。因此，内部电源电路400可以将内部电源VCCI稳定地供应至存储器件1100。此外，除了存储器件1100之外，以上器件可以应用于用供应的内部电源VCCI操作的各种实施例。
根据各种实施例，尽管在存储器件中瞬时功耗增加，但是内部电源可以被稳定地供应至该存储器件。因此，可以改善存储器件的可靠性，并且可以改善具有该存储器件的存储系统的可靠性。

Claims (22)

1.一种脉冲发生器，包括：
开关控制电路，被配置成将内部电源与参考电压进行比较，以及根据比较结果来输出比较使能信号；
比较电路，被配置成通过将当前数据组与先前数据组进行比较来测量数据变化，以及响应于数据变化和比较使能信号来输出预脉冲数据；以及
脉冲控制电路，被配置成通过控制预脉冲数据的脉冲宽度来输出主脉冲数据以控制内部电源。
2.如权利要求1所述的脉冲发生器，其中，开关控制电路在内部电源高于参考电压时输出具有低电平的比较使能信号，以及在内部电源低于参考电压时输出具有高电平的比较使能信号。
3.如权利要求1所述的脉冲发生器，其中，比较电路通过根据数据变化来控制脉冲数以输出预脉冲数据。
4.如权利要求1所述的脉冲发生器，其中，脉冲控制电路通过根据参考电流选择信号来控制预脉冲数据的脉冲宽度以输出主脉冲数据。
5.如权利要求4所述的脉冲发生器，其中，参考电流选择信号用来控制包括在存储器件中的开关的电流特性，且参考电流选择信号根据存储器件来设置。
6.如权利要求1所述的脉冲发生器，还包括内部电源电路，所述内部电源电路被配置成响应于主脉冲数据来输出内部电源。
7.如权利要求6所述的脉冲发生器，其中，内部电源电路包括多个开关，所述多个开关并联布置在施加了外部电源的端子与施加了内部电源的端子之间。
8.如权利要求7所述的脉冲发生器，所述多个开关包括响应于主脉冲数据而导通或关断的多个PMOS晶体管。
9.一种存储器件，包括：
存储单元阵列，被配置成储存数据；
外围电路，被配置成对存储单元阵列执行编程操作、读取操作或擦除操作，并且临时储存第一数据组和第二数据组；
脉冲发生器，被配置成：通过将第一数据组与第二数据组进行比较来测量数据变化，以及根据数据变化输出具有受控的脉冲数和脉冲宽度的主脉冲数据；以及
内部电源电路，被配置成根据主脉冲数据来输出内部电源。
10.如权利要求9所述的存储器件，其中，外围电路包括：
电压发生电路，被配置成响应于操作信号来产生用于读取操作或擦除操作的操作电压；
行解码器，被配置成响应于行地址来将操作电压传输至包括在存储单元阵列中的存储块之中的选中存储块；
列解码器，被配置成响应于列地址而通过耦接至存储单元阵列的位线来与存储单元阵列交换数据；以及
数据输入/输出电路，被配置成：通过列线来与列解码器交换数据，通过全局数据线来与外部设备交换数据，以及储存第一数据组和第二数据组。
11.如权利要求10所述的存储器件，其中，数据输入/输出电路包括：
多路复用器，耦接至全局数据线；以及
储存器，所述储存器耦接在列线与多路复用器之间，并且被配置成储存第一数据组和第二数据组。
12.如权利要求11所述的存储器件，其中，储存器包括：
第一储存器，被配置成临时储存第一数据组；以及
第二储存器，被配置成临时储存第二数据组。
13.如权利要求9所述的存储器件，其中，脉冲发生器包括：
开关控制电路，被配置成将内部电源与参考电压进行比较，并且根据比较结果来输出比较使能信号；
比较电路，被配置成通过将第一数据组与第二数据组进行比较来测量数据变化，并且根据数据变化和比较使能信号来输出预脉冲数据；以及
脉冲控制电路，被配置成通过控制预脉冲数据的脉冲宽度来输出主脉冲数据。
14.如权利要求13所述的存储器件，其中，开关控制电路被配置成在内部电源高于参考电压时输出低电平的比较使能信号，以及在内部电源低于参考电压时输出高电平的比较使能信号。
15.如权利要求13所述的存储器件，其中，比较电路被配置成通过根据数据变化来控制脉冲数以输出预脉冲数据。
16.如权利要求13所述的存储器件，其中，比较电路被配置成通过根据参考电流选择信号来控制脉冲数以输出预脉冲数据。
17.如权利要求16所述的存储器件，其中，参考电流选择信号用来均匀地控制包括在存储器件中的开关的电流特性，且参考电流选择信号根据存储器件来设置。
18.如权利要求9所述的存储器件，其中，内部电源电路包括多个开关，所述多个开关并联布置在从存储器件的外部设备施加了外部电源的端子与输出内部电源的端子之间。
19.如权利要求18所述的存储器件，其中，所述多个开关包括响应于主脉冲数据而导通或关断的多个晶体管。
20.如权利要求9所述的存储器件，其中，第一数据组包括用于当前操作的数据，以及
第二数据组包括用于先前操作的数据。
21.一种存储系统，包括：
存储器件，被配置成：将外部电源转换为内部电源，利用内部电源来操作，以及储存数据；以及
控制单元，被配置成控制存储器件；
其中，所述存储器件包括：
存储单元阵列，被配置成储存数据；
外围电路，被配置成对存储单元阵列执行编程操作、读取操作或擦除操作，以及临时储存当前数据组和先前数据组；
脉冲发生器，被配置成通过将第一数据组与第二数据组进行比较来测量数据变化，并且根据数据变化来输出具有受控的脉冲数和脉冲宽度的主脉冲数据；以及
内部电源电路，被配置成根据主脉冲数据来输出内部电源。
22.一种控制存储器件的内部电源的方法，所述方法包括：
通过开关控制电路将内部电源与参考电压进行比较并且根据比较结果输出比较使能信号；
通过将当前数据组与先前数据组进行比较来测量数据变化，以及响应于数据变化和比较使能信号来输出预脉冲数据；
通过控制预脉冲数据的脉冲宽度来输出主脉冲数据；以及
响应于主脉冲数据来输出内部电源。
CN201510994035.6A 2015-06-24 2015-12-25 脉冲发生器、存储系统、存储器件及其内部电源控制方法 Active CN106297885B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2015-0089788 2015-06-24
KR1020150089788A KR20170000625A (ko) 2015-06-24 2015-06-24 메모리 장치 및 이를 포함하는 메모리 시스템

Publications (2)

Publication Number Publication Date
CN106297885A CN106297885A (zh) 2017-01-04
CN106297885B true CN106297885B (zh) 2020-09-08

Family

ID=57046628

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510994035.6A Active CN106297885B (zh) 2015-06-24 2015-12-25 脉冲发生器、存储系统、存储器件及其内部电源控制方法

Country Status (4)

Country Link
US (1) US9466338B1 (zh)
KR (1) KR20170000625A (zh)
CN (1) CN106297885B (zh)
TW (1) TWI665681B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112816804B (zh) * 2019-11-15 2024-04-26 中车株洲电力机车研究所有限公司 一种高集成度的脉冲测试装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW469481B (en) * 1999-05-04 2001-12-21 Samsung Electronics Co Ltd High frequency equalizer using demultiplexing technique and semiconductor device using the same
TW498596B (en) * 2000-01-20 2002-08-11 Hitachi Ltd Electronic apparatus, semiconductor integrated circuit and information processing system
CN101211657A (zh) * 2006-12-25 2008-07-02 尔必达存储器株式会社 半导体存储装置及其写入控制方法
KR20090111989A (ko) * 2008-04-23 2009-10-28 엘지전자 주식회사 플라즈마 디스플레이 장치
CN101872643A (zh) * 2009-04-22 2010-10-27 索尼公司 可变电阻存储器器件及其操作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2713648A1 (de) * 1976-03-26 1977-10-06 Tokyo Shibaura Electric Co Stromzufuhr-steuervorrichtung fuer speichervorrichtungen
US6173379B1 (en) * 1996-05-14 2001-01-09 Intel Corporation Memory device for a microprocessor register file having a power management scheme and method for copying information between memory sub-cells in a single clock cycle
KR101473805B1 (ko) * 2007-10-30 2014-12-24 삼성디스플레이 주식회사 백라이트 드라이버 및 이를 포함하는 액정 표시 장치
US9069555B2 (en) 2011-03-21 2015-06-30 Intel Corporation Managing power consumption in a multi-core processor
TWM498596U (zh) * 2014-12-18 2015-04-11 Jie-Fu Chen 鼻胃管固定貼之結構

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW469481B (en) * 1999-05-04 2001-12-21 Samsung Electronics Co Ltd High frequency equalizer using demultiplexing technique and semiconductor device using the same
TW498596B (en) * 2000-01-20 2002-08-11 Hitachi Ltd Electronic apparatus, semiconductor integrated circuit and information processing system
CN101211657A (zh) * 2006-12-25 2008-07-02 尔必达存储器株式会社 半导体存储装置及其写入控制方法
KR20090111989A (ko) * 2008-04-23 2009-10-28 엘지전자 주식회사 플라즈마 디스플레이 장치
CN101872643A (zh) * 2009-04-22 2010-10-27 索尼公司 可变电阻存储器器件及其操作方法

Also Published As

Publication number Publication date
TWI665681B (zh) 2019-07-11
KR20170000625A (ko) 2017-01-03
CN106297885A (zh) 2017-01-04
US9466338B1 (en) 2016-10-11
TW201701279A (zh) 2017-01-01

Similar Documents

Publication Publication Date Title
CN111263963B (zh) 用于读取和写入优化的解码器电路中的电阻和栅极控制
KR102232922B1 (ko) 쓰기 보조 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치
CN107799150B (zh) 3d nand闪存的错误缓解
TWI602177B (zh) 用於在電阻式隨機存取記憶體單元上執行記憶體操作之系統及方法
US11114170B2 (en) Memory system
US20130326295A1 (en) Semiconductor memory device including self-contained test unit and test method thereof
CN106415724B (zh) 将功率可用性信息提供到存储器
US8493795B2 (en) Voltage stabilization device and semiconductor device including the same, and voltage generation method
JP6652457B2 (ja) 昇圧回路
CN111316360A (zh) 存储器装置上的可选修整设置
US10665318B2 (en) Semiconductor systems
KR101711353B1 (ko) 메모리 디바이스 작동 관리
US20110038215A1 (en) Non-volatile memory device and operating method of the same
KR20110034980A (ko) 상변화 메모리 장치 및 이를 위한 라이트 제어 방법
US9697904B2 (en) Integrated circuit for mirroring and amplifying a sensing current and operation method thereof
US8243528B2 (en) Erase method of flash device
CN106297885B (zh) 脉冲发生器、存储系统、存储器件及其内部电源控制方法
WO2023093595A1 (en) Device having page buffer, memory system, and method of operating the same
CN106024057B (zh) 控制信号发生电路和包括其的非易失性存储器件
KR20140019538A (ko) 불휘발성 메모리 장치 및 그것의 동작 방법
US9318164B2 (en) Semiconductor memory device with power-saving signal
US9722597B2 (en) Initialization signal generation device and nonvolatile memory apparatus using the same
US11881284B2 (en) Open translation unit management using an adaptive read threshold
US20230230639A1 (en) Method and apparatus to reduce power consumption of page buffer circuitry in a non-volatile memory device
US20230195379A1 (en) Charge loss mitigation throughout memory device lifecycle by proactive window shift

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant