JP2011023053A - 半導体記憶装置およびその駆動方法 - Google Patents

Abstract

【課題】外部電圧そのままビット線およびプレート線に用いる場合であっても、電源投入時にメモリセルに格納されたデータを破壊しない半導体記憶装置およびその駆動方法を提供する。
【解決手段】半導体記憶装置は、複数のビット線と、複数のワード線と、ビット線およびワード線の交点に対応する複数のメモリセルと、を備えたメモリ部と、メモリ部を制御するロジック部と、外部電圧を昇圧して第１の電圧を生成し、該第１の電圧をワード線に印加する昇圧部と、ロジック部へ印加される外部電圧とメモリ部との間に接続され、電源投入時において昇圧部が第１の電圧をワード線に印加した後に外部電圧を前記ビット線に接続する第１のトランジスタとを備えている。
【選択図】図１

Description

本発明は、半導体記憶装置およびその駆動方法に関する。

従来、強誘電体メモリは、メモリセルからのデータの読出し時、および、メモリセルへのデータの書込み時に、ワード線電位、ビット線電位、プレート線電位、参照電位等の様々な内部電位を用いている。これらの内部電位は、電源回路において外部電源電圧ＶＤＤを用いて生成される。例えば、ワード線電位は外部電源電圧ＶＤＤを昇圧して生成され、ビット線電位およびプレート線電位は外部電源電圧ＶＤＤを降圧して生成されている。高速に動作する大容量のメモリは大きな駆動能力を必要とするため、電源回路がチップ面積に占める割合は１０％を超える。

近年、メモリセルの微細化およびロジック回路の素子の微細化に伴い、外部電源電圧ＶＤＤが低電圧化されている。このため、外部電源電圧ＶＤＤを降圧することなく、そのままビット線およびプレート線に用いることができるようになってきた。外部電源電圧ＶＤＤをそのままビット線電位およびプレート線電位として用いると、ビット線電位およびプレート線電位は電源投入時に速く立ち上がる。しかし、ワード線電位は、外部電源線圧ＶＤＤを昇圧回路で昇圧するため、ワード線電位の立ち上がりは或る程度時間がかかる。このため、外部電源電圧ＶＤＤをそのままビット線およびプレート線に用いた場合、ビット線電位およびプレート線電位が立ち上がった後に、ワード線電位が立ち上がる。この場合、電源投入時にストレス電圧が強誘電体キャパシタに印加され、データが破壊されるおそれがある。

特開２００３−１９６９７４号公報 特開２００１−２５０３７６号公報

外部電圧そのままビット線およびプレート線に用いる場合であっても、電源投入時にメモリセルに格納されたデータを破壊しない半導体記憶装置およびその駆動方法を提供する。

本発明に係る実施形態に従った半導体記憶装置は、複数のビット線と、複数のワード線と、前記ビット線および前記ワード線の交点に対応する複数のメモリセルと、を備えたメモリ部と、前記メモリ部を制御するロジック部と、外部電圧を昇圧して第１の電圧を生成し、該第１の電圧を前記ワード線に印加する昇圧部と、前記ロジック部へ印加される前記外部電圧と前記メモリ部との間に接続され、電源投入時において前記昇圧部が前記第１の電圧を前記ワード線に印加した後に前記外部電圧を前記ビット線の電源に接続する第１のトランジスタとを備えている。

本発明に係る実施形態に従った半導体記憶装置の駆動方法は、複数のビット線、複数のワード線、および、前記ビット線と前記ワード線との交点に対応する複数のメモリセルを含むメモリ部と、前記複数のメモリセルを制御するロジック部と、外部電圧を昇圧して第１の電圧を生成する昇圧部と、前記外部電圧と前記メモリ部との間に接続された第１のトランジスタと、を備えた半導体記憶装置の駆動方法であって、
電源投入時において、前記第１の電圧を前記ワード線に印加し、
前記第１の電圧が前記ワード線に印加された後に、前記外部電圧を前記ビット線に接続することを具備する。

本発明による半導体記憶装置およびその駆動方法は、外部電圧そのままビット線およびプレート線に用いる場合であっても、電源投入時にメモリセルに格納されたデータを破壊しない。

本発明に係る第１の実施形態に従ったメモリ装置の構成を示すブロック図。 本実施形態によるメモリ部１０の構成の一例を示すブロック図。 １つのセルストリングの構成の一例を示す回路図。 本実施形態による強誘電体メモリの電源投入時の動作を示すタイミング図。 ＶＤＤ、ＶＰＰ、ＶＤＤＩＮおよび参照電圧ＶＤＣの各電圧を重複して示したグラフ。 第１の実施形態の変形例による強誘電体メモリの構成を示す図。 本発明に係る第２の実施形態に従ったメモリ装置の構成の一例を示すブロック図。 デコーダ４０の構成の一例を示す回路図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったメモリ装置の構成を示すブロック図である。本実施形態によるメモリ装置は、メモリ部１０と、ロジック回路２０と、昇圧回路３０と、Ｐ型トランジスタ（ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor））ＭＰ１と、Ｎ型トランジスタＭＮ１とを備えている。

外部電圧ＶＤＤは、メモリチップの外部から印加される電源電圧である。ロジック回路２０は、メモリ部１０を制御する回路である。昇圧回路３０は、外部電圧ＶＤＤを昇圧してワード線ＷＬに印加される高電位を生成する。Ｐ型トランジスタＭＰ１は、外部電圧ＶＤＤとメモリ部１０との間に接続されている。Ｐ型トランジスタＭＰ１は、外部電圧ＶＤＤをメモリ部１０に供給するスイッチとして機能する。Ｎ型トランジスタＭＮ１は、外部電圧ＶＤＤよりも電位の低い低電圧ＶＳＳとメモリ部１０との間に接続されている。ＶＳＳはＧＮＤの電位である。Ｎ型トランジスタＭＮ１は、低電圧ＶＳＳをメモリ部の電源として供給するスイッチとして機能する。Ｐ型トランジスタＭＰ１およびＮ型トランジスタＭＮ１は、それぞれのゲートに信号ＢＰＯＲを受ける。信号ＢＰＯＲは、パワーオンリセット信号であり、電源投入時にロジック回路をリセットするために一時的に活性化される信号である。Ｐ型トランジスタＭＰ１およびＮ型トランジスタＭＮ１は、電源投入後、一方が導通状態のときに他方が非導通状態となっている。

ここで、本実施形態では、外部電圧ＶＤＤとメモリ部１０との間に降圧回路が存在しないことに留意されたい。従来、外部電源ＶＤＤを降圧するために必要であった降圧回路は設けられておらず、それに代えて、Ｐ型トランジスタＭＰ１およびＮ型トランジスタＭＮ１のみが設けられている。これにより、メモリチップに占める電源回路の面積率は、従来よりも低下する。

図２は、本実施形態によるメモリ部１０の構成の一例を示すブロック図である。図３は、１つのセルストリングの構成の一例を示す回路図である。

本実施形態によるメモリは、メモリセルに情報データとしてのデジタル値を格納し、センスアンプＳＡｉ（ｉは整数）が基準データに基づいてこの情報データを検出する任意の不揮発性メモリでよい。以下の実施形態は、強誘電体メモリの実施形態である。例えば、本実施形態による強誘電体メモリは、セルトランジスタ（Ｔ）のソースドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」（Memory which consists of series connected memory cells each having a transistor having a source terminal and a drain terminal and a ferroelectric capacitor inbetween said two terminals, hereafter named "Series connected TC unit type ferroelectric RAM"）であってよい。ここでは、ＴＣ並列ユニット直列接続型強誘電体メモリを例に挙げて示した。

メモリ部１０は、複数のメモリセルアレイＭＣＡと、ビット線ＢＬ０〜ＢＬｎ（以下、単にＢＬともいう）と、ワード線ＷＬ０〜ＷＬｍ（以下、単にＷＬともいう）と、センスアンプＳＡ０〜ＳＡｎ（以下、単にＳＡともいう）とを備えている。尚、ｍおよびｎはそれぞれ整数である。図２では、メモリセルアレイＭＣＡを１つだけ示している。

メモリセルアレイＭＣＡは、マトリックス状に二次元配置された複数のセルストリングＣＳ００〜ＣＳｍｎ（以下、単にＣＳともいう）を含む。各セルストリングＣＳは、図３に示すように、直列に接続された複数のメモリセルＭＣ１〜ＭＣ４で構成されている。各メモリセルＭＣ１〜ＭＣ４は、２つの電極間に強誘電体膜を有する１つの強誘電体キャパシタＣｉと、強誘電体キャパシタに対応して設けられた１つのセルトランジスタＭｉとを含む。各メモリセルＭＣは、互いに並列に接続されたセルトランジスタＭｉおよび強誘電体キャパシタＣｉで構成されている。尚、ｉは整数である。

複数のビット線ＢＬは、カラム方向に延伸している。各ビット線ＢＬは、カラム方向に配列された複数のセルストリングＣＳの一端に、ブロック選択トランジスタＢＳを介して接続されている。

複数のワード線ＷＬは、カラム方向に対して直交するロウ方向に延伸している。各ワード線ＷＬは、ロウ方向に配列された複数のメモリセルＭＣ１〜ＭＣ４のセルトランジスタＭ１〜Ｍ４のゲートに接続されている。

複数のプレート線ＰＬは、ロウ方向に延伸している。各プレート線ＰＬは、ロウ方向に配列された複数のセルストリングＣＳの他端に接続されている。

図２に示すように、センスアンプＳＡは、各ビット線ＢＬに対応して設けられている。センスアンプＳＡは、ビット線ＢＬに伝送される情報データを、参照電位Ｖｒｅｆと比較して検出する。センスアンプＳＡは、検出した情報データをラッチする。参照電位Ｖｒｅｆは、データ“０”と“１”とのほぼ中間電位を有する。

センスアンプＳＡは、ＤＱバッファおよびＩ／Ｏ回路（いずれも図示せず）を介して、検出された情報データを外部へ出力する。あるいは、センスアンプＳＡは、ＤＱバッファおよびＩ／Ｏ回路を介して外部からの情報データを受け取り、メモリセルＭＣへ書き込む役目を果たす。

データ読出し動作またはデータ書込み動作では、図３に示すセルストリングＣＳのうち、選択メモリセルのセルトランジスタのみがオフ状態となり、非選択メモリセルのセルトランジスタはオン状態になる。これにより、ビット線ＢＬの電圧およびプレート線ＰＬの電圧が選択メモリセルの強誘電体キャパシタの両側の電極に印加される。これにより、センスアンプＳＡが選択メモリセルのデータを検出し、あるいは、選択メモリセルへデータを書き込むことができる。

電源投入後、待機状態においては、セルストリングＣＳｉｊの全セルトランジスタがオン状態になっている。従って、強誘電体キャパシタＣ１〜Ｃ４の両電極の電位が等しい。電源投入時において、もし、ワード線ＷＬが立ち上がる前に、ビット線ＢＬおよびプレート線ＰＬが立ち上がった場合、セルトランジスタＭ１〜Ｍ４がオフ状態のままビット線ＢＬとプレート線ＰＬとの間に電位差が生じることになる。この場合、強誘電体キャパシタＣ１とＣ２との間のノード、Ｃ２とＣ３との間のノード、Ｃ３とＣ４との間のノードは、フローティング状態となるため、強誘電体キャパシタＣ１〜Ｃ４に印加される電圧が不明となる。その結果、メモリセルＭＣ１〜ＭＣ４のデータは、破壊される可能性がある。

そこで、本実施形態では、図１に示すＰ型トランジスタＭＰ１およびＮ型トランジスタＭＮ１を導入することによって、電源投入時におけるワード線ＷＬを立ち上げるタイミング、および、ビット線ＢＬおよびプレート線ＰＬを立ち上げるタイミングを制御している。

図４は、本実施形態による強誘電体メモリの電源投入時の動作を示すタイミング図である。図５は、ＶＤＤ、ＶＰＰ、ＶＤＤＩＮおよび参照電圧ＶＤＣの各電圧を重複して示したグラフである。

ｔ１において、外部電圧がＶＤＤに活性化されている。これにより、図１に示すロジック回路２０および昇圧回路３０に外部電圧ＶＤＤが印加される。ロジック回路２０はリセットＢＰＯＲまたはＰＯＲを受けることで待機状態における論理が安定するまで外部信号を受け付けない。昇圧回路３０は、外部電圧ＶＤＤを受けて昇圧動作を開始する。しかし、昇圧回路３０による昇圧動作は或る程度時間がかかるため、ワード線ＷＬの電圧は、ｔ２までに所定のレベルになる。

ｔ１において、リセット信号ＰＯＲを論理ロウに維持したまま、リセット信号ＢＰＯＲを論理ハイに立ち上げる。これにより、ロジック回路２０の素子（例えば、ラッチ回路等）がリセットされる。リセット信号ＢＰＯＲは、それぞれＮ型トランジスタＭＮ１およびＰ型トランジスタＭＰ１の制御にも用いられている。よって、ｔ１〜ｔ３において、Ｎ型トランジスタＭＮ１は導通状態となり、Ｐ型トランジスタＭＰ１が非導通状態となる。尚、信号ＢＰＯＲおよびＰＯＲは、ｔ１以降の動作時において、互いに相補（逆相）の信号である。

Ｐ型トランジスタＭＰ１が非導通状態であるので、ｔ１〜ｔ３において、外部電圧ＶＤＤは、メモリ部１０に供給されない。一方、Ｎ型トランジスタＭＮ１が導通状態であるので、ｔ１〜ｔ３において、メモリ部１０の電源は低レベル電位ＶＳＳに接続され、ビット線ＢＬおよびプレート線ＰＬの総てが低レベル電位ＶＳＳになる。即ち、少なくとも電源投入から電圧ＶＰＰがワード線ＷＬに印加されるまでの期間において、Ｎ型トランジスタＭＮ１は、低電圧源ＶＳＳをビット線ＢＬおよびプレート線ＰＬに接続している。

ｔ３において、リセット信号ＢＰＯＲを論理ロウに立ち下げ、且つ、信号ＰＯＲを論理ハイに立ち上げる。これにより、ロジック回路２０のリセット動作が終了し、待機状態となる。さらに、Ｐ型トランジスタＭＰ１が導通状態になり、Ｎ型トランジスタＭＮ１が非導通状態になる。Ｎ型トランジスタＭＮ１が非導通状態になることによって、低レベル電位ＶＳＳがメモリ部１０の電源から切り離される。それと同時に、Ｐ型トランジスタＭＰ１が導通状態になるので、外部電圧ＶＤＤがＰ型トランジスタＭＰ１を介してメモリ部１０の電源に供給され、ビット線ＢＬおよびプレート線ＰＬに接続される。リセット信号ＢＰＯＲの立下りは、昇圧回路３０の昇圧動作（ワード線ＷＬの立上がり）よりも充分に後に設定されている。よって、ワード線ＷＬがＶＰＰに立ち上がった後に、ビット線ＢＬおよびプレート線ＰＬの電位は、ＶＤＤＩＮ（≒ＶＤＤ）に立ち上がる。即ち、電源投入時において、昇圧回路３０がワード線ＷＬに高レベル電圧ＶＰＰ（第１の電圧）を印加した後に、第１のトランジスタとしてのＰ型トランジスタＭＰ１は、外部電圧ＶＤＤをビット線ＢＬおよびプレート線ＰＬに接続する。これにより、強誘電体キャパシタＣ１〜Ｃ４の電極が総て短絡された状態で、ビット線ＢＬおよびプレート線ＰＬに電圧ＶＤＤＩＮが印加される。その結果、本実施形態により強誘電体メモリは、電源投入時にメモリセルに格納されたデータを破壊しない。

尚、外部電圧ＶＤＤが、Ｐ型トランジスタＭＰ１を介して接続されているので、ビット線ＢＬおよびプレート線ＰＬに実際に印加される電位ＶＤＤＩＮは、メモリ部で電流を消費するとＭＰ１の電圧降下分だけ外部電圧ＶＤＤよりも低くなる。

例えば、ＶＤＤが１．５Ｖの製品では、セルの消費電流から計算して、Ｐ型トランジスタＭＰ１のサイズ（ゲート幅およびゲート長）は、約１００μｍでよい。この場合、Ｐ型トランジスタＭＰ１における電圧降下は３０ｍＶ〜５０ｍＶであるので、ＶＤＤＩＮは、ほとんどＶＤＤと等しい。また、従来の降圧回路に代えて、このサイズのＰ型トランジスタＭＰ１およびＮ型トランジスタＭＮ１を設けた場合、メモリチップの面積が小さくなった。このように、本実施形態は強誘電体メモリの微細化に資する。

（第１の実施形態の変形例）
図６は、第１の実施形態の変形例による強誘電体メモリの構成を示す図である。本変形例では、ビット線が２本ずつ対を成しており、各センスアンプＳＡは、ビット線対ＢＬｉ、ｂＢＬｉ（ｉは整数）ごとに対応して設けられている。センスアンプＳＡは、ビット線対ＢＬｉとｂＢＬｉとの間に接続されている。ビット線対ＢＬｉとｂＢＬｉとは、互いに相補のデータを格納している。従って、例えば、センスアンプＳＡｉは、ビット線ＢＬｉに伝送される情報データを、ビット線ｂＢＬｉに伝送される基準データに基づいて検出する。逆に、センスアンプＳＡｉは、ビット線ｂＢＬｉに伝送される情報データを、ビット線ＢＬｉに伝送される基準データに基づいて検出することもできる。

本変形例の場合、参照電位Ｖｒｅｆを選択セルのビット線と相補のビット線に印加することで、１Ｔ１Ｃセル構成が実現できる。また、参照電位Ｖｒｅｆを用いず、相補のビット線に接続するセルに１ビットデータを記憶する２Ｔ２Ｃセル構成にすることもできる。本変形例の他の動作および他の構成は、第１の実施形態と同様である。従って、本変形例は、第１の実施形態と同様の効果をも得ることができる。

（第２の実施形態）
図７は、本発明に係る第２の実施形態に従ったメモリ装置の構成の一例を示すブロック図である。第２の実施形態は、Ｐ型トランジスタＭＰ１を介して外部電圧ＶＤＤをメモリ部１０に印加する配線の他に、外部電圧ＶＤＤを（Ｐ型トランジスタＭＰ１を介することなく）そのまま直接メモリ部１０に印加する配線をも備えている。つまり、メモリ部１０は、ＶＤＤＩＮおよびＶＤＤを両方とも入力している。電圧ＶＤＤＩＮおよびＶＤＤは、デコーダ４０に入力される。

第２の実施形態のその他の構成は、第１の実施形態の構成と同様である。また、第２の実施形態の動作は、第１の実施形態の動作（図４、図５）とほぼ同じである。

図８は、デコーダ４０の構成の一例を示す回路図である。デコーダ４０の最終段の回路（例えば、インバータ回路ＩＮｅ）のみに電圧ＶＤＤＩＮが印加され、その他のロジック回路４１には、外部電圧ＶＤＤが印加されている。デコーダ４０の最終段の回路は、電圧ＶＤＤＩＮが立ち上がるタイミングで活性化される。デコーダ４０が信号を出力するタイミングは最終段の回路の活性化のタイミングに依存するため、トランジスタＭＰ１およびＭＮ１によって制御された電圧ＶＤＤＩＮは、最終段の回路にのみ印加すれば足りる。他のロジック回路４１には、予め外部電圧ＶＤＤが印加されていても全く問題はない。むしろ、予め外部電圧ＶＤＤをロジック回路４１に印加することによって、デコーダ４０の論理状態が安定し、さらに、最終段が活性化されたときにデコーダ４０は直ちに信号を出力することができる。その結果、ビット線ＢＬおよびプレート線ＰＬをより高速に立ち上げることができる。

第２の実施形態は、さらに第１の実施形態の効果をも得ることができる。

尚、活性化とは素子または回路をオンまたは駆動させることを意味し、不活性化とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性化信号である場合もある。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する。

１０…メモリ部、２０…ロジック回路、３０…昇圧回路、４０…デコーダ、ＭＰ１…Ｐ型トランジスタ、ＭＮ１…Ｎ型トランジスタ、ＶＤＤ…外部電圧、ＶＤＣ…参照電位、ＶＰＰ…第１の電圧、ＶＳＳ…低電圧源、ＢＰＯＲ、ＰＯＲ…リセット信号

Claims (5)

1. 複数のビット線と、複数のワード線と、前記ビット線および前記ワード線の交点に対応する複数のメモリセルと、を備えたメモリ部と、
   前記メモリ部を制御するロジック部と、
   外部電圧を昇圧して第１の電圧を生成し、該第１の電圧を前記ワード線に印加する昇圧部と、
   前記ロジック部へ印加される前記外部電圧と前記メモリ部との間に接続され、電源投入時において前記昇圧部が前記第１の電圧を前記ワード線に印加した後に前記外部電圧を前記ビット線の電源に接続する第１のトランジスタとを備えた半導体記憶装置。
2. 前記メモリ部は複数のプレート線をさらに備え、
   各前記メモリセルは、互いに並列に接続されたセルトランジスタおよび強誘電体キャパシタを含み、
   複数の前記メモリセルは、直列に接続されてセルストリングを成し、
   前記ビット線は、前記セルストリングの一端に接続され、
   前記プレート線は、前記セルストリングの他端に接続され、
   電源投入時において、前記昇圧部が前記第１の電圧を前記ワード線に印加した後に、前記第１のトランジスタは、前記外部電圧を前記ビット線および前記プレート線の電源に接続することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記外部電圧よりも低い低電圧源と前記メモリ部との間に接続され、少なくとも電源投入から前記第１の電圧を前記ワード線に印加するまでの期間において、前記低電圧源を前記ビット線の電源に接続している第２のトランジスタをさらに含むことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
4. 前記外部電圧と前記メモリ部との間に、前記第１のトランジスタを介することなく前記外部電圧を前記メモリ部へ直接印加する配線をさらに備えたことを特徴とする請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
5. 複数のビット線、複数のワード線、および、前記ビット線と前記ワード線との交点に対応する複数のメモリセルを含むメモリ部と、前記複数のメモリセルを制御するロジック部と、外部電圧を昇圧して第１の電圧を生成する昇圧部と、前記外部電圧と前記メモリ部との間に接続された第１のトランジスタと、を備えた半導体記憶装置の駆動方法であって、
   電源投入時において、前記第１の電圧を前記ワード線に印加し、
   前記第１の電圧が前記ワード線に印加された後に、前記外部電圧を前記ビット線に接続することを具備する半導体記憶装置の駆動方法。

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