JP2020532037A - 仮想ページ・サイズを有するメモリ - Google Patents

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Abstract

仮想ページ・サイズを有するメモリのための方法、システム、およびデバイスが記載される。メモリ・セルは、特定の使用またはアプリケーションに適応された部分またはページ・サイズでアクセスされてよい。アレイ用の公称ページ・サイズ内のメモリ・セルのサブセットまたはスーパーセットを表す可変ページ・サイズが定義されてよい。たとえば、メモリ・アレイのページ・サイズに関連付けられたメモリ・セルは、メモリ・アレイのコマンドとともにアクセスされてよい。各コマンドはメモリ・アレイのページ・サイズに基づく特定のアドレス方式を含んでよく、アレイ内のメモリ・セルの１つまたは複数のセットを活性化することができる。アドレス方式は、メモリ・アレイのページ・サイズに基づいて修正されてよい。メモリ・セルの所望のセットを活性化すると、１つまたは複数の個別の活性化されたセルがアクセスされてよい。

Description

［クロスリファレンス］
本特許出願は、本発明の譲受人に譲渡され、参照により本明細書に明確に組み込まれる、２０１７年８月２３に出願された「Ｍｅｍｏｒｙ Ｗｉｔｈ Ｖｉｒｔｕａｌ Ｐａｇｅ Ｓｉｚｅ」と題する、Ｇａｎｓによる米国特許出願第１５／６８４，７７３号に対する優先権を主張する。
以下は、一般に、メモリ・アレイを動作させることに関し、より詳細には、仮想ページ・サイズを有するメモリに関する。
メモリ・デバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタル・ディスプレイなどの様々な電子デバイスの中に情報を記憶するために広く使用されている。情報は、メモリ・デバイスの様々な状態をプログラムすることによって記憶される。たとえば、バイナリ・デバイスは、しばしば、論理「１」または論理「０」によって表記される２つの状態を有する。他のシステムでは、３つ以上の状態が記憶される場合がある。記憶された情報にアクセスするために、電子デバイスの構成要素は、メモリ・デバイスに記憶された状態を読み取るか、または感知することができる。情報を記憶するために、電子デバイスの構成要素は、メモリ・デバイスに状態を書き込むか、またはプログラムすることができる。
磁気ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ（登録商標））、フラッシュ・メモリ、相変化メモリ（ＰＣＭ）などを含む、様々なタイプのメモリ・デバイスが存在する。メモリ・デバイスは、揮発性であってもよく、不揮発性であってもよい。不揮発性メモリ、たとえば、ＦｅＲＡＭは、外部電源が存在しなくても、長期間にわたってそれらの記憶された論理状態を維持することができる。揮発性メモリ・デバイス、たとえば、ＤＲＡＭは、それらが外部電源によって周期的にリフレッシュされない限り、時間とともにそれらの記憶された状態を失う場合がある。ＦｅＲＡＭは、揮発性メモリと同様のデバイス・アーキテクチャを使用する場合があるが、記憶デバイスとして強誘電体キャパシタを使用することにより、不揮発性の特性を有することができる。したがって、ＦｅＲＡＭデバイスは、他の不揮発性メモリ・デバイスおよび揮発性メモリ・デバイスと比較して改善された性能を有することができる。
メモリ・デバイスを改善することには、一般に、他のメトリクスの中でもとりわけ、メモリ・セル密度を増加させること、読取り／書込み速度を上げること、信頼性を向上させること、データ保持力を増大させること、電力消費を低減すること、または製造コストを削減することが含まれてよい。スタティック・メモリのページ・サイズは、そのようなメトリクスが改善されることを可能にするはずの柔軟性および可能な動作特性を制限する可能性がある。
本開示の例による、仮想ページ・サイズを有する特徴および動作をサポートする例示的なメモリ・デバイスを示す図である。 本開示の例による、仮想ページ・サイズを有する特徴および動作をサポートする例示的なメモリ・デバイスを示す図である。 本開示の例による、動作しているメモリ・デバイスについてのヒステリシス曲線を有する非線形電気特性の一例を示す図である。 本開示の例による、仮想ページ・サイズを有する特徴および動作をサポートするメモリ・デバイスを動作させるためのタイミング図である。 本開示の例による、仮想ページ・サイズを有する特徴および動作をサポートするメモリ・デバイスを動作させるためのタイミング図である。 本開示の例による、仮想ページ・サイズを有する特徴および動作をサポートする例示的なメモリ・デバイスを示す図である。 本開示の例による、仮想ページ・サイズを有する機能および動作をサポートする例示的なメモリ・デバイスを示す図である。 本開示の例による、仮想ページ・サイズを有する機能および動作をサポートする例示的なメモリ・デバイスを示す図である。 本開示の例による、仮想ページ・サイズをサポートするメモリ・デバイスを動作させるための１つまたは複数の方法を示すフローチャートである。 本開示の例による、仮想ページ・サイズをサポートするメモリ・デバイスを動作させるための１つまたは複数の方法を示すフローチャートである。
アレイ用の公称ページ・サイズ内のメモリ・セルのサブセットまたはスーパーセットを表す可変ページ・サイズが定義されてよい。したがって、メモリ・セルは、特定の使用またはアプリケーションに適応された部分またはページ・サイズ内でアクセスされてよい。可変ページ・サイズは、不必要なセルの活性化またはセルへのアクセスが回避され得るので、電力、時間、処理容量などを含むリソースのより効率的な使用を可能にすることができる。
例として、メモリ・アレイは複数のメモリ・バンクから構成されてよく、各バンクはいくつかのメモリ・セクションを含む。各メモリ・セクションは、メモリ・セルのアレイ、およびメモリ・セルを読み取るか、またはプログラムする１組の感知構成要素（たとえば、感知増幅器）を有することができる。１つまたは複数のメモリ・セルにアクセスするために、メモリ・アレイに関連付けられたページ・サイズが最初に決定されてよい。ページに関連付けられたメモリ・セルの１つまたは複数のセットが活性化されてよい。ページ・サイズは異なっていてよいので、活性メモリ・セルのセットの数は異なっていてよい。
１つまたは複数のメモリ・セルにアクセスするために使用されるアドレス方式は、ページ・サイズに基づいて決定されてよい。メモリ・コントローラは、たとえば、メモリ・アレイのメモリ・セルの第１のセットに関連付けられたページ・サイズを最初に決定し、その後、ページ・サイズを使用してメモリ・セルの第２のセットを活性化することができる。決定されたメモリ・セルの第１のセットに関連付けられたページ・サイズは、たとえば、メモリ・セルの行のうちの少なくとも１つおよびメモリ・セルの列のうちの少なくとも１つに対応してよい。セルの第２のセットが活性化されていると、メモリ・コントローラは、１つまたは複数の活性セルにアクセスすることができる。したがって、アクセスされるセルは、メモリ・アレイのページ・サイズに少なくとも部分的に基づいてアクセスされてよい。代替として、たとえば、メモリ・コントローラは、第１のページ・サイズに対応するメモリ・セルの第１のセットを最初に識別し、その後、第１のページ・サイズのサブセットを活性化することができる。セルのサブセットが活性化されていると、メモリ・コントローラは、１つまたは複数の活性メモリ・セルにアクセスすることができる。
本明細書に記載される仮想ページ・サイズの動作は、いくつかの利点を提供することができる。たとえば、１つまたは複数のメモリ・セルは、固定ページのアクセス動作と同様の時間期間内にアクセスされてよい。多数のページ・サイズ内に配置されたメモリ・セルは、固定動作内のメモリ・セルと同様の時間期間内に動的にアクセスされてよい。したがって、特定の動作のためにページ・サイズの増大が必要な場合、１つまたは複数のメモリ・セルにアクセスするために必要な時間は犠牲にされなくてよい。
いくつかの例では、ページ・サイズは、メモリ・アレイを含むデバイスの電源をオンにするときに決定されてよい。他の例では、ページ・サイズはコマンドを受け取ることによって変更されてよい。たとえば、ソフトウェア・アプリケーションは、様々な要因に基づいて好ましいページ・サイズを決定し、次いで、そのようなページ・サイズを使用するようにメモリ・アレイに指示することができる。
上記で紹介された本開示の特徴は、メモリ・アレイとの関連で下記にさらに記載される。次いで、仮想ページ・サイズをサポートするメモリ・アレイならびにその動作について、具体例が記載される。本開示のこれらおよび他の特徴は、仮想ページ・サイズのアーキテクチャに関する装置図、システム図、およびフローチャートによってさらに示され、それらを参照して記載される。本開示は任意の不揮発性メモリに関連してよい。いくつかの例は強誘電体キャパシタを参照して説明されるが、本開示は強誘電体メモリに限定されない。たとえば、本開示は、他のメモリ・タイプの中でもとりわけ、クロス・ポイント・メモリ、抵抗メモリ、カルコゲニド基メモリ、磁気メモリ、フラッシュ・メモリ、薄膜メモリに関連してよい。
図１は、本開示の様々な実施形態による、例示的なメモリ・アレイ１００を示す。メモリ・アレイ１００は、電子メモリ装置と呼ばれる場合もある。メモリ・アレイ１００は、様々な状態を記憶するようにプログラム可能なメモリ・セル１０５を含む。各メモリ・セル１０５は、論理０および論理１と表記される２つの状態を記憶するようにプログラム可能であってよい。場合によっては、メモリ・セル１０５は、３つ以上の論理状態を記憶するように構成される。メモリ・セル１０５は、キャパシタ内のプログラム可能な状態を表す電荷を蓄えることができ、たとえば、充電されたキャパシタおよび充電されていないキャパシタは、それぞれ、２つの論理状態を表すことができる。ＤＲＡＭアーキテクチャは、通常、そのような設計を使用することができ、利用されるキャパシタは、絶縁体として線形電気分極性または常誘電性電気分極性をもつ誘電材料を含んでよい。対照的に、強誘電体メモリ・セルは、絶縁材料として強誘電体をもつキャパシタを含んでよい。強誘電体キャパシタの電荷の様々なレベルは、様々な論理状態を表すことができる。強誘電体材料は非線形分極性を有し、強誘電体メモリ・セル１０５のいくつかの詳細および利点は以下で説明される。
読取りおよび書込みなどの動作は、アクセス線１１０およびディジット線１１５を活性化または選択することにより、メモリ・セル１０５に対して実行されてよい。アクセス線１１０はワード線１１０として知られる場合もあり、ビット線１１５は既知のディジット線１１５であってもよい。ワード線およびビット線、またはそれらの類似物への参照は、理解または動作を失うことなく交換可能である。ワード線１１０またはディジット線１１５を活性化または選択することは、それぞれの線に電圧を印加することを含んでよい。ワード線１１０およびディジット線１１５は、金属（たとえば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）など）、金属合金、炭素、導電的にドープされた半導体、または他の導電性の材料、合金、化合物などの導電性材料から作製されてよい。図１の例によれば、メモリ・セル１０５の各行は単一のワード線１１０に接続され、メモリ・セル１０５の各列は単一のディジット線１１５に接続される。１つのワード線１１０および１つのディジット線１１５を活性化する（たとえば、ワード線１１０またはディジット線１１５に電圧を印加する）ことにより、単一のメモリ・セル１０５は、それらの交点においてアクセスされてよい。メモリ・セル１０５にアクセスすることは、メモリ・セル１０５を読み取るか、または書き込むことを含んでよい。ワード線１１０とディジット線１１５の交点は、メモリ・セルのアドレスと呼ばれる場合がある。
メモリ・アレイ１００は、メモリ・アレイ、メモリ・バンク、またはメモリ・セルの特定のセット（たとえば、メモリ・ページ）を表すことができる。メモリ・アレイは、チップなどの単一のメモリ構成要素内のアクセス動作のタイミングを改善するために、メモリ・ページに分割されてよい。メモリ・ページは、複数のメモリ構成要素（たとえば、チップ）にわたる複数の行および列であってよい。メモリ・バンク、メモリ・セクション、またはメモリ・ページは、２Ｄまたは３Ｄのメモリ・アレイの一部であってよい（たとえば、メモリ・アレイ１００は２Ｄまたは３Ｄであってよい）。単一の読取りまたは書込みの動作は、特定のメモリ・ページ内で一度に実行されてよい。
各メモリ・アレイはメモリ・ページに分割されてよく、その中で、各ページは感知構成要素１２５のそれ自体のセットを有する。たとえば、メモリ・バンクは３２個の別個のメモリ・ページに分割されてよい。バンクをページに分割することにより、メモリ・ページ内の各ビット線１１５の全長は、分割されていないバンクと比較して短縮される。これらのビット線１１５が短くなると、メモリ・アレイの動作速度を改善することができる。
いくつかのアーキテクチャでは、セルの論理記憶デバイス、たとえば、キャパシタは、選択構成要素によってディジット線から電気的に絶縁されてよい。ワード線１１０は、選択構成要素に接続されてよく、それを制御することができる。たとえば、選択構成要素はトランジスタであってよく、ワード線１１０はトランジスタのゲートに接続されてよい。ワード線１１０を活性化すると、メモリ・セル１０５のキャパシタとその対応するディジット線１１５との間に電気接続または閉回路がもたらされる。次いで、ディジット線は、メモリ・セル１０５を読み取るか、または書き込むためにアクセスされてよい。
メモリ・ページ内に配置された１つまたは複数のメモリ・セル１０５は、複数の方法でアクセスされてよい。たとえば、メモリ・アレイ１００のメモリ・セルの第１のセットに関連付けられたページ・サイズが最初に決定されてよい。決定されたメモリ・セルの第１のセットに関連付けられたページ・サイズは、メモリ・セルの行のうちの少なくとも１つおよびメモリ・セルの列のうちの少なくとも１つに対応してよい。ページ・サイズを決定すると、メモリ・セルの第２のセットを活性化するために、ページ・サイズの指示がメモリ・アレイ１００に送られてよい。次いで、１つまたは複数のメモリ・セル（たとえば、メモリ・セル１０５）がアクセスされてよい。代替として、たとえば、メモリ・セルの第１のセットを識別するために、第１のコマンドがメモリ・アレイ１００に送られてよい。セット内のメモリ・セル、たとえば、メモリ・セルの少なくとも１つの物理行およびメモリ・セルの少なくとも１つの物理列の第１の数は、メモリ・アレイ１００の公称ページ・サイズに対応してよい。その後、メモリ・セルのセットのサブセット（たとえば、メモリ・セルの第２のセット）を活性化するために、第２のコマンドがメモリ・アレイ１００に送られてよい。サブセット内に配置されたメモリ・セルの第２の数は、メモリ・アレイ１００の内部ページ・サイズに対応してよい。メモリ・セルのサブセットは、アクセス・コマンドを送ることによってアクセスされてよく、アクセス・コマンドは第２のコマンドに少なくとも部分的に基づくアドレス方式を含んでよい。いくつかの例では、メモリ・セルのセットのサブセットのサブセット（たとえば、メモリ・セルの第３のセット）を活性化するために、第３のコマンドがメモリ・アレイ１００に送られてよい。セットのサブセットのサブセット内に配置されたメモリ・セルの第３の数は、メモリ・セルの第２の数よりも少ない場合がある。次いで、１つまたは複数のメモリ・セル（たとえば、メモリ・セル１０５）がアクセスされてよい。
メモリ・セル１０５にアクセスすることは、それぞれ、複数の行アクセス線および複数の列アクセス線と通信していてよい行デコーダ１２０および列デコーダ１３０を介して制御されてよい。たとえば、行デコーダ１２０は、メモリ・コントローラ１４０から行アドレスを受け取り、受け取った行アドレスに基づいて適切なワード線１１０を活性化することができる。同様に、列デコーダ１３０は、メモリ・コントローラ１４０から列アドレスを受け取り、適切なディジット線１１５を活性化する。たとえば、メモリ・アレイ１００は、ＷＬ＿１〜ＷＬ＿Ｍとラベル付けされた複数のワード線１１０と、ＤＬ＿１〜ＤＬ＿Ｎとラベル付けされた複数のディジット線１１５とを含んでよく、ここで、ＭおよびＮはアレイ・サイズに依存する。したがって、ワード線１１０およびディジット線１１５、たとえば、ＷＬ＿２およびＤＬ＿３を活性化することにより、それらの交点にあるメモリ・セル１０５がアクセスされてよい。
次いで、行内のメモリ・セル１０５の一部またはすべては、感知構成要素１２５によって感知されて、メモリ・セル１０５の記憶された状態を特定することができる。検出された論理状態は、バッファ内にラッチまたは記憶されてよく、バッファは列デコーダ１３０の一部であってよい。このプロセスは、メモリ・ページのオープンと呼ばれる場合がある。次いで、毎回ワード線１１０および感知構成要素１２５を活性化する必要なしに、メモリ・ページのデータが繰り返しアクセスされて（たとえば、プロセッサに送られて）よい。これにより、メモリ・アレイ１００のアクセス時間が改善されてよい。次いで、メモリ・ページに含まれているデータが、列デコーダ１３０を介して出力１３５として出力されてよい。たとえば、バスに出力する論理値のうちの１つまたはサブセットを選択するために、列アドレスが列デコーダ１３０に送られてよい。この列アドレスは、論理値のサブセットを選択するバイナリビットの列であってよい。ページ・サイズは動的に変わってよいので、列アドレス内のビットの数も変わってよい。たとえば、ページ・サイズが２倍になった場合、２倍多いサブセットが利用可能であり、列アドレス内のビットの数が増やされてよい。
アクセスするとき、メモリ・セル１０５は、感知構成要素１２５によって読み取られるか、または感知されて、メモリ・セル１０５の記憶された状態を特定することができる。たとえば、メモリ・セル１０５にアクセスした後、メモリ・セル１０５の強誘電体キャパシタは、その対応するディジット線１１５の上に放電することができる。強誘電体キャパシタを放電することは、強誘電体キャパシタにバイアスするか、または電圧を印加することからもたらされてよい。放電は、ディジット線１１５の電圧の変化を引き起こす場合があり、その感知構成要素１２５は、メモリ・セル１０５の記憶された状態を特定するために基準電圧（図示せず）と比較することができる。たとえば、ディジット線１１５が基準電圧よりも高い電圧を有する場合、感知構成要素１２５は、メモリ・セル１０５内の記憶された状態が論理１であったと判断することができ、その逆も同様である。感知構成要素１２５は、信号の差を検出および増幅するために様々なトランジスタまたは増幅器を含んでよく、それはラッチングと呼ばれる場合がある。次いで、メモリ・セル１０５の検出された論理状態は、列デコーダ１３０を介して出力１３５として出力されてよい。場合によっては、感知構成要素１２５は、列デコーダ１３０または行デコーダ１２０の一部であってよい。または、感知構成要素１２５は、列デコーダ１３０または行デコーダ１２０に接続されてもよく、それと電子通信していてもよい。
メモリ・セル１０５は、関連するワード線１１０およびディジット線１１５を同様に活性化することによって設定されるか、または書き込まれてよく、すなわち、論理値はメモリ・セル１０５に記憶されてよい。列デコーダ１３０または行デコーダ１２０は、メモリ・セル１０５に書き込まれるべきデータ、たとえば、入力／出力１３５を受け入れることができる。強誘電体メモリ・セル１０５は、強誘電体キャパシタにわたって電圧を印加することによって書き込まれてよい。このプロセスは下記でさらに詳細に説明される。
いくつかの例では、メモリ・ページ・サイズは構成可能である。メモリ・アレイ１００は、メモリ・アレイのメモリ・セルの第１のセットを表すことができる。これは第１のページ・サイズと呼ばれる場合がある。ページのサイズは、１つまたは複数の特定のメモリ・セルのあらかじめ決められた行アドレスおよび列アドレスに対応してよい。たとえば、１６Ｇｂの第１のページ・サイズは、行アドレスまたは列アドレスの第１のサブセットに対応してよく、３２Ｇｂの第１のページ・サイズは、行アドレスまたは列アドレスの第２のサブセットに対応してよい。行アドレスまたは列アドレスの第１のサブセットおよび第２のサブセットは、メモリ・セルの同じ行または列のうちの０、いくつか、またはすべてを含んでよい。第１のページのページ・サイズは、メモリ・セルの第２のセット−第２のページ・サイズを活性化するために決定され、メモリ・アレイ１００に送られてよい。その後、次いで、第２のページの少なくとも１つのメモリ・セルがアクセスされてよい。追加または代替として、たとえば、第１のページは公称ページと呼ばれる場合があり、セル（またはセルを表すビット）の数は公称ページ・サイズと呼ばれる場合がある。公称ページを構成するメモリ・セルのサブセットが識別されるか、または活性化されてよい。メモリ・セルのこのサブセットは内部ページまたは仮想ページと呼ばれる場合があり、セル（またはセルを表すビット）の数は内部ページ・サイズまたは仮想ページ・サイズと呼ばれる場合がある。次いで、内部ページの１つまたは複数のメモリ・セルがアクセスされてよい。
いくつかのメモリ・アーキテクチャでは、メモリ・セル１０５にアクセスすると、記憶された論理状態を劣化または破壊する可能性があり、メモリ・セル１０５に元の論理状態を戻すために、再書込み動作またはリフレッシュ動作が実行されてよい。ＤＲＡＭでは、たとえば、キャパシタは、感知動作中に部分的または完全に放電され、記憶された論理状態を損なう可能性がある。そのため、論理状態は感知動作後に再書込みされてよい。さらに、単一のワード線１１０を活性化すると、行内のすべてのメモリ・セルの放電がもたらされる場合があり、したがって、行内のいくつかまたはすべてのメモリ・セル１０５は、再書込みされる必要があり得る。
ＤＲＡＭを含むいくつかのメモリ・アーキテクチャは、それらが外部電源によって周期的にリフレッシュされない限り、時間とともにそれらの記憶された状態を失う場合がある。たとえば、充電されたキャパシタは、漏洩電流を介して時間とともに放電されるようになり、記憶された情報の消失がもたらされる場合がある。これらのいわゆる揮発性メモリ・デバイスのリフレッシュ・レートは、比較的高い、たとえば、ＤＲＡＭアレイの場合毎秒数十のリフレッシュ動作であってよく、かなりの電力消費がもたらされる場合がある。メモリ・アレイがますます大きくなると、増加した電力消費は、特に、バッテリなどの有限電源に依拠するモバイル・デバイスの場合、メモリ・アレイの配置または動作（たとえば、電力供給、発熱、材料制限など）を阻害する場合がある。本明細書で説明されたように、強誘電体メモリ・セル１０５を含む不揮発性セルは、他のメモリ・アーキテクチャと比較して改善された性能をもたらすことができる有益な特性を有することができる。これは、本明細書に記載された仮想ページ・サイズ技法をサポートまたは可能にすることを含んでよい。
メモリ・コントローラ１４０は、様々な構成要素、たとえば、行デコーダ１２０、列デコーダ１３０、および感知構成要素１２５を介して、メモリ・セル１０５の動作（たとえば、読取り、書込み、再書込み、リフレッシュ、放電など）を制御することができる。場合によっては、行デコーダ１２０、列デコーダ１３０、および感知構成要素１２５のうちの１つまたは複数は、メモリ・コントローラ１４０と同じ場所に設置されてよい。メモリ・コントローラ１４０は、所望のワード線１１０およびディジット線１１５を活性化するために、行アドレス信号および列アドレス信号を発生させることができる。メモリ・コントローラ１４０はまた、メモリ・アレイ１００の動作中に使用される様々な電圧または電流を生成および制御することができる。たとえば、メモリ・コントローラ１４０は、１つまたは複数のメモリ・セル１０５にアクセスした後、ワード線１１０またはディジット線１１５に放電電圧を印加することができる。一般に、本明細書において説明された印加された電圧または電流の振幅、形状、または継続時間は、調整または変更されてよく、メモリ・アレイ１００を動作させることにおいて説明された様々な動作について異なっていてよい。そのうえ、メモリ・アレイ１００内の１つ、複数、またはすべてのメモリ・セル１０５は、同時にアクセスされてよく、たとえば、メモリ・アレイ１００の複数またはすべてのセルは、すべてのメモリ・セル１０５、またはメモリ・セル１０５のグループが単一の論理状態に設定されるリセット動作中に、同時にアクセスされてよい。
図２は、本開示の様々な実施形態による、例示的な回路２００を示す。回路２００は、メモリ・セル１０５−ａ、ワード線１１０−ａ、ディジット線１１５−ａ、および感知構成要素１２５−ａを含み、それらは、図１を参照して記載されたように、それぞれ、メモリ・セル１０５、ワード線１１０、ディジット線１１５、および感知構成要素１２５の例であってよい。回路２００は仮想ページ・サイズ技法をサポートすることができ、たとえば、図１を参照して記載された構成要素と同様の構成要素を有するメモリ・アレイは、仮想ページ・サイズの動作をサポートすることができる。
メモリ・セル１０５−ａは、第１のプレートであるセル・プレート２３０および第２のプレートであるセル底部２１５を有するキャパシタ２０５などの論理記憶構成要素を含んでよい。セル・プレート２３０およびセル底部２１５は、それらの間に配置された強誘電体材料を介して容量結合されてよい。セル・プレート２３０およびセル底部２１５の方位は、メモリ・セル１０５−ａの動作を変更することなく反転してよい。回路２００は、選択構成要素２２０および基準線２２５も含む。セル・プレート２３０は、プレート線２１０を介してアクセスされてよく、セル底部２１５は、ディジット線１１５−ａを介してアクセスされてよい。上述されたように、キャパシタ２０５を充電または放電することにより、様々な状態が記憶されてよい。
キャパシタ２０５の記憶された状態は、回路２００内に表された様々な要素を動作させることによって読み取られるか、または感知されてよい。キャパシタ２０５は、ディジット線１１５−ａと電子通信していてよい。たとえば、キャパシタ２０５は、選択構成要素２２０が不活性化されるときにディジット線１１５−ａから絶縁することができ、キャパシタ２０５は、選択構成要素２２０が活性化されるときにディジット線１１５−ａに接続することができる。選択構成要素２２０を活性化することは、メモリ・セル１０５−ａを選択することと呼ばれる場合がある。場合によっては、選択構成要素２２０はトランジスタであり、その動作は、トランジスタ・ゲートに電圧を印加することによって制御され、電圧の大きさはトランジスタのしきい値の大きさよりも大きい。ワード線１１０−ａは選択構成要素２２０を活性化することができ、たとえば、ワード線１１０−ａに印加される電圧は、キャパシタ２０５をディジット線１１５−ａと接続するトランジスタ・ゲートに印加される。
他の例では、選択構成要素２２０およびキャパシタ２０５の位置は、選択構成要素２２０がプレート線２１０とセル・プレート２３０との間に接続されるように、かつキャパシタ２０５がディジット線１１５−ａと選択構成要素２２０の他の端子との間にあるように、交換されてよい。この実施形態では、選択構成要素２２０は、キャパシタ２０５を介してディジット線１１５−ａと電子通信しているままであってよい。この構成は、読取り動作および書込み動作のための代替のタイミングおよびバイアスと関連付けられてよい。
キャパシタ２０５のプレート間の強誘電体材料により、かつ以下でより詳細に説明されるように、キャパシタ２０５は、ディジット線１１５−ａへの接続時に放電しない場合がある。１つの方式では、強誘電体キャパシタ２０５によって記憶された論理状態を感知するために、ワード線１１０−ａは、メモリ・セル１０５−ａを選択するようにバイアスされてよく、電圧はプレート線２１０に印加されてよい。場合によっては、ディジット線１１５−ａは仮想的に接地され、次いで、仮想接地から絶縁され、これは「フローティング」と呼ばれる場合があり、その後、プレート線２１０およびワード線１１０−ａがバイアスされる。プレート線２１０をバイアスすると、キャパシタ２０５にわたる電圧差（たとえば、プレート線２１０の電圧マイナスディジット線１１５−ａの電圧）がもたらされる場合がある。電圧差は、キャパシタ２０５上の記憶された電荷の変化をもたらす場合があり、記憶された電荷の変化の大きさは、キャパシタ２０５の初期状態、たとえば、記憶された初期状態が論理１であるか論理０であるかに依存する場合がある。これは、キャパシタ２０５に記憶された電荷に基づいて、ディジット線１１５−ａの電圧の変化を引き起こす場合がある。セル・プレート２３０への電圧を変化させることによるメモリ・セル１０５−ａの動作は、「セル・プレートの移動」と呼ばれる場合がある。
ディジット線１１５−ａの電圧の変化は、その固有容量に依存する場合がある。すなわち、電荷がディジット線１１５−ａを通って流れると、何らかの有限電荷がディジット線１１５−ａに記憶される場合があり、結果として生じる電圧は固有容量に依存する。固有容量は、ディジット線１１５−ａの、寸法を含む物理特性に依存する場合がある。ディジット線１１５−ａは多くのメモリ・セル１０５を接続することができ、そのため、ディジット線１１５−ａは、（たとえば、ピコファラド（ｐＦ）程度の）無視できない容量をもたらす長さを有することができる。次いで、結果として生じるディジット線１１５−ａの電圧は、メモリ・セル１０５−ａ内の記憶された論理状態を特定するために、感知構成要素１２５−ａによって基準（たとえば、基準線２２５の電圧）と比較されてよい。他の感知プロセスが使用されてよい。
感知構成要素１２５−ａは、信号の差を検出および増幅するために様々なトランジスタまたは増幅器を含んでよく、それはラッチングと呼ばれる場合がある。感知構成要素１２５−ａは、ディジット線１１５−ａおよび基準線２２５の電圧を受け取り、比較する感知増幅器を含んでよく、基準線２２５の電圧は基準電圧であってよい。感知増幅器の出力は、比較に基づいて、より高い（たとえば、正）またはより低い（たとえば、負もしくは接地）供給電圧まで励振されてよい。たとえば、ディジット線１１５−ａが基準線２２５よりも高い電圧を有する場合、感知増幅器の出力は正の供給電圧まで励振されてよい。場合によっては、感知増幅器は、さらに、ディジット線１１５−ａを供給電圧まで励振することができる。次いで、感知構成要素１２５−ａは、感知増幅器の出力および／またはディジット線１１５−ａの電圧をラッチすることができ、それは、メモリ・セル１０５−ａ内の記憶された状態、たとえば、論理１を特定するために使用されてよい。あるいは、ディジット線１１５−ａが基準線２２５よりも低い電圧を有する場合、感知増幅器の出力は、負の電圧または接地電圧まで励振されてよい。同様に、感知構成要素１２５−ａは、メモリ・セル１０５−ａ内の記憶された状態、たとえば、論理０を特定するために、感知増幅器の出力をラッチすることができる。次いで、メモリ・セル１０５−ａのラッチされた論理状態は、たとえば、図１を参照して、列デコーダ１３０を介して出力１３５として出力されてよい。
メモリ・セル１０５−ａを書き込むために、キャパシタ２０５にわたって電圧が印加されてよい。様々な方法が使用されてよい。一例では、選択構成要素２２０は、キャパシタ２０５をディジット線１１５−ａに電気的に接続するために、ワード線１１０−ａを介して活性化されてよい。電圧は、（プレート線２１０を介して）セル・プレート２３０の電圧を制御し、（ディジット線１１５−ａを介して）セル底部２１５の電圧を制御することにより、キャパシタ２０５にわたって印加されてよい。論理０を書き込むために、セル・プレート２３０は高と見なされる場合があり、すなわち、正の電圧がプレート線２１０に印加される場合があり、セル底部２１５は低と見なされる場合があり、たとえば、ディジット線１１５−ａが仮想的に接地されるか、またはディジット線１１５−ａに負の電圧が印加される。論理１を書き込むために逆のプロセスが実行され、セル・プレート２３０は低と見なされ、セル底部２１５は高と見なされる。
図３は、本開示の様々な実施形態による、動作している強誘電体メモリ・セルについてのヒステリシス曲線３００−ａおよび３００−ｂを有する非線形電気特性の一例を示す。強誘電体メモリ・セルの非線形特性は、本明細書に記載された仮想ページ・サイズ技法をサポートすることができる。ヒステリシス曲線３００−ａおよび３００−ｂは、例示的な強誘電体メモリ・セルの書込み動作および読取り動作をそれぞれ示す。ヒステリシス曲線３００−ａおよび３００−ｂは、電圧差Ｖの関数として、強誘電体キャパシタ（たとえば、図２のキャパシタ２０５）に記憶された電荷Ｑを描写する。
強誘電体材料は自発電気分極によって特徴付けられる、すなわち、それは電界が存在しない場合に非ゼロの電気分極を維持する。例示的な強誘電体材料には、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、およびタンタル酸ストロンチウム・ビスマス（ＳＢＴ）が含まれる。本明細書に記載された強誘電体キャパシタは、これらまたは他の強誘電体材料を含んでよい。強誘電体キャパシタ内の電気分極は、強誘電体材料の表面における正味の電荷をもたらし、キャパシタ端子を介して反対の電荷を引き付ける。したがって、電荷は、強誘電体材料とキャパシタ端子の境界面に記憶される。電気分極は、比較的長い時間、さらに無期限に、外部から印加された電界が存在しない場合に維持され得るので、電荷漏洩は、たとえば、ＤＲＡＭアレイ内で利用されるキャパシタと比較して、著しく減少してよい。これにより、いくつかのＤＲＡＭアーキテクチャに関して上述されたリフレッシュ動作を実行する必要性が低減されてよい。
ヒステリシス曲線３００−ａおよび３００−ｂは、キャパシタの単一の端子の観点から理解されてよい。例として、強誘電体材料が負の分極を有する場合、正の電荷が端子に蓄積する。同様に、強誘電体材料が正の分極を有する場合、負の電荷が端子に蓄積する。加えて、ヒステリシス曲線３００−ａおよび３００−ｂにおける電圧は、キャパシタにわたる電圧差を表し、指向性であることが理解されるべきである。たとえば、正の電圧は、問題の端子（たとえば、セル・プレート２３０）に正の電圧を印加し、第２の端子（たとえば、セル底部２１５）を接地（または約ゼロ・ボルト（０Ｖ））に維持することによって、実現されてよい。負の電圧は、問題の端子を接地に維持し、第２の端子に正の電圧を印加することによって印加されてよい、すなわち、正の電圧は、問題の端子を負に分極させるために印加されてよい。同様に、ヒステリシス曲線３００−ａおよび３００−ｂに示された電圧差を生むために、２つの正の電圧、２つの負の電圧、または正の電圧と負の電圧の任意の組合せが適切なキャパシタ端子に印加されてよい。
たとえば、ヒステリシス曲線３００−ａにおいて描写されたように、強誘電体材料は、ゼロの電圧差で正の分極または負の分極を維持することができ、２つの可能な電荷状態：電荷状態３０５および電荷状態３１０がもたらされる。図３の例によれば、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す。いくつかの例では、それぞれの電荷状態の論理値は、メモリ・セルを動作させるための他の方式に適応するために逆転されてよい。
論理０または１は、アクセスされたメモリ・セルのキャパシタにわたって電圧を印加することにより、メモリ・セルから読み取られてよい。メモリ・セルにアクセスするために、メモリ・アレイ（たとえば、図１を参照してメモリ・アレイ１００）のメモリ・セルの第１のセットに関連付けられたページ・サイズが決定されてよい。メモリ・セルの第１のセットに関連付けられたページ・サイズを決定すると、ページ・サイズの指示がメモリ・アレイに送られてよい。この指示は、ページのサイズに基づく特定のメモリ・セルに対応する、あらかじめ決められた行アドレスおよび列アドレスを含んでよい。たとえば、様々なページ・サイズはメモリ・セルの様々な行または列に対応してよい。ページ・サイズの指示を送ると、メモリ・セルの第２のセットが活性化されてよい。メモリ・セルの第２のセットが活性化されると、第２のセット内の少なくとも１つのメモリ・セルがアクセスされてよい。
少なくとも１つのメモリ・セルにアクセスすると、アクセスされたメモリ・セルのキャパシタにわたって電圧が印加されてよい。それに応答して、記憶された電荷Ｑは変化し、変化の程度は初期電荷状態に依存する、すなわち、最終的に記憶された電荷（Ｑ）は、電荷状態３０５−ｂが最初に記憶されたか、または電荷状態３１０−ｂが最初に記憶されたかに依存する。たとえば、ヒステリシス曲線３００−ｂは、２つの可能な記憶された電荷状態３０５−ｂおよび３１０−ｂを示す。図２を参照して説明されたように、電圧３３５がキャパシタにわたって印加されてよい。他の場合には、固定電圧がセル・プレートに印加されてよく、正の電圧として描写されているが、電圧３３５は負であってもよい。電圧３３５に応答して、電荷状態３０５−ｂは経路３４０を辿ることができる。同様に、電荷状態３１０−ｂが最初に記憶された場合、それは経路３４５を辿る。電荷状態３０５−ｃおよび電荷状態３１０−ｃの最終的な位置は、具体的な感知方式および回路を含むいくつかの要因に依存する。
場合によっては、最終的な電荷は、メモリ・セルに接続されたディジット線の固有容量に依存する場合がある。たとえば、キャパシタがディジット線に電気的に接続され、電圧３３５が印加された場合、ディジット線の電圧はその固有容量に起因して上昇してよい。そのため、感知構成要素において測定された電圧は、電圧３３５に等しくない場合があり、代わりに、ディジット線の電圧に依存する場合がある。したがって、ヒステリシス曲線３００−ｂ上の最終的な電荷状態３０５−ｃおよび３１０−ｃの位置は、ディジット線の容量に依存してよく、ロードライン分析を介して決定されてよい、すなわち、電荷状態３０５−ｃおよび３１０−ｃは、ディジット線の容量に対して規定されてよい。その結果、キャパシタの電圧、電圧３５０または電圧３５５は異なる場合があり、キャパシタの初期状態に依存する場合がある。
ディジット線電圧を基準電圧と比較することにより、キャパシタの初期状態が決定されてよい。ディジット線電圧は、電圧３３５と、キャパシタにわたる最終的な電圧、電圧３５０または電圧３５５との間の差、すなわち、（電圧３３５−電圧３５０）または（電圧３３５−電圧３５５）であってよい。基準電圧は、記憶される論理状態を決定するために、すなわち、ディジット線電圧が基準電圧よりも高いか低いかを判定するために、その大きさが２つの可能なディジット線電圧の２つの可能な電圧の間であるように生成されてよい。たとえば、基準電圧は、２つの量、（電圧３３５−電圧３５０）および（電圧３３５−電圧３５５）の平均であってよい。感知構成要素による比較時に、感知されたディジット線電圧は、基準電圧よりも高いかまたは低いと判定されてよく、強誘電体メモリ・セルの記憶される論理値（すなわち、論理０または１）が決定されてよい。
あるいは、たとえば、論理０または１は、電圧を印加することによって強誘電体材料の電気分極、したがって、キャパシタ端子上の電荷を制御することにより、アクセスされたメモリ・セルに書き込まれてよい。たとえば、メモリ・セルに論理０または論理１を書き込むために、メモリ・セルが最初にアクセスされてよい。読取り動作においてメモリ・セルにアクセスすることと同様に、メモリ・アレイ（たとえば、図１を参照してメモリ・アレイ１００）のメモリ・セルの第１のセットに関連付けられたページ・サイズが最初に決定されてよい。メモリ・セルの第１のセットに関連付けられたページ・サイズを決定すると、ページ・サイズの指示がメモリ・アレイに送られてよい。上記で説明されたように、この指示は、ページのサイズに基づく特定のメモリ・セルに対応する、あらかじめ決められた行アドレスおよび列アドレスを含んでよい。たとえば、様々なページ・サイズはメモリ・セルの様々な行または列に対応してよい。ページ・サイズの指示を送ると、メモリ・セルの第２のセットが活性化されてよい。メモリ・セルの第２のセットが活性化されると、第２のセット内の少なくとも１つのメモリ・セルがアクセスされてよい。
次いで、キャパシタにわたって正味の正の電圧３１５を印加することによって書込み動作が実行されてよく、電荷状態３０５−ａに達するまで電荷蓄積がもたらされる。電圧３１５を取り除くと、電荷状態３０５−ａは、ゼロ電圧において電荷状態３０５に達するまで経路３２０を辿ることができる。同様に、正味の負の電圧３２５を印加することにより、少なくとも１つのアクセスされたメモリ・セルに電荷状態３１０が書き込まれてよく、それにより、電荷状態３１０−ａがもたらされる。負の電圧３２５を取り除いた後、電荷状態３１０−ａは、ゼロ電圧において電荷状態３１０に達するまで経路３３０を辿ることができる。電荷状態３０５−ａおよび電荷状態３１０−ａは、残留分極（Ｐｒ）値、すなわち、外部バイアス（たとえば、電圧）を取り除くときに残留する分極（または電荷）と呼ばれる場合もある。抗電圧は、電荷（または分極）がゼロの電圧である。
あるいは、たとえば、論理０または１は、最初に第１のコマンドを送ってメモリ・アレイ（たとえば、図１を参照してメモリ・アレイ１００）のメモリ・セルのセットを識別することにより、アクセスされたメモリ・セルから読み取られてよい。第１のコマンドは、メモリ・セルの少なくとも１つの物理行およびメモリ・セルの少なくとも１つの物理列を識別するように構成されてよい。セットのメモリ・セルの第１の数は、アレイの公称ページ・サイズに対応してよい。代わりに述べると、たとえば、少なくとも１つの物理行および少なくとも１つの物理列は、メモリ・アレイの公称ページ・サイズに対応してよい。その後、たとえば、メモリ・セルのセットのサブセットを活性化するために、第２のコマンドが送られてよい。サブセット内のメモリ・セルの第２の数は、メモリ・アレイの内部ページ・サイズに対応してよい。内部ページが活性化されると、少なくとも１つの活性メモリ・セルがアクセスされてよい。
少なくとも１つのメモリ・セルにアクセスすると、アクセスされたメモリ・セルのキャパシタにわたって電圧が印加されてよい。それに応答して、記憶された電荷Ｑは変化し、変化の程度は初期電荷状態に依存する、すなわち、最終的に記憶された電荷（Ｑ）は、電荷状態３０５−ｂが最初に記憶されたか、または電荷状態３１０−ｂが最初に記憶されたかに依存する。たとえば、ヒステリシス曲線３００−ｂは、２つの可能な記憶された電荷状態３０５−ｂおよび３１０−ｂを示す。図２を参照して説明されたように、電圧３３５がキャパシタにわたって印加されてよい。他の場合には、固定電圧がセル・プレートに印加されてよく、正の電圧として描写されているが、電圧３３５は負であってもよい。電圧３３５に応答して、電荷状態３０５−ｂは経路３４０を辿ることができる。同様に、電荷状態３１０−ｂが最初に記憶された場合、それは経路３４５を辿る。電荷状態３０５−ｃおよび電荷状態３１０−ｃの最終的な位置は、具体的な感知方式および回路を含むいくつかの要因に依存する。
場合によっては、最終的な電荷は、メモリ・セルに接続されたディジット線の固有容量に依存する場合がある。たとえば、キャパシタがディジット線に電気的に接続され、電圧３３５が印加された場合、ディジット線の電圧はその固有容量に起因して上昇してよい。そのため、感知構成要素において測定された電圧は、電圧３３５に等しくない場合があり、代わりに、ディジット線の電圧に依存する場合がある。したがって、ヒステリシス曲線３００−ｂ上の最終的な電荷状態３０５−ｃおよび３１０−ｃの位置は、ディジット線の容量に依存してよく、ロードライン分析を介して決定されてよい、すなわち、電荷状態３０５−ｃおよび３１０−ｃは、ディジット線の容量に対して規定されてよい。その結果、キャパシタの電圧、電圧３５０または電圧３５５は異なる場合があり、キャパシタの初期状態に依存する場合がある。
ディジット線電圧を基準電圧と比較することにより、キャパシタの初期状態が決定されてよい。ディジット線電圧は、電圧３３５と、キャパシタにわたる最終的な電圧、電圧３５０または電圧３５５との間の差、すなわち、（電圧３３５−電圧３５０）または（電圧３３５−電圧３５５）であってよい。基準電圧は、記憶される論理状態を決定するために、すなわち、ディジット線電圧が基準電圧よりも高いか低いかを判定するために、その大きさが２つの可能なディジット線電圧の２つの可能な電圧の間であるように生成されてよい。たとえば、基準電圧は、２つの量、（電圧３３５−電圧３５０）および（電圧３３５−電圧３５５）の平均であってよい。感知構成要素による比較時に、感知されたディジット線電圧は、基準電圧よりも高いかまたは低いと判定されてよく、強誘電体メモリ・セルの記憶される論理値（すなわち、論理０または１）が決定されてよい。
あるいは、たとえば、論理０または１は、電圧を印加することによって強誘電体材料の電気分極、したがって、キャパシタ端子上の電荷を制御することにより、アクセスされたメモリ・セルに書き込まれてよい。たとえば、メモリ・セルに論理０または論理１を書き込むために、メモリ・セルが最初にアクセスされてよい。読取り動作においてメモリ・セルにアクセスすることと同様に、メモリ・アレイ（たとえば、図１を参照してメモリ・アレイ１００）のメモリ・セルのセットを識別する第１のコマンドが送られてよい。セットのメモリ・セルの第１の数は、アレイの公称ページ・サイズに対応してよい。その後、たとえば、メモリ・セルのセットのサブセットを活性化するために、第２のコマンドが送られてよい。サブセット内のメモリ・セルの第２の数は、メモリ・アレイの内部ページ・サイズに対応してよい。内部ページが活性化されると、少なくとも１つの活性メモリ・セルがアクセスされてよい。
次いで、たとえば、キャパシタにわたって正味の正の電圧３１５を印加することによって書込み動作が実行されてよく、電荷状態３０５−ａに達するまで電荷蓄積がもたらされる。電圧３１５を取り除くと、電荷状態３０５−ａは、ゼロ電圧において電荷状態３０５に達するまで経路３２０を辿ることができる。同様に、正味の負の電圧３２５を印加することにより、少なくとも１つのアクセスされたメモリ・セルに電荷状態３１０が書き込まれてよく、それにより、電荷状態３１０−ａがもたらされる。負の電圧３２５を取り除いた後、電荷状態３１０−ａは、ゼロ電圧において電荷状態３１０に達するまで経路３３０を辿ることができる。
上記で説明されたように、強誘電体キャパシタを使用しないメモリ・セルを読み取ることは、記憶された論理状態を劣化または破壊する場合がある。しかしながら、強誘電体メモリ・セルは、読取り動作の後で初期論理状態を維持することができる。たとえば、電荷状態３０５−ｂが記憶された場合、電荷状態は、読取り動作中に電荷状態３０５−ｃへの経路３４０を辿ることができ、電圧３３５を取り除いた後、電荷状態は、経路３４０を反対方向に辿ることによって初期電荷状態３０５−ｂに戻ることができる。
図４は、本開示の実施形態による、仮想ページ・サイズをサポートするメモリ・デバイスを動作させるための例示的なタイミング図４００を示す。タイミング図４００は、システム・クロック４０２、アドレス４０４、コマンド４０６、データ・ストローブ４０８、およびデータ・マスク４１０を含んでよい。タイミング図４００は、図２を参照して動作回路２００からもたらされてよく、以下の説明は図１〜図３に描写された構成要素と関連している。
上記で説明されたように、１つまたは複数のメモリ・セルは、メモリ・アレイのメモリ・セルの第１のセットに関連付けられたページ・サイズを最初に決定することによってアクセスされてよい。ページ・サイズは、たとえば、特定のページ・サイズを使用するコマンドを受け取ることに応答して決定されてよい。メモリ・セルの第２のセットを活性化するために、ページ・サイズの指示がメモリ・アレイに送られてよい。次いで、第２のセットのうちの少なくとも１つのメモリ・セルは、ページ・サイズの指示を送ることに続いてアクセスされてよい。前述のステップは、システム・クロック４０２のタイミングと合わせることができる。
システム・クロック４０２は、クロック間隔４１２、クロック間隔４１４、クロック間隔４１６、クロック間隔４１８、クロック間隔４２０、およびクロック間隔４２２を含んでよい。クロック間隔４１２の間に、たとえば、コマンド４４０がメモリ・アレイ（たとえば、図１を参照してメモリ・アレイ１００）に送信されてよい。「ＡＣＴ」と呼ばれる場合があるコマンド４４０は、特定のページ・サイズの指示であってよい。ページ・サイズは、たとえば、特定のコマンド（図示せず）を受け取ることに応答して決定されてよく、メモリ・セルの第２のセットを活性化することができる。メモリ・セルの第２のセットは、アドレス４２４によって示されてよい。アドレス４２４は、たとえば、特定のページ・サイズ（たとえば、５１２バイト）に対応してよい複数の列アドレスを含んでよい。
クロック間隔４１４の間に、コマンド４４２がメモリ・アレイに送信されてよい。コマンド４４２は、たとえば、任意の有効なコマンドであってよく、「ＶＡＬＩＤ」と呼ばれる場合がある。コマンド４４２はアドレス４２６によって示されてよく、アドレス４２６は特定のページ・サイズに対応する複数の列アドレスを含んでよい。
クロック間隔４１６の間に、コマンド４４４およびコマンド４４６がメモリ・アレイに送信されてよい。コマンド４４４は読取りコマンドであってよく、読取りコマンドは、コマンド４４０によって活性化された少なくとも１つのメモリ・セルを読み取ることを容易にすることができる。さらに、コマンド４４６は、クロック・サイクル内で、送信コマンド４４４と少なくとも１つのメモリ・セルが読み取られ得る時間との間の遅延（たとえば、待ち時間）であってよい。コマンド４４４は「ＲＥＡＤ」と呼ばれる場合があり、コマンド４４６は「ＣＡＳ２」と呼ばれる場合がある。両方のコマンドはアドレス４２８によって示されてよい。
クロック間隔４１８の間に、クロック間隔４１４と同様に、コマンド４４２がメモリ・アレイに送信されてよい。コマンド４４２は、前に説明されたように、任意の有効なコマンド（たとえば、「ＶＡＬＩＤ」）であってよい。コマンド４４２はアドレス４３０によって示されてよく、アドレス４３０は特定のページ・サイズに対応する複数の列アドレスを含んでよい。
クロック間隔４２０の間に、コマンド４４４およびコマンド４４６が再びメモリ・アレイに送信されてよい。コマンド４４４は再び読取りコマンド（たとえば、「ＲＥＡＤ」）であってよく、コマンド４４６は再び遅延（たとえば、「ＣＡＳ２」）であってよい。これらのコマンドは、それぞれ、コマンド４４０によって活性化された少なくとも１つのメモリ・セルを読み取ることを容易にすることができ、クロック・サイクル内の遅延であってよい。両方のコマンドはアドレス４３２によって示されてよい。
コマンド４４６の後に、少なくとも１つのアクセスされたメモリ・セルからデータが転送されてよい。データは、ページ・サイズの指示（たとえば、コマンド４４０）を送ることに続いて転送されてよい。データ転送は、クロック間隔４２２の間にデータ・ストローブ４５４によって表されてよい。さらに、たとえば、この転送は、前に説明されたように、任意の有効なコマンド（たとえば、「ＶＡＬＩＤ」）であってよいコマンド４４２と同時に行われてよい。データ・ストローブ４４５は、データ・マスク４５６によって示されたようにマスクされてよい。
行アドレスと列アドレス間の遅延４３６は、アドレス４２４、アドレス４２６、およびアドレス４２８の少なくとも一部分の間に発生する場合がある。行アドレスと列アドレス間の遅延４３６は、「ＡＣＴ」コマンド（たとえば、コマンド４４０）の発行と、行アドレスに対する読取りコマンドまたは書込みコマンド（たとえば、コマンド４４４）の発行との間に取られたクロック間隔の数であってよい。同様に、列アドレス間の遅延４３８は、アドレス４２８、アドレス４３０、およびアドレス４３２の少なくとも一部分の間に発生する。列アドレス間の遅延４３８は、「ＡＣＴ」コマンド（たとえば、コマンド４４０）の発行と、列アドレスに対する読取りコマンドまたは書込みコマンド（たとえば、コマンド４４４）の発行との間に取られたクロック間隔の数であってよい。列アドレス間の遅延４３８は読取り待ち時間４４８をトリガすることができ、読取り待ち時間４４８は、列アドレスがメモリ・アレイに提示されたときと、対応するデータが利用可能にされたときとの間の遅延を表すことができる。データ出力時間４５０は、列アドレスに対応するデータが利用可能な時間を表すことができる。
図５は、本開示の実施形態による、仮想ページ・サイズをサポートするメモリ・デバイスを動作させるための例示的なタイミング図５００を示す。タイミング図５００は、システム・クロック５０５、アドレス５１０、コマンド５１５、データ・ストローブ５２０、およびデータ・マスク５２５を含んでよい。タイミング図５００は、図２を参照して動作回路２００からもたらされてよく、以下の説明は図１〜図３に描写された構成要素と関連している。
上記で説明されたように、特定のメモリ・セルは、最初に第１のコマンドを送ってメモリ・アレイのメモリ・セルのセットを識別することによってアクセスされてよい。セット内のメモリ・セルの第１の数は、メモリ・アレイの公称ページ・サイズに対応してよい。その後、たとえば、メモリ・セルのセットのサブセットを活性化するために、第２のコマンドが送られてよい。サブセット内のメモリ・セルの第２の数は、メモリ・アレイの内部ページ・サイズに対応してよい。次いで、サブセットのうちの少なくとも１つのメモリ・セルがアクセスされてよい。前述のステップは、システム・クロック５０５のタイミングと合わせることができる。
システム・クロック５０５は、クロック間隔５３０、クロック間隔５３５、およびクロック間隔５４０を含んでよい。クロック間隔５３０の間に、コマンド５６５、コマンド５７０、コマンド５７５、およびコマンド５８０がメモリ・アレイに送信されてよい。コマンド５６５は、メモリ・アレイのメモリ・セルのセットを識別する第１のコマンドであってよく、「ＡＣＴ１」と呼ばれる場合がある。コマンド５６５は、メモリ・アレイの公称ページ・サイズの指示であってよい。その後、たとえば、コマンド５７０は、メモリ・セルのセットのサブセットを活性化するために送信される第２のコマンドであってよい。コマンド５７０は「ＡＣＴ２」と呼ばれる場合があり、メモリ・アレイの内部ページ・サイズの指示であってよい。公称ページ・サイズおよび内部ページ・サイズは、たとえば、特定のコマンド（図示せず）を受け取ることに応答して決定されてよく、アドレス５４５のすべてまたは一部分によって示されてよい。アドレス５４５は、たとえば、特定のページ・サイズ（たとえば、５１２バイト）に対応してよい複数の列アドレスを含んでよい。
コマンド５７５およびコマンド５８５も、クロック間隔５３０に含まれてよい。コマンド５７５は読取りコマンドであってよく、読取りコマンドは、コマンド５７０によって活性化された少なくとも１つのメモリ・セルを読み取ることを容易にすることができる。コマンド５７５は「ＲＥＡＤ」と呼ばれる場合がある。さらに、コマンド５８０は、クロック・サイクル内で、送信コマンド５７５と少なくとも１つのメモリ・セルが読み取られ得る時間との間の遅延（たとえば、待ち時間）であってよい。コマンド５８０は「ＣＡＳ」と呼ばれる場合がある。
クロック間隔５３５の間に、コマンド５８５がメモリ・アレイに送信されてよい。コマンド５８５は、任意の有効なコマンドであってよく、「ＶＡＬＩＤ」と呼ばれる場合がある。コマンド５８５はアドレス５５５によって示されてよく、アドレス５５５は特定のページ・サイズに対応する複数の列アドレスを含んでよい。コマンド５８５の少なくとも一部分と同時に、少なくとも１つのアクセスされたメモリ・セルからデータが転送されてよい。データは、たとえば、コマンド５７０の結果として転送されてよい。データ転送は、クロック間隔５３５の少なくとも一部分の間にデータ・ストローブ５９６によって表されてよい。さらに、たとえば、データ・ストローブ５９６の少なくとも一部分は、データ・マスク５９８によって示されたようにマスクされてよい。
クロック間隔５４０は、クロック間隔５３０のように、コマンド５６５、コマンド５７０、コマンド５７５、およびコマンド５８０を含んでよい。コマンド５６５は、メモリ・アレイのメモリ・セルのセットを識別する第１のコマンドであってよい。その後、たとえば、コマンド５７０は、メモリ・セルのセットのサブセットを活性化する第２のコマンドであってよい。コマンド５７０を送ると、コマンド５７５は、コマンド５６５およびコマンド５７０によって活性化された少なくとも１つのメモリ・セルを読み取ることを容易にするように意図された読取り動作であってよい。さらに、コマンド５８０は、クロック・サイクル内で、送信コマンド５７５と少なくとも１つのメモリ・セルが読み取られ得る時間との間の遅延（たとえば、待ち時間）であってよい。これらのコマンドは、メモリ・アレイの１つまたは複数のアクセスされたメモリ・セルからデータをさらに読み取るために繰り返されてよい。
列アドレス間の遅延５５０は、クロック間隔５３５およびクロック間隔５４０の少なくとも一部分の間に発生する。列アドレス間の遅延５５０は、活性化コマンド（たとえば、コマンド４４０）の発行と、列アドレスに対する読取りコマンドまたは書込みコマンド（たとえば、コマンド４４４）の発行との間に取られたクロック・サイクルの数であってよい。同様に、行アドレスから行アドレスまでの遅延５９０は、クロック間隔５３５およびクロック間隔５４０の少なくとも一部分の間に発生する。行アドレスから行アドレスまでの遅延５９０は、活性化コマンド（たとえば、コマンド４４０）の発行と、行アドレスに対する読取りコマンドまたは書込みコマンド（たとえば、コマンド４４４）の発行との間に取られたクロック・サイクルの数であってよい。列アドレスから行アドレスまでの遅延５５０は読取り待ち時間５９２をトリガすることができ、読取り待ち時間５９２は、列アドレスがメモリ・アレイに提示されたときと、対応するデータが利用可能にされたときとの間の遅延を表すことができる。データ出力５９４は、列アドレスに対応するデータが利用可能な時間を表すことができる。
図６は、本開示の実施形態による、仮想ページ・サイズ技法をサポートするメモリ・アレイ６０５のブロック図６００を示す。メモリ・アレイ６０５は、電子的メモリ装置と呼ばれる場合があり、図１を参照して記載されたメモリ・アレイ１００の構成要素の一例であってよい。メモリ・アレイ６０５は、仮想ページ・サイズ技法をサポートすることができる回路（たとえば、回路２００）によってサポートされてよく、たとえば、図１を参照して記載された構成要素と同様の構成要素を有するメモリ・アレイは、仮想ページ・サイズの動作をサポートすることができる。
メモリ・アレイ６０５は、１つまたは複数のメモリ・セル６１０、メモリ・コントローラ６１５、ワード線６２０、プレート線６２５、基準構成要素６３０、感知構成要素６３５、ディジット線６４０、およびラッチ６４５を含んでよい。メモリ・セル６１０は、たとえば、図１を参照して記載されたメモリ・セルの第１のセット、メモリ・セルの第２のセット、またはメモリ・セルの第３のセットを表すことができる。これらの構成要素は互いと電子通信していてよく、本明細書に記載された機能のうちの１つまたは複数を実行することができる。場合によっては、メモリ・コントローラ６１５は、バイアス構成要素６５０およびタイミング構成要素６５５を含んでよい。
メモリ・コントローラ６１５は、ワード線６２０、ディジット線６４０、感知構成要素６３５、およびプレート線６２５と電子通信していてよく、それらは、図１および図２を参照して記載されたワード線１１０、ディジット線１１５、感知構成要素１２５、およびプレート線２１０の例であってよい。メモリ・アレイ６０５は、基準構成要素６３０およびラッチ６４５も含んでよい。メモリ・アレイ６０５の構成要素は互いと電子通信していてよく、図１〜図４を参照して記載された機能の一部またはすべてを実行することができる。場合によっては、基準構成要素６３０、感知構成要素６３５、およびラッチ６４５は、メモリ・コントローラ６１５の構成要素であってよい。
いくつかの例では、ディジット線６４０は、感知構成要素６３５および強誘電体メモリ・セル６１０の強誘電体キャパシタと電子通信していてよい。強誘電体メモリ・セル６１０は、論理状態（たとえば、第１の論理状態または第２の論理状態）を用いて書込み可能であってよい。ワード線６２０は、メモリ・コントローラ６１５および強誘電体メモリ・セル６１０の選択構成要素と電子通信していてよい。プレート線６２５は、メモリ・コントローラ６１５および強誘電体メモリ・セル６１０の強誘電体キャパシタのプレートと電子通信していてよい。感知構成要素６３５は、メモリ・コントローラ６１５、ディジット線６４０、ラッチ６４５、および基準線６６０と電子通信していてよい。基準構成要素６３０は、メモリ・コントローラ６１５および基準線６６０と電子通信していてよい。感知制御線６６５は、感知構成要素６３５およびメモリ・コントローラ６１５と電子通信していてよい。これらの構成要素はまた、他の構成要素、接続、またはバスを介して、上記で列挙されていない構成要素に加えて、メモリ・アレイ６０５の内部と外部の両方にある他の構成要素と電子通信していてよい。
メモリ・コントローラ６１５は、それらの様々なノードに電圧を印加することにより、ワード線６２０、プレート線６２５、またはディジット線６４０を活性化するように構成されてよい。たとえば、バイアス構成要素６５０は、上述されたように、メモリ・セル６１０を読み取るかまたは書き込むために、電圧を印加してメモリ・セル６１０を動作させるように構成されてよい。場合によっては、メモリ・コントローラ６１５は、図１を参照して記載されたように、行デコーダ、列デコーダ、または両方を含んでよい。これにより、メモリ・コントローラ６１５が１つまたは複数のメモリ・セル１０５にアクセスすることが可能になってよい。バイアス構成要素６５０はまた、感知構成要素６３５のための基準信号を発生させるために、基準構成要素６３０に電圧を与えることができる。さらに、バイアス構成要素６５０は、感知構成要素６３５の動作のための電圧を与えることができる。
場合によっては、メモリ・コントローラ６１５は、タイミング構成要素６５５を使用してその動作を実行することができる。たとえば、タイミング構成要素６５５は、本明細書で説明された、読取りおよび書込みなどのメモリ機能を実行するために、スイッチングおよび電圧印加のためのタイミングを含む、様々なワード線選択またはプレート・バイアスのタイミングを制御することができる。場合によっては、タイミング構成要素６５５は、バイアス構成要素６５０の動作を制御することができる。
基準構成要素６３０は、感知構成要素６３５のための基準信号を発生させる様々な構成要素を含んでよい。基準構成要素６３０は、基準信号を発生させるように構成された回路を含んでよい。場合によっては、基準構成要素６３０は、他の強誘電体メモリ・セル１０５を使用して実装されてよい。感知構成要素６３５は、（ディジット線６４０を介する）メモリ・セル６１０からの信号を基準構成要素６３０からの基準信号と比較することができる。論理状態を決定すると、次いで、感知構成要素は、ラッチ６４５内の出力を記憶することができ、それは、メモリ・アレイ６０５が一部である電子デバイスの動作に従って使用されてよい。感知構成要素６３５は、ラッチおよび強誘電体メモリ・セルと電子通信している感知増幅器を含んでよい。
メモリ・コントローラ６１５は、メモリ・アレイのメモリ・セルの第１のセットに関連付けられたページ・サイズを決定するように構成されてよい。たとえば、メモリ・コントローラは、別のデバイスまたは構成要素からページ・サイズの指示を受け取ることができる。メモリ・コントローラは、メモリ・セルの第２のセットを活性化するために、ページ・サイズの指示を送ることができる。たとえば、バイアス構成要素６５０は、メモリ・セルの第２のセットを活性化するか、またはそれにアクセスするために、ワード線、ビット線、またはプレート線に電圧を与えることができる。メモリ・コントローラ６１５は、感知構成要素６３５と一緒に、ページ・サイズの指示を送ることに続いて、ページ・サイズに関連付けられたメモリ・セルの第２のセットのうちの１つまたは複数のメモリ・セルを読み取ることができる。セルの第２のセットはページ・サイズの整数倍であってよい。
追加または代替として、メモリ・コントローラ６１５は、メモリ・アレイのメモリ・セルのセットを識別するために第１のコマンドを送り、メモリ・セルのセットのサブセットを活性化する第２のコマンドを送ることができる。これは、行デコーダおよび列デコーダ（図示せず）にコマンドを送ることを含んでよい。または、様々なメモリ・セルを活性化するために、バイアス構成要素６５０を介して、ワード線、ビット線、またはプレート線に電圧を与えることを含んでよい。メモリ・コントローラ６１５は、感知構成要素６３５と一緒に、サブセットのうちの少なくとも１つのメモリ・セルにアクセスすることができる。
メモリ・コントローラ６１５またはその様々な副構成要素のうちの少なくともいくつかは、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはそれらの任意の組合せに実装されてよい。プロセッサによって実行されるソフトウェア内に実装される場合、メモリ・コントローラ６１５またはその様々な副構成要素のうちの少なくともいくつかの機能は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または本開示に記載された機能を実行するように設計されたそれらの任意の組合せによって実行されてよい。
メモリ・コントローラ６１５またはその様々な副構成要素のうちの少なくともいくつかは、機能の一部が１つまたは複数の物理デバイスによって異なる物理的な位置に実装されるように分散されることを含めて、様々な位置に物理的に配置されてよい。いくつかの例では、メモリ・コントローラ６１５またはその様々な副構成要素のうちの少なくともいくつかは、本開示の様々な実施形態による別個で明確な構成要素であってよい。他の例では、メモリ・コントローラ６１５またはその様々な副構成要素のうちの少なくともいくつかは、限定はしないが、Ｉ／Ｏ構成要素、トランシーバ、ネットワーク・サーバ、別のコンピューティング・デバイス、本開示に記載された１つもしくは複数の他の構成要素、または本開示の様々な実施形態によるそれらの組合せを含む、１つまたは複数の他のハードウェア構成要素と組み合わされてよい。
図７は、本開示の実施形態による、仮想ページ・サイズ技法をサポートするメモリ・コントローラ７１５のブロック図７００を示す。メモリ・コントローラ７１５は、図６を参照して記載されたメモリ・コントローラ６１５の一例であってよい。メモリ・コントローラ７１５は、バイアス構成要素７２０、タイミング構成要素７２５、ページ・サイズ決定器７３０、ページ・サイズ・インジケータ７３５、メモリ・セル・マネージャ７４０、コマンド識別器７４５、コマンド・アクティベータ７５０、およびコマンド・マネージャ７５５を含んでよい。これらのモジュールの各々は、（たとえば、１つまたは複数のバスを介して）互いに、直接的または間接的に、通信することができる。
メモリ・コントローラ７１５は、メモリ・アレイ（たとえば、図１を参照してメモリ・アレイ１００）のメモリ・セルの第１のセットに関連付けられたページ・サイズを決定するように動作可能であってよい。メモリ・コントローラ７１５は、メモリ・セルの第２のセットを活性化するために、メモリ・アレイにページ・サイズの指示を送ることができる。さらに、たとえば、メモリ・コントローラ７１５は、ページ・サイズの指示を送ることに続いて、メモリ・セルの第２のセットのうちの少なくとも１つのメモリ・セルにアクセスすることができる。追加または代替として、メモリ・コントローラ７１５は、メモリ・セルのセットを識別するために第１のコマンドを送るように動作可能であってよく、セット内のメモリ・セルの第１の数は、メモリ・アレイの公称ページ・サイズに対応してよい。次いで、メモリ・コントローラ７１５は、メモリ・セルのセットのサブセットを活性化するために第２のコマンドを送ることができ、サブセット内のメモリ・セルの第２の数は、メモリ・アレイの内部ページ・サイズに対応してよい。メモリ・コントローラ７１５は、メモリ・セルのセットのサブセットのうちの少なくとも１つのメモリ・セルにアクセスすることができる。
場合によっては、メモリ・コントローラ７１５は、行アクセス線のセットおよび列アクセス線のセットと電子通信していてよく、メモリ・コントローラ７１５は、メモリ・アレイのメモリ・セルの第１のセットに関連付けられたページ・サイズを決定するように動作可能であってよい。場合によっては、メモリ・コントローラ７１５は、複数の感知構成要素のうちのある感知構成要素を用いて行アクセス線および列アクセス線の各々にアクセスするために、複数のスイッチのうちの少なくとも１つのスイッチを活性化するように構成されてよい。場合によっては、メモリ・コントローラ７１５は、ページ・サイズの指示を送ることに基づいて、メモリ・セルの行のうちの少なくとも１つにアクセスするように動作可能であってよい。さらに、たとえば、メモリ・コントローラ７１５は、行アクセス線のセットおよび列アクセス線のセットと電子通信していてよく、メモリ・アレイのメモリ・セルのセットを識別するために第１のコマンドを送るように動作可能であってよい。
メモリ・コントローラ７１５は、ホスト（たとえば、プロセッサまたは図８に示されたシステム・メモリ・コントローラ８６０などのシステムコントローラ）と電子通信していてよい。たとえば、メモリ・コントローラ７１５は、ページ・サイズを使用するコマンドを受け取るように動作可能であってよく、メモリ・セルの第１のセットに関連付けられたページ・サイズは、コマンドを受け取ることに応答して決定されてよい。ホストはメモリ・コントローラ７１５にコマンドを与えることができる。メモリ・コントローラ７１５は、メモリ・コントローラ７１５と電子通信しているホストからページ・サイズを使用するコマンドを受け取ることができる。
メモリ・コントローラ７１５はページ・サイズ決定器７３０をさらに含んでよい。ページ・サイズ決定器７３０は、メモリ・アレイのメモリ・セルの第１のセットに関連付けられたページ・サイズを決定することができる。場合によっては、メモリ・コントローラ７１５は、行アクセス線のセットおよび列アクセス線のセットと電子通信していてよく、メモリ・コントローラ７１５は、ページ・サイズ決定器７３０を介してメモリ・アレイのメモリ・セルの第１のセットに関連付けられたページ・サイズを決定するように動作可能であってよい。
さらに、たとえば、メモリ・コントローラ７１５はページ・サイズ・インジケータ７３５を含んでよい。ページ・サイズ・インジケータ７３５は、メモリ・セルの第２のセットを活性化するために、メモリ・アレイにページ・サイズの指示を送ることができる。ページ・サイズ・インジケータ７３５は、メモリ・セルの第２のセットを活性化するために、ページ・サイズの指示を送ることもできる。
メモリ・コントローラ７１５はメモリ・セル・マネージャ７４０をさらに含んでよい。メモリ・セル・マネージャ７４０は、ページ・サイズの指示を送ることに続いて、メモリ・セルの第２のセットのうちの少なくとも１つのメモリ・セルにアクセスするように動作可能であってよい。さらに、たとえば、メモリ・セル・マネージャ７４０は、ページ・サイズに基づいてメモリ・セルの第２のセットのうちの少なくとも１つのメモリ・セルをプログラムすることができ、ページ・サイズの指示を送ることに続いて、ページ・サイズに関連付けられたメモリ・セルの第２のセットのうちの各メモリ・セルを読み取ることもできる。追加または代替として、メモリ・セル・マネージャ７４０は、活性化に基づいてメモリ・セルの第２のセットのうちの各メモリ・セルを読み取ることができ、メモリ・セルのセットのサブセットのうちの少なくとも１つのメモリ・セルにアクセスすることができる。さらに、たとえば、メモリ・セル・マネージャ７４０は、メモリ・アレイの内部ページ・サイズに基づいてサブセットのうちの少なくとも１つのメモリ・セルをプログラムすることができ、メモリ・セルのセットのサブセットのうちの少なくとも１つのメモリ・セルにアクセスすることもできる。
さらに、たとえば、メモリ・コントローラ７１５はコマンド識別器７４５を含んでよい。コマンド識別器７４５は、メモリ・アレイのメモリ・セルのセットを識別するために第１のコマンドを送ることができる。メモリ・セルのセット内のメモリ・セルの第１の数は、メモリ・アレイの公称ページ・サイズに対応してよい。場合によっては、たとえば、メモリ・コントローラ７１５は、行アクセス線のセットおよび列アクセス線のセットと電子通信していてよく、メモリ・コントローラは、コマンド識別器７４５を介してメモリ・アレイのメモリ・セルのセットを識別するために第１のコマンドを送るように動作可能であってよい。
メモリ・コントローラ７１５はコマンド・アクティベータ７５０も含んでよい。コマンド・アクティベータ７５０は、メモリ・セルのセットのサブセットを活性化するために第２のコマンドを送ることができる。サブセット内のメモリ・セルの第２の数は、メモリ・アレイの内部ページ・サイズに対応してよい。コマンド・アクティベータ７５０は、メモリ・セルのセットのサブセットのうちの第２のサブセットを活性化する第３のコマンドを送ることもでき、第２のサブセットは、第２の数のメモリ・セルよりも少ない第３の数のメモリ・セルであってよい。
同様に、たとえば、メモリ・コントローラ７１５はコマンド・マネージャ７５５を含んでよい。コマンド・マネージャ７５５は、メモリ・セルの第１のセットに関連付けられてよいページ・サイズを使用するコマンドを受け取ることができる。コマンド・マネージャ７５５は、メモリ・アレイと電子通信している（たとえば、結合された）ホストからページ・サイズを使用するコマンドを受け取ることができ、公称ページ・サイズの指示を受け取ることもできる。コマンド・マネージャ７５５は、メモリ・アレイのページ・サイズの指示を受け取ることに応答して送られた第１のコマンドを受け取ることができる。コマンド・マネージャ７５５は、サブセットの特定のメモリ・セルにアクセスする要求をさらに受け取ることができ、第２のコマンドは要求を受け取ることに応答して送られてよい。
追加または代替として、本明細書に記載された方法および装置の例は、メモリ・アレイのメモリ・セルの第１のセットに関連付けられたページ・サイズを決定するための手段と、メモリ・セルの第２のセットを活性化するためにメモリ・アレイにページ・サイズの指示を送るための手段と、ページ・サイズの指示を送ることに続いてメモリ・セルの第２のセットのうちの少なくとも１つのメモリ・セルにアクセスするための手段とを含んでよい。本明細書に記載された方法および装置のいくつかの例では、メモリ・セルの第１のセットはメモリ・セルの第２のセットのサブセットであってよい。
本明細書に記載された方法および装置のさらなる例は、ページ・サイズに少なくとも部分的に基づいてメモリ・セルの第２のセットのうちの少なくとも１つのメモリ・セルをプログラムするためのプロセス、特徴、手段、または命令と、ページ・サイズを使用するコマンドを受け取るためのプロセス、特徴、手段、または命令とをさらに含んでよく、メモリ・セルの第１のセットに関連付けられたページ・サイズはコマンドを受け取ることに応答して決定されてよい。さらに、本明細書に記載された方法および装置の例は、メモリ・アレイと結合されていてよいホストからページ・サイズを使用するコマンドを受け取るためのプロセス、特徴、手段、または命令をさらに含んでよい。
さらに、メモリ・アレイを動作させるための装置が本明細書に記載される。装置は、メモリ・アレイのメモリ・セルのセットを識別するために第１のコマンドを送るための手段であって、メモリ・セルのセット内のメモリ・セルの第１の数がメモリ・アレイの公称ページ・サイズに対応する、手段と、メモリ・セルのセットのサブセットを活性化するために第２のコマンドを送るための手段であって、サブセット内のメモリ・セルの第２の数がメモリ・アレイの内部ページ・サイズに対応する、手段と、メモリ・セルのセットのサブセットのうちの少なくとも１つのメモリ・セルにアクセスするための手段とを含んでよい。本明細書に記載された方法および装置のさらなる例は、メモリ・アレイの内部ページ・サイズに少なくとも部分的に基づいて、サブセットのうちの少なくとも１つのメモリ・セルをプログラムするためのプロセス、特徴、手段、または命令をさらに含んでよい。
さらに、本明細書に記載された方法および装置の例は、メモリ・セルのセットのサブセットのうちの第２のサブセットを活性化する第３のコマンドを送るためのプロセス、特徴、手段、または命令を含んでよく、第２のサブセットは、第２の数のメモリ・セルよりも少ない場合がある第３の数のメモリ・セルを含む。本明細書に記載された方法および装置のさらなる例は、公称ページ・サイズの指示を受け取るためのプロセス、特徴、手段、または命令を含んでよく、第１のコマンドは指示を受け取ることに応答して送られてよい。本明細書に記載された方法および装置のいくつかの例は、サブセットの特定のメモリ・セルにアクセスする要求を受け取るためのプロセス、特徴、手段、または命令をさらに含んでよく、第２のコマンドは要求を受け取ることに応答して送られてよい。
図８は、本開示の実施形態による、仮想ページ・サイズを有するメモリをサポートするデバイス８０５を含むシステム８００の図を示す。デバイス８０５は、図１を参照して上述されたメモリ・アレイ１００の構成要素の一例であってもよく、それを含んでもよい。デバイス８０５は、メモリ・コントローラ８１５、メモリ・セル８２０、基本入力／出力システム（ＢＩＯＳ）構成要素８２５、プロセッサ８３０、Ｉ／Ｏコントローラ８３５、周辺構成要素８４０、第２のデバイス８５５、およびシステム・メモリ・コントローラ８６０を含む、通信を送信および受信するための構成要素を含む、双方向音声およびデータ通信のための構成要素を含んでよい。これらの構成要素は、１つまたは複数のバス（たとえば、バス８１０）を介して電子通信していてよい。
メモリ・コントローラ８１５は、本明細書に記載されたように１つまたは複数のメモリ・セルを動作させることができる。具体的には、メモリ・コントローラ８１５は、仮想ページ・サイズを有するメモリをサポートするように構成されてよい。場合によっては、メモリ・コントローラ８１５は、図１を参照して記載されたように、行デコーダ、列デコーダ、または両方を含んでよい。
メモリ・セル８２０は、本明細書に記載されたように（すなわち、論理状態の形態で）情報を記憶することができる。メモリ・セル８２０は、（たとえば、図４および図５を参照して記載されたように）たとえば、メモリ・セルの第１のセット、メモリ・セルの第２のセット、またはメモリ・セルの第３のセットを表すことができる。さらに、たとえば、メモリ・セル８２０は、メモリ・コントローラ８１５と電子通信していてよい。メモリ・セル８２０およびメモリ・コントローラ８１５は、第２のデバイス８５５内に配置されてよい。第２のデバイス８５５は、たとえば、システム・メモリ・コントローラ８６０によって管理されてよい。
ＢＩＯＳ構成要素８２５は、様々なハードウェア構成要素を初期化し実行することができるファームウェアとして動作するＢＩＯＳを含むソフトウェア構成要素であってよい。ＢＩＯＳ構成要素８２５は、プロセッサと、様々な他の構成要素、たとえば、周辺構成要素、入力／出力制御構成要素などとの間のデータ・フローを管理することもできる。ＢＩＯＳ構成要素８２５は、読取り専用メモリ（ＲＯＭ）、フラッシュ・メモリ、または任意の他の不揮発性メモリに記憶されたプログラムまたはソフトウェアを含んでよい。
プロセッサ８３０は、インテリジェント・ハードウェア・デバイス（たとえば、汎用プロセッサ、ＤＳＰ、中央処理装置（ＣＰＵ）、マイクロコントローラ、ＡＳＩＣ、ＦＰＧＡ、プログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理構成要素、個別ハードウェア構成要素、またはそれらの任意の組合せ）を含んでよい。場合によっては、プロセッサ８３０は、メモリ・コントローラを使用してメモリ・アレイを動作させるように構成されてよい。他の場合には、メモリ・コントローラはプロセッサ８３０に統合されてよい。プロセッサ８３０は、メモリに記憶されたコンピュータ可読命令を実行して、様々な機能（たとえば、仮想ページ・サイズを有するメモリをサポートする機能またはタスク）を実行するように構成されてよい。
Ｉ／Ｏコントローラ８３５は、デバイス８０５のための入力信号および出力信号を管理することができる。Ｉ／Ｏコントローラ８３５は、デバイス８０５に統合されていない周辺機器を管理することもできる。場合によっては、Ｉ／Ｏコントローラ８３５は、外部周辺機器への物理接続またはポートを表すことができる。場合によっては、Ｉ／Ｏコントローラ８３５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）、または別の既知のオペレーティング・システムなどのオペレーティング・システムを利用することができる。他の場合には、Ｉ／Ｏコントローラ８３５は、モデム、キーボード、マウス、タッチスクリーン、または同様のデバイスを表すか、またはそれらと対話することができる。場合によっては、Ｉ／Ｏコントローラ８３５は、プロセッサの一部として実装されてよい。場合によっては、ユーザは、Ｉ／Ｏコントローラ８３５を介して、またはＩ／Ｏコントローラ８３５によって制御されるハードウェア構成要素を介して、デバイス８０５と対話することができる。
周辺構成要素８４０は、任意の入力デバイスもしくは出力デバイス、またはそのようなデバイスのためのインターフェースを含んでよい。例には、ディスク・コントローラ、サウンド・コントローラ、グラフィックス・コントローラ、イーサネット（登録商標）・コントローラ、モデム、ユニバーサル・シリアル・バス（ＵＳＢ）コントローラ、シリアル・ポートもしくはパラレル・ポート、または周辺構成要素相互接続（ＰＣＩ）スロットもしくはアクセラレーテッド・グラフィックス・ポート（ＡＧＰ）スロットなどの周辺カード・スロットが含まれてよい。
入力８４５は、デバイス８０５またはその構成要素に入力を与える、デバイス８０５の外部にあるデバイスまたは信号を表すことができる。これは、ユーザ・インターフェース、または他のデバイスとのインターフェースもしくはそれらの間のインターフェースを含んでよい。場合によっては、入力８４５はＩ／Ｏコントローラ８３５によって管理されてよく、周辺構成要素８４０を介してデバイス８０５と対話することができる。
出力８５０は、デバイス８０５またはその構成要素のうちのいずれかから出力を受け取るように構成された、デバイス８０５の外部にあるデバイスまたは信号を表すこともできる。出力８５０の例には、ディスプレイ、オーディオ・スピーカ、印字デバイス、別のプロセッサ、またはプリント回路基板などが含まれてよい。場合によっては、出力８５０は、周辺構成要素８４０を介してデバイス８０５とインターフェースする周辺要素であってよい。場合によっては、出力８５０はＩ／Ｏコントローラ８３５によって管理されてよい。
システム・メモリ・コントローラ８６０は、ホストであってもよく、ホストとメモリ・コントローラ８１５との間のインターフェースであってもよい。ホストは、メモリ・コントローラ８１５および対応するメモリ・アレイが一部であるデバイスのための動作を制御または指示する構成要素またはデバイスであってよい。ホストは、コンピュータ、モバイル・デバイスなどの構成要素であってよい。または、デバイス８０５がホストと呼ばれる場合がある。
デバイス８０５の構成要素は、それらの機能を実行するように設計された回路を含んでよい。これには、本明細書に記載された機能を実行するように構成された様々な回路素子、たとえば、導電線、トランジスタ、キャパシタ、インダクタ、抵抗、増幅器、または他の活性素子もしくは不活性素子が含まれてよい。デバイス８０５は、コンピュータ、サーバ、ラップトップ・コンピュータ、ノートブック・コンピュータ、タブレット・コンピュータ、携帯電話、ウェアラブル電子デバイス、パーソナル電子デバイスなどであってよい。または、デバイス８０５はそのようなデバイスの一部分または一態様であってよい。
図９は、本開示の実施形態による、仮想ページ・サイズを有するメモリのための方法９００を示すフローチャートを示す。方法９００の動作は、本明細書に記載されたメモリ・コントローラ（たとえば、図６を参照してメモリ・コントローラ６１５）またはその構成要素によって実施されてよい。たとえば、方法９００の動作は、図６〜図８を参照して記載されたメモリ・コントローラによって実行されてよい。いくつかの例では、メモリ・コントローラは、１組のコードを実行して、以下に記載される機能を実行するようにデバイスの機能要素を制御することができる。追加または代替として、メモリ・コントローラは、専用ハードウェアを使用して、以下に記載される機能の一部またはすべてを実行することができる。
ブロック９０５において、メモリ・コントローラは、メモリ・アレイのメモリ・セルの第１のセットに関連付けられたページ・サイズを決定することができる。ブロック９０５の動作は、図１〜図８を参照して記載された方法に従って実行されてよい。いくつかの例では、ブロック９０５の動作の一部またはすべては、図６〜図８を参照して記載されたメモリ・コントローラによって実行されてよい。
ブロック９１０において、メモリ・コントローラは、メモリ・セルの第２のセットを活性化するために、メモリ・アレイにページ・サイズの指示を送ることができる。ブロック９１０の動作は、図１〜図８を参照して記載された方法に従って実行されてよい。いくつかの例では、ブロック９０５の動作の一部またはすべては、図６〜図８を参照して記載されたメモリ・コントローラによって実行されてよい。
ブロック９１５において、メモリ・コントローラは、ページ・サイズの指示を送ることに続いて、メモリ・セルの第２のセットのうちの少なくとも１つのメモリ・セルにアクセスすることができる。ブロック９１５の動作は、図１〜図８を参照して記載された方法に従って実行されてよい。いくつかの例では、ブロック９０５の動作の一部またはすべては、図６〜図８を参照して記載されたメモリ・コントローラによって実行されてよい。
場合によっては、方法は、メモリ・アレイのメモリ・セルの第１のセットに関連付けられたページ・サイズを決定することも含んでよい。追加または代替として、行アドレス用のビットの数および列アドレス用のビットの数は、各々メモリ・アレイのビットの総数よりも少ない値を含んでよい。場合によっては、方法は、ページ・サイズの指示を送ることに続いて、メモリ・セルの第２のセットのうちの少なくとも１つのメモリ・セルにアクセスすることも含んでよい。
さらに、たとえば、メモリ・セルの第１のセットはメモリ・セルの第２のセットのサブセットであってよい。方法は、ページ・サイズに少なくとも部分的に基づいて、メモリ・セルの第２のセットのうちの少なくとも１つのメモリ・セルをプログラムすることも含んでよい。いくつかの例では、方法は、メモリ・セルの第２のセットを活性化するために、メモリ・アレイにページ・サイズの指示を送ることも含んでよい。追加または代替として、たとえば、方法は、メモリ・アレイと結合されたホストからページ・サイズを使用するコマンドを受け取ることも含んでよい。
さらなる例では、ページ・サイズの指示は、第１の活性化コマンドおよび第２の活性化コマンドを含んでよい。第１の活性化コマンドは、ページ・サイズを決定することに少なくとも部分的に基づく行アドレス用のビットの数を含んでよい。さらに、たとえば、第２の活性化コマンドは、ページ・サイズを決定することに少なくとも部分的に基づく列アドレス用のビットの数を含んでよい。さらなる場合には、方法は、ページ・サイズを使用するコマンドを受け取ることも含んでよく、メモリ・セルの第１のセットに関連付けられたページ・サイズは、コマンドを受け取ることに応答して決定されてよい。
図１０は、本開示の実施形態による、仮想ページ・サイズを有するメモリのための方法１０００を示すフローチャートを示す。方法１０００の動作は、本明細書に記載されたメモリ・コントローラ（たとえば、図６を参照してメモリ・コントローラ６１５）またはその構成要素によって実施されてよい。たとえば、方法１０００の動作は、図６〜図８を参照して記載されたメモリ・コントローラによって実行されてよい。いくつかの例では、メモリ・コントローラは、１組のコードを実行して、以下に記載される機能を実行するようにデバイスの機能要素を制御することができる。追加または代替として、メモリ・コントローラは、専用ハードウェアを使用して、以下に記載される機能の一部またはすべてを実行することができる。
ブロック１００５において、コントローラは、メモリ・アレイのメモリ・セルのセットを識別するために第１のコマンドを送ることができ、メモリ・セルのセット内のメモリ・セルの第１の数は、メモリ・アレイの公称ページ・サイズに対応してよい。ブロック１００５の動作は、図１〜図８を参照して記載された方法に従って実行されてよい。いくつかの例では、ブロック１００５の動作の一部またはすべては、図６〜図８を参照して記載されたメモリ・コントローラによって実行されてよい。
ブロック１０１０において、メモリ・コントローラは、メモリ・セルのセットのサブセットを活性化するために第２のコマンドを送ることができ、サブセット内のメモリ・セルの第２の数は、メモリ・アレイの内部ページ・サイズに対応してよい。ブロック１０１０の動作は、図１〜図８を参照して記載された方法に従って実行されてよい。いくつかの例では、ブロック１００５の動作の一部またはすべては、図６〜図８を参照して記載されたメモリ・コントローラによって実行されてよい。
ブロック１０１５において、メモリ・コントローラは、メモリ・セルのセットのサブセットのうちの少なくとも１つのメモリ・セルにアクセスすることができる。ブロック１０１５の動作は、図１〜図８を参照して記載された方法に従って実行されてよい。いくつかの例では、ブロック１００５の動作の一部またはすべては、図６〜図８を参照して記載されたメモリ・コントローラによって実行されてよい。
場合によっては、方法は、メモリ・アレイのメモリ・セルのセットを識別するために第１のコマンドを送ることも含んでよく、メモリ・セルのセット内のメモリ・セルの第１の数は、メモリ・アレイの公称ページ・サイズに対応してよい。追加または代替として、公称ページ・サイズは、メモリ・アレイ内のメモリ・セルの複数のバンク用のページ・サイズであってよい。さらに、たとえば、方法は、メモリ・セルのセットのサブセットのうちの少なくとも１つのメモリ・セルにアクセスすることも含んでよい。場合によっては、方法は、メモリ・アレイの内部ページ・サイズに少なくとも部分的に基づいて、サブセットのうちの少なくとも１つのメモリ・セルをプログラムすることも含んでよい。
さらに、たとえば、プログラムされたよりも多い数のサブセットのメモリ・セルがアクセスされてよい。場合によっては、方法は、メモリ・セルのセットのサブセットを活性化するために第２のコマンドを送ることも含んでよく、サブセット内のメモリ・セルの第２の数は、メモリ・アレイの内部ページ・サイズに対応してよい。場合によっては、第２のコマンドは、各々がメモリ・アレイの公称ページ・サイズに少なくとも部分的に基づいてよい行アドレスおよび列アドレスを含んでよい。さらに、たとえば、方法は、メモリ・セルのセットのサブセットのうちの第２のサブセットを活性化する第３のコマンドを送ることも含んでよく、第２のサブセットは第２の数のメモリ・セルよりも少ない第３の数のメモリ・セルを含んでよい。
さらなる例では、方法は、公称ページ・サイズの指示を受け取ることも含んでよく、第１のコマンドは指示を受け取ることに応答して送られてよい。場合によっては、方法は、サブセットの特定のメモリ・セルにアクセスする要求をさらに受け取ることも含んでよく、第２のコマンドは要求を受け取ることに応答して送られてよい。さらに、たとえば、メモリ・アレイの内部ページ・サイズは、メモリ・アレイの公称ページ・サイズよりも小さい場合がある。
装置が記載される。いくつかの例では、装置は、各々がメモリ・アレイのメモリ・セルの行と結合された複数の行アクセス線および各々がメモリ・アレイのメモリ・セルの列と結合された複数の列アクセス線を含むメモリ・アレイと、メモリ・アレイのメモリ・セルの第１のセットに関連付けられたページ・サイズを決定するための手段と、メモリ・セルの第２のセットを活性化するためにページ・サイズの指示を送るための手段と、ページ・サイズの指示の送るための手段に続いてページ・サイズに関連付けられたメモリ・セルの第２のセットのうちの各メモリ・セルを読み取るための手段とを含んでよい。
いくつかの例では、メモリ・セルの第２のセットはページ・サイズの整数倍である。いくつかの例では、決定されたメモリ・セルの第１のセットに関連付けられたページ・サイズは、メモリ・セルの行のうちの少なくとも１つおよびメモリ・セルの列のうちの少なくとも１つに対応する。いくつかの例では、装置は、ページ・サイズの指示を送るための手段に少なくとも部分的に基づいて、メモリ・セルの行のうちの少なくとも１つにアクセスするための手段を含んでよい。いくつかの例では、装置は、複数の感知構成要素および複数のスイッチと、複数の感知構成要素のうちのある感知構成要素を用いて行アクセス線および列アクセス線の各々にアクセスするために、複数のスイッチのうちの少なくとも１つのスイッチを活性化するための手段と、活性化に少なくとも部分的に基づいてメモリ・セルの第２のセットのうちの各メモリ・セルを読み取るための手段とを含んでよい。
装置が記載される。いくつかの例では、装置は、メモリ・アレイのメモリ・セルの第１のセットに関連付けられたページ・サイズを決定するための手段と、メモリ・セルの第２のセットを活性化するためにメモリ・アレイにページ・サイズの指示を送るための手段と、ページ・サイズの指示を送ることに続いてメモリ・セルの第２のセットのうちの少なくとも１つのメモリ・セルにアクセスするための手段とを含んでよい。
いくつかの例では、メモリ・セルの第１のセットはメモリ・セルの第２のセットのサブセットである。いくつかの例では、装置は、ページ・サイズに少なくとも部分的に基づいて、メモリ・セルの第２のセットのうちの少なくとも１つのメモリ・セルをプログラムするための手段を含んでよい。いくつかの例では、装置は、ページ・サイズを使用するコマンドを受け取るための手段を含んでよく、メモリ・セルの第１のセットに関連付けられたページ・サイズは、コマンドを受け取ることに応答して決定される。いくつかの例では、装置は、メモリ・アレイと結合されたホストからページ・サイズを使用するコマンドを受け取るための手段を含んでよい。
いくつかの例では、ページ・サイズの指示は、第１の活性化コマンドおよび第２の活性化コマンドを含む。いくつかの例では、第１の活性化コマンドは、ページ・サイズを決定することに少なくとも部分的に基づく行アドレス用のビットの数を含み、第２の活性化コマンドは、ページ・サイズを決定することに少なくとも部分的に基づく列アドレス用のビットの数を含む。
装置が記載される。いくつかの例では、装置は、各々がメモリ・アレイのメモリ・セルの行と結合された複数の行アクセス線および各々がメモリ・アレイのメモリ・セルの列と結合された複数の列アクセス線を含むメモリ・アレイと、メモリ・アレイのメモリ・セルのセットを識別するために第１のコマンドを送るための手段と、メモリ・セルのセットのサブセットを活性化する第２のコマンドを送るための手段と、メモリ・セルのセットのサブセットのうちの少なくとも１つのメモリ・セルにアクセスするための手段とを含んでよい。
いくつかの例では、メモリ・セルのセットは第１の数のメモリ・セルを含み、メモリ・セルのセットのサブセットは第２の数のメモリ・セルを含み、メモリ・セルのセット内のメモリ・セルの第１の数はメモリ・アレイの公称ページ・サイズに対応し、メモリ・セルの第２の数はメモリ・アレイの内部ページ・サイズに対応し、メモリ・セルの第２の数はメモリ・セルの第１の数よりも少ない。
いくつかの例では、第１のコマンドは、メモリ・セルの少なくとも１つの物理行およびメモリ・セルの少なくとも１つの物理列を識別するように構成され、少なくとも１つの物理行および少なくとも１つの物理列は、メモリ・アレイの公称ページ・サイズに対応する。いくつかの例では、第１のコマンドは第１のページ・サイズに少なくとも部分的に基づき、第２のコマンドは第２のページ・サイズに少なくとも部分的に基づく。いくつかの例では、サブセットのうちの少なくとも１つのメモリ・セルはアクセス・コマンドを送ることによってアクセスされ、アクセス・コマンドは第２のコマンドに少なくとも部分的に基づくアドレス方式を含む。
装置が記載される。いくつかの例では、装置は、メモリ・アレイのメモリ・セルのセットを識別するために第１のコマンドを送るための手段であって、メモリ・セルのセット内のメモリ・セルの第１の数がメモリ・アレイの公称ページ・サイズに対応する、手段と、メモリ・セルのセットのサブセットを活性化するために第２のコマンドを送るための手段であって、サブセット内のメモリ・セルの第２の数がメモリ・アレイの内部ページ・サイズに対応する、手段と、メモリ・セルのセットのサブセットのうちの少なくとも１つのメモリ・セルにアクセスするための手段とを含んでよい。
いくつかの例では、装置は、メモリ・アレイの内部ページ・サイズに少なくとも部分的に基づいて、サブセットのうちの少なくとも１つのメモリ・セルをプログラムするための手段を含んでよい。いくつかの例では、プログラムされたよりも多い数のサブセットのメモリ・セルがアクセスされる。いくつかの例では、メモリ・アレイの内部ページ・サイズは、メモリ・アレイの公称ページ・サイズよりも小さい。いくつかの例では、第２のコマンドは、各々がメモリ・アレイの公称ページ・サイズに少なくとも部分的に基づく行アドレスおよび列アドレスを含む。いくつかの例では、装置は、メモリ・セルのセットのサブセットのうちの第２のサブセットを活性化する第３のコマンドを送るための手段を含んでよく、第２のサブセットは、第２の数のメモリ・セルよりも少ない第３の数のメモリ・セルを含む。いくつかの例では、装置は、公称ページ・サイズの指示を受け取るための手段を含んでよく、第１のコマンドは指示を受け取ることに応答して送られる。
上述された方法は可能な実装形態を記載すること、ならびに動作およびステップは並べ替えられるか、またはさもなければ修正されてよく、他の実装形態が可能であることに留意されたい。そのうえ、方法のうちの２つ以上からの実施形態は組み合わされてよい。
本明細書に記載された情報および信号は、様々な異なる技術および技法のいずれかを使用して表されてよい。たとえば、上記の説明全体を通して参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表されてよい。いくつかの図面は、信号を単一の信号として示す場合があるが、信号が信号のバスを表してもよく、バスが様々なビット幅を有してよいことは当業者なら理解されよう。
本明細書で使用される「仮想接地」という用語は、約ゼロ・ボルト（０Ｖ）の電圧に保たれるが、接地と直接接続されていない電気回路のノードを指す。したがって、仮想接地の電圧は一時的に変動し、定常状態で約０Ｖに戻る場合がある。仮想接地は、演算増幅器および抵抗器からなる電圧分割器などの様々な電子回路素子を使用して実装されてよい。他の実装形態も可能である。「仮想接地すること」または「仮想接地されること」は、約０Ｖに接続されることを意味する。
「電子通信」および「結合された」という用語は、構成要素間の電子流をサポートする構成要素間の関係を指す。これは、構成要素間の直接接続を含んでもよく、中間構成要素を含んでもよい。互いに電子通信しているか、または互いに結合された構成要素は、（たとえば、通電された回路内で）電子または信号を能動的に交換していてもよく、（たとえば、遮断された回路内で）電子または信号を能動的に交換していなくてもよいが、回路が通電されると電子または信号を交換するように構成され、そのように動作可能であってよい。例として、スイッチ（たとえば、トランジスタ）を介して物理的に接続された２つの構成要素は、スイッチの状態（すなわち、開もしくは閉）にかかわらず、電子通信しているか、または結合されていてよい。
本明細書で使用される「レイヤ」という用語は、幾何学的構造の層またはシートを指し、各レイヤは３次元（たとえば、高さ、幅、および深さ）を有することができ、面の一部またはすべてを覆うことができる。たとえば、レイヤは、２つの次元が第３の次元よりも大きい３次元構造、たとえば、薄膜であってよい。レイヤは、様々な要素、構成要素、および／または材料を含んでよい。場合によっては、１つのレイヤは２つ以上のサブレイヤから構成されてよい。添付の図のうちのいくつかでは、例示の目的で３次元レイヤの２次元が描写される。しかしながら、当業者は、レイヤが実際は３次元であることを認識されよう。
本明細書で使用される「実質的に」という用語は、修飾された特性（たとえば、実質的にという用語によって修飾された動詞または形容詞）は、絶対的である必要はないが、特性の利点を達成するために十分に近いことを意味する。
本明細書で使用される「電極」という用語は導電体を指してよく、場合によっては、メモリ・セルまたはメモリ・アレイの他の構成要素への電気接点として利用されてよい。電極は、メモリ・アレイ１００の要素または構成要素間の導電性経路を提供するトレース、ワイヤ、導電線、導電層などを含んでよい。「絶縁」という用語は、電子がそれらの間を流れることが現在不可能である構成要素間の関係を指し、構成要素は、それらの間に開回路がある場合、互いから絶縁される。たとえば、スイッチによって物理的に接続された２つの構成要素は、スイッチが開いているとき、互いから絶縁されてよい。
本明細書で使用される「短絡」という用語は、問題の２つの構成要素間の単一の中間構成要素の活性化を介して、構成要素間に導電性経路が確立される構成要素間の関係を指す。たとえば、第２の構成要素に短絡された第１の構成要素は、２つの構成要素間のスイッチが閉じられているとき、第２の構成要素と電子を交換することができる。したがって、短絡は、電子通信している構成要素（または線）間の電荷の流れを可能にする動的な動作であってよい。
メモリ・アレイ１００を含む本明細書で説明されたデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、ガリウムヒ素、窒化ガリウムなどの半導体基板上に形成されてよい。場合によっては、基板は半導体ウェハである。他の場合には、基板は、シリコン・オン・ガラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよく、別の基板上の半導体材料のエピタキシャル層であってもよい。基板または基板の副領域の導電性は、限定はしないが、リン、ホウ素、またはヒ素を含む様々な化学種を使用するドーピングを介して制御されてよい。ドーピングは、基板の初期形成または成長の間に、イオン注入により、または任意の他のドーピング手段によって実行されてよい。
本明細書で説明された１つまたは複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し、ソース、ドレイン、およびゲートを含む３つの端子デバイスを備えてよい。端子は、導電材料、たとえば、金属を介して他の電子要素に接続されてよい。ソースおよびドレインは導電性であってよく、多量にドーピングされた、たとえば、縮退した半導体領域を備えてよい。ソースおよびドレインは、軽度にドーピングされた半導体領域またはチャネルによって分離されてよい。チャネルがｎ形（すなわち、大多数のキャリアが電子である）場合、ＦＥＴはｎ形ＦＥＴと呼ばれる場合がある。チャネルがｐ形（すなわち、大多数のキャリアが正孔である）場合、ＦＥＴはｐ形ＦＥＴと呼ばれる場合がある。チャネルは、絶縁性ゲート酸化物によってキャップされてよい。チャネル導電性は、ゲートに電圧を印加することによって制御されてよい。たとえば、ｎ形ＦＥＴまたはｐ形ＦＥＴに、それぞれ正の電圧または負の電圧を印加すると、チャネルが導電性になるという結果になってよい。トランジスタは、トランジスタのしきい値電圧以上の電圧がトランジスタ・ゲートに印加されると、「オン」になるか、または「活性化」されてよい。トランジスタは、トランジスタのしきい値電圧未満の電圧がトランジスタ・ゲートに印加されると、「オフ」になるか、または「不活性化」されてよい。
添付の図面に関連して本明細書に記載された説明は、例示的な構成を記載し、実装され得るか、または特許請求の範囲内にあるすべての例を表すとは限らない。本明細書で使用される「例示的」という用語は、「例、事例、または例示として働く」ことを意味し、「好ましい」または「他の例よりも有利である」ことを意味しない。発明を実施するための形態は、記載された技法の理解を与える目的で具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なしに実践されてよい。いくつかの事例では、記載された例の概念を不明瞭にすることを回避するために、よく知られている構造およびデバイスがブロック図の形式で示される。
添付の図では、同様の構成要素または特徴は、同じ参照ラベルを有してよい。さらに、同じタイプの様々な構成要素は、ダッシュおよび同様の構成要素を区別する第２のラベルが参照ラベルの後に続くことによって区別されてよい。第１の参照ラベルだけが本明細書において使用される場合、説明は、第２の参照ラベルにかかわらず、同じ第１の参照ラベルを有する同様の構成要素のいずれか１つに適用可能である。
本明細書に記載された情報および信号は、様々な異なる技術および技法のいずれかを使用して表されてよい。たとえば、上記の説明全体を通して参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表されてよい。
本明細書の開示に関連して記載された様々な例示的なブロックおよびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡもしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または本明細書に記載された機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行されてよい。汎用プロセッサはマイクロプロセッサであってよいが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってよい。プロセッサはまた、コンピューティング・デバイスの組合せ（たとえば、デジタル信号プロセッサ（ＤＳＰ）とマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成）として実装されてよい。
本明細書に記載された機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはそれらの任意の組合せに実装されてよい。プロセッサによって実行されるソフトウェアに実装される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体に記憶されてもよく、コンピュータ可読媒体を介して送信されてもよい。他の例および実装形態は、本開示および添付の特許請求の範囲内である。たとえば、ソフトウェアの性質により、上述された機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのうちのいずれかの組合せを使用して実装することができる。機能を実装する特徴はまた、機能の一部が異なる物理的な位置に実装されるように分散されることを含めて、様々な位置に物理的に配置されてよい。また、特許請求の範囲を含む本明細書で使用されるように、項目のリスト（たとえば、「のうちの少なくとも１つ」または「のうちの１つまたは複数」などのフレーズが前に置かれる項目のリスト）において使用される「または」は、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つのリストが、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味するような包括的なリストを示す。また、本明細書で使用される「〜に基づく」というフレーズは、条件の閉集合への参照として解釈されるべきでない。たとえば、「条件Ａに基づく」と記載された例示的なステップは、本開示の範囲から逸脱することなく、条件Ａと条件Ｂの両方に基づいてよい。言い換えれば、本明細書で使用される「〜に基づく」というフレーズは、「〜に少なくとも一部は基づく」というフレーズと同様に解釈されるべきである。
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータ・プログラムの転送を容易にする任意の媒体を含む、非一時的コンピュータ記憶媒体と通信媒体の両方を含む。非一時的記憶媒体は、汎用コンピュータまたは専用コンピュータによってアクセスすることができる任意の利用可能な媒体であってよい。限定ではなく、例として、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラマブル読取り専用メモリ（ＥＥＰＲＯＭ）、コンパクト・ディスク（ＣＤ）ＲＯＭまたは他の光ディスク・ストレージ、磁気ディスク・ストレージまたは他の磁気記憶デバイス、あるいは命令またはデータ構造の形態で所望のプログラム・コード手段を搬送または記憶するために使用することができ、汎用コンピュータもしくは専用コンピュータ、または汎用プロセッサもしくは専用プロセッサによってアクセスすることができる任意の他の非一時的媒体を含むことができる。また、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモート・ソースから送信される場合、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用されるディスク（disk）およびディスク（disc）は、ＣＤ、レーザ・ディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー・ディスク、およびＢｌｕ−ｒａｙ(登録商標)ディスクを含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、レーザを用いて光学的にデータを再生する。上記の組合せもコンピュータ可読媒体の範囲内に含まれる。
本明細書の説明は、当業者が本開示を作製または使用することを可能にするために提供される。本開示に対する様々な修正は当業者には容易に明らかであり、本明細書で定義された一般原理は、本開示の範囲から逸脱することなく、他の変形形態に適用されてよい。したがって、本開示は本明細書に記載された例および設計に限定されず、本明細書で開示された原理および新規の特徴に合致する最も幅広い範囲を与えられるべきである。
［クロスリファレンス］
本特許出願は、２０１７年８月２３に出願された「Ｍｅｍｏｒｙ Ｗｉｔｈ Ｖｉｒｔｕａｌ Ｐａｇｅ Ｓｉｚｅ」と題する、Ｇａｎｓによる米国特許出願第１５／６８４，７７３号に対する優先権を主張する、２０１８年８月１３に出願された「Ｍｅｍｏｒｙ Ｗｉｔｈ Ｖｉｒｔｕａｌ Ｐａｇｅ Ｓｉｚｅ」と題する、ＧａｎｓによるＰＣＴ出願番号ＰＣＴ／ＵＳ２０１８／０４６４６２に対する優先権を主張し、それらの各々は、本発明の譲受人に譲渡され、それらの各々は、参照によりその全体が本明細書に明確に組み込まれる。
コマンド４４６の後に、少なくとも１つのアクセスされたメモリ・セルからデータが転送されてよい。データは、ページ・サイズの指示（たとえば、コマンド４４０）を送ることに続いて転送されてよい。データ転送は、クロック間隔４２２の間にデータ・ストローブ４５４によって表されてよい。さらに、たとえば、この転送は、前に説明されたように、任意の有効なコマンド（たとえば、「ＶＡＬＩＤ」）であってよいコマンド４４２と同時に行われてよい。データ・ストローブ４５４は、データ・マスク４５６によって示されたようにマスクされてよい。
メモリ・コントローラ６１５は、それらの様々なノードに電圧を印加することにより、ワード線６２０、プレート線６２５、またはディジット線６４０を活性化するように構成されてよい。たとえば、バイアス構成要素６５０は、上述されたように、メモリ・セル６１０を読み取るかまたは書き込むために、電圧を印加してメモリ・セル６１０を動作させるように構成されてよい。場合によっては、メモリ・コントローラ６１５は、図１を参照して記載されたように、行デコーダ、列デコーダ、または両方を含んでよい。これにより、メモリ・コントローラ６１５が１つまたは複数のメモリ・セル６１０にアクセスすることが可能になってよい。バイアス構成要素６５０はまた、感知構成要素６３５のための基準信号を発生させるために、基準構成要素６３０に電圧を与えることができる。さらに、バイアス構成要素６５０は、感知構成要素６３５の動作のための電圧を与えることができる。
ブロック９１０において、メモリ・コントローラは、メモリ・セルの第２のセットを活性化するために、メモリ・アレイにページ・サイズの指示を送ることができる。ブロック９１０の動作は、図１〜図８を参照して記載された方法に従って実行されてよい。いくつかの例では、ブロック９１０の動作の一部またはすべては、図６〜図８を参照して記載されたメモリ・コントローラによって実行されてよい。
ブロック９１５において、メモリ・コントローラは、ページ・サイズの指示を送ることに続いて、メモリ・セルの第２のセットのうちの少なくとも１つのメモリ・セルにアクセスすることができる。ブロック９１５の動作は、図１〜図８を参照して記載された方法に従って実行されてよい。いくつかの例では、ブロック９１５の動作の一部またはすべては、図６〜図８を参照して記載されたメモリ・コントローラによって実行されてよい。
ブロック１０１０において、メモリ・コントローラは、メモリ・セルのセットのサブセットを活性化するために第２のコマンドを送ることができ、サブセット内のメモリ・セルの第２の数は、メモリ・アレイの内部ページ・サイズに対応してよい。ブロック１０１０の動作は、図１〜図８を参照して記載された方法に従って実行されてよい。いくつかの例では、ブロック１０１０の動作の一部またはすべては、図６〜図８を参照して記載されたメモリ・コントローラによって実行されてよい。
ブロック１０１５において、メモリ・コントローラは、メモリ・セルのセットのサブセットのうちの少なくとも１つのメモリ・セルにアクセスすることができる。ブロック１０１５の動作は、図１〜図８を参照して記載された方法に従って実行されてよい。いくつかの例では、ブロック１０１５の動作の一部またはすべては、図６〜図８を参照して記載されたメモリ・コントローラによって実行されてよい。

Claims (35)

  1. メモリ・アレイのメモリ・セルの第１のセットに関連付けられたページ・サイズを決定することと、
    メモリ・セルの第２のセットを活性化するために、前記メモリ・アレイに前記ページ・サイズの指示を送ることと、
    前記ページ・サイズの前記指示を前記送ることに続いて、メモリ・セルの前記第２のセットのうちの少なくとも１つのメモリ・セルにアクセスすることと
    を含む、方法。
  2. メモリ・セルの前記第１のセットはメモリ・セルの前記第２のセットのサブセットである、請求項１に記載の方法。
  3. 前記ページ・サイズに少なくとも部分的に基づいて、メモリ・セルの前記第２のセットのうちの前記少なくとも１つのメモリ・セルをプログラムすること
    をさらに含む、請求項１に記載の方法。
  4. 前記ページ・サイズを使用するコマンドを受け取ることをさらに含み、メモリ・セルの前記第１のセットに関連付けられた前記ページ・サイズは、前記コマンドを受け取ることに応答して決定される、
    請求項１に記載の方法。
  5. 前記メモリ・アレイと結合されたホストから前記ページ・サイズを使用する前記コマンドを受け取ること
    をさらに含む、請求項４に記載の方法。
  6. 前記ページ・サイズの前記指示は、第１の活性化コマンドおよび第２の活性化コマンドを含む、請求項１に記載の方法。
  7. 前記第１の活性化コマンドは、前記ページ・サイズを前記決定することに少なくとも部分的に基づく行アドレス用のビットの数を含み、
    前記第２の活性化コマンドは、前記ページ・サイズを前記決定することに少なくとも部分的に基づく列アドレス用のビットの数を含む、
    請求項６に記載の方法。
  8. メモリ・アレイのメモリ・セルのセットを識別するために第１のコマンドを送ることであって、メモリ・セルの前記セット内のメモリ・セルの第１の数は、前記メモリ・アレイの公称ページ・サイズに対応する、送ることと、
    メモリ・セルの前記セットのサブセットを活性化するために第２のコマンドを送ることであって、前記サブセット内のメモリ・セルの第２の数は、前記メモリ・アレイの内部ページ・サイズに対応する、送ることと、
    メモリ・セルの前記セットの前記サブセットのうちの少なくとも１つのメモリ・セルにアクセスすることと
    を含む、方法。
  9. 前記メモリ・アレイの前記内部ページ・サイズに少なくとも部分的に基づいて、前記サブセットのうちの少なくとも１つのメモリ・セルをプログラムすること
    をさらに含む、請求項８に記載の方法。
  10. プログラムされたよりも多い数の前記サブセットのメモリ・セルがアクセスされる、請求項９に記載の方法。
  11. 前記メモリ・アレイの前記内部ページ・サイズは、前記メモリ・アレイの前記公称ページ・サイズよりも小さい、請求項８に記載の方法。
  12. 前記第２のコマンドは、各々が前記メモリ・アレイの前記公称ページ・サイズに少なくとも部分的に基づく行アドレスおよび列アドレスを含む、請求項８に記載の方法。
  13. メモリ・セルの前記セットの前記サブセットのうちの第２のサブセットを活性化する第３のコマンドを送ることをさらに含み、前記第２のサブセットは、前記第２の数のメモリ・セルよりも少ない第３の数のメモリ・セルを含む、
    請求項８に記載の方法。
  14. 前記公称ページ・サイズの指示を受け取ることをさらに含み、前記第１のコマンドは前記指示を受け取ることに応答して送られる、
    請求項８に記載の方法。
  15. 前記サブセットの特定のメモリ・セルにアクセスする要求を受け取ることをさらに含み、前記第２のコマンドは前記要求を受け取ることに応答して送られる、
    請求項１４に記載の方法。
  16. メモリ・アレイであって、各々が前記メモリ・アレイのメモリ・セルの行と結合された複数の行アクセス線および各々が前記メモリ・アレイのメモリ・セルの列と結合された複数の列アクセス線を含む、メモリ・アレイと、
    前記複数の行アクセス線および前記複数の列アクセス線と電子通信しているメモリ・コントローラであって、前記メモリ・コントローラは、
    前記メモリ・アレイのメモリ・セルの第１のセットに関連付けられたページ・サイズを決定することと、
    メモリ・セルの第２のセットを活性化するために前記ページ・サイズの指示を送ることと、
    前記ページ・サイズの前記指示を前記送ることに続いて、前記ページ・サイズに関連付けられたメモリ・セルの前記第２のセットのうちの各メモリ・セルを読み取ることと
    を行うように動作可能である、メモリ・コントローラと
    を備える、電子メモリ装置。
  17. メモリ・セルの前記第２のセットは前記ページ・サイズの整数倍である、請求項１６に記載の電子メモリ装置。
  18. メモリ・セルの前記第１のセットに関連付けられた前記決定されたページ・サイズは、メモリ・セルの前記行のうちの少なくとも１つおよびメモリ・セルの前記列のうちの少なくとも１つに対応する、請求項１６に記載の電子メモリ装置。
  19. 前記メモリ・コントローラは、
    前記ページ・サイズの前記指示を前記送ることに少なくとも部分的に基づいて、メモリ・セルの前記行のうちの少なくとも１つにアクセスする
    ように動作可能である、請求項１８に記載の電子メモリ装置。
  20. 複数の感知構成要素および複数のスイッチをさらに備え、前記メモリ・コントローラは、
    複数の感知構成要素のうちのある感知構成要素を用いて前記行アクセス線および前記列アクセス線の各々にアクセスするために、前記複数のスイッチのうちの少なくとも１つのスイッチを活性化することと、
    前記活性化に少なくとも部分的に基づいて、メモリ・セルの前記第２のセットのうちの各メモリ・セルを読み取ることと
    を行うように動作可能である、
    請求項１６に記載の電子メモリ装置。
  21. メモリ・アレイであって、各々が前記メモリ・アレイのメモリ・セルの行と結合された複数の行アクセス線および各々が前記メモリ・アレイのメモリ・セルの列と結合された複数の列アクセス線を含む、メモリ・アレイと、
    前記複数の行アクセス線および前記複数の列アクセス線と電子通信しているメモリ・コントローラであって、前記メモリ・コントローラは、
    前記メモリ・アレイのメモリ・セルのセットを識別するために第１のコマンドを送ることと、
    メモリ・セルの前記セットのサブセットを活性化する第２のコマンドを送ることと、
    メモリ・セルの前記セットの前記サブセットのうちの少なくとも１つのメモリ・セルにアクセスすることと
    を行うように動作可能である、メモリ・コントローラと
    を備える、電子メモリ装置。
  22. メモリ・セルの前記セットが第１の数のメモリ・セルを含み、メモリ・セルの前記セットの前記サブセットは第２の数のメモリ・セルを含み、メモリ・セルの前記セット内のメモリ・セルの前記第１の数は前記メモリ・アレイの公称ページ・サイズに対応し、メモリ・セルの前記第２の数は前記メモリ・アレイの内部ページ・サイズに対応し、メモリ・セルの前記第２の数はメモリ・セルの前記第１の数よりも少ない、請求項２１に記載の電子メモリ装置。
  23. 前記第１のコマンドが、メモリ・セルの少なくとも１つの物理行およびメモリ・セルの少なくとも１つの物理列を識別するように構成され、前記少なくとも１つの物理行および前記少なくとも１つの物理列は、前記メモリ・アレイの前記公称ページ・サイズに対応する、請求項２２に記載の電子メモリ装置。
  24. 前記第１のコマンドは第１のページ・サイズに少なくとも部分的に基づき、前記第２のコマンドは第２のページ・サイズに少なくとも部分的に基づく、請求項２１に記載の電子メモリ装置。
  25. 前記サブセットのうちの前記少なくとも１つのメモリ・セルは、アクセス・コマンドを送ることによってアクセスされ、前記アクセス・コマンドは前記第２のコマンドに少なくとも部分的に基づくアドレス方式を含む、請求項２１に記載の電子メモリ装置。
  26. メモリ・アレイであって、各々が前記メモリ・アレイのメモリ・セルの行と結合された複数の行アクセス線および各々が前記メモリ・アレイのメモリ・セルの列と結合された複数の列アクセス線を含む、メモリ・アレイと、
    前記メモリ・アレイのメモリ・セルの第１のセットに関連付けられたページ・サイズを決定するための手段と、
    メモリ・セルの第２のセットを活性化するために前記ページ・サイズの指示を送るための手段と、
    前記ページ・サイズの前記指示を送るための前記手段に続いて、前記ページ・サイズに関連付けられたメモリ・セルの前記第２のセットのうちの各メモリ・セルを読み取るための手段と
    を備える、装置。
  27. メモリ・セルの前記第２のセットは前記ページ・サイズの整数倍である、請求項２６に記載の装置。
  28. メモリ・セルの前記第１のセットに関連付けられた前記決定されたページ・サイズは、メモリ・セルの前記行のうちの少なくとも１つおよびメモリ・セルの前記列のうちの少なくとも１つに対応する、請求項２６に記載の装置。
  29. 前記ページ・サイズの前記指示を送るための前記手段に少なくとも部分的に基づいて、メモリ・セルの前記行のうちの少なくとも１つにアクセスするための手段
    をさらに備える、請求項２８に記載の装置。
  30. 複数の感知構成要素および複数のスイッチと、
    複数の感知構成要素のうちのある感知構成要素を用いて前記行アクセス線および前記列アクセス線の各々にアクセスするために、前記複数のスイッチのうちの少なくとも１つのスイッチを活性化するための手段と、
    前記活性化に少なくとも部分的に基づいて、メモリ・セルの前記第２のセットのうちの各メモリ・セルを読み取るための手段と
    をさらに備える、請求項２６に記載の装置。
  31. メモリ・アレイであって、各々が前記メモリ・アレイのメモリ・セルの行と結合された複数の行アクセス線および各々が前記メモリ・アレイのメモリ・セルの列と結合された複数の列アクセス線を含む、メモリ・アレイと、
    前記メモリ・アレイのメモリ・セルのセットを識別するために第１のコマンドを送るための手段と、
    メモリ・セルの前記セットのサブセットを活性化する第２のコマンドを送るための手段と、
    メモリ・セルの前記セットの前記サブセットのうちの少なくとも１つのメモリ・セルにアクセスするための手段と
    を備える、装置。
  32. メモリ・セルの前記セットは第１の数のメモリ・セルを含み、メモリ・セルの前記セットの前記サブセットは第２の数のメモリ・セルを含み、メモリ・セルの前記セット内のメモリ・セルの前記第１の数は前記メモリ・アレイの公称ページ・サイズに対応し、メモリ・セルの前記第２の数は前記メモリ・アレイの内部ページ・サイズに対応し、メモリ・セルの前記第２の数はメモリ・セルの前記第１の数よりも少ない、請求項３１に記載の装置。
  33. 前記第１のコマンドは、メモリ・セルの少なくとも１つの物理行およびメモリ・セルの少なくとも１つの物理列を識別するように構成され、前記少なくとも１つの物理行および前記少なくとも１つの物理列は、前記メモリ・アレイの前記公称ページ・サイズに対応する、請求項３２に記載の装置。
  34. 前記第１のコマンドは第１のページ・サイズに少なくとも部分的に基づき、前記第２のコマンドは第２のページ・サイズに少なくとも部分的に基づく、請求項３１に記載の装置。
  35. 前記サブセットのうちの前記少なくとも１つのメモリ・セルは、アクセス・コマンドを送ることによってアクセスされ、前記アクセス・コマンドは前記第２のコマンドに少なくとも部分的に基づくアドレス方式を含む、請求項３１に記載の装置。
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