JP7019668B2 - 可変のページサイズアーキテクチャ - Google Patents

Description

＜相互参照＞
本出願は、本出願の譲受人に与えられた２０１６年７月２９日出願の名称が“可変のページサイズアーキテクチャ”であるＶｉｌｌａによる米国特許出願番号１５／２２３，７５３に対する優先権を主張する。

以下は、概して、メモリデバイスに関し、より具体的には、可変のページサイズアーキテクチャを有するメモリデバイスに関する。

メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイス中に情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって蓄積される。例えば、バイナリデバイスは、論理“１”又は論理“０”によりしばしば示される２つの状態を有する。その他のシステムでは、３つ以上の状態が蓄積され得る。蓄積された情報にアクセスするために、電子デバイスは、メモリデバイス中の蓄積状態を読み出し得、又はセンシングし得る。情報を蓄積するために、電子デバイスは、メモリデバイス中に状態を書き込み得、又はプログラミングし得る。

ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、及びフラッシュメモリ等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリ、例えば、フラッシュメモリは、外部電源が存在しなくても長時間、データを蓄積できる。揮発性メモリデバイス、例えば、ＤＲＡＭは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。バイナリメモリデバイスは、例えば、充電又は放電されるコンデンサを含み得る。充電されたコンデンサは、しかしながら、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。定期的なリフレッシュなしにデータを蓄積する能力等の不揮発性の機構が利点であり得る一方で、揮発性メモリの幾つかの機構は、より高速な読み出し又は書き込み速度等の性能の利点を提供し得る。

幾つかの不揮発性メモリデバイスは、揮発性メモリと同様のデバイスアーキテクチャを使用し得る。そうしたデバイスは、その他の不揮発性及び揮発性のメモリデバイスと比較して向上した性能を有し得る。情報は、複数のバイナリビット（メモリセル）を用いてしばしば表されるので、読み出し又は書き込み動作中に多くのメモリセルが一度にアクセスされ得る。このメモリページベースのアクセスもメモリアレイの性能を向上し得る。しかしながら、メモリページが大きい場合、それは、本来必要とはされなかった多くのビットを含み得る。それらの未使用のメモリセルにアクセスすることは、エネルギを浪費し得、ダイスペースを占める不必要なコンポーネントを必要とし得る。

本明細書の開示は、以下の図面を参照し、以下の図面を含む。

本開示の様々な実施形態に従った可変のページサイズアーキテクチャを支持する例示的メモリアレイを説明する。 本開示の様々な実施形態に従った可変のページサイズアーキテクチャを支持するメモリセルの例示的回路を説明する。 本開示の様々な実施形態に従った可変のページサイズアーキテクチャを支持する例示的メモリアレイ説明する。 本開示の様々な実施形態に従った可変のページサイズアーキテクチャを支持するメモリアレイの例示的回路を説明する。 本開示の様々な実施形態に従った可変のページサイズアーキテクチャを支持する例示的メモリアレイのブロック図を説明する。 本開示の様々な実施形態に従った可変のページサイズアーキテクチャを支持する、メモリアレイを含むシステムを説明する。 本開示の様々な実施形態に従った可変のページサイズアーキテクチャを有するメモリアレイを動作するための１つ以上の方法を説明するフローチャートである。 本開示の様々な実施形態に従った可変のページサイズアーキテクチャを有するメモリアレイを動作するための１つ以上の方法を説明するフローチャートである。 本開示の様々な実施形態に従った可変のページサイズアーキテクチャを有するメモリアレイを動作するための１つ以上の方法を説明するフローチャートである。 本開示の様々な実施形態に従った可変のページサイズアーキテクチャを有するメモリアレイを動作するための１つ以上の方法を説明するフローチャートである。 本開示の様々な実施形態に従った可変のページサイズアーキテクチャを有するメモリアレイを動作するための１つ以上の方法を説明するフローチャートである。

メモリアレイのページサイズは、メモリアレイの複数の行にアクセスすることによって動的に変更され得る。メモリアレイは、各々のバンクが幾つかのメモリセクションを含む、複数のメモリバンクから構成され得る。各メモリセクションは、メモリセルのアレイと、該メモリセルを読み出す又はプログラミングするための一組のセンスコンポーネント（例えば、センスアンプ）とを有し得る。メモリページをオープンするために、メモリセクション内の行がアクセスされ得、該行内のメモリセルのサブセットがセンシング及びバッファリングされ得る。各メモリセクションは、その自身の一組のセンスコンポーネントを有するので、複数のメモリセクションは、メモリバンクの複数の行へのアクセスと同時に（in parallel）アクセスされ得、それ故、可変サイズのページサイズを可能にする。

アドレッシングスキームは、ページサイズに基づいて修正され得る。メモリコントローラは、メモリページをオープンするために、論理行アドレスをメモリアレイに渡し得る。複数のメモリセクションが同時にアクセスされる場合、論理行アドレスはメモリセクションを識別し得る。幾つかの例では、メモリセクションはリンクされ得、あるセクション中の行へのアクセスは、別のメモリセクション中の行を自動的にアクセスし得る。一旦メモリページがオープンされると、メモリコントローラは、プロセッサへ送信されるメモリページのサブセットを選択する列アクセスコマンドを送信し得る。該サブセットは固定長のものであり得、それ故、列アクセスコマンドは、ページサイズの変更と共に変化し得る。そのため、メモリコントローラは、ページサイズに基づいて、論理行アドレス及び列アドレスを修正し得る。

本明細書に記述される動的ページサイズ動作は、多数の利益を提供し得る。例えば、より少数のセンスコンポーネントが使用される、すなわち、行内のメモリセルのサブセットのみが一度に読み出され又はプログラミングされるので、ダイサイズは縮小し得る。このことは、動作中の電力消費をも削減し得る。更に、性能（例えば、メモリアレイ中の蓄積データにアクセスするための総時間）の向上が要望される場合、複数のメモリ行に同時にアクセスすることによってページサイズは増加し得る。

幾つかの例では、メモリアレイを含むデバイスを電源オンするとページサイズが判定され得る。他の例では、コマンドを受信することによって、ページサイズが変更され得る。例えば、ソフトウェアアプリケーションは、様々な要因に基づいて好適なページサイズを判定し得、そうしたページサイズを使用するようにメモリアレイにその後命令し得る。

上で紹介された開示の機構は、メモリアレイの文脈で更に後述される。可変のページサイズ及びその動作を支持するメモリアレイに対する具体例が続いて記述される。開示のこれら又はその他の機構は、可変のページサイズアーキテクチャに関する装置図、システム図、及びフローチャートの参照によって更に説明され、参照しながら更に記述される。開示は任意の不揮発性メモリに関し得る。幾つかの例は、強誘電体コンデンサを参照しながら論じられるが、本開示は強誘電体メモリに限定されない。例えば、開示は、その他のメモリタイプの中でもとりわけ、クロスポイントメモリ、抵抗変化メモリ、カルコゲニドベースのメモリ、磁気メモリ、フラッシュメモリ、薄膜メモリに関し得る。

図１は、本開示の様々な実施形態に従った可変のページサイズアーキテクチャを支持する例示的メモリアレイ１００を説明する。メモリアレイ１００は、電子メモリ装置とも称され得る。メモリアレイ１００は、異なる論理状態を蓄積するようにプログラム可能なメモリセル１０５を含む。各メモリセル１０５は、論理０及び論理１で示される２つの状態を蓄積するようにプログラム可能であり得る。幾つかの場合、メモリセル１０５は、３つ以上の論理状態を蓄積するように構成される。メモリセル１０５は、とりわけ、強誘電体コンデンサ、スピントルクトランスファデバイス、磁気トンネル接合、相変化デバイス、メモリトランジスタ等の様々な論理蓄積デバイスの内の１つであり得る。

読み出し及び書き込み等の動作は、適切なアクセス線１１０及びデジット線１１５を活性化又は選択することによって、メモリセル１０５上で実施され得る。アクセス線１１０はワード線１１０と称され得、デジット線１１５はビット線１１５と称され得る。ワード線１１０又はデジット線１１５を活性化又は選択することは、個別の線に電圧を印加することを含み得る。ワード線１１０及びデジット線１１５は導電性材料で作られる。例えば、ワード線１１０及びデジット線１１５は、金属（銅、アルミニウム、金、タングステン等）、金属合金、ドープ半導体、又はその他の導電性材料等で作られてもよい。図１の例に従うと、メモリセル１０５の各行は単一のワード線１１０に接続され、メモリセル１０５の各列は単一のデジット線１１５に接続される。１つのワード線１１０及び１つのデジ
ット線１１５を活性化する（例えば、ワード線１１０又はデジット線１１５に電圧を印加する）ことによって、それらの交点で単一のメモリセル１０５がアクセスされ得る。メモリセル１０５にアクセスすることは、メモリセル１０５を読み出すこと又は書き込むことを含み得る。ワード線１１０及びデジット線１１５の交点はメモリセルのアドレスと称され得る。

メモリアレイ１００は、メモリアレイ、メモリバンク、又はメモリセクションを表し得る。メモリアレイは、チップ等の単一のメモリコンポーネント内での同時動作を向上させるために、メモリバンクに分けられ得る。メモリバンクは、複数のメモリコンポーネント（例えば、チップ）に渡る複数の行及び列であり得る。メモリバンク、メモリセクション、又はメモリページは、２次元又は３次元のメモリアレイの一部であり得る（例えば、メモリアレイ１００は２次元又は３次元であり得る）。単一の読み出し又は書き込み動作がメモリバンク内で一度に実施され得る。それ故、メモリアレイ全体に対するスループットを増加させるために、複数のメモリバンクが同時に動作され得る。

各メモリバンクは、各メモリセクションがその自身の一組のセンスコンポーネント１２５を有する（複数の）メモリセクションに分割され得る。例えば、メモリバンクは、３２個の別個のメモリセクションに分割され得る。バンクを（複数の）セクションに分割することによって、当該メモリセクション内の各ビット線１１５の全長は、セクション化されないバンクと比較して削減される。これらのより短いビット線１１５は、メモリアレイの動作速度を向上させ得る。

幾つかのアーキテクチャでは、セルの論理蓄積デバイス、例えば、コンデンサは、選択コンポーネントによってデジット線から電気的に絶縁され得る。ワード線１１０は、選択コンポーネントに接続され得、選択コンポーネントを制御し得る。例えば、選択コンポーネントはトランジスタであってもよく、ワード線１１０は、トランジスタのゲートに接続されてもよい。ワード線１１０を活性化することは、メモリセル１０５のコンデンサとその対応するデジット線１１５との間の電気的接続又は閉回路をもたらす。デジット線は、メモリセル１０５の読み出し又は書き込みの何れかのためにその後アクセスされ得る。揮発性メモリでは、ワード線１１０の活性化は、ワード線１１０と電子通信する各メモリセル１０５の蓄積された論理状態を破壊し得、それ故、該行の各メモリセル１０５がセンシングされることが必要とされ、その論理状態がライトバックされ得る。不揮発性メモリでは、このことが当てはまらなくてもよく、ワード線１１０の活性化は、メモリセル１０５のデジット線１１５と電子通信する該メモリセル１０５を設置するが、各メモリセル１０５の論理状態は破壊されないことがある。こうして、行中のメモリセル１０５のサブセットのみがセンスコンポーネント１２５によりセンシングされ得つつ、ワード線１１０が活性化され得る。

メモリセル１０５へのアクセスは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。幾つかの例では、行デコーダ１２０は、一連のバイナリビットであり得る行アドレスをメモリコントローラ１４０から受信し、受信された行アドレスに基づいて適切なワード線１１０を活性化する。例えば、メモリアレイ１００は、ＷＬ＿１～ＷＬ＿Ｍとラベルが付された複数のワード線１１０を含み得、行アドレスは、ワード線１１０の内の１つを活性化し得る。行内のメモリセル１０５の内の幾つか又は全ては、メモリセル１０５の蓄積状態を判定するために、センスコンポーネント１２５によりその後センシングされ得る。検出された論理状態はラッチされ得、又は列デコーダ１３０の一部であり得るバッファ中に蓄積され得る。このプロセスは、メモリページのオープンと称され得る。メモリページのデータは、ワード線１１０及びセンスコンポーネント１２５を毎回活性化する必要なく、その後繰り返しアクセスされ（例えば、プロセッサへ送信され）得る。このことは、メモリアレイ１００のアクセス時間を向上させ得る。幾つかの場合、以下でより詳細に論じられるように、メモリセル１０５、ワード線１１０、又はメモリセクション間にリンク関係が存在し得る。そうした場合、行アドレスは第１の行に向けられ得るが、行デコーダ１２０は、リンクに基づいて第１の行及び第２の行にアクセスし得る。言い換えれば、行デコーダ１２０は、第１のワード線１１０及び第２のワード線１１０を活性化し得る。第２の行は、別の一組のセンスコンポーネント１２５を有する別のメモリセクションであり得る。

メモリページ中に含まれるデータは、出力１３５として列デコーダ１３０を通じてその後出力され得る。例えば、バスへ出力される論理値の内の１つ又はサブセットを選択するために、列デコーダ１３０へ列アドレスが送信され得る。この列アドレスは、論理値のサブセットを選択するための一連のバイナリビットであり得る。ページサイズが動的に変化し得ると共に、列アドレス中のビット数も変化し得る。例えば、ページサイズが２倍である場合、２倍に多くのサブセットがこの時利用可能であり、列アドレス中のビット数は増加し得る。

アクセスすると、メモリセル１０５の蓄積状態を判定するために、メモリセル１０５はセンスコンポーネント１２５によって読み出され得、又はセンシングされ得る。強誘電体コンデンサを含むメモリセル１０５の例では、メモリセル１０５へのアクセス後、それは、その対応するデジット線１１５上に放電し得る。強誘電体コンデンサの不揮発性の性質に起因して、強誘電体コンデンサの放電は、該強誘電体コンデンサへのバイアス又は電圧の印加に基づき得る。その他の不揮発性メモリに対してはその他のスキームが可能であり得る。放電は、デジット線１１５の電圧に変化を生じさせ得、センスコンポーネント１２５は、メモリセル１０５の蓄積状態を判定するために、それをリファレンス電圧（図示せず）と比較し得る。例えば、デジット線１１５がリファレンス電圧よりも高い電圧を有する場合、センスコンポーネント１２５は、メモリセル１０５中の蓄積状態が論理１であったと判定し得、逆もまた同様である。センスコンポーネント１２５は、信号の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。

メモリセル１０５は、関連するワード線１１０及びデジット線１１５を活性化することによってセットされ得、又は書き込まれ得る。上で論じられたように、ワード線１１０の活性化は、（複数の）メモリセル１０５の対応する行をそれらの個別のデジット線１１５に電気的に接続する。ワード線１１０が活性化される間に、関連するデジット線１１５を制御することによって、メモリセル１０５は書き込まれ得、すなわち、メモリセル１０５中に論理値が蓄積され得る。列デコーダ１３０は、メモリセル１０５に書き込まれるデータ、例えば入力１３５を受け入れ得る。幾つかの例では、メモリセル１０５は、論理蓄積コンポーネントに電圧を印加すること、例えば、強誘電体コンデンサに渡って電圧を印加することによって書き込まれ得る。

幾つかの例では、メモリのページサイズは構成可能である。メモリアレイ１００は、メモリバンク内の複数のメモリセクションの内の１つのメモリセクションを表し得る。該ページサイズは、複数のベースメモリページから成り立ってもよく、ここで、該ベースページは、単一の行内のメモリセル１０５のサブセットである。例えば、センスコンポーネント１２５の数は、デジット線１１５の数よりも少なくてもよい。複数のベースページをバッファリングすることによってより大きなページサイズを作り出すために、複数の行が並行してその後アクセスされる。幾つかの場合、異なる行は異なるメモリセクション中にあってもよく、ここで、各セクションは、その自身の一組のセンスコンポーネント１２５を有する。

幾つかのメモリアーキテクチャでは、メモリセル１０５へのアクセスは、蓄積された論理状態を劣化又は破壊し得、元の論理状態をメモリセル１０５に戻すために、再書き込み又はリフレッシュ動作が実施され得る。ＤＲＡＭでは、例えば、コンデンサは、センシング動作中に部分的に又は完全に放電され得、蓄積された論理状態を破損する。そのため、センシング動作後に論理状態が再書き込みされ得る。また、単一のワード線を活性化することは、行中の全てのメモリセルの放電をもたらし得、それ故、行中のメモリセル１０５の内の幾つか又は全ては、再書き込みされる必要があり得る。しかしながら、不揮発性メモリセル１０５は、それらのデジット線１１５に接続されると放電しないことがある。このことは、センシングされないメモリセル１０５の蓄積された論理状態を破壊することなく、行内のメモリセル１０５のサブセットをセンシングすることを可能にし得る。

ＤＲＡＭを含む幾つかのメモリアーキテクチャは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。例えば、充電されたコンデンサは、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは比較的高く、例えば、ＤＲＡＭアレイに対して毎秒１０回のリフレッシュ動作であり得、それは、著しい電力消費をもたし得る。より大きなメモリアレイの増加と共に、電力消費の増加は、特に、電池等の有限の電源に依存するモバイルデバイスのためのメモリアレイの配備又は動作（例えば、電源、発熱、材料限界等）を阻害し得る。しかしながら、不揮発性メモリセル１０５は、他のメモリアーキテクチャと比較して向上した性能をもたらす有益な特性を有し得る。例えば、行内のメモリセル１０５のサブセットがアクセスされ得、動作中に、より小さなページサイズを使用可能にする。複数のメモリセクションに同時にアクセスすることによって、メモリアレイ１００を使用するデバイスに対する性能を最適化するようにページサイズが動的に変更され得る。

メモリコントローラ１４０は、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５等の様々なコンポーネントを通じて、メモリアレイ１００の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュ、ページサイズ判定等）を制御し得る。メモリコントローラ１４０は、所望のワード線１１０及びデジット線１１５を活性化するために、行及び列のアドレス信号を生成し得る。メモリコントローラ１４０は、メモリアレイ１００の動作中に使用される様々な電位をも生成及び制御し得る。一般的に、本明細書で論じられる印加電圧の振幅、形状、又は存続期間は、調整又は変更され得、メモリアレイ１００を動作するための様々な動作に対して異なり得る。更に、メモリアレイ１００内の１つの、複数の、又は全てのメモリセル１０５は同時にアクセスされ得、例えば、メモリアレイ１００の複数の又は全てのセルは、全てのメモリセル１０５又はメモリセル１０５のグループが単一の論理状態にセットされるリセット動作中に同時にアクセスされ得る。或いは、様々なサイズのメモリページがオープンされ得る。

図２は、本開示の様々な実施形態に従った可変のページサイズアーキテクチャを支持する、メモリセル１０５を含む例示的回路２００を説明する。回路２００は、図１を参照しながら記述したようなメモリセル１０５、ワード線１１０、デジット線１１５、及びセンスコンポーネント１２５の夫々例示であり得るメモリセル１０５－ａ、ワード線１１０－ａ、デジット線１１５－ａ、及びセンスコンポーネント１２５－ａを含む。メモリセル１０５－ａは、論理蓄積デバイス２０５、例えば、電極間に配置された強誘電体材料を通じて容量的に結合された電極を有するコンデンサを含み得る。上述したように、論理蓄積デバイス２０５はその他のメモリデバイスを表し得る。回路２００は、選択コンポーネント２２０及びリファレンス信号２２５をも含む。図２の例では、論理蓄積デバイス２０５は、プレート線２１０及びデジット線１１５－ａを介してアクセスされ得る。幾つかの例では、プレート線２１０は存在しなくてもよい。上述したように、論理蓄積デバイス２０５を使用して様々な状態が蓄積され得る。

論理蓄積デバイス２０５の蓄積状態は、回路２００中に表された様々な素子を動作することによって読み出され得、又はセンシングされ得る。論理蓄積デバイス２０５は、デジット線１１５－ａと電子通信し得る。例えば、論理蓄積デバイス２０５は、選択コンポーネント２２０が不活性化された場合にデジット線１１５－ａから絶縁され得、論理蓄積デバイス２０５は、選択コンポーネント２２０が活性化された場合にデジット線１１５－ａに電子的に接続され得る。選択コンポーネント２２０の活性化は、メモリセル１０５－ａの選択と称され得る。幾つかの場合、選択コンポーネント２２０はトランジスタであり、その動作は、トランジスタのゲートに電圧を印加することによって制御され、ここで、該電圧の大きさは、トランジスタの閾値電圧の大きさよりも大きい。ワード線１１０－ａは選択コンポーネント２２０を活性化し得、例えば、ワード線１１０－ａに印加された電圧は、トランジスタのゲートに印加され、論理蓄積デバイス２０５をデジット線１１５－ａと接続する。

前述したように、論理蓄積デバイス２０５は、デジット線１１５－ａへの接続の際に放電しないことがある。幾つかの例では、論理蓄積デバイス２０５の蓄積された論理状態をセンシングするために、論理蓄積デバイス２０５に電圧が印加され得る。一スキームでは、メモリセル１０５－ａを選択するためにワード線１１０－ａがバイアスされ得、プレート線２１０に電圧が印加され得る。幾つかの場合、デジット線１１５－ａは、事実上グランドされ、プレート線２１０及びワード線１１０－ａをバイアスする前に、事実上のグランドからその後絶縁され得る。プレート線２１０をバイアスすることは、論理蓄積デバイス２０５に渡る電圧差（例えば、プレート線２１０の電圧 － デジット線１１５－ａの電圧）をもたらし得る。コンデンサの例では、該電圧差は、論理蓄積デバイス２０５上の蓄積電荷に変化を引き起こし得、ここで、蓄積電荷の変化の大きさは、論理蓄積デバイス２０５の最初の状態、例えば、最初の状態が論理１又は論理０の何れを蓄積したか、に依存し得る。このことは、論理蓄積デバイス２０５上に蓄積された電荷に基づいて、デジット線１１５－ａの電圧に変化を生じさせ得る。他のスキームでは、プレート線２１０は一定電位に保持され得、デジット線１１５－ａの電圧が代わりに制御され得る。

デジット線１１５－ａの電圧の変化は、その固有の静電容量に依存し得、デジット線１１５－ａに電荷が流れると共に、幾つかの有限の電荷がデジット線１１５－ａ中に蓄積され得、もたらされる結果電圧は固有の静電容量に依存する。固有の静電容量は、デジット線１１５－ａの、寸法を含む物理的特徴に依存し得る。デジット線１１５－ａは、無視できない（例えば、ピコファラッド（ｐＦ）オーダの）静電容量をもたらす長さを有し得るので、デジット線１１５－ａは、多くのメモリセル１０５に接続し得る。結果として生じるデジット線１１５－ａの電圧は、メモリセル１０５－ａ中の蓄積された論理状態を判定するために、センスコンポーネント１２５－ａによりリファレンス（例えば、リファレンス信号２２５の電圧）とその後比較され得る。

センスコンポーネント１２５－ａは、信号の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。センスコンポーネント１２５－ａは、デジット線１１５－ａの電圧と、リファレンス電圧であり得るリファレンス信号２２５とを受け取って比較するセンスアンプを含み得る。センスアンプの出力は、該比較に基づいて、より高い（例えば、正の）又はより低い（例えば、負の又はグランドの）供給電圧に動かされ得る。実例として、デジット線１１５－ａがリファレンス信号２２５よりも高い電圧を有する場合、その後センスアンプの出力は正の供給電圧に動かされ得る。幾つかの場合、センスアンプは、デジット線１１５－ａを供給電圧に付加的に動かし得る。センスコンポーネント１２５－ａは、センスアンプの出力又はデジット線１１５－ａの電圧をその後ラッチし得、それは、メモリ１０５－ａ中の蓄積状態、例えば、論理１を判定するために使用され得る。或いは、デジット線１１５－ａがリファレンス信号２２５よりも低い電圧を有する場合、センスアンプの出力は、負又はグランドの電圧に動かされ得る。センスコンポーネント１２５－ａは、メモリセル１０５－ａ中の蓄積状態、例えば、論理０を判定するために、センスアンプの出力を同様にラッチし得る。メモリセル１０５－ａのラッチされた論理状態は、例えば、図１に関する出力１３５として、列デコーダ１３０を通じてその後出力され得る。

メモリセル１０５－ａに書き込むために、論理蓄積デバイス２０５に渡って電圧が印加され得る。例えば、論理蓄積デバイス２０５に渡って電圧を印加するために、プレート線２１０若しくはデジット線１１５－ａ、又はそれら両方が通電され得る。付加的に又は代替的に、読み出し又は書き込み動作のためのその他のアクセススキームが使用され得る。例えば、その他の科学技術（すなわち、ＦｅＲＡＭ以外）が用いられる場合、メモリタイプに従ってアクセススキームが適合され得る。

図３は、本開示の様々な実施形態に従った可変のページサイズアーキテクチャを支持する例示的メモリアレイ１００－ａを説明する。メモリアレイ１００－ａは、メモリセクション３１０、３１０－ａ、及び３１０－ｂを含むメモリバンク３０５を含む。各メモリセクション３１０は、一組のセンスコンポーネント１２５、例えば、図１～図２に関するセンスコンポーネント１２５の例示であり得るセンスコンポーネント１２５－ｂ、１２５－ｃ、及び１２５－ｄと関連付けられる。メモリセクション３１０は、図１に関連して記述されたように、メモリセルの行及び列で構成され得る。各メモリセクション３１０は、図１に関する行デコーダ１２０の一例であり得る行デコーダ１２０－ａと電子通信する。メモリアレイ１００－ａは、図１の関するメモリコントローラ１４０の一例であり得るメモリコントローラ１４０－ａと、メモリセクション３１０間のリンク関係を蓄積し得るレジスタ３２０とをも含み得る。例えば、リンク関係３１５は、メモリセクション３１０と３１０－ｂとの間のリンク関係を表し得る。

幾つかの揮発性メモリの科学技術は、比較的大きなページサイズ、例えば、２～４キロバイト（ｋＢ）を有し、それは、アレイ又はバンクの行中のメモリセルの数に等しくてもよい。揮発性メモリセルを含む行にアクセスすること（例えば、ワード線１１０を活性化すること）は、それらの蓄積された論理状態を破壊し得る。そのため、行中の各メモリセルはセンシングされ得、幾つかの場合、メモリページとしてバッファリングされ得る。ページが例えば、活性化コマンドを用いて一旦オープンされると、ページ全体が読み出され得、その内容が利用可能である。列アドレスは、何れのデータのバースト（例えば、メモリページのサブセット）を出力するかを選択する。後続の列アドレスは、メモリページの残部を選択し得る。

不揮発性メモリの場合、行にアクセスする場合に、行の各メモリセルがセンシングされる必要がなくてもよい。例えば、強誘電体メモリ又はスピントルクトランスファメモリ等の不揮発性メモリでは、ある一定のワード線１１０の選択は、ＤＲＡＭにおいてみられるような行全体の内容の喪失を生じさせないことがある。そのため、メモリアレイ１００－ａ中の不揮発性メモリセルに対しては、列のサブセット（すなわち、行内のメモリセル１０５のサブセット）がアクセスされ得、それ故、メモリバンク３０５の各メモリセクション３１０に対する列（ビット線１１５）の数よりも少数のセンスコンポーネント１２５を提供することにより、ダイサイズを削減できる。一方、ＤＲＡＭ等の揮発性メモリアレイは、列毎に１つのセンスアンプを使用する。それ故、メモリアレイ１００－ａは、行中のメモリセル１０５の総数よりも小さいページサイズを有しつつ、高密度のメモリセルを有し得る。そのため、メモリアレイ１００－ａは、電力消費及びダイサイズを最小にし得る。

メモリバンク３０５は、自身の一組のセンスコンポーネント１２５を各々有する複数（例えば、８、１６、３２等）のメモリセクションに分割され得る。各メモリセクション３１０は、単一の行内のメモリセル１０５の総数よりも少ないベースページサイズを有し得る。例えば、メモリバンク３０５は、１ギガビット（Ｇｂ）のサイズであり得、８つのメモリセクション３１０に分割され得る。各メモリセクション３１０は、１２８メガビット（Ｍｂ）を含み得、メモリセル１０５の４０９６個の行、及びメモリセル１０５の３２７６８個の列（すなわち、各行に４ｋＢ）を含み得る。ただし、ベースページサイズは４ｋＢよりも少なくてもよい。例えば、それは、１２８バイト（１０２４ビット又は１０２４個のメモリセル）であってもよい。言い換えれば、４つの列アクセス線（ビット線１１５）毎に１つのセンスコンポーネントが存在してもよい。ベースページサイズは、幾つかの例では、固定され得、各メモリセクション３１０中のセンスコンポーネント１２５の数に依存し得る。これらの例は、多くの可能な構成の内の幾つかであり、その他のサイズが可能である。

メモリバンク３０５へのアクセスに使用されるページサイズ、すなわち、活性ページサイズは、動的に変更され得る。すなわち、活性ページサイズは、複数のベースページを構成し得る。複数のメモリセクション３１０は、より大きなページサイズを作り出すために同時に動作され得る。例えば、メモリセクション３１０及びメモリセクション３１０－ｂはベースページサイズ（例えば、１２８バイト）を有し得、メモリセクション３１０及び３１０－ｂに同時にアクセスすることによって、より大きな活性ページサイズ（例えば、２５６バイト）が作り出され得る。より一層大きなページサイズを作り出すために、より多くのメモリセクション３１０が同時アクセスされてもよい。それ故、１つの活性化コマンドは、メモリバンク３０５からより多く量のデータを抽出し得、それは、速度及び性能を増加させ得る。例えば、読み出しコマンドは、あたかも物理的により大きなページが実装されたかのように、同じタイミング考察で発行され得る。

メモリバンク３０５の動作は、メモリバンク３０５の第１の行中の第１の複数の論理値を判定することと、メモリバンク３０５の第２の行中の第２の複数の論理値を判定することと、第１の複数の論理値及び第２の複数の論理値を含むメモリページをバッファリングすることとを含み得る。メモリページのサブセットはバスへその後送信され得る。例えば、センスコンポーネント１２５－ｂ、１２５－ｃ、及び１２５－ｄは、判定された論理値をラッチするための行バッファを含み得、メモリページをバッファリングすることは、第１の複数の論理値及び第２の複数の論理値をラッチすることを含み得る。幾つかの場合、第１の行中の第１の複数の論理値を判定することは、第１の行中のメモリセルのサブセットの各メモリセル１０５の論理状態を判定することを含む。幾つかの例では、メモリバンク３０５は、複数のメモリセクション３１０（例えば、メモリセクション３１０、３１０－ａ、及び３１０－ｂ）を含み、第１のメモリセクション３１０は第１の行を含み、第２のメモリセクションは第２の行を含む。

幾つかの例では、ベースメモリページサイズは、第１の複数の論理値又は第２の複数の論理値を含み、メモリバンク３０５を動作することは、メモリページのサイズがベースメモリページサイズの２倍を含むと判定することと、メモリページのサイズに基づいて活性化コマンドを発行するようにコマンドジェネレータを構成することとを含み得る。例えば、メモリコントローラ１４０－ａは、コマンドジェネレータを含み得、第１及び第２の行と関連付けられたワード線１１０を活性化するためのコマンドを生成し得る。

幾つかの例では、活性ページサイズは、メモリアレイ１００－ａを含むデバイスを電源オンすると構成される。このことは、ページサイズに関して異なるニーズを扱うために、同じダイを使用することに関して利点を提供し得る。例えば、メモリアレイは、あるページサイズが最良であり得るアプリケーションに使用され得、別のユーザは、異なるページサイズでより良く実施し得る異なるアプリケーションを有し得る。こうした可変のページサイズアーキテクチャは、単一のメモリデバイスを両シナリオに適応させ得る。

他の例では、活性ページサイズは動的にセットされ得る。例えば、メモリコントローラ１４０－ａは、特定のページサイズを使用するためのコマンドをソフトウェアアプリケーションから受信し得る。又は、メモリアレイ１００－ａは、所定温度に達し得、発熱を減少させるために、より小さなページサイズを使用し得る。動的なページサイズと共に、メモリアレイ１００－ａの最適な使用が可能であり得る。例えば、短いバーストが必要とされる場合又はコードが実行されていて、高い割合でページ変更が生じる場合に電力の使用を最小限にし得る。又は、性能を向上させる（例えば、活性化コマンド毎にアクセスされるデータ量の増加）ために、より大きなページサイズが使用され得る。

アドレッシングスキームは、活性ページサイズに基づいて調節され得る。例えば、列ドレス及び行アドレスの両者として幾つかのアドレスビットが使用され得、メモリコントローラ１４０－ａは、各オープンページのサイズを認識し得る。メモリコントローラ１４０－ａは、活性ページサイズに基づいてアドレッシングスキームを修正もし得る。例えば、論理行アドレスは、メモリセクション３１０、メモリセクション３１０内の行（例えば、ワード線１１０）、及び行内の一組の列（例えば、一組のビット線１１５）を識別し得る。メモリコントローラ１４０－ａは、同時にアクセスされるメモリセクションの数がページサイズの変更に伴って変化すると、アドレッシングスキームを修正し得る。

活性化コマンド中、行デコーダ１２０－ａへ論理行アドレスが送信され得る。論理行アドレスは、メモリバンク３０５内の特定の位置を識別する一連のビットである。例えば、以前に論じた１Ｇｂのメモリバンクの例に関しては、１ｋＢのベースページサイズに等しい活性ページサイズを使用して、論理行アドレスは２０ビットを含み得る（すなわち、２^２０は、ページサイズの総数：１Ｇｂ／１０２４ビット／ページに等しくてよい）。論理行アドレスの３ビットは、８つのメモリセクション３１０の内の１つを識別し得る。これらのビットは、論理行アドレスの最下位ビットであり得る。１２ビットは、識別されたメモリセクション３１０内の４０９６個の行の内の１つを識別し得る。これらのビットは、最上位ビットであり得る。残りの５ビットは、メモリページの物理列を識別し得る。例えば、該５ビットは、メモリセクション３１０の３２７６８個の列内の一組の１０２４個の列を選択し得る。一組の列は、相互にグループ化され得、又は離間され得、行に沿って等間隔にされることを含む。一般的に、論理行アドレスのビット数は、異なるサイズのメモリアレイに対して変更し得る。

本例では、メモリセル１０５をセンシングした後、例えば、メモリアレイ１００－ａからプロセッサへデータが送信され得る。該データは、メモリページのサブセットが各バーストで送信される（複数の）バーストで送信され得る。説明目的のため、読み出しのバースト長は２５６ビット（又は１６ワード）であり得る。それ故、１２８バイトのページは、４つの読み出しバースト長を含む。そのため、メモリコントローラ１４０－ａは、可能性のある４つの読み出しバースト長の内の１つを選択するために、２ビットの列アドレスを送信し得る。例えば、メモリコントローラ１４０－ａは、センスコンポーネント１２５－ｂ、１２５－ｃ、及び１２５－ｄと電子通信し得、それらは、行バッファ又は列デコーダ（例えば、図１に関する列デコーダ１３０）を含み得、該列アドレスを列デコーダへ送信し得る。

活性ページサイズが変化する場合、アドレススキームは変化し得る。例えば、活性ページサイズはベースページサイズの２倍であり得、２つのメモリセクション（例えば、メモリセクション３１０及び３１０－ｂ）は同時にアクセスされ得る。論理行アドレスは、２０ビットから１９ビットに減少し得る。例えば、メモリセクション３１０及び３１０－ｂは、リンク関係３１５を通じてリンクされ得、論理行アドレスは、８つの全てのメモリセクション３１０を区別する必要がなくてもよい。しかしながら、ページサイズ中のビット総数は、１０２４から２０４８に増加していることがある。それ故、読み出しバースト長の数は、４から８に増加し得、列アドレスは、それ故、８つの読み出しバースト長の内の１つを選ぶために、２から３ビットに増加し得る。そのため、論理行アドレス及び列アドレスのビットの和が一定のままであり得るように、論理行アドレスから列アドレスへ１ビットが移動させられ得る。他の例では、より大きな活性ページサイズを作り出すために、２つのベースメモリページをオープンするための２つの論理行アドレスが行デコーダ１２０－ａへ送信され得る。

既述のように、本明細書に記載される技術は、様々なページサイズに適用され得、様々なサイズのメモリアレイ、バンク、又はセクションに適用され得る。活性ページサイズは、４つ、８つ、及び１６個等のベースページを含み得る。メモリバンク３０５は、１Ｇｂよりも小さくても、大きくてもよく、より少数の又はより多数のメモリセクション３１０が使用され得る。

そのため、メモリバンク３０５の動作は、メモリアレイ１００－ａがアクセス可能であるメモリバンク３０５のメモリセルの数と関連付けられるベースページサイズを識別することと、ベースページサイズの整数倍である活性ページサイズを選択することとを含み得る。該動作は、活性ページサイズに基づいてメモリバンク３０５に対するアドレススキームを構成することと、アドレススキームを使用し且つ活性ページサイズに従って、アクセスコマンドを送信することとを含み得る。ベースページサイズは、メモリアレイ１００－ａの複数のメモリセクションの内の各メモリセクション３１０に対するページサイズであり得る。

幾つかの例では、アドレススキームを構成することは、メモリアレイ１００－ａの複数のメモリセクションの内のメモリセクション３１０、該メモリセクション３１０内の物理行、及び該物理行の物理列セクションを識別するための論理行アドレスを構成することを含む。例えば、物理列セクションは、ベースページサイズに等しい複数のメモリセルを含み得る。物理列セクションは、隣接する物理列のグループ、隣接する物理列の幾つかのグループ、相互に分離した物理列、又は物理行に沿って等間隔にされた物理列を含み得る。

幾つかの例では、アドレススキームを構成することは、活性ページサイズのセクションを識別するための列アドレスを構成することを含み、ここで、活性ページサイズは、複数のセクションを含む。例えば、活性ページサイズのセクションは、読み出しバースト長であり得る。

アドレススキームを構成することは、活性ページサイズに基づいて、論理行アドレス及び列アドレスに対するビット数を判定することを更に含み得る。幾つかの例では、行アドレスに対するビット数と行アドレスに対するビット数との和は、活性ページサイズとは無関係に一定値であり得る。該一定値は、メモリバンク３０５のサイズと読み出しバースト長とに基づき得る。例えば、メモリバンク３０５中の読み出しバースト長の総数は、読み出しバースト長（例えば、２５６ビット）により分割されたメモリバンク３０５のサイズ（例えば、１Ｇｂ）であり得る。

メモリブロック３０５の動作は、複数のメモリセクションの内の第１のメモリセクションと複数のメモリセクションの内の第２のメモリセクションとの間のリンク関係を判定することを更に含み得る。例えば、リンク関係３１５により示されるように、メモリセクション３１０及び３１０－ｂはリンクされ得る。そうした場合では、活性ページサイズはベースページサイズの２倍であり得、メモリアレイ１００－ａの動作は、メモリページをオープンするために論理行アドレスを行デコーダ１２０－ａへ送信することを更に含み得、ここで、論理行アドレスは、第１のメモリセクション３１０を識別する。行デコーダ１２０－ａは、論理行アドレスに基づいて、第１のメモリセクション３１０の第１のベースメモリページをオープンし得、リンク関係３１５に基づいて、第２のメモリセクション３１０－ｂの第２のベースメモリページをオープンし得る。メモリページは、それ故、第１のベースメモリページ及び第２のベースメモリページを含み得る。

幾つかの例では、第２のベースメモリページは、第１のメモリセクション３１０内の第１のベースメモリページと同じ相対アドレスを第２のメモリセクション３１０－ｂ内に有し得る。すなわち、第１及び第２のベースメモリページは、それらの個別のメモリセクションの同じ相対的な行及び列セクション中にあり得る。

幾つかの例では、異なるメモリセクション３１０間のリンク関係は、レジスタ３２０中に蓄積され得る。これらのリンク関係は、より大きな活性ページサイズを可能にするために何れのメモリセクション３１０が同時にアクセス可能であるかを示し得る。幾つかの場合、リンク関係は構成可能である。例えば、ユーザ又はソフトウェアアプリケーションは、メモリアレイ１００－ａの動作を最適化するためにリンク関係を構成し得る。

活性ページサイズを選択することは、デバイスを電源オンすると活性ページサイズを選択することを含み得、ここで、メモリアレイは、該デバイスの素子を含む。又は、活性ページサイズを選択することは、特定のページを使用するための指標を受信することと、該特定のページサイズに等しい活性ページサイズをセットすることとを含み得る、例えば、メモリコントローラ１４０－ａは、そうした指標を受信し得、活性ページサイズをセットし得、それに従いメモリアドレッシングスキームを構成し得る。幾つかの例では、指標は、ソフトウェアアプリケーションから受信され得る。

メモリバンク３０５は、異なるページサイズを用いて同時に動作され得る。例えば、メモリセル１０５をプログラミングするために第１のページサイズが使用され得、メモリバンク３０５のメモリセル１０５を読み出し又はセンシングするために第２のページサイズが使用され得る。そのため、メモリバンク３０５の第１の複数のメモリセルは、活性ページサイズを使用してプログラミングされ得、メモリバンク３０５の第２の複数のメモリセルは、該ベースページサイズの異なる整数倍である別の活性ページサイズを使用して読み出され得る。例えば、読み出し動作は、書き込み動作に使用されるページサイズの、より小さくてもよい約数であるページサイズを使用し得る。又は、書き込み動作に使用されるページサイズは、読み出し動作に使用されるページサイズよりも大きくてもよい。

他の例では、メモリアレイ１００－ａは、複数のメモリバンク３０５を含み得、各メモリバンク３０５は、独立して動作され得る。例えば、複数のメモリバンクの内の第１のメモリバンク３０５は、第１のメモリページサイズを使用してアクセスされ得、該複数の内の第２のメモリバンクは、第１のメモリページサイズとは異なる第２のメモリページサイズを使用してアクセスされ得る。各メモリバンク３０５は、異なるアドレッシングスキームを使用し得る。例えば、第１のメモリバンク３０５にアクセスすることは、第１のメモリページサイズに基づく第１のアドレッシングスキームを使用することを含み得、第２のメモリバンクにアクセスすることは、第２のメモリページサイズに基づく第２のアドレッシングスキームを使用することを含み得る。

幾つかの例では、メモリバンク３０５は、複数のメモリセクション３１０を含み、各メモリセクション３１０は、メモリセルの複数の物理行を有し得る。メモリバンク３０５を動作することは、メモリバンク中のメモリセル１０５に対するアクセスリクエストを受信することと、該メモリセル１０５が設置されたメモリバンクの複数のメモリセクションの内のメモリセクション３１０を識別することと、該メモリセル１０５を含むメモリセルの複数の物理行の内の物理行をメモリセクション３１０中で識別することと、該メモリセルを含むメモリページを物理行中で識別することと、メモリページをオープンするための論理行アドレスを生成することとを含み得る。

幾つかの場合、メモリセルは、第２のメモリセクション３１０－ｂ中に設置され得、第２のメモリセクション３１０－ｂは、第１のメモリセクション３１０にリンクされる。そうした場合、論理行アドレスを生成することは、第１のメモリセクションを識別する論理行アドレスを生成することと、第１のメモリセクションを識別する論理行アドレスに基づいて、第２のメモリセクションの物理行が行デコーダ１２０－ａによりアクセス可能である論理行アドレスを行デコーダ１２０－ａへ送信することと、第１のメモリセクションと第２のメモリセクションとをリンクすることとを含み得る。

図４は、本開示の様々な実施形態に従った可変のページサイズアーキテクチャを支持する例示的回路４００を説明する。回路４００は、図３に関するメモリセクション３１０の一例であり得るメモリセクション３１０－ｃを含む。回路４００は、図１～図３に関するセンスコンポーネント１２５の例示であり得るセンスコンポーネント１２５－ｅ及び１２５－ｆをも含む。センスコンポーネント１２５は、メモリセクション３１０－ｃの複数の列（例えば、デジット線１１５）と電子通信し得、スイッチ４０５は、アクセス動作中に何れの列がセンスコンポーネント１２５に接続されるかを制御し得る。回路４００の一部でもあり得るバッファ４１０は、メモリセクション３１０－ｃ内のメモリセル１０５のセンシングされた論理値をバッファリングし得る。

メモリセクション３１０－ｃは、メモリセル１０５の複数の行及び列を含み得る。上述したように、行がアクセスされた場合に、行の各メモリセル１０５はセンシングされなくてもよい。それ故、列のサブセット（すなわち、行内のメモリセル１０５のサブセット）が選択され得、それ故、メモリバンク３０５の各メモリセクション３１０中の列の数よりも少数のセンスアンプを単に提供することによって、ダイサイズを削減できる。スイッチ４０５は、アクセス動作中に何れの列のサブセットが選択されるかを制御し得る。幾つかの例では、スイッチ４０５は、ｎ型又はｐ型の電界効果トランジスタ等のトランジスタであり得、それらに閾値電圧を印加することによって活性化され得る。

そのため、回路４００は、複数の内の各行アクセス線がメモリセルの行と電子通信する複数の行アクセス線と、複数の内の各列アクセス線がメモリセルの列と電子通信する複数の列アクセス線とを含み得る。回路４００は、複数のセンスコンポーネント１２５をも含み得、ここで、センスコンポーネントの数は、列アクセス線の数よりも少ない。例えば、センスコンポーネント１２５－ｅは、少なくとも２つの列アクセス線と電子通信する。幾つかの例では、メモリコントローラは、複数のページサイズの内の最小のページサイズがセンスコンポーネント１２５の数に基づく複数のメモリページサイズからメモリページサイズを選択するように構成可能であり得る。例えば、最小のページサイズは、メモリセクション３１０－ｃ中に含まれるセンスコンポーネント１２５の数に等しくてもよい。

回路４００は、複数のスイッチを含み得、複数のスイッチの内の各スイッチは、複数のセンスコンポーネントの内のセンスコンポーネントから、複数の列アクセス線の内の列アクセス線を電気的に分離していてもよい。例えば、スイッチ４０５－ａは、センスコンポーネント１２５－ｅから列アクセス線を分離し、スイッチ４０５－ｂは、センスコンポーネント１２５－ｆから別の列アドレス線を分離する。回路４００は、複数のラッチを含み得る行バッファをも含み、複数のラッチの内の各ラッチは、複数のセンスコンポーネントの内のセンスコンポーネントと電子通信する。

メモリセクション３１０－ｃは、メモリバンク３０５内の複数のメモリセクション３１０の内の１つであり得る。すなわち、複数のメモリセクション３１０はメモリバンク３０５を含み得、複数のメモリセクションの内の各メモリセクション３１０は、一組のセンスコンポーネント１２５と関連付けられる。幾つかの例では、回路４００は、メモリページサイズに基づいて論理行アドレスを発行するように構成可能なコマンドジェネレータを含み得る。例えば、コマンドジェネレータは、メモリコントローラ１４０の一部であり得る。

回路４００の動作は、メモリアレイ（例えば、メモリセクション３１０－ｃがその一部であるメモリアレイ１００）がアクセス可能な複数のページサイズからページサイズを識別することと、識別されたページサイズに基づいてメモリアレイの少なくとも１つの行にアクセスすることとを含み得る。幾つかの例では、ページサイズを識別することは、メモリアレイの２つ以上の行を識別することを含み得る。回路４００の動作は、行にアクセスすることを更に含み得、それは、該行の各メモリセル１０５をアクセス線（例えば、デジット線１１５）に電子的に結合することを含み得る。例えば、ワード線１１０と電子通信する各メモリセル１０５がデジット線１１５に電子的に結合される、ワード線１１０がアクセスされ得る。言い換えれば、メモリアレイの行にアクセスすることは、該行の各メモリセルが複数の選択コンポーネント２２０の内の選択コンポーネント２２０と電子通信する複数の選択コンポーネント２２０を活性化することを含み得る。回路４００の動作は、該行のメモリセル１０５のサブセットをアクセス線のサブセットを介して選択することを更に含み得、メモリセル１０５のサブセットの各メモリセル１０５の論理値が判定され得る。

幾つかの例では、行のメモリセル１０５のサブセットをアクセス線のサブセットを介して選択することは、アクセス線のサブセットの内の各アクセス線を、複数のセンスコンポーネント１２５の内のセンスコンポーネントに電子的に結合するために複数のスイッチ４０５を活性化することを含む。例えば、１つの列アクセス線をセンスコンポーネント１２５－ｅ及び１２５－ｆに夫々電子的に結合するために、スイッチ４０５－ａ及び４０５－ｂが活性化され得る。アクセス線の残部は、第２の複数のスイッチ、すなわち、４０５－ａ及び４０５－ｂ以外のスイッチを介して、複数のセンスコンポーネントから電気的に絶縁され得る。幾つかの例では、メモリセルのサブセットを識別する論理行アドレスが受信され得、該論理行アドレスに基づいて第１の複数のスイッチが活性化され得る。

図５は、本開示の様々な実施形態に従った可変のページサイズアーキテクチャを支持するメモリアレイ１００－ｂのブロック図５００を示す。メモリアレイ１００－ｂは、電子メモリ装置と称され得、図１～図４を参照しながら記述したようなメモリコントローラ１４０及びメモリセクション３１０の例示であり得るメモリコントローラ１４０－ｂ及びメモリセクション３１０－ｄを含む。メモリコントローラ１４０－ｂは、バイアスコンポーネント５１０、タイミングコンポーネント５１５、及びコマンドジェネレータ５３０を含み得、図１～図４で記述したようにメモリアレイ１００－ｂを動作し得る。メモリコントローラ１４０－ｂは、図１又は図２を参照しながら記述したワード線１１０、デジット線１１５、センスコンポーネント１２５、及びプレート線２１０の例示であり得るワード線１１０－ｂ、デジット線１１５－ｂ、センスコンポーネント１２５－ｇ、及びプレート線２１０－ａと電子通信し得る。メモリアレイ１００－ｂは、図４に関するスイッチ４０５の一例であり得るスイッチ４０５－ｃを含み得る。メモリアレイ１００－ｂは、リファレンスコンポーネント５２０及びラッチ５２５をも含む。メモリアレイ１００－ｂのコンポーネントは、相互に電子通信し得、図１～図４を参照しながら記述した機能を実施し得る。幾つかの場合、リファレンスコンポーネント５２０、センスコンポーネント１２５－ｇ、及びラッチ５２５は、メモリコントローラ１４０－ｂのコンポーネントであり得る。

メモリコントローラ１４０－ｂは、ワード線１１０－ｂ、プレート線２１０－ａ、又はデジット線１１５－ｂをそれらの様々なノードに電圧を印加することによって活性化するように構成され得る。例えば、バイアスコンポーネント５１０は、上述したように、メモリセクション３１０－ｄ内のメモリセル１０５を読み出す又は書き込むための電圧を印加するように構成され得る。幾つかの場合、メモリコントローラ１４０－ｂは、図１又は図３を参照しながら記述したように、行デコーダ、列デコーダ、又はそれら両方を含み得る。このことは、メモリコントローラ１４０－ｂが１つ以上のメモリセル１０５にアクセスすることを可能にし得る。例えば、行デコーダは、論理行アドレスを受信することに基づいて、メモリセルの２つの行にアクセスし得る。バイアスコンポーネント５１０は、センスコンポーネント１２５－ｇに対するリファレンス信号を生成するための電位をリファレンスコンポーネント５２０に提供もし得る。また、バイアスコンポーネント５１０は、センスコンポーネント１２５－ｇの動作のための電位を提供し得る。メモリコントローラ１４０－ｂはまた、メモリセクション３１０－ｄの列アクセス線をセンスコンポーネント１２５－ｇに接続するためにスイッチ４０５－ｃを活性化し得る。

幾つかの場合、メモリコントローラ１４０－ｂは、その動作をタイミングコンポーネント５１５を使用して実施し得る。例えば、タイミングコンポーネント５１５は、読み出し及び書き込み等の本明細書で論じたメモリ機能を実施するためのスイッチング及び電圧印加のタイミングを含む、様々なワード線選択又はプレートバイアスのタイミングを制御し得る。幾つかの場合、タイミングコンポーネント５１５は、バイアスコンポーネント５１０の動作を制御し得る。コマンドジェネレータ５３０は、メモリアレイ１００－ｂを動作するための様々なコマンドを作り出し得る。例えば、コマンドジェネレータ５３０は、図１及び図３を参照しながら記述したように、論理行アドレスを作り出し得る。

リファレンスコンポーネント５２０は、センスコンポーネント１２５－ｇに対するリファレンス信号を生成するための様々なコンポーネントを含み得る。リファレンスコンポーネント５２０は、リファレンス信号を生み出すように構成された回路を含み得る。幾つかの場合、リファレンスコンポーネント５２０は、その他のメモリセル１０５であり得る。幾つかの例では、リファレンスコンポーネント５２０は、上述したように、２つのセンス電圧間の値を有する電圧を出力するように構成され得る。又は、リファレンスコンポーネント５２０は、事実上のグランド電圧（すなわち、約０Ｖ）を出力するように設計され得る。

センスコンポーネント１２５－ｇは、（デジット線１１５－ｂを介した）メモリセル１０５からの信号をリファレンスコンポーネント５２０からのリファレンス信号と比較し得る。論理状態を判定すると、センスコンポーネントは、出力をラッチ５２５中にその後蓄積し得、ここで、それは、メモリアレイ１００－ｂが一部である電子デバイスの動作に従って使用され得る。例えば、メモリアレイ１００－ｂは、列アドレスを受信し得、ラッチ５２５中の蓄積された論理状態は、メモリアレイ１００ｂから例えば、バスへ送信され得る。

幾つかの例では、メモリアレイ１００－ｂは、複数のメモリページサイズからメモリページサイズを選択するための手段を含み得る。他の例では、メモリアレイ１００－ｂは、複数のメモリページの内の最小のページサイズがセンスコンポーネント１２５－ｇの数に少なくとも部分的に基づく、複数のメモリページサイズからメモリページサイズを選択するための手段を含み得る。

図６は、本開示の様々な実施形態に従った可変のページサイズアーキテクチャを有するメモリデバイスを支持するシステム６００を説明する。システム６００は、様々なコンポーネントに接続し又は様々なコンポーネントを物理的に支持するプリント回路基板であり得又は該プリント回路基板を含み得るデバイス６０５を含む。デバイス６０５は、図１、図３、及び図５を参照しながら記述したメモリアレイ１００の一例であり得るメモリアレイ１００－ｃを含む。メモリアレイ１００－ｃは、図１、図３、及び図５を参照しながら記述したメモリコントローラ１４０と、図３を参照しながら記述したメモリバンク３０５の例示であり得るメモリコントローラ１４０－ｃ及びメモリバンク３０５－ａを含み得る。デバイス６０５は、プロセッサ６１０、ＢＩＯＳコンポーネント６１５、周辺コンポーネント６２０、及び入出力制御コンポーネント６２５をも含み得る。デバイス６０５のコンポーネントは、バス６３０を通じて相互に電子通信し得る。

プロセッサ６１０は、メモリコントローラ１４０－ｃを通じてメモリアレイ１００－ｃを動作するように構成され得る。幾つかの場合、プロセッサ６１０は、図１、図３、及び図５を参照しながら記述したメモリコントローラ１４０の機能を実施し得る。その他の場合、メモリコントローラ１４０－ｃは、プロセッサ６１０中に統合され得る。プロセッサ６１０は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラム可能ロジックデバイス、分離したゲート若しくはトランジスタロジック、分離したハードウェアコンポーネント、又はこれらの種類のコンポーネントの組み合わせであり得、プロセッサ６１０は、活性ページサイズを選択すること、アドレッシングスキームを構成すること、及びメモリページをオープンすることを含む、本明細書に記述する様々な機能を実施し得る。メモリページからのデータは、バス６３０を通じてプロセッサ６１０へ送信され得る。例えば、読み出しバーストは、メモリページのサブセットをプロセッサ６１０へ送信し得る、プロセッサ６１０は、例えば、様々な機能又はタスクをデバイス６０５に実施させるためにメモリアレイ１００－ｃ中に蓄積されたコンピュータ可読命令を実行するように構成され得る。

ＢＩＯＳコンポーネント６１５は、ファームウェアとして動作するベーシックインプット／アウトプットシステム（ＢＩＯＳ）を含むソフトウェアコンポーネントであり得、それは、システム６００の様々なハードウェアコンポーネントを初期化し得、稼働し得る。ＢＩＯＳコンポーネント６１５は、プロセッサ６１０と様々なコンポーネント、例えば、周辺コンポーネント６２０、入出力制御コンポーネント６２５等との間のデータの流れをも管理し得る。ＢＩＯＳコンポーネント６１５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又は任意のその他の不揮発性メモリ中に蓄積されたプログラム又はソフトウェアを含み得る。

周辺コンポーネント６２０は、デバイス６０５中に統合される入力若しくは出力デバイス、又はそうしたデバイスに対するインタフェースであり得る。例示として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアル若しくはパラレルポート、又はペリフェラルコンポーネントインタコネクト（ＰＣＩ）若しくはアクセラレーテッドグラフィックスポート（ＡＧＰ）スロット等の周辺カードスロットが挙げられ得る。

入出力制御コンポーネント６２５は、プロセッサ６１０と周辺コンポーネント６２０、入力６３５デバイス、又は出力６４０デバイスとの間のデータ通信を管理し得る。入出力制御コンポーネント６２５は、デバイス６０５中に統合されない周辺装置をも管理し得る。幾つかの場合、入出力制御コンポーネント６２５は、外部の周辺装置への物理的接続又はポートを表し得る。

入力６３５は、デバイス６０５又はそのコンポーネントへの入力を提供する、デバイス６０５の外にあるデバイス又は信号を表し得る。これは、ユーザインタフェース、又はその他のデバイスとのインタフェース若しくはその他のデバイス間のインタフェースを含み得る。幾つかの場合、入力６３５は、周辺コンポーネント６２０を介してデバイス６０５とインタフェースで連結する周辺装置であり得、又は入出力制御コンポーネント６２５により管理され得る。入力６３５は、ある一定のページサイズを使用するためのメモリアレイ１００－ｃに対する指標を含み得る。

出力６４０は、デバイス６０５又はその何れかのコンポーネントからの出力を受信するように構成された、デバイス６０５の外にあるデバイス又は信号を表し得る。出力６４０の一例は、表示装置、音声スピーカ、プリントデバイス、別のプロセッサ、又はプリント回路基板等を含み得る。幾つかの場合、出力６４０は、周辺コンポーネント６２０を介してデバイス６０５とインタフェースで連結する周辺装置であり得、又は入出力制御コンポーネント６２５により管理され得る。

メモリコントローラ１４０－ｃ、デバイス６０５、及びメモリアレイ１００－ｃのコンポーネントは、それらの機能を実行するように設計された回路で構成され得る。これは、本明細書に記載される機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗、アンプ、又はその他の能動素子若しくは非能動素子を含み得る。

図７は、本開示の様々な実施形態に従った可変のページサイズアーキテクチャを有するメモリアレイを動作するための方法７００を説明するフローチャートを示す。方法７００の動作は、図１、図３、又は図５を参照しながら記述したように、メモリアレイ１００又はメモリバンク３０５により実装され得る。例えば、方法７００の動作は、図１、図３、図５、又は図６を参照しながら記述したように、メモリコントローラ１４０により実施され得る。幾つかの例では、メモリコントローラ１４０は、後述する機能を実施するために、メモリアレイ１００の機能的要素を制御するための一組のコードを実行し得る。付加的に又は代替的に、メモリコントローラ１４０は、後述する機能の機構を専用ハードウェアを使用して実施し得る。

ブロック７０５において、方法は、図１、図３、及び図４を参照しながら記述したように、メモリアレイがアクセス可能なメモリバンクのメモリセルの数と関連付けられるベースページサイズの整数倍である活性ページサイズを選択することを含み得る。幾つかの例では、方法は、ベースページサイズを識別することを含み得る。幾つかの例では、ベースページサイズは、メモリアレイの複数のメモリセクションの内の各メモリセクションに対するページサイズである。幾つかの例では、ブロック７０５の動作は、図１、図３、図５、又は図６を参照しながら記述したように、メモリコントローラ１４０により実施され得、又は容易にされ得る。

ブロック７１０において、方法は、図１及び図３を参照しながら記述したように、活性ページサイズに基づいてメモリバンクに対するアドレススキームを構成することを含み得る。幾つかの例では、ブロック７１０の動作は、図１、図３、図５、又は図６を参照しながら記述したように、メモリコントローラ１４０により実施され得、又は容易にされ得る。

ブロック７１５において、方法は、図１及び図３を参照しながら記述したように、アドレススキームを使用し且つ活性ページサイズに従って、アクセスコマンドを送信することを含み得る。幾つかの例では、ブロック７１５の動作は、図１、図３、図５、又は図６を参照しながら記述したように、メモリコントローラ１４０により実施され得、又は容易にされ得る。

方法の幾つかの例では、アドレススキームを構成することは、メモリアレイの複数のメモリセクションの内のメモリセクション、該メモリセクション内の物理行、及び該物理行の物理列セクションを識別するための論理行アドレスを構成することを含む。幾つかの場合、物理列セクションは、ベースページサイズに等しい複数のメモリセルを含む。物理列セクションは、物理行に沿って等間隔にされた複数の物理列をも含み得る。アドレススキームを構成することは、活性ページサイズのセクションを識別するための列アドレスを構成することをも含み得、ここで、活性ページサイズは、複数のセクションを含む。幾つかの例では、活性ページサイズのセクションは、読み出しバースト長を含む。

幾つかの例では、アドレススキームを構成することは、活性ページサイズに基づいて論理行アドレスに対するビット数を判定することと、活性ページサイズに基づいて列アドレスに対するビット数を判定することとを含む。幾つかの場合、行アドレスに対するビット数と列アドレスに対するビット数との和は、活性ページサイズとは無関係に一定値である。該一定値は、幾つかの例においては、メモリバンクのサイズと読み出しバースト長とに基づき得る。

方法は、複数のメモリセクションの内の第１のメモリセクションと、複数のメモリセクションの内の第２のメモリセクションとの間のリンク関係を判定することをも含み得る。幾つかの例では、第１のメモリセクションは、第２のメモリセクションにリンクされ得、活性ページサイズは、ベースページサイズの２倍であり得る。そうした例では、方法は、論理行アドレスが第１のメモリセクションを識別するメモリページをオープンするために、論理行アドレスを行デコーダへ送信することと、論理行アドレスに基づいて第１のメモリセクションの第１のベースメモリページをオープンすることと、第１のメモリセクションと第２のメモリセクションとのリンク関係に基づいて第２のメモリセクションの第２のベースメモリページをオープンすることとを含み得、ここで、メモリページは、第１のベースメモリページ及び第２のベースメモリページを含む。幾つかの例では、第２のベースメモリページは、第１のメモリセクション内の第１のベースメモリページと同じ相対アドレスを第２のメモリセクション内に有する。方法の幾つかの例では、リンク関係は、レジスタ中に蓄積され、構成可能でもあり得る。

方法の幾つかの例では、活性ページサイズを選択することは、メモリアレイがデバイスの素子を含む該デバイスを電源オンすると、活性ページサイズを選択することを含み得る。又は、活性ページサイズを選択することは、特定のページサイズを使用するための指標を受信することと、該特定のページサイズに等しい活性ページサイズをセットすることとを含み得る。幾つかの場合、特定のページサイズを使用するための指標は、ソフトウェアアプリケーションから受信される。幾つかの場合、該ページサイズは、ベースページサイズの２の累乗倍であり得る。

方法は、活性ページサイズを使用して、メモリバンクの第１の複数のメモリセルをプログラミングすることと、ベースページサイズの異なる正数倍又は約数である別の活性ページサイズを使用して、メモリバンクの第２の複数のメモリセルを読み出すこととをも含み得る。例えば、ベースページサイズの異なる約数である別の活性ページサイズの使用は、書き込み動作中に使用され得、書き込み動作中に使用される該別のページサイズは、読み出し動作に使用される活性ページサイズよりも大きくてもよい。

図８は、本開示の様々な実施形態に従った可変のページサイズアーキテクチャを有するメモリアレイを動作するための方法８００を説明するフローチャートを示す。方法８００の動作は、図１、図３、又は図５を参照しながら記述したように、メモリアレイ１００又はメモリバンク３０５により実装され得る。例えば、方法８００の動作は、図１、図３、図５、又は図６を参照しながら記述したように、メモリコントローラ１４０により実施され得る。幾つかの例では、メモリコントローラ１４０は、後述する機能を実施するために、メモリアレイ１００の機能的要素を制御するための一組のコードを実行し得る。付加的に又は代替的に、メモリコントローラ１４０は、後述する機能の機構を専用ハードウェアを使用して実施し得る。

ブロック８０５において、方法は、図１及び図３を参照しながら記述したように、メモリアレイがアクセス可能な複数のページサイズからページサイズを識別することを含み得る。幾つかの例では、ページサイズを識別することは、メモリアレイの２つ以上の行を含むページサイズを識別することを含む。幾つかの例では、ブロック８０５の動作は、図１、図３、図５、又は図６を参照しながら記述したように、メモリコントローラ１４０により実施され得、又は容易にされ得る。

ブロック８１０において、方法は、図１、図３、及び図４を参照しながら記述したように、識別されたページサイズに基づいて、メモリアレイの少なくとも１つの行にアクセスすることを含み得、ここで、該アクセスすることは、該行の各メモリセルをアクセス線に電子的に結合することを含む。幾つかの例では、メモリアレイの行にアクセスすることは、該行の各メモリセルが複数の選択コンポーネントの内の選択コンポーネントと電子通信する、複数の選択コンポーネントを活性化することを含む。幾つかの例では、ブロック８１０の動作は、図１、図３、図５、又は図６を参照しながら記述したように、メモリコントローラ１４０により実施され得、又は容易にされ得る。

ブロック８１５において、方法は、図１、図３、及び図４を参照しながら記述したように、該行のメモリセルのサブセットをアクセス線のサブセットを介して選択することを含み得る。幾つかの例では、該行のメモリセルのサブセットをアクセス線のサブセットを介して選択することは、アクセス線のサブセットの各アクセス線を複数のセンスコンポーネントの内のセンスコンポーネントに電子的に結合するために、第１の複数のスイッチを活性化することを含み得る。幾つかの場合、アクセス線の残部は、第２の複数のスイッチを介して複数のセンスコンポーネントから電気的に絶縁される。幾つかの例では、ブロック８１５の動作は、図１、図３、図５、又は図６を参照しながら記述したように、メモリコントローラ１４０により実施され得、又は容易にされ得る。

ブロック８２０において、方法は、図１、図３、及び図４を参照しながら記述したように、メモリセルのサブセットの各メモリセルの論理値を判定することを含み得る。幾つかの例では、ブロック８２０の動作は、図１、図３、図５、又は図６を参照しながら記述したように、メモリコントローラ１４０により実施され得、又は容易にされ得る。

方法の幾つかの例は、メモリセルのサブセットを識別する論理行アドレスを受信することと、該論理行アドレスに基づいて第１の複数のスイッチを活性化することとを含み得る。

図９は、本開示の様々な実施形態に従った可変のページサイズアーキテクチャを有するメモリアレイを動作するための方法９００を説明するフローチャートを示す。方法９００の動作は、図１、図３、又は図５を参照しながら記述したように、メモリアレイ１００又はメモリバンク３０５により実装され得る。例えば、方法９００の動作は、図１、図３、図５、又は図６を参照しながら記述したように、メモリコントローラ１４０により実施され得る。幾つかの例では、メモリコントローラ１４０は、後述する機能を実施するために、メモリアレイ１００の機能的要素を制御するための一組のコードを実行し得る。付加的に又は代替的に、メモリコントローラ１４０は、後述する機能の機構を専用ハードウェアを使用して実施し得る。

ブロック９０５において、方法は、図１、図３、及び図４を参照しながら記述したように、メモリバンクの第１の行中の第１の複数の論理値を判定することを含み得る。幾つかの例では、第１の行中の第１の複数の論理値を判定することは、第１の行中のメモリセルのサブセットの各メモリセルの論理状態を判定することを含む。幾つかの例では、ブロック９０５の動作は、図１、図３、図５、若しくは図６を参照しながら記述したようにメモリコントローラ１４０によって、図１～図５を参照しながら記述したようにセンスコンポーネント１２５によって、又は図４を参照しながら記述したようにスイッチ４０５によって実施され得、又は容易にされ得る。

ブロック９１０において、方法は、図１、図３、及び図４を参照しながら記述したように、メモリバンクの第２の行中の第２の複数の論理値を判定することを含み得る。幾つかの例では、第２の行中の第２の複数の論理値を判定することは、第２の行中のメモリセルのサブセットの各メモリセルの論理状態を判定することを含む。幾つかの例では、ブロック９１０の動作は、図１、図３、図５、若しくは図６を参照しながら記述したようにメモリコントローラ１４０によって、図１～図５を参照しながら記述したようにセンスコンポーネント１２５によって、又は図４を参照しながら記述したようにスイッチ４０５によって実施され得、又は容易にされ得る。

ブロック９１５において、方法は、図１、図３、及び図４を参照しながら記述したように、第１の複数の論理値及び第２の複数の論理値を含むメモリページをバッファリングすることを含み得る。幾つかの例では、メモリページをバッファリングすることは、第１の複数の論理値及び第２の複数の論理値をラッチすることを含む。幾つかの例では、ブロック９１５の動作は、図１、図３、図５、若しくは図６を参照しながら記述したようにメモリコントローラ１４０によって、又は図４を参照しながら記述したようにバッファ４１０によって実施され得、又は容易にされ得る。

ブロック９２０において、方法は、図１、図３、図４、及び図６を参照しながら記述したように、メモリページのサブセットをバスへ送信することを含み得る。幾つかの例では、ブロック９２０の動作は、図１、図３、図５、若しくは図６を参照しながら記述したようにメモリコントローラ１４０によって、又は図６を参照しながら記述したようにバス６３０によって実施され得、又は容易にされ得る。

方法の幾つかの例では、メモリバンクは複数のメモリセクションを含み、第１のメモリセクションは第１の行を含み、第２のメモリセクションは第２の行を含む。

ベースメモリページサイズが第１の複数の論理値又は第２の複数の論理値を含む方法の幾つかの例では、該方法は、メモリページのサイズがベースメモリページサイズの２倍を含むと判定することと、該メモリページのサイズに基づいて、活性化コマンドを発行するようにコマンドジェネレータを構成することとを含み得る。

図１０は、本開示の様々な実施形態に従った可変のページサイズアーキテクチャを有するメモリアレイを動作するための方法１０００を説明するフローチャートを示す。方法１０００の動作は、図１、図３、又は図５を参照しながら記述したように、メモリアレイ１００又はメモリバンク３０５により実装され得る。例えば、方法１０００の動作は、図１、図３、図５、又は図６を参照しながら記述したように、メモリコントローラ１４０により実施され得る。幾つかの例では、メモリコントローラ１４０は、後述する機能を実施するために、メモリアレイ１００の機能的要素を制御するための一組のコードを実行し得る。付加的に又は代替的に、メモリコントローラ１４０は、後述する機能の機構を専用ハードウェアを使用して実施し得る。

ブロック１００５において、方法は、図１および図３を参照しながら記述したように、第１のメモリページサイズを使用して、複数のメモリバンクの内の第１のメモリバンクにアクセスすることを含み得る。幾つかの例では、ブロック１００５の動作は、図１、図３、図５、又は図６を参照しながら記述したように、メモリコントローラ１４０により実施され得、又は容易にされ得る。

ブロック１０１０において、方法は、図１及び図３を参照しながら記述したように、第１のメモリページサイズとは異なる第２のメモリページサイズを使用して、複数のメモリバンクの内の第２のメモリバンクにアクセスすることを含み得る。幾つかの例では、ブロック１０１０の動作は、図１、図３、図５、又は図６を参照しながら記述したように、メモリコントローラ１４０により実施され得、又は容易にされ得る。

幾つかの例では、方法は、第１のメモリページサイズに基づく第１のアドレッシングスキームを使用して第１のメモリバンクにアクセスすることと、第２のメモリページサイズに基づく第２のアドレッシングスキームを使用して第２のメモリバンクにアクセスすることとを含み得る。

図１１は、本開示の様々な実施形態に従った可変のページサイズアーキテクチャを有するメモリアレイを動作するための方法１１００を説明するフローチャートを示す。方法１１００の動作は、図１、図３、又は図５を参照しながら記述したように、メモリアレイ１００又はメモリバンク３０５により実装され得る。例えば、方法１１００の動作は、図１、図３、図５、又は図６を参照しながら記述したように、メモリコントローラ１４０により実施され得る。幾つかの例では、メモリコントローラ１４０は、後述する機能を実施するために、メモリアレイ１００の機能的要素を制御するための一組のコードを実行し得る。付加的に又は代替的に、メモリコントローラ１４０は、後述する機能の機構を専用ハードウェアを使用して実施し得る。方法１１００は、各メモリセクションがメモリセルの複数の物理行を有する、複数のメモリセクションを含むメモリアレイのメモリバンクを動作することを含み得る。

ブロック１１０５において、方法は、図１、図３、及び図４を参照しながら記述したように、メモリバンク中のメモリセルに対するアクセスリクエストを受信することを含み得る。幾つかの例では、ブロック１１０５の動作は、図１、図３、図５、又は図６を参照しながら記述したようにメモリコントローラ１４０により実施され得、又は容易にされ得る。

ブロック１１１０において、方法は、図１、図３、及び図４を参照しながら記述したように、該メモリセルが設置されるメモリバンクの複数のメモリセクションの内のメモリセクションを識別することを含み得る。幾つかの例では、ブロック１１１０の動作は、図１、図３、図５、又は図６を参照しながら記述したように、メモリコントローラ１４０により実施され得、又は容易にされ得る。

ブロック１１１５において、方法は、図１、図３、及び図４を参照しながら記述したように、該メモリセルを含むメモリセルの複数の物理行の内の物理行を該メモリセクション中で識別することを含み得る。幾つかの例では、ブロック１１１５の動作は、図１、図３、図５、又は図６を参照しながら記述したように、メモリコントローラ１４０により実施され得、又は容易にされ得る。

ブロック１１２０において、方法は、図１、図３、及び図４を参照しながら記述したように、該メモリセルを含むメモリページを該物理行中で識別することを含み得る。幾つかの例では、ブロック１１２０の動作は、図１、図３、図５、又は図６を参照しながら記述したように、メモリコントローラ１４０により実施され得、又は容易にされ得る。

ブロック１１２５において、方法は、図１、図３、及び図４を参照しながら記述したように、メモリページをオープンするための論理行アドレスを生成することを含み得る。幾つかの例では、ブロック１１２５の動作は、図１、図３、図５、若しくは図６を参照しながら記述したようにメモリコントローラ１４０によって、又は図５を参照しながら記述したようにコマンドジェネレータによって実施され得、又は容易にされ得る。

方法の幾つかの例では、該メモリセルは、第２のメモリセクション中に設置され得、第２のメモリセクションは第１のメモリセクションにリンクされる。そうした場合、論理行アドレスを生成することは、第１のメモリセクションを識別する論理行アドレスを生成することと、該論理行アドレスを行デコーダへ送信することとを含み得、ここで、第２のメモリセクションの物理行は、第１のメモリセクションを識別する論理行アドレスと、第１のメモリセクションと第２のメモリセクションとの間のリンクとに基づいて、行デコーダによってアクセス可能である。

それ故、方法７００、８００、９００、１０００、及び１１００は、可変のページアーキテクチャを有するメモリアレイを動作するために提供され得る。方法７００、８００、９００、１０００、及び１１００は可能的実装を記述し、該動作及びステップは、その他の実装が可能であるように組み替えられ、さもなければ修正され得ることに留意すべきである。幾つかの例では、方法７００、８００、９００、１０００、及び１１００の内の２つ以上のからの機構は組み合わせられ得る。

本明細書の説明は、例示を提供し、請求項に記載される範囲、適用性、又は例を制限しない。開示の範囲から逸脱することなく、論じられた要素の機能及び配置の変更がなされ得る。様々な例では、様々な手続又はコンポーネントを適宜省略し得、代替し得、又は追加し得る。また、幾つかの例に関して記述された機構は、その他の例において組み合わせられ得る。

添付の図面に関連して本明細書に記載される説明は、例示的構成を記述し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用されるように、用語 “例”、“模範的”、及び“実施形態”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、記述される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実施され得る。幾つかの実例では、記述される例の内容を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示される。

添付の図において、同様のコンポーネント又は機構は、同一の参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、同様のコンポーネントの中で区別するダッシュ及び第２のラベルを参照ラベルに続けることによって区別され得る。第１の参照ラベルが明細書に使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの任意の１つに適用できる。

本明細書に記述される情報及び信号は、様々な異なる科学技術及び技術の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、複数の信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号は複数の信号のバスを表し得ることを当該技術分野の技術者は理解するであろう。

本明細書で用いられるように、用語“事実上のグランド（virtual ground）”は、約ゼロボルト（０Ｖ）の電圧に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、事実上のグランドの電圧は、一時的に変動し得、定常状態で約０Ｖに戻り得る。事実上のグランドは、オペアンプ及び抵抗を含む電圧分圧器等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。“事実上グランドする（virtual grounding）”又は“事実上グランドされる（virtually grounded）”は約０Ｖに接続されることを意味する。

用語“電子通信”は、コンポーネント間の電子流動を支持するコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み得、又は介在コンポーネントを含み得る。電子通信するコンポーネントは、（例えば、通電された回路中の）電子又は信号を能動的に交換し得、又は（例えば、非通電の回路中の）の電子又は信号を能動的に交換しないことがあるが、回路が通電されると電子又は信号を交換するように構成され得又は動作可能であり得る。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、スイッチの状態（すなわち、開放又は閉鎖）に関わらず電子通信する。

用語“絶縁”は、コンポーネント間を電子が現在流れることができないコンポーネント間の関係を指し、コンポーネントは、それらの間に開放スイッチがある場合に相互から絶縁される。例えば、スイッチにより物理的に接続された２つのコンポーネントは、スイッチが開放された場合に相互から絶縁され得る。

用語“結合”は、接続されたコンポーネント間の関係を指す。結合されたコンポーネントは、相互に接続され、相互の間で信号を通信又は転送し得る。例えば、コンポーネント間に電流が流れ得るようにスイッチが閉回路を作り出す場合、該スイッチはコンポーネントを結合し得る。

本明細書で論じられるメモリデバイスは、強誘電体材料を含み得、該強誘電体材料は、自発的電気分極により特徴付けられ、すなわち、それは、電界がない場合には非ゼロの電気分極を維持する。例示的強誘電体材料は、チタン酸バリウム（ＢａＴｉＯ_３）、チタン酸鉛（ＰｂＴｉＯ_３）、チタン酸ジルコン酸鉛（ＰＺＴ）、及びタンタル酸ストロンチウムビスマス（ＳＢＴ）を含む。強誘電体コンデンサ内の電気分極は、強誘電体材料の表面に正味電荷をもたらし、コンデンサ端子を通じて反対の電荷を引き付ける。それ故、強誘電体材料とコンデンサ端子との境界に電荷が蓄積される。比較的長時間、無期限にさえ、外部に印加された電界がない場合にも、電気分極は維持され得るので、例えば、ＤＲＡＭアレイに用いられるコンデンサと比較して、電荷漏洩は顕著に減少し得る。このことは、幾つかのＤＲＡＭアーキテクチャに対して上述したようなリフレッシュ動作を実施する必要性を削減し得る。

メモリアレイ１００を含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコンゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合、該基板は半導体ウエハである。その他の場合、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を用いたドーピングを通じて制御され得る。ドーピングは、イオン注入により、又はその他のドーピング手段により、基板の初期の形成又は成長中に実行され得る。

本明細書で論じられる１つ以上のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧をｎ型ＦＥＴに、又は負の電圧をｐ型ＦＥＴに夫々印加することは、チャネルが導電性になる結果をもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”又は“活性化”にされ得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”又は“不活性化”にされ得る。

本明細書の開示と関連して記述される様々な説明ブロック、コンポーネント、及びモジュールは、本明細書に記述される機能を実施するように設計された、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくはプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理回路、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせで実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと併せた１つ以上のマイクロプロセッサ、又は任意のその他のそうした構成）として実装され得る。

本明細書に記述される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアに実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、本開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上述の機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装できる。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的位置に実装されるように分散されることを含む、様々な位置に物理的に配置され得る。また、請求項を含む本明細書で使用されるように、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストが、Ａ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわちＡ及びＢ及びＣ）を意味するように包含的リストを示す。

コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む非一時的コンピュータ記憶媒体及び通信媒体の両方を含む。非一時的記憶媒体は、汎用又は専用のコンピュータによりアクセスできる任意の利用可能媒体であり得る。例として、非限定的に、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭ若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気蓄積デバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用され得、且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスできる任意のその他の非一時的媒体を含み得る。

また、任意の接続は、コンピュータ可読媒体と適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術を使用してウェブサイト、サーバ、又はその他の遠隔ソースからソフトウェアが送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術は媒体の定義に含まれる。本明細書で使用されるように、磁気ディスク（disk）及び光学ディスク（disc）は、ＣＤ、レーザディスク、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピーディスク、ブルーレイディスクを含み、ここで、光学ディスクがレーザでデータを光学的に再生する一方で、磁気ディスクはデータを磁気的に通常再生する。上記されたものの組み合わせもコンピュータ可読媒体の範囲に含まれる。

本明細書の説明は、当業者が開示を製作又は使用できるように提供される。開示への様々な修正が当業者に容易に分かるであろうし、本明細書で定義される包括的な原理は、開示の範囲を逸脱することなく、その他の変形に適用され得る。それ故、開示は、本明細書に記述された例示及び設計に制限されるべきではなく、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致すべきである。

Claims (18)

1. メモリアレイの２つ以上のベースページの各ベースページサイズの整数倍である、前記メモリアレイの活性ページサイズを選択することであって、ここで、前記２つ以上のベースページの各ベースページサイズは、前記メモリアレイの前記活性ページサイズよりも小さいベースページサイズを含み、前記ベースページサイズは、前記メモリアレイがアクセス可能なメモリバンクの各行内のメモリセルの第１の数と関連付けられ、前記第１の数は、前記メモリアレイと関連付けられるセンスコンポーネントの数に対応し、各行内のメモリセルの第２の数は、アクセスコマンドに応答して活性化されるように構成され、前記第２の数は、前記第１の数よりも大きく、前記メモリアレイと関連付けられるセンスコンポーネントの前記数よりも大きいことと、
   前記活性ページサイズに少なくとも基づいて、前記メモリアレイに対するアドレススキームを構成することであって、ここで、前記アドレススキームを構成することは、前記メモリアレイの複数のメモリセクションの内の１つ以上のメモリセクション、各メモリセクション内の物理行、及び各メモリセクションの前記物理行の物理列セクションを識別するための論理行アドレスを構成することを含むことと、
   前記アドレススキームを使用して且つ前記活性ページサイズに従って、前記１つ以上のメモリセクションに同時にアクセスするためのアクセスコマンドを送信することとであって、ここで、前記メモリアレイの活性ページは、前記１つ以上のメモリセクションの各々の２つ以上のベースページにアクセスすることに少なくとも部分的に基づいてアクセスされること
   を含む、方法。
2. 前記物理列セクションは、前記ベースページサイズに等しい複数のメモリセルを含む、
   請求項１に記載の方法。
3. 前記物理列セクションは、前記物理行に沿って等間隔にされた複数の物理列を含む、請求項１に記載の方法。
4. 前記アドレススキームを構成することは、
   前記活性ページサイズのセクションを識別するための列アドレスを構成することであって、ここで、前記活性ページサイズは複数のセクションを含むこと
   を含む、請求項１に記載の方法。
5. 前記活性ページサイズの前記セクションは読み出しバースト長を含む、請求項４に記載の方法。
6. 前記アドレススキームを構成することは、
   前記活性ページサイズに少なくとも基づいて論理行アドレスに対するビット数を判定することと、
   前記活性ページサイズに少なくとも基づいて列アドレスに対するビット数を判定することと
   を含む、請求項１に記載の方法。
7. 前記論理行アドレスに対する前記ビット数と前記列アドレスに対する前記ビット数との和は、前記活性ページサイズとは無関係に一定値である、請求項６に記載の方法。
8. 前記一定値は、前記メモリバンクのサイズ若しくは読み出しバースト長、又はそれら両方に少なくとも基づく、請求項７に記載の方法。
9. 複数のメモリセクションの内の第１のメモリセクションと前記複数のメモリセクションの内の第２のメモリセクションとの間のリンク関係を判定すること
   を更に含む、請求項１に記載の方法。
10. 前記第１のメモリセクションは前記第２のメモリセクションにリンクされ、前記活性ページサイズは前記ベースページサイズの２倍であり、前記方法は、
    メモリページをオープンするための論理行アドレスを行デコーダへ送信することであって、ここで、前記論理行アドレスは前記第１のメモリセクションを識別することと、
    前記論理行アドレスに少なくとも基づいて、前記第１のメモリセクションの第１のベースメモリページをオープンすることと、
    前記第１のメモリセクションと前記第２のメモリセクションとの間のリンクに少なくとも基づいて、前記第２のメモリセクションの第２のベースメモリページをオープンすることであって、ここで、前記メモリページは、前記第１のベースメモリページ及び前記第２のベースメモリページを含むこと
    を含む、請求項９に記載の方法。
11. 前記第２のベースメモリページは、前記第１のメモリセクション内の前記第１のベースメモリページと同じ相対アドレスを前記第２のメモリセクション内に有する、請求項１０に記載の方法。
12. 前記リンク関係はレジスタ中に蓄積される、請求項９に記載の方法。
13. 前記リンク関係は構成可能である、請求項９に記載の方法。
14. 前記活性ページサイズを選択することは、
    デバイスを電源オンすると前記活性ページサイズを選択することであって、ここで、前記メモリアレイは前記デバイスの素子を含む、
    ことを含む、請求項１に記載の方法。
15. 前記活性ページサイズを選択することは、
    特定のページサイズを使用するための指標を受信することと、
    前記特定のページサイズに等しい前記活性ページサイズをセットすることと
    を含む、請求項１に記載の方法。
16. 前記特定のページサイズを使用するための前記指標をソフトウェアアプリケーションから受信すること
    を更に含む、請求項１５に記載の方法。
17. 前記活性ページサイズを使用して、前記メモリバンクの第１の複数のメモリセルをプログラミングすることと、
    前記ベースページサイズの異なる整数倍又は約数である別の活性ページサイズを使用して、前記メモリバンクの第２の複数のメモリセルを読み出すことと
    を更に含む、請求項１に記載の方法。
18. 前記ベースページサイズは、前記メモリアレイの複数のメモリセクションの内の各メモリセクションに対するページサイズである、請求項１に記載の方法。

Images