TWI489290B - 快閃記憶體裝置與資料傳輸方法 - Google Patents

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快閃記憶體裝置與資料傳輸方法
本發明係有關於快閃記憶體，特別是有關於一種適用於具有複數個快閃記憶體晶片之快閃記憶裝置與資料傳輸方法。
由於快閃記憶體可於未供電之情況下保留已儲存之資料，且具有編程時間短、低功率消耗等優點，因此，廣泛地作為手機、數位相機、筆記型電腦等各種電子產品之儲存媒體，例如：記憶卡、隨身碟等。為了因應日益增加的儲存資料量，而發展出多晶片(Multi-Die)堆疊結構的快閃記憶體裝置。然而，相較於動態隨機存取記憶體，快閃記憶體具有較長的寫入時間，使得多晶片堆疊結構的快閃記憶體裝置需要耗費大量時間進行資料的寫入，使得快閃記憶體裝置傳輸資料的效率低落。
有鑑於此，需要一種新的方案，以提昇快閃記憶體裝置之資料傳輸的效率。
本發明之目的在於解決因為快閃記憶體較長的寫入時間而造成之低資料傳輸效率。本發明所提供的快閃記憶體 裝置包括複數記憶體晶片，每一記憶體晶片在接收到指令後會先判斷該指令之辨識資訊是否與自身的辨識碼相同。當該指令之辨識資訊與自已的辨識碼相同，才執行該指令進行對應的資料傳輸。符合該指令之辨識資訊的記憶體晶片在進行寫入操作時，另一記憶體晶片可進行一寫入操作或讀取操作。本發明所揭露之複數個記憶體晶片可各自進行存取操作，因而提升快閃記憶體裝置之資料傳輸效率。
本發明提供一種快閃記憶體裝置，包括一第一記憶體晶片以及一第二記憶體晶片，其中第一記憶體晶片包括一第一辨識碼、一第一控制器以及一第一快閃記憶體，當第一控制器所接收的一第一指令中之一第一辨識部分相同於第一辨識碼時，執行第一指令中之一第一資料傳輸部分，用以在一第一操作週期內對第一快閃記憶體進行一第一存取操作；第二記憶體晶片具有不同於第一辨識碼之一第二辨識碼，並且第二記憶體晶片包括一第二控制器以及一第二快閃記憶體，第二控制器係於第一操作週期中時接收一第二指令，並且當第二指令中之一第二辨識資訊相同於第二辨識碼時，第二控制器係執行第二指令中之一第二資料傳輸指令，用以對第二快閃記憶體進行一第二存取操作。
本發明提供一種一種資料傳輸方法，應用於一快閃記憶體裝置，快閃記憶體裝置包括一第一記體體晶片以及一第二記憶體晶片，其中第一記體體晶片包括一第一辨識碼、一第一控制器以及一第一快閃記憶體，第二記體體晶片包括一第二辨識碼、一第二控制器以及一第二快閃記憶體，資料傳輸方 法包括：接收一第一指令，其中第一指令包括一第一辨識部分以及一第一資料傳輸部分；當第一控制器所接收的第一辨識部分相同於第一辨識碼時，執行第一資料傳輸部分，用以在一第一操作週期內對第一快閃記憶體進行一第一存取操作；以及第二控制器係於第一操作週期中時接收一第二指令，並且當第二指令中之一第二辨識資訊相同於第二辨識碼時，第二控制器係執行第二指令中之一第二資料傳輸指令，用以對第二快閃記憶體進行一第二存取操作。
100‧‧‧快閃記憶體裝置
110‧‧‧第一記憶體晶片
112‧‧‧第一控制器
114‧‧‧第一快閃記憶體
120‧‧‧第二記憶體晶片
122‧‧‧第二控制器
124‧‧‧第二快閃記憶體
130‧‧‧輸入緩衝器
140‧‧‧輸出緩衝器
160‧‧‧主機
C10‧‧‧第一指令
C11‧‧‧第一辨識部分
C12‧‧‧第一資料傳輸部分
C20‧‧‧第二指令
C21‧‧‧第二辨識部分
C22‧‧‧第二資料傳輸部分
VDD ‧‧‧電源供應端
第1圖為本發明所提供之快閃記憶體裝置之示意圖。
第2圖為本發明所提供之應用於快閃記憶體裝置之資料傳輸方法的流程圖。
以下將詳細討論本發明各種實施例之裝置及使用方法。然而值得注意的是，本發明所提供之許多可行的發明概念可實施在各種特定範圍中。這些特定實施例僅用於舉例說明本揭露之裝置及使用方法，但非用於限定本發明之範圍。
第1圖為本發明所提供之快閃記憶體裝置之示意圖。快閃記憶體裝置100接受來自主機160的指令，並依據該指令將來自主機160或其他電子裝置(未顯示)之資料寫入快閃記憶體裝置100中，或是依據該指令將讀取自快閃記憶體裝置100之資料傳送至主機160或其他電子裝置。於一實施例中，主機160可為可攜式裝置或電腦產品，而耦接於主機160之快閃記憶 裝置100可為記憶卡。快閃記憶體裝置100包括複數記憶體晶片，每一記憶體晶片在接收到來自主機160的指令後會先判斷該指令之辨識資訊是否與自身的辨識碼相同。當該指令之辨識資訊與自已的辨識碼相同，才執行該指令進行對應的資料傳輸。符合該指令之辨識資訊的記憶體晶片在進行寫入操作時，另一記憶體晶片可進行一寫入操作或讀取操作。為了方便說明之故，在本實施例中快閃記憶體裝置100僅具有兩個記憶體晶片。在一實施例中，快閃記憶體裝置100包括兩個以上之記憶體晶片。在另一實施例中，快閃記憶體裝置100為一多晶片堆疊結構。
如第1圖所示，快閃記憶體裝置100包括一第一記憶體晶片110、第二記憶體晶片120、輸入緩衝器130以及輸出緩衝器140。如第1圖所示，輸入緩衝器130耦接至第一記憶體晶片110與第二記憶體晶片120，用以將來自主機160之指令或資料傳送至第一記憶體晶片110及/或第二記憶體晶片120。輸出緩衝器140耦接至第一記憶體晶片110與第二記憶體晶片120，用以將第一記憶體晶片110及/或第二記憶體晶片120之資料傳送至主機160或其他電子裝置。在一實施例中，輸入緩衝器130與輸出緩衝器140之功能可合併為一輸出入緩衝器。第一記憶體晶片110具有一第一辨識碼(未顯示)、一第一控制器112、以及一第一快閃記憶體114，而第二記憶體晶片120具有一第二辨識碼(未顯示)、一第二控制器122、以及一第二快閃記憶體124，其中第一控制器112與第二控制器122係為邏輯電路所組成之一硬體控制器。此外，快閃記憶體裝置100可連接至 一電源供應端VDD 以及一接地端，以獲取資料存取所需之電源。
值得注意的是，由於快閃記憶體裝置100連接至電源供應端VDD 與接地端，因此可藉由不同的電壓值來定義第一辨識碼與第二辨識碼。在一實施例中，電源供應端VDD 所提供之高電壓被標示為數位信號1，接地端所提供之低電壓被標示為數位信號0。在一實施例中，第一記憶體晶片110與第二記憶體晶片120之接腳連接到上述之電源供應端VDD 與接地端，使得第一辨識碼與第二辨識碼被標示為1和0。在另一實施例中，快閃記憶體裝置100具有四個記憶體晶片，則電源供應端VDD 與接地端之間可區分為複數個電壓準位，並且四個記憶體晶片之接腳分別連接至複數個電壓準位，使得其對應之第一辨識碼至第四辨識碼分別被標示為00、01、10與11。在另一實施例中，複數個辨識碼亦可藉由快閃記憶體裝置100內部之軟體或程式加以編碼或標示。舉例而言，快閃記憶體裝置100內部之軟體或程式輸入特定信號至複數個記憶體晶片並加以儲存，做為該等記憶體晶片之辨識碼。
首先，快閃記憶體裝置100被開啟(power-up)後，會重新設定第一記憶體晶片110之第一辨識碼與第二記憶體晶片120之第二辨識碼，其中第一辨識碼不同於第二辨識碼。詳細而言，為了有效區別每一個辨識碼，快閃記憶體裝置100中的複數個記憶體晶片之辨識碼都是彼此相異的。然後，快閃記憶體裝置100會接收來自一主機160之一第一指令C10，第一指令C10包括一第一辨識部分C11以及一第一資料傳輸部分(亦可稱為第一主指令部分)C12。第一指令C10係透過輸入緩衝器130 而傳送到第一記憶體晶片110與第二記憶體晶片120。值得注意的是，此時第一記憶體晶片110與第二記憶體晶片120皆同時收到第一指令C10，並且第一控制器112會比對第一辨識碼與第一辨識部分C11，第二控制器122會比對第二辨識碼與第一辨識部分C11。由於各個辨識碼之間彼此相異，因此只有一個辨識碼會相同於該第一辨識部分C11。
在一實施例中，當第一辨識部分C11相同於第一辨識碼時，亦即第一辨識部分C11不同於第二辨識碼，第一快閃記憶體114會執行該第一指令C10之第一資料傳輸部分C12，用以在第一操作週期內對第一快閃記憶體114進行第一存取操作。舉例而言，第一存取操作可為資料讀取或寫入之操作。當第一存取操作為資料寫入時，則資料會透過輸入緩衝器130而寫入第一快閃記憶體114之中。由於快閃記憶體需要較長的資料寫入時間，因此資料在通過輸入緩衝器130之後，可暫時儲存於快閃記憶體裝置100內部之一暫存器(未顯示)中。詳細而言，該暫存器可設置於記憶體晶片之控制器之中，或是設置於輸入緩衝器130之中。在第一操作週期內，被寫入第一快閃記憶體114已被儲到暫存器中的資料中，此時輸入緩衝器130可用以傳輸一第二指令C20至第一記憶體晶片110與第二記憶體晶片120。當第一存取操作為資料讀取時，自第一快閃記憶體114讀取的資料會通過輸出緩衝器140而輸出至主機160。在另一實施例中，當第一辨識部分C11不同於第一辨識碼時，則第一控制器112係忽略該第一指令C10，不對第一快閃記憶體114進行任何存取操作。
值得注意的是，在第一快閃記憶體114執行第一存取操作之第一操作週期內，快閃記憶體裝置100可接收來自一主機或電腦裝置之一第二指令C20，第二指令C20包括一第二辨識部分C21以及一第二資料傳輸部分(亦可稱為第二主指令部分)C22。在一實施例中，快閃記憶體裝置100中的第一控制器112與第二控制器122都會接收該第二指令C20。當第二辨識部分C21相同於第二辨識碼時，第二快閃記憶體124會執行第二指令C20之第二資料傳輸部分C22，在第二操作週期內對第二快閃記憶體124進行第二存取操作。第二存取操作可為資料讀取或寫入之操作，其資料傳輸之詳細操作類似於第一存取操作，故此處不在贅述。
詳細而言，在一實施例中，當第一存取操作為資料寫入之操作時，在資料寫入第一快閃記憶體114之第一操作週期，第二快閃記憶體120可接收第二指令C20。此時，如果第二辨識碼相同於第二辨識部分C21，則第二快閃記憶體124可執行資料讀取或寫入之第二存取操作。由於第一快閃記憶體114所寫入的資料可儲存於暫存器中，因此當第一快閃記憶體114進行資料寫入的同時，第二快閃記憶體124可透過輸入緩衝器130而寫入另一筆資料，或是透過輸出緩衝器140輸出被讀取的資料。因此，當第一快閃記憶體114依據第一指令C10寫入資料時，第二快閃記憶體124可依據第二指令C20執行另一筆資料的讀取或寫入。
要注意的是，由於輸出緩衝器140一次只能通過一筆資料，並且快閃記憶體的讀取時間短於寫入時間，故快閃記 憶體的讀取資料不需要暫時存入一暫存器中。因此，當第一快閃記憶體114所讀取的資料通過輸出緩衝器140時，第二快閃記憶體124所讀取的資料便無法通過輸出緩衝器140。此外，在另一實施例中，當第二辨識部分C21不同於第二辨識碼，則第二控制器122係忽略該第二指令C20，不對第二快閃記憶體124進行任何存取操作。
第2圖為本發明所提供之應用於快閃記憶體裝置之資料傳輸方法的流程圖。首先，在步驟S202中，開啟快閃記憶體裝置100之電源，在步驟S204中，重新設定每一記憶體晶片之辨識碼。於步驟S206中，每一記憶體晶片接收第一指令C10，其中第一指令C10包括第一辨識部分C11以及第一資料傳輸部分C12。於步驟S208中，判斷是否有一記憶體晶片之辨識碼相同於所接收的第一辨識部分C11。如果是，則進入步驟S210；如果否，則回到步驟S206。在步驟S210中，辨識碼與第一辨識部分C11相同之記憶體晶片(假設是第一記憶體晶片110)執行第一資料傳輸部分C12，用以在第一操作週期中執行第一存取操作，並且每一記憶體晶片於第一操作週期中接收第二指令C20，其中第二指令C20包括第二辨識部分C21以及第二資料傳輸部分C22。然後，進入步驟S212，判斷是否有一記憶體晶片之辨識碼相同於所接收的第二辨識部分C21。如果是，則進入步驟S214；如果否，則回到步驟S210。在步驟S214中，辨識碼與第二辨識部分C21相同之記憶體晶片(假設是第二記憶體晶片120)執行第二資料傳輸部分C22以進行一第二存取操作。接著，進入步驟S216，結束快閃記憶體裝置100傳輸資料之流 程。
惟以上所述者，僅為本揭露之較佳實施例而已，當不能以此限定本揭露實施之範圍，即大凡依本揭露申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本揭露專利涵蓋之範圍內。另外，本揭露的任一實施例或申請專利範圍不須達成本揭露所揭露之全部目的或優點或特點。此外，摘要部分和標題僅是用來輔助專利文件搜尋之用，並非用來限制本揭露之權利範圍。
100‧‧‧快閃記憶體裝置
110‧‧‧第一記憶體晶片
112‧‧‧第一控制器
114‧‧‧第一快閃記憶體
120‧‧‧第二記憶體晶片
122‧‧‧第二控制器
124‧‧‧第二快閃記憶體
130‧‧‧輸入緩衝器
140‧‧‧輸出緩衝器
160‧‧‧主機
C10‧‧‧第一指令
C11‧‧‧第一辨識部分
C12‧‧‧第一資料傳輸部分
C20‧‧‧第二指令
C21‧‧‧第二辨識部分
C22‧‧‧第二資料傳輸部分
VDD ‧‧‧電源供應端

Claims (10)

  1. 一種快閃記憶體裝置，包括：一第一記憶體晶片，具有一第一辨識碼，該第一記憶體晶片包括一第一控制器以及一第一快閃記憶體，當該第一控制器所接收的一第一指令中之一第一辨識部分相同於該第一辨識碼時，執行該第一指令中之一第一資料傳輸部分，用以在一第一操作週期內對該第一快閃記憶體進行一第一存取操作；以及一第二記憶體晶片，具有不同於該第一辨識碼之一第二辨識碼，並且該第二記憶體晶片包括一第二控制器以及一第二快閃記憶體，該第二控制器係於該第一操作週期中時接收一第二指令，並且當該第二指令中之一第二辨識部分相同於該第二辨識碼時，該第二控制器係執行該第二指令中之一第二資料傳輸部分，用以對該第二快閃記憶體進行一第二存取操作。
  2. 如申請專利範圍第1項所述之快閃記憶體裝置，其中該第一控制器與該第二控制器都會接收該第一指令。
  3. 如申請專利範圍第1項所述之快閃記憶體裝置，其中當該第二指令中之該第二辨識部分不同於該第二辨識碼時，該第二控制器係忽略該第二指令，不對該第二快閃記憶體進行任何存取操作。
  4. 如申請專利範圍第1項所述之快閃記憶體裝置，其中該第一存取操作為寫入操作，並且第二存取操作為讀取操作或寫入操作。
  5. 如申請專利範圍第1項所述之快閃記憶體裝置，其中更包括將一電源供應端以及一接地端連接至其中該快閃記憶體裝置，使得將該第一記憶體晶片與該第二記憶體晶片之接腳連接至不同準位之電壓值以設定該第一記憶體晶片與該第二記憶體晶片之辨識碼。
  6. 一種資料傳輸方法，應用於一快閃記憶體裝置，該快閃記憶體裝置包括一第一記體體晶片以及一第二記憶體晶片，其中該第一記體體晶片包括一第一辨識碼、一第一控制器以及一第一快閃記憶體，該第二記體體晶片包括一第二辨識碼、一第二控制器以及一第二快閃記憶體，該資料傳輸方法包括：第一控制器接收一第一指令，其中該第一指令包括一第一辨識部分以及一第一資料傳輸部分；當該第一控制器所接收的該第一辨識部分相同於該第一辨識碼時，第一快閃記憶體執行該第一資料傳輸部分，用以在一第一操作週期內對該第一快閃記憶體進行一第一存取操作；以及該第二控制器係於該第一操作週期中時接收一第二指令，並且當該第二指令中之一第二辨識部分相同於該第二辨識碼時，該第二控制器係執行該第二指令中之一第二資料傳輸部分，用以對該第二快閃記憶體進行一第二存取操作。
  7. 如申請專利範圍第6項所述之資料傳輸方法，其中該第一控制器與該第二控制器皆會接收該第一指令。
  8. 如申請專利範圍第6項所述之資料傳輸方法，其中當該第二指令中之該第二辨識部分不同於該第二辨識碼時，該第二控制器係忽略該第二指令，不對該第二快閃記憶體進行任何存取操作。
  9. 如申請專利範圍第6項所述之資料傳輸方法，其中該第一存取操作為寫入操作，並且第二存取操作為讀取操作或寫入操作。
  10. 如申請專利範圍第6項所述之資料傳輸方法，其中更包括將一電源供應端以及一接地端連接至其中該快閃記憶體裝置，使得將該第一記憶體晶片與該第二記憶體晶片之接腳連接至不同準位之電壓值以設定該第一記憶體晶片與該第二記憶體晶片之辨識碼。
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