JP6884232B2 - メモリ・セルの時間ベースのアクセス - Google Patents
メモリ・セルの時間ベースのアクセス Download PDFInfo
- Publication number
- JP6884232B2 JP6884232B2 JP2019566916A JP2019566916A JP6884232B2 JP 6884232 B2 JP6884232 B2 JP 6884232B2 JP 2019566916 A JP2019566916 A JP 2019566916A JP 2019566916 A JP2019566916 A JP 2019566916A JP 6884232 B2 JP6884232 B2 JP 6884232B2
- Authority
- JP
- Japan
- Prior art keywords
- state
- memory cell
- voltage
- time
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000003990 capacitor Substances 0.000 claims description 231
- 238000000034 method Methods 0.000 claims description 157
- 230000010287 polarization Effects 0.000 claims description 54
- 230000003213 activating effect Effects 0.000 claims description 30
- 230000000977 initiatory effect Effects 0.000 claims description 8
- 238000004891 communication Methods 0.000 claims description 7
- 230000004913 activation Effects 0.000 claims description 4
- 230000009849 deactivation Effects 0.000 claims description 3
- 230000008569 process Effects 0.000 description 58
- 238000010586 diagram Methods 0.000 description 35
- 230000006870 function Effects 0.000 description 27
- 230000008859 change Effects 0.000 description 24
- 230000007704 transition Effects 0.000 description 21
- 230000004044 response Effects 0.000 description 20
- 239000000463 material Substances 0.000 description 15
- 238000003860 storage Methods 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 7
- 239000000203 mixture Substances 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 238000003491 array Methods 0.000 description 5
- 238000010587 phase diagram Methods 0.000 description 5
- 230000006399 behavior Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000007599 discharging Methods 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000013507 mapping Methods 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000835 fiber Substances 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910052451 lead zirconate titanate Inorganic materials 0.000 description 2
- 239000006249 magnetic particle Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 230000008447 perception Effects 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910003781 PbTiO3 Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- VNSWULZVUKFJHK-UHFFFAOYSA-N [Sr].[Bi] Chemical compound [Sr].[Bi] VNSWULZVUKFJHK-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000013626 chemical specie Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- NKZSPGSOXYXWQA-UHFFFAOYSA-N dioxido(oxo)titanium;lead(2+) Chemical compound [Pb+2].[O-][Ti]([O-])=O NKZSPGSOXYXWQA-UHFFFAOYSA-N 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000034964 establishment of cell polarity Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/225—Auxiliary circuits
- G11C11/2259—Cell access
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/225—Auxiliary circuits
- G11C11/2273—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/225—Auxiliary circuits
- G11C11/2293—Timing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
本特許出願は、2018年5月30日に出願された、Di Vincenzoによる、「Time−Based Access of a Memory Cell」という名称のPCT出願番号PCT/US2018/035089に対する優先権を主張するものであり、この出願は、2017年6月9日に出願された、Di Vincenzoによる、「Time−Based Access of a Memory Cell」という名称の米国特許出願第15/619,163号に対する優先権を主張するものであり、この出願は、2017年6月9日に出願された、Di Vincenzoによる、「Time−Based Access of a Memory Cell」という名称の、同時係属中の米国特許出願第15/619,158号に関係し、これらの出願の各々は本発明の譲受人に譲渡され、これらの出願の各々は、参照により明白に本明細書に組み込まれる。
が、電圧ベースの感知技法を使用して可能であるよりも多くの論理状態を記憶するように構成されることがある。本明細書において説明される技法、システム、およびデバイスのさらなる利点は、以下で説明される特徴に基づいて明らかになるであろう。
て構成されてもよい。
活性化することによって設定されてもよいし、これによって書き込まれてもよい。すなわち、論理値は、メモリ・セル105内に記憶されてよい。列デコーダ130または行デコーダ120は、メモリ・セル105に書き込まれるために、データ、たとえば入力/出力135を受け入れることがある。強誘電体メモリ・セル105は、強誘電体キャパシタにわたって電圧を印加することによって書き込まれることがある。このプロセスは、以下でより詳細に説明される。いくつかの事例では、メモリ・セル105は、3つ以上の論理状態を記憶するように構成されることがある。たとえば、強誘電体メモリ・セルは、分極状態と誘電電荷状態の両方を記憶することによって少なくとも3つの状態を記憶するように構成されることがある。それらの状態の両方を使用して、強誘電体メモリ・セルの3つの論理状態のうちの少なくとも1つが決定されることがある。場合によっては、強誘電体メモリ・セルの分極状態および誘電電荷状態は、メモリ・セル上に記憶され得る4つ以上の論理状態を識別するために使用されることがある。たとえば、強誘電体メモリ・セルは、複数の分極状態および複数の誘電電荷状態を記憶するように構成されることがある。分極状態および誘電電荷状態のさまざまな組み合わせは、強誘電体メモリ・セルの複数の論理状態を規定することがある。他の例では、誘電体メモリ・セルは、複数の異なる誘電電荷状態を記憶し、それによって、3つ以上の論理状態を規定するように構成されることがある。他の例では、強誘電体メモリ・セルは、複数の異なる分極状態を記憶し、それによって、3つ以上の論理状態を規定するように構成されることがある。
ントローラ140はまた、メモリ・アレイ100の動作中に使用されるさまざまな電圧または電流を生成および制御し得る。たとえば、メモリ・コントローラ140は、1つまたは複数のメモリ・セル105にアクセスした後、ワード線110またはディジット線115に放電電圧を印加することがある。一般に、本明細書において論じられる印加された電圧または電流の振幅、形状、または継続時間は、調整または変化されてよく、メモリ・アレイ100を動作させる際に論じられるさまざまな動作に対して異なってよい。そのうえ、メモリ・アレイ100内の1つの、複数の、またはすべてのメモリ・セル105は、同時にアクセスされることがある。たとえば、メモリ・アレイ100の複数またはすべてのセルは、すべてのメモリ・セル105、またはメモリ・セル105のグループが単一の論理状態に設定されるリセット動作中に、同時にアクセスされることがある。以下でより詳細に論じられるように、メモリ・コントローラ140によって実行されるアクセス動作(たとえば、読み取り動作または書き込み動作)は、時間ベースの感知および/または複数の論理状態がメモリ・セル105上に記憶されていることを説明するように修正されることがある。
リ・セル105−a内の記憶された状態、たとえば、論理1を決定するために使用されることがある。代替的に、ディジット線115−aが、基準線225よりも低い電圧を有する場合、感知増幅器出力は、負の電圧または接地電圧に駆動されることがある。同様に、感知構成要素125−aが、メモリ・セル105−a内の記憶された状態、たとえば、論理0を決定するために、感知増幅器出力をラッチすることがある。いくつかの例では、メモリ・セル内に記憶された状態の決定は、少なくとも一部は、電圧レベルに充電する時間の継続時間に依存することがある。次いで、メモリ・セル105のラッチされた論理状態は、図1を参照すると、列デコーダ130を通して、出力135として出力されることがある。いくつかの事例では、感知構成要素125−aは、ディジット線115−aがいつ所定の電圧レベルに充電されるかを決定するように構成されることがある。いくつかの例では、感知構成要素125−aは、ディジット線が所定の電圧に充電されることを決定することに基づいて、ラッチを活性化することがある。メモリ・セル105−aの論理状態は、ラッチが活性化される時間におけるラッチの時間変化する信号の値に基づくことがある。
理解され得る。例として、強誘電材料が負の分極を有する場合、正の電荷が端子に蓄積する。同様に、強誘電材料が正の分極を有する場合、負の電荷が端子に蓄積する。加えて、ヒステリシス曲線300−aおよび300−bにおける電圧は、キャパシタにわたる電圧差を表し、指向性であることが理解されるべきである。たとえば、正の電圧は、正の電圧を問題の端子(たとえば、セル・プレート230)に印加し、第2の端子(たとえば、セル底部215)を接地(または約ゼロ・ボルト(0V))に維持することによって、実現され得る。負の電圧は、問題の端子を接地に維持し、正の電圧を第2の端子に印加することによって印加され得る。すなわち、正の電圧は、問題の端子を負に分極させるために印加され得る。同様に、2つの正の電圧、2つの負の電圧、または正の電圧と負の電圧の任意の組み合わせは、ヒステリシス曲線300−aおよび300−bに示される電圧差を生成するために適切なキャパシタ端子に印加され得る。
ことがあり、その代わりに、ディジット線の電圧に依存することがある。したがって、ヒステリシス曲線300−b上での最終的なメモリ状態360および365の位置は、ディジット線の容量に依存することがあり、ロードライン解析を通して決定されることがある。すなわち、メモリ状態360および365は、ディジット線容量を参照して規定されることがある。その結果、キャパシタの電圧、電圧370、または電圧375は、異なってよく、キャパシタの初期状態に依存してよい。
リ・セルの誘電電荷に基づくことがある。そのような例では、非ゼロ誘電電荷をもつメモリ状態は、キャパシタ上に記憶される対応する電圧を有することがある。場合によっては、線形関係(Q=CV)が、電荷と電圧との間に存在することがある。線490は、誘電電荷状態のための線形関係の一例を表す。いくつかの例では、誘電電荷は、メモリ・セルのキャパシタ上に記憶される。いくつかの例では、誘電電荷は、中央電極メモリ・セル上に記憶される。いくつかの例では、誘電電荷は、メモリ・セルのキャパシタと中央電極の両方の上に記憶される。いくつかの例では、誘電電荷状態は、負の電圧および/または負の電荷と関連づけられることがある。メモリ状態450、455、460、465の各々は、メモリ・セルの誘電電荷に基づくことがある。いくつかの例では、各メモリ状態450、455、460、465が分極されていないことがある。したがって、誘電体キャパシタ(たとえば、DRAM)または強誘電体キャパシタのどちらかが、メモリ状態450、455、460、465を記憶するように構成されることがある。いくつかの例では、強誘電体メモリ・セルは、純DRAMメモリ・セルとして使用されることがある。状態図440−b内に示されている例では、非ゼロ分極状態が存在するので、強誘電体メモリ・セルは純DRAMセルとは異なることがある。しかしながら、この差は、メモリ・セルのマルチ・レベル(揮発性)記憶動作のいくつかの例では、無視されてよい。
とえば、論理状態は、論理的な‘0’、論理的な‘1’、論理的な’00’、論理的な‘01’、論理的な’10’、論理的な‘11’などを含んでよい。論理状態は、メモリ状態にマッピングされ得る。いくつかの例では、1対1マッピングが、論理状態とメモリ状態との間に存在する。本明細書で使用されるとき、メモリ状態という用語は、論理状態という用語と互換的に使用され得る。したがって、いくつかの例では、論理状態は、分極状態、または誘電電荷状態、またはそれらの組み合わせを含むことがある。
では、電圧閾値505は、メモリ状態Aと関連づけられた正の電圧535に基づく。そのような例では、継続時間530は、この関係により非常に小さいことがある。いくつかの例では、電圧閾値505が正の電圧535よりも小さいように設定されるので、継続時間530はゼロであることがある。
用される継続時間であることがある。いくつかの例では、メモリ状態Dは、メモリ状態Dを記憶するメモリ・セルが負の誘電電荷を含むので、負の電圧560で始まる。
〜図5を参照しながら説明されたディジット線115の一例であってよい。プレート線606は、図2を参照しながら説明されたプレート線210の一例であってよい。キャパシタ608は、図2を参照して説明されたキャパシタ205の一例であってよい。選択構成要素610は、図2を参照して説明された選択構成要素220の一例であってよい。アクセス線612は、図1および図2を参照して説明されたワード線110の一例であってよい。
号を受け取ることとの間の継続時間に基づいてメモリ・セル602の論理状態を示すように構成されることがある。感知構成要素634から出力されている信号は、電圧レベルが閾値を満たすことに基づくことがある。第1の時間変化する信号642は、少なくとも3つの論理状態を規定するように構成されることがある。いくつかの例では、第1の時間変化する信号642は、少なくとも2つの論理状態を規定するように構成されることがある。いくつかの例では、第1の時間変化する信号642は、少なくとも4つの論理状態、またはいくつかの場合では、5つ以上の論理状態を規定するように構成されることがある。
メモリ・セル602の論理状態を識別することは、第1の時間変化する信号642と、第2のラッチ644から受け取られた第2の時間変化する信号646の両方に基づくことがある。コントローラ660は、読み取り動作の一部として書き戻し動作を実行するようにも構成されることがある。いくつかの例では、コントローラ660は、論理状態の第2のビットを識別する前に論理状態の第1のビットを識別するように構成されることがある。たとえば、メモリ・セル602が、4つの論理状態(00、01、10、11)を記憶することが可能である場合、コントローラ660は、他のビットの値を識別する前にメモリ識別子の最上位ビットが論理的な‘1’であるか論理的な‘0’であるかを識別するように構成されることがある。
ることがある。いくつかの事例では、コントローラ660は、本明細書において説明される機能を実行するように構成された専用構成要素、専用回路、または専用論理であってよい。いくつかの事例では、コントローラ660は、メモリ・コントローラ140に結合されることがあり、メモリ・コントローラ140と協働して、本明細書において説明されるさまざまな機能を実行するように構成されることがある。たとえば、いくつかの例では、コントローラ660は、本明細書において説明される機能のいくつかの部分を実行することがあり、メモリ・コントローラ140は、本明細書において説明される機能の他の部分を実行することがある。
640に出力することがある。電圧閾値725は、回路動作またはアクセス動作の変更に基づいて、修正されてよいまたは変えられてよい。
604はハイであってよく、プレート線606はローであってよい。他のメモリ状態をメモリ・セル602に書き込むために、ディジット線604はローであってよく、プレート線606はハイであってよい。
ミング図800は、第1の時間変化する信号805と、第2の時間変化する信号810とを含む。いくつかの例では、時間変化する信号805、810は、単一のラッチ(たとえば、第1のラッチ640)への入力であることがある。いくつかの例では、時間変化する信号805、810は、2つのラッチ(たとえば、第1のラッチ640および第2のラッチ644)への入力であることがある。第1の時間変化する信号805は、図6を参照して説明された第1の時間変化する信号642の一例であってよい。第2の時間変化する信号810は、図6を参照して説明された第2の時間変化する信号646の一例であってよい。いくつかの例では、信号805、810の振幅は、経時的に変化されることがある。他の例では、信号805、810の他の特性が、経時的に変化されることがある。
記憶するとき、読み取り動作中に電圧が電圧閾値を満たす時間を表し得る。時間t0と時間t4との間に規定された継続時間830は、図5を参照して説明された継続時間555に対応し得る。
理的な状態間の移行は、メモリ・セル602のメモリ状態を区別するために配置されることがある。読み取り動作は、電圧閾値を満たすために等しく離間された継続時間を生み出さないことがあるので、同様に、論理的な状態間の閾値は等しく離隔されないことがある。
の時間に基づいた第1の感知ウィンドウ925は、約10ナノ秒であることがある。メモリ状態B(時間t2)とメモリ状態C(時間t3)との間の時間に基づいた第1の感知ウィンドウ930は、約32ナノ秒であることがある。メモリ状態C(時間t3)とメモリ状態D(時間t4)との間の時間に基づいた第3の感知ウィンドウ935は、約10ナノ秒であることがある。
トローラ1015は、バイアス構成要素1050と、タイミング構成要素1055とを含むことがある。いくつかの例では、メモリ・コントローラ1015は、図1を参照して説明されたメモリ・コントローラ140の一例であることがある。いくつかの例では、メモリ・コントローラ1015は、図6を参照して説明されたコントローラ660の一例であることがある。いくつかの例では、メモリ・コントローラ1015は、メモリ・コントローラ140とコントローラ660の両方の一例であることがある。
イミング構成要素1055は、F1信号および/またはF2信号を生成するために協働することがある。
1の状態とは異なる強誘電体キャパシタの第2の状態を感知し、第1の状態および第2の状態に基づいて少なくとも3つの論理状態から強誘電体メモリ・セルの論理状態を識別することがある。メモリ・コントローラ1015はまた、強誘電体メモリ・セルの選択構成要素を活性化し、選択構成要素が活性化されている間に電圧が強誘電体メモリ・セルに印加されていることに基づいて強誘電体メモリ・セルの強誘電体キャパシタの第1の状態を修正し、選択構成要素を非活性化し、電圧が強誘電体メモリ・セルに印加されている間に選択構成要素が非活性化されることに基づいて強誘電体キャパシタの第2の状態を修正することがある。
、特徴、手段、または命令をさらに含むことがある。
005のいくつかの例は、電圧が電圧閾値を満たしたことに少なくとも一部は基づいて第1のラッチを活性化するためのプロセス、特徴、手段、または命令をさらに含むことがある。上記で説明されたメモリ・アレイ1005のいくつかの例は、電圧が電圧閾値を満たしたことに少なくとも一部は基づいて第1のラッチとは異なる第2のラッチを活性化するためのプロセス、特徴、手段、または命令をさらに含むことがある。
も3つの論理状態から選択されることがある。
知するための手段と、第1の状態および第2の状態に少なくとも一部は基づいて少なくとも3つの論理状態から強誘電体メモリ・セルの論理状態を識別するための手段とを含むことがある。いくつかの例では、強誘電体キャパシタの第1の状態を感知することおよび強誘電体キャパシタの第2の状態を感知することは、感知キャパシタの組み合わされた状態を感知することを含むことがある。場合によっては、組み合わされた状態は、分極された状態と誘電電荷状態の組み合わせ(または重ね合わせ)であることがある。
間を決定するように構成されることがある。場合によっては、継続時間は、タイマを開始することとディジット線が第1の電圧レベルに充電されることとの間で経過する時間の量に基づいて決定される。
信号を印加することがあり、論理状態は、少なくとも2つのラッチを活性化するとき、第1の時間変化する信号および第2の時間変化する信号の値に基づいて識別される。場合によっては、第2の時間変化する信号の構成は、時間変化する信号の構成に基づき、時間変化する信号と第2の時間変化する信号は協働して、少なくとも3つの論理状態を規定する。場合によっては、時間変化する信号の構成は、メモリ・セルの予想電荷および第1の電圧レベルに基づく。場合によっては、時間変化する信号の構成は、メモリ・セルが記憶することが可能である論理状態の数に基づく。場合によっては、時間変化する信号の構成は、読み取り動作において使用されるラッチの数に基づく。場合によっては、時間変化する信号の構成および時間変化する信号の区間は所定である。場合によっては、時間変化する信号の値は、時間変化する信号の所定の区間にわたって所定の様式で変化する。
パシタの第2の状態は、強誘電体キャパシタ上に記憶された誘電電荷と関連づけられる。場合によっては、継続時間は、メモリ・セルのキャパシタの安定状態およびメモリ・セルのキャパシタの揮発状態に基づく。場合によっては、強誘電体キャパシタの第1の状態を修正することは、強誘電体キャパシタに第1の電圧を印加することを含む。場合によっては、強誘電体キャパシタに第1の電圧を印加することは、強誘電体メモリ・セルに結合されたディジット線に第2の電圧を印加することを含む。場合によっては、強誘電体キャパシタの第2の状態を修正することは、強誘電体キャパシタに第4の電圧を印加することを含む。場合によっては、強誘電体キャパシタに第4の電圧を印加することは、強誘電体メモリ・セルに結合されたディジット線に第5の電圧を印加することを含み、選択構成要素は、第5の電圧が強誘電体メモリ・セルに印加されている間、非活性化され、選択構成要素は、強誘電体キャパシタと強誘電体メモリ・セルに結合されたプレート線との間に配置される。場合によっては、強誘電体キャパシタに第4の電圧を印加することは、強誘電体メモリ・セルに結合されたプレート線に第6の電圧を印加することを含み、選択構成要素は、第6の電圧が強誘電体メモリ・セルに印加されている間、非活性化され、選択構成要素は、強誘電体キャパシタと強誘電体メモリ・セルに結合されたディジット線との間に配置される。場合によっては、強誘電体メモリ・セルは、強誘電体キャパシタの第1の状態および強誘電体キャパシタの第2の状態に基づいて少なくとも3つの論理状態を記憶するように構成される。場合によっては、第1の状態は、強誘電体キャパシタの分極状態である。
240とを含む、通信を送信および受信するための構成要素を含む、双方向音声およびデータ通信のための構成要素を含むことがある。これらの構成要素は、1つまたは複数のバス(たとえば、バス1210)を介して電子通信することがある。メモリ・セル1220は、本明細書において説明されるように、情報(すなわち、論理的な状態の形で)を記憶することがある。
ることがある。たとえば、方法1300の動作は、図10から図12を参照して説明されるメモリ・コントローラによって実行されることがある。いくつかの例では、メモリ・コントローラ1015は、以下で説明される機能を実行するデバイスの機能要素を制御するためにコードのセットを実行することがある。加えて、または代替的に、メモリ・コントローラ1015は、特殊目的ハードウェアを使用して、以下で説明される機能の一部分を実行することがある。
ントローラ1015は、以下で説明される機能を実行するデバイスの機能要素を制御するためにコードのセットを実行することがある。加えて、または代替的に、メモリ・コントローラ1015は、特殊目的ハードウェアを使用して、以下で説明される機能の一部分を実行することがある。
1520の動作の部分は、図10から図12を参照して説明されるセル・マネージャによって実行されることがある。
と、強誘電体メモリ・セルに結合されたプレート線との間に配置される。
によっては、メモリ・セルまたはメモリ・アレイの他の構成要素への電気接点として用いられることがある。電極は、メモリ・アレイ100の要素または構成要素間の導電性経路を提供する掃引線、ワイヤ、導電ライン、導電層などを含むことがある。
るためにブロック図形式で示される。
なコンピュータ可読媒体は、RAM、ROM、電気的に消去可能なプログラマブル読み出し専用メモリ(EEPROM)、コンパクト・ディスク(CD)ROMもしくは他の光ディスク記憶装置、磁気ディスク記憶装置もしくは他の磁気記憶デバイス、または命令もしくはデータ構造の形で所望のプログラム・コード手段を搬送もしくは記憶するために使用可能であり、汎用コンピュータもしくは特殊目的コンピュータ、または汎用プロセッサもしくは特殊目的プロセッサによってアクセス可能である他の任意の非一時的な媒体を含むことができる。また、あらゆる接続は、コンピュータ可読媒体と呼ばれるのが適切である。たとえば、ソフトウェアが、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線(DSL)、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用してウェブサイト、サーバ、または他のリモート・ソースから送信される場合、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線(DSL)、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。ディスク(disk)およびディスク(disc)は、本明細書で使用されるとき、CD、レーザ・ディスク、光ディスク、デジタル多用途ディスク(DVD)、フロッピー・ディスク、およびBlu−rayディスクを含み、ディスク(disk)は、通常、データを磁気的に再生し、ディスク(disc)は、レーザを用いて光学的にデータを再生する。上記の組み合わせも、コンピュータ可読媒体の範囲内に含まれる。
Claims (43)
- 分極状態および誘電電荷状態を記憶するように構成された強誘電体キャパシタを備え、ディジット線と電子通信するメモリ・セルと、
前記メモリ・セルに結合された感知構成要素であって、前記感知構成要素に入力される電圧レベルが電圧閾値を満たす時間の継続時間に少なくとも一部は基づく信号を出力するように構成された前記感知構成要素と、
前記感知構成要素に結合された第1のラッチであって、前記感知構成要素から受け取られた前記信号に少なくとも一部は基づく前記メモリ・セルの論理状態を示す第1の信号の値を出力するように構成された前記第1のラッチと
を備える装置。 - 前記感知構成要素に入力された前記電圧レベルが前記電圧閾値を満たすとき、前記第1の信号の前記値に少なくとも一部は基づいて、前記メモリ・セルの前記論理状態を識別するコントローラ
をさらに備える、請求項1に記載の装置。 - 前記メモリ・セルは、少なくとも3つの論理状態を記憶するように構成される、
請求項1に記載の装置。 - 前記感知構成要素に結合された第2のラッチであって、前記メモリ・セルと関連づけられた論理状態識別子の第1のビットを示す第2の信号を受け取るように構成され、前記第1の信号が前記論理状態識別子の第2のビットを示す、前記第2のラッチ
をさらに備える、請求項3に記載の装置。 - 前記論理状態識別子の前記第1のビットおよび前記第2のビットに少なくとも一部に基づいて前記メモリ・セルの前記論理状態を識別するコントローラ
をさらに備える、請求項4に記載の装置。 - 前記ディジット線に結合された第1のノードと、前記感知構成要素に結合された第2のノードとを有するカスコードであって、読み取り動作中に前記ディジット線に電圧を印加するように構成されるカスコード
をさらに備える、請求項1に記載の装置。 - 前記感知構成要素はインバータである、
請求項1に記載の装置。 - 前記第1のラッチは、前記感知構成要素から出力された前記信号によって活性化される、
請求項1に記載の装置。 - 分極状態および誘電電荷状態を記憶するように構成された強誘電体キャパシタを備えたメモリ・セル上で読み取り動作を開始した後、ラッチに時間変化する信号を印加することと、
前記読み取り動作の一部として前記メモリ・セルに結合されたディジット線が第1の電圧レベルに充電したことに少なくとも一部は基づいて、前記ラッチを活性化することと、
前記ラッチが活性化されるとき、前記ラッチに存在する前記時間変化する信号の値に少なくとも一部は基づいて前記メモリ・セルの論理状態を識別することと
を含む方法。 - 前記読み取り動作の一部として前記ディジット線が前記第1の電圧レベルに充電した後、前記ラッチから前記メモリ・セルを絶縁すること
をさらに含む、請求項9に記載の方法。 - 前記メモリ・セルは、少なくとも3つの論理状態を記憶するように構成され、
前記メモリ・セルの前記識別された論理状態は、前記少なくとも3つの論理状態から選択される、
請求項9に記載の方法。 - 前記メモリ・セル上で前記読み取り動作を実行したことに少なくとも一部は基づいて第2のラッチに第2の時間変化する信号を印加することであって、前記第2の時間変化する信号は前記時間変化する信号とは異なり、前記第2のラッチは前記ラッチとは異なる、印加すること
をさらに含む、請求項11に記載の方法。 - 前記メモリ・セルに結合された前記ディジット線が前記第1の電圧レベルに充電されることに少なくとも一部は基づいて前記第2のラッチを活性化することであって、前記メモリ・セルの前記論理状態を識別することは、前記ラッチおよび前記第2のラッチが活性化されると前記ラッチに存在する前記時間変化する信号および前記第2のラッチに存在する前記第2の時間変化する信号に少なくとも一部は基づく、活性化すること
をさらに含む、請求項12に記載の方法。 - 前記第2の時間変化する信号の構成は、前記時間変化する信号の構成に少なくとも一部は基づき、前記時間変化する信号と前記第2の時間変化する信号が協働して、少なくとも3つの論理状態を規定する、
請求項12に記載の方法。 - 前記読み取り動作の一部として前記メモリ・セルの前記ディジット線を充電することであって、前記ディジット線を充電することが始まるとき、前記時間変化する信号が印加される、充電すること
をさらに含む、請求項9に記載の方法。 - 前記ディジット線とは異なるノードにおける第2の電圧レベルを感知することであって、前記ラッチは、前記第2の電圧レベルが電圧閾値を満たしたことに少なくとも一部は基づいて活性化される、感知すること
をさらに含む、請求項9に記載の方法。 - 前記第2の電圧レベルが前記電圧閾値を満たしたことに少なくとも一部は基づいて信号を出力することであって、前記ラッチは、前記信号に少なくとも一部は基づいて活性化される、出力すること
をさらに含む、請求項16に記載の方法。 - 前記読み取り動作の継続時間が時間閾値を満たすことを決定することであって、前記メモリ・セルの前記論理状態を識別することは、前記継続時間が前記時間閾値を満たす前に前記ラッチが活性化しないことに少なくとも一部は基づく、決定すること
をさらに含む、請求項9に記載の方法。 - 前記時間変化する信号の構成は、前記メモリ・セルの予想電荷および前記第1の電圧レベルに少なくとも一部は基づく、
請求項9に記載の方法。 - 前記時間変化する信号の前記構成は、前記メモリ・セルが記憶することが可能である論理状態の数に少なくとも一部は基づく、
請求項19に記載の方法。 - 前記時間変化する信号の前記構成は、前記読み取り動作において使用されるラッチの数に少なくとも一部は基づく、
請求項20に記載の方法。 - 前記時間変化する信号の前記値は、前記時間変化する信号の所定の区間にわたって所定の様式で変化する、
請求項9に記載の方法。 - アクセス線と電子通信する選択構成要素と、
前記選択構成要素に結合された強誘電体キャパシタであって、分極状態と電荷状態を記憶するように構成された前記強誘電体キャパシタと
を備える強誘電体メモリ・セルと、
前記分極状態および前記電荷状態に少なくとも一部は基づいて少なくとも3つの論理状態のセットから前記強誘電体メモリ・セルの論理状態を識別するように動作可能なコントローラと、
ディジット線に結合されたカスコードであって、アクセス動作中に前記ディジット線に第1の電圧を印加するように構成された前記カスコードと、
前記ディジット線とは異なる前記カスコードのノードに結合された感知構成要素であって、前記ノード上に存在する第2の電圧を検出するように構成され、前記第2の電圧は、前記ディジット線の電圧レベルに少なくとも一部は基づく、前記感知構成要素と、
前記感知構成要素の出力に結合された第1のラッチであって、
前記ノード上に存在する前記第2の電圧が電圧閾値を満たしたことを示す信号を受け取り、
前記強誘電体メモリ・セルの前記論理状態を少なくとも一部は示すために第1の時間変化する信号を受け取り、
前記第2の電圧が前記電圧閾値を満たしたことを示す前記信号を受け取ったことに少なくとも一部は基づいて前記第1の時間変化する信号の値を出力する
ように構成された前記第1のラッチと、
前記感知構成要素の前記出力に結合された第2のラッチであって、
前記強誘電体メモリ・セルの前記論理状態を少なくとも一部は示すために第2の時間変化する信号を受け取り、前記第2の時間変化する信号は、前記第1の時間変化する信号とは異なり、
前記第2の電圧が前記電圧閾値を満たしたことを示す前記信号を受け取ったことに少なくとも一部は基づいて前記第2の時間変化する信号の値を出力する
ように構成された前記第2のラッチと、
前記第1のラッチおよび前記第2のラッチの出力に結合されたコントローラであって、前記第1のラッチから受け取られた第1の出力信号および前記第2のラッチから受け取られた第2の出力信号に少なくとも一部は基づいて前記強誘電体メモリ・セルの前記論理状態を識別するように動作可能である前記コントローラと
を備える装置。 - 前記アクセス線はプレート線またはディジット線である、
請求項23に記載の装置。 - 前記強誘電体キャパシタは、前記アクセス線とは異なる第2のアクセス線に結合される、
請求項23に記載の装置。 - 前記強誘電体キャパシタ上に記憶された前記分極状態は安定状態にある、
請求項23に記載の装置。 - 前記強誘電体キャパシタ上に記憶された電荷状態は揮発状態にある、
請求項23に記載の装置。 - 分極状態および誘電電荷状態を記憶するように構成された強誘電体メモリ・セル内の強誘電体キャパシタの第1の状態を感知することと、
アクセス動作中にディジット線の第1の電圧レベルが電圧閾値を満たす継続時間を識別することであって、前記継続時間は、前記強誘電体キャパシタの前記第1の状態、前記強誘電体キャパシタの前記第2の状態、および前記ディジット線に印加された電圧に少なくとも一部は基づく、識別することと、
前記第1の状態とは異なる前記強誘電体キャパシタの第2の状態を感知することと、
前記継続時間に少なくとも一部は基づいて少なくとも3つの論理状態から前記強誘電体メモリ・セルの論理状態を識別することと
を含む方法。 - 前記強誘電体キャパシタの前記第1の状態は、前記強誘電体キャパシタの分極と関連づけられる、
請求項28に記載の方法。 - 前記強誘電体キャパシタの前記第2の状態は、前記強誘電体キャパシタ上に記憶された誘電電荷と関連づけられる、
請求項28に記載の方法。 - 前記第1の状態に少なくとも一部は基づいて前記論理状態の第1のビットを識別することと、
前記第2の状態に少なくとも一部は基づいて前記論理状態の第2のビットを識別することと
をさらに含む、請求項28に記載の方法。 - ディジット線とは異なるノードの電圧レベルが電圧閾値を満たしたことに少なくとも一部は基づいて少なくとも2つのラッチを活性化すること
をさらに含む、請求項28に記載の方法。 - 前記少なくとも2つのラッチのうちの1つに第1の時間変化する信号を印加することと、
前記少なくとも2つのラッチのもう一方に前記第1の時間変化する信号とは異なる第2の時間変化する信号を印加することと
をさらに含み、
前記論理状態は、前記少なくとも2つのラッチを活性化するとき、前記第1の時間変化する信号および前記第2の時間変化する信号の値に少なくとも一部は基づいて識別される、
請求項32に記載の方法。 - ディジット線とは異なるノードの第2の電圧レベルが電圧閾値を満たす継続時間を識別することであって、前記継続時間は、前記強誘電体キャパシタの前記第1の状態および前記強誘電体キャパシタの前記第2の状態に少なくとも一部は基づく、識別すること
をさらに含む、請求項28に記載の方法。 - 強誘電体メモリ・セルの選択構成要素を活性化することと、
前記選択構成要素が活性化されている間、電圧が前記強誘電体メモリ・セルに印加されていることに少なくとも一部は基づいて、前記強誘電体メモリ・セルの強誘電体キャパシタの第1の状態を修正することと、
前記選択構成要素を非活性化することと、
前記電圧が前記強誘電体メモリ・セルに印加されている間、前記選択構成要素が非活性化されていることに少なくとも一部は基づいて、前記強誘電体キャパシタの第2の状態を修正することと
を含む方法。 - 前記強誘電体メモリ・セルに結合されたプレート線およびディジット線が接地または仮想的に接地されている間、前記選択構成要素を活性化すること
をさらに含む、請求項35に記載の方法。 - 前記強誘電体キャパシタの前記第1の状態を修正することは、
前記強誘電体キャパシタに第1の電圧を印加すること
を含む、請求項35に記載の方法。 - 前記強誘電体キャパシタに前記第1の電圧を印加することは、
前記強誘電体メモリ・セルに結合されたディジット線に第2の電圧を印加することと、
前記強誘電体メモリ・セルに結合されたプレート線に第3の電圧を印加することであって、前記第3の電圧は前記第2の電圧とは異なり、前記第1の電圧は前記第2の電圧および前記第3の電圧に少なくとも一部は基づく、印加することと
を含む、請求項37に記載の方法。 - 前記強誘電体キャパシタの前記第2の状態を修正することは、
前記強誘電体キャパシタに第4の電圧を印加すること
を含む、請求項35に記載の方法。 - 前記強誘電体キャパシタに前記第4の電圧を印加することは、
前記強誘電体メモリ・セルに結合されたディジット線に第5の電圧を印加することであって、前記選択構成要素は、前記第5の電圧が前記強誘電体メモリ・セルに印加されている間、非活性化されており、前記選択構成要素は、前記強誘電体キャパシタと前記強誘電体メモリ・セルに結合されたプレート線との間に配置される、印加すること
を含む、請求項39に記載の方法。 - 前記強誘電体キャパシタに前記第4の電圧を印加することは、
前記強誘電体メモリ・セルに結合されたプレート線に第6の電圧を印加することであって、前記選択構成要素は、前記第6の電圧が前記強誘電体メモリ・セルに印加されている間、非活性化されており、前記選択構成要素は、前記強誘電体キャパシタと前記強誘電体メモリ・セルに結合されたディジット線との間に配置される、印加すること
を含む、請求項39に記載の方法。 - 前記強誘電体メモリ・セルは、前記強誘電体キャパシタの前記第1の状態および前記強誘電体キャパシタの前記第2の状態に少なくとも一部は基づいて少なくとも3つの論理状態を記憶するように構成される、
請求項35に記載の方法。 - 前記第1の状態は前記強誘電体キャパシタの分極状態であり、
前記第2の状態は前記強誘電体キャパシタの誘電電荷状態である、
請求項35に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/619,163 US10153022B1 (en) | 2017-06-09 | 2017-06-09 | Time-based access of a memory cell |
US15/619,163 | 2017-06-09 | ||
PCT/US2018/035089 WO2018226477A1 (en) | 2017-06-09 | 2018-05-30 | Time-based access of a memory cell |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020523725A JP2020523725A (ja) | 2020-08-06 |
JP6884232B2 true JP6884232B2 (ja) | 2021-06-09 |
Family
ID=64535921
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019566916A Active JP6884232B2 (ja) | 2017-06-09 | 2018-05-30 | メモリ・セルの時間ベースのアクセス |
Country Status (7)
Country | Link |
---|---|
US (5) | US10153022B1 (ja) |
EP (1) | EP3635722A4 (ja) |
JP (1) | JP6884232B2 (ja) |
KR (2) | KR102308760B1 (ja) |
CN (2) | CN113077828B (ja) |
TW (3) | TWI671758B (ja) |
WO (1) | WO2018226477A1 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9123414B2 (en) * | 2013-11-22 | 2015-09-01 | Micron Technology, Inc. | Memory systems and memory programming methods |
US9336875B2 (en) | 2013-12-16 | 2016-05-10 | Micron Technology, Inc. | Memory systems and memory programming methods |
US9899073B2 (en) | 2016-06-27 | 2018-02-20 | Micron Technology, Inc. | Multi-level storage in ferroelectric memory |
US9966127B2 (en) * | 2016-10-12 | 2018-05-08 | Micron Technology, Inc. | Compensating for variations in selector threshold voltages |
US10153022B1 (en) | 2017-06-09 | 2018-12-11 | Micron Technology, Inc | Time-based access of a memory cell |
US10153021B1 (en) | 2017-06-09 | 2018-12-11 | Micron Technology, Inc. | Time-based access of a memory cell |
DE102017114900A1 (de) | 2017-07-04 | 2019-01-10 | Bayerische Motoren Werke Aktiengesellschaft | Speicherdrossel |
US10431301B2 (en) | 2017-12-22 | 2019-10-01 | Micron Technology, Inc. | Auto-referenced memory cell read techniques |
US10832769B2 (en) * | 2018-12-26 | 2020-11-10 | Micron Technology, Inc. | Memory device with a charge transfer device |
CA3030723C (en) * | 2019-01-21 | 2024-06-04 | Mitchell B. Miller | A system and method for bidirectionally based electrical information storage, processing and communication |
US10748597B1 (en) * | 2019-04-19 | 2020-08-18 | Xerox Corporation | Method and system for writing to and reading from a memory device |
US11868220B2 (en) * | 2019-06-19 | 2024-01-09 | Micron Technology, Inc. | Efficient power scheme for redundancy |
US11244715B1 (en) * | 2020-12-01 | 2022-02-08 | Micron Technology, Inc. | Systems and methods for 1.5 bits per cell charge distribution |
Family Cites Families (65)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4127900A (en) | 1976-10-29 | 1978-11-28 | Massachusetts Institute Of Technology | Reading capacitor memories with a variable voltage ramp |
US4412327A (en) * | 1981-02-25 | 1983-10-25 | Western Electric Company, Inc. | Test circuit for checking memory output state continuously during time window |
US5768182A (en) * | 1991-05-21 | 1998-06-16 | The Regents Of The University Of California | Ferroelectric nonvolatile dynamic random access memory device |
JP2762971B2 (ja) * | 1995-09-30 | 1998-06-11 | 日本電気株式会社 | 半導体記憶装置及びデータのアクセス方法 |
KR100324594B1 (ko) * | 1999-06-28 | 2002-02-16 | 박종섭 | 강유전체 메모리 장치 |
US6469935B2 (en) | 1999-08-05 | 2002-10-22 | Halo Lsi Design & Device Technology, Inc. | Array architecture nonvolatile memory and its operation methods |
US6188615B1 (en) * | 1999-10-29 | 2001-02-13 | Hewlett-Packard Company | MRAM device including digital sense amplifiers |
US6236603B1 (en) | 2000-01-21 | 2001-05-22 | Advanced Micro Devices, Inc. | High speed charging of core cell drain lines in a memory device |
TW571403B (en) * | 2001-06-22 | 2004-01-11 | Matsushita Electric Ind Co Ltd | Semiconductor device and the driving method |
JP3646791B2 (ja) | 2001-10-19 | 2005-05-11 | 沖電気工業株式会社 | 強誘電体メモリ装置およびその動作方法 |
KR100451763B1 (ko) * | 2001-11-19 | 2004-10-08 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 및 그 구동방법 |
US6646904B2 (en) | 2001-12-21 | 2003-11-11 | Intel Corporation | Ferroelectric memory and method of reading the same |
US6856534B2 (en) * | 2002-09-30 | 2005-02-15 | Texas Instruments Incorporated | Ferroelectric memory with wide operating voltage and multi-bit storage per cell |
DE60317768T2 (de) | 2003-04-10 | 2008-11-27 | Stmicroelectronics S.R.L., Agrate Brianza | Verfahren zum Auslesen einer nichtflüchtigen Speichervorrichtung und zugehörige Vorrichtung |
KR100506456B1 (ko) * | 2003-07-30 | 2005-08-05 | 주식회사 하이닉스반도체 | 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치 |
KR100546179B1 (ko) * | 2003-07-30 | 2006-01-24 | 주식회사 하이닉스반도체 | 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치 |
US7196924B2 (en) * | 2004-04-06 | 2007-03-27 | Macronix International Co., Ltd. | Method of multi-level cell FeRAM |
CN101006490A (zh) * | 2004-08-27 | 2007-07-25 | Idc公司 | 电流模式显示器驱动电路实现特征 |
JP2006139866A (ja) * | 2004-11-12 | 2006-06-01 | Matsushita Electric Ind Co Ltd | 強誘電体メモリ装置の信頼性試験方法 |
EP1699054A1 (en) | 2005-03-03 | 2006-09-06 | STMicroelectronics S.r.l. | A memory device with a ramp-like voltage biasing structure and reduced number of reference cells |
EP1699055B1 (en) | 2005-03-03 | 2010-01-06 | STMicroelectronics S.r.l. | A memory device with time-shifting based emulation of reference cells |
ITVA20050028A1 (it) | 2005-05-03 | 2006-11-04 | St Microelectronics Srl | Generatore di rampa e relativa decodifica di riga per memoria flash |
US7616481B2 (en) | 2005-12-28 | 2009-11-10 | Sandisk Corporation | Memories with alternate sensing techniques |
KR20070082473A (ko) * | 2006-02-16 | 2007-08-21 | 삼성전자주식회사 | 문턱 전압제어 pram의 프로그램 방법 |
US7917685B2 (en) * | 2006-05-04 | 2011-03-29 | Micron Technology, Inc. | Method for reading a multilevel cell in a non-volatile memory device |
ITMI20060880A1 (it) | 2006-05-05 | 2007-11-06 | St Microelectronics Srl | Circuito di lettura migliorato per memoria a semiconduttore |
US7505341B2 (en) | 2006-05-17 | 2009-03-17 | Micron Technology, Inc. | Low voltage sense amplifier and sensing method |
EP1895541A1 (en) | 2006-09-01 | 2008-03-05 | STMicroelectronics S.r.l. | Method for reading phase change memories and phase change memory |
US7630257B2 (en) * | 2006-10-04 | 2009-12-08 | Texas Instruments Incorporated | Methods and systems for accessing memory |
JP2008108355A (ja) | 2006-10-25 | 2008-05-08 | Toshiba Corp | 強誘電体半導体記憶装置及び強誘電体半導体記憶装置の読み出し方法 |
JP2008135136A (ja) * | 2006-11-29 | 2008-06-12 | Fujitsu Ltd | 強誘電体メモリおよび強誘電体メモリの動作方法 |
WO2009034603A1 (ja) | 2007-09-14 | 2009-03-19 | Fujitsu Microelectronics Limited | 半導体メモリ |
JP5106200B2 (ja) * | 2008-03-27 | 2012-12-26 | パナソニック株式会社 | 半導体メモリ装置及び半導体メモリシステム |
US8914974B2 (en) | 2008-10-30 | 2014-12-23 | At & S Austria Technologie & Systemtechnik Aktiengesellschaft | Method for integrating an electronic component into a printed circuit board |
US7983080B2 (en) | 2009-02-02 | 2011-07-19 | International Business Machines Corporation | Non-body contacted sense amplifier with negligible history effect |
JP5451281B2 (ja) | 2009-09-16 | 2014-03-26 | ピーエスフォー ルクスコ エスエイアールエル | センスアンプ回路及びそれを備えた半導体装置 |
US8559232B2 (en) | 2010-05-03 | 2013-10-15 | Aplus Flash Technology, Inc. | DRAM-like NVM memory array and sense amplifier design for high temperature and high endurance operation |
JP5530268B2 (ja) | 2010-06-23 | 2014-06-25 | ラピスセミコンダクタ株式会社 | 不揮発性記憶装置 |
US8760907B2 (en) * | 2010-11-30 | 2014-06-24 | Radiant Technologies, Inc. | Analog memories utilizing ferroelectric capacitors |
US9324405B2 (en) * | 2010-11-30 | 2016-04-26 | Radiant Technologies, Inc. | CMOS analog memories utilizing ferroelectric capacitors |
US9269416B2 (en) | 2010-11-30 | 2016-02-23 | Radiant Technologies, Inc. | Non-volatile counter utilizing a ferroelectric capacitor |
ITTO20110181A1 (it) * | 2011-02-01 | 2012-08-02 | St Microelectronics Srl | Supporto di memorizzazione provvisto di elementi di materiale ferroelettrico e relativo metodo di lettura non distruttiva |
KR20120126434A (ko) * | 2011-05-11 | 2012-11-21 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 센싱 방법 |
US9042152B2 (en) | 2011-08-25 | 2015-05-26 | Samsung Electronics Co., Ltd. | Data read circuit, a non-volatile memory device having the same, and a method of reading data from the non-volatile memory device |
KR101300241B1 (ko) * | 2011-08-31 | 2013-08-26 | 서울대학교산학협력단 | 강유전체 메모리 소자 및 그의 제조 방법 |
US9036415B2 (en) | 2011-12-21 | 2015-05-19 | Sandisk Technologies Inc. | Mitigating variations arising from simultaneous multi-state sensing |
JP5953803B2 (ja) * | 2012-02-21 | 2016-07-20 | 富士通セミコンダクター株式会社 | アクティブ信号生成回路及び半導体記憶装置 |
WO2013145733A1 (ja) * | 2012-03-29 | 2013-10-03 | パナソニック株式会社 | クロスポイント型抵抗変化不揮発性記憶装置 |
US8837195B2 (en) * | 2012-09-25 | 2014-09-16 | Palo Alto Research Center Incorporated | Systems and methods for reading ferroelectric memories |
US8982647B2 (en) * | 2012-11-14 | 2015-03-17 | Crossbar, Inc. | Resistive random access memory equalization and sensing |
US9323499B2 (en) * | 2012-11-15 | 2016-04-26 | Elwha Llc | Random number generator functions in memory |
KR102053958B1 (ko) | 2013-05-27 | 2019-12-10 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 재프로그램 방법 |
US9053802B2 (en) * | 2013-06-04 | 2015-06-09 | Namlab Ggmbh | Ferroelectric memory cell for an integrated circuit |
KR20160148719A (ko) * | 2014-08-19 | 2016-12-26 | 사빅 글로벌 테크놀러지스 비.브이. | 멀티레벨 작동을 하는 비휘발성 광전지 메모리 셀 |
JP6849587B2 (ja) | 2014-09-26 | 2021-03-24 | レイディアント テクノロジーズ, インコーポレイテッドRadiant Technologies, Inc. | 強誘電体キャパシタを利用するcmoアナログメモリ |
US9355732B2 (en) | 2014-10-01 | 2016-05-31 | Sandisk Technologies Inc. | Latch initialization for a data storage device |
US9281041B1 (en) * | 2014-12-16 | 2016-03-08 | Honeywell International Inc. | Delay-based read system for a magnetoresistive random access memory (MRAM) bit |
US9786346B2 (en) * | 2015-05-20 | 2017-10-10 | Micron Technology, Inc. | Virtual ground sensing circuitry and related devices, systems, and methods for crosspoint ferroelectric memory |
US10229726B2 (en) * | 2015-06-23 | 2019-03-12 | Palo Alto Research Center Incorporated | Memory circuit for reading ferroeletric memory having gain element including feedback capacitor |
US9613676B1 (en) * | 2016-06-29 | 2017-04-04 | Micron Technology, Inc. | Writing to cross-point non-volatile memory |
US10998030B2 (en) * | 2016-07-25 | 2021-05-04 | Celis Semiconductor Corporation | Integrated memory device and method of operating same |
US10038092B1 (en) * | 2017-05-24 | 2018-07-31 | Sandisk Technologies Llc | Three-level ferroelectric memory cell using band alignment engineering |
US10153022B1 (en) | 2017-06-09 | 2018-12-11 | Micron Technology, Inc | Time-based access of a memory cell |
US10153021B1 (en) | 2017-06-09 | 2018-12-11 | Micron Technology, Inc. | Time-based access of a memory cell |
US10818343B2 (en) | 2018-12-26 | 2020-10-27 | Micron Technology, Inc. | Techniques for charging a sense component |
-
2017
- 2017-06-09 US US15/619,163 patent/US10153022B1/en active Active
-
2018
- 2018-05-30 JP JP2019566916A patent/JP6884232B2/ja active Active
- 2018-05-30 KR KR1020207000310A patent/KR102308760B1/ko active IP Right Grant
- 2018-05-30 CN CN202110404869.2A patent/CN113077828B/zh active Active
- 2018-05-30 WO PCT/US2018/035089 patent/WO2018226477A1/en active Application Filing
- 2018-05-30 CN CN201880038003.0A patent/CN110770833B/zh active Active
- 2018-05-30 EP EP18814318.4A patent/EP3635722A4/en active Pending
- 2018-05-30 KR KR1020217030902A patent/KR102433310B1/ko active IP Right Grant
- 2018-06-08 TW TW107119911A patent/TWI671758B/zh active
- 2018-06-08 TW TW108128202A patent/TWI706421B/zh active
- 2018-06-08 TW TW109130327A patent/TWI753562B/zh active
- 2018-10-12 US US16/159,023 patent/US10629252B2/en active Active
- 2018-10-12 US US16/159,049 patent/US10529403B2/en active Active
-
2019
- 2019-12-04 US US16/703,754 patent/US11049540B2/en active Active
-
2021
- 2021-06-22 US US17/354,672 patent/US11264074B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
WO2018226477A1 (en) | 2018-12-13 |
TW201903763A (zh) | 2019-01-16 |
TW202117717A (zh) | 2021-05-01 |
US10529403B2 (en) | 2020-01-07 |
US20210383855A1 (en) | 2021-12-09 |
US20200105329A1 (en) | 2020-04-02 |
CN113077828A (zh) | 2021-07-06 |
CN110770833B (zh) | 2021-04-23 |
TWI753562B (zh) | 2022-01-21 |
TWI706421B (zh) | 2020-10-01 |
TWI671758B (zh) | 2019-09-11 |
US11049540B2 (en) | 2021-06-29 |
EP3635722A1 (en) | 2020-04-15 |
CN113077828B (zh) | 2022-04-08 |
JP2020523725A (ja) | 2020-08-06 |
TW202006720A (zh) | 2020-02-01 |
US20190066754A1 (en) | 2019-02-28 |
CN110770833A (zh) | 2020-02-07 |
EP3635722A4 (en) | 2021-01-06 |
KR20210124494A (ko) | 2021-10-14 |
US10153022B1 (en) | 2018-12-11 |
KR102433310B1 (ko) | 2022-08-18 |
KR102308760B1 (ko) | 2021-10-06 |
US11264074B2 (en) | 2022-03-01 |
US20180358074A1 (en) | 2018-12-13 |
US20190066755A1 (en) | 2019-02-28 |
US10629252B2 (en) | 2020-04-21 |
KR20200004924A (ko) | 2020-01-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6884232B2 (ja) | メモリ・セルの時間ベースのアクセス | |
JP6827567B2 (ja) | メモリセルの時間ベースのアクセス |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200129 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200129 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20201020 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20201221 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210112 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210315 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210413 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210511 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6884232 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |