JP6884232B2 - メモリ・セルの時間ベースのアクセス - Google Patents

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Description

クロスリファレンス
本特許出願は、２０１８年５月３０日に出願された、Ｄｉ Ｖｉｎｃｅｎｚｏによる、「Ｔｉｍｅ−Ｂａｓｅｄ Ａｃｃｅｓｓ ｏｆ ａ Ｍｅｍｏｒｙ Ｃｅｌｌ」という名称のＰＣＴ出願番号ＰＣＴ／ＵＳ２０１８／０３５０８９に対する優先権を主張するものであり、この出願は、２０１７年６月９日に出願された、Ｄｉ Ｖｉｎｃｅｎｚｏによる、「Ｔｉｍｅ−Ｂａｓｅｄ Ａｃｃｅｓｓ ｏｆ ａ Ｍｅｍｏｒｙ Ｃｅｌｌ」という名称の米国特許出願第１５／６１９，１６３号に対する優先権を主張するものであり、この出願は、２０１７年６月９日に出願された、Ｄｉ Ｖｉｎｃｅｎｚｏによる、「Ｔｉｍｅ−Ｂａｓｅｄ Ａｃｃｅｓｓ ｏｆ ａ Ｍｅｍｏｒｙ Ｃｅｌｌ」という名称の、同時係属中の米国特許出願第１５／６１９，１５８号に関係し、これらの出願の各々は本発明の譲受人に譲渡され、これらの出願の各々は、参照により明白に本明細書に組み込まれる。
以下は、一般に、メモリ・セルの時間ベースのアクセスに関し、より詳細には、メモリ・セルの論理状態の時間ベースの感知に関する。
メモリ・デバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタル・ディスプレイなどのさまざまな電子デバイス内に情報を記憶するために広く使用されている。情報は、メモリ・デバイスの異なる状態をプログラムすることによって記憶される。たとえば、２値デバイスは、多くの場合は論理「１」または論理「０」によって示される、２つの状態を有する。他のシステムでは、３つ以上の状態が記憶されることがある。記憶された情報にアクセスするために、電子デバイスの構成要素が、メモリ・デバイス内に記憶された状態を読み取るまたは感知することがある。情報を記憶するために、電子デバイスの構成要素は、メモリ・デバイス内に状態を書き込むまたはプログラムすることがある。
磁気ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、フラッシュ・メモリ、相変化メモリ（ＰＣＭ）などを含むさまざまなタイプのメモリ・デバイスが存在する。メモリ・デバイスは、揮発性であってもよいし、不揮発性であってもよい。不揮発性メモリ、たとえば、ＦｅＲＡＭは、外部電源の非存在下であっても、延長された時間の期間にわたって記憶された論理状態を維持することがある。揮発性メモリ・デバイス、たとえば、ＤＲＡＭは、外部電源によって周期的にリフレッシュされない限り、経時的に記憶された状態を失うことがある。ＦｅＲＡＭは、揮発性メモリと類似のデバイス・アーキテクチャを使用することがあるが、記憶デバイスとしての強誘電体キャパシタの使用により、不揮発性の性質を有することがある。したがって、ＦｅＲＡＭデバイスは、他の不揮発性メモリ・デバイスおよび揮発性メモリ・デバイスと比較して、改善された性能を有することがある。
メモリ・デバイスを改善することは、一般的に、さまざまなメトリクスの中でもとりわけ、メモリ・セル密度を増加させること、読み取り／書き込み速度を増加させること、信頼性を増加させること、データ保持を増加させること、電力消費を減少させること、または製造コストを減少させることを含むことがある。
本開示の実施形態によるメモリ・セルの時間ベースのアクセスをサポートするメモリ・アレイの一例を示す図である。 本開示の実施形態によるメモリ・セルの時間ベースのアクセスをサポートする回路の一例である。 本開示の実施形態によるメモリ・セルの時間ベースのアクセスをサポートするヒステリシス曲線の一例である。 本開示の実施形態によるメモリ・セルの時間ベースのアクセスをサポートする状態図の一例である。 本開示の実施形態によるメモリ・セルの時間ベースのアクセスをサポートするタイミング図の一例である。 本開示の実施形態によるメモリ・セルの時間ベースのアクセスをサポートする回路の一例である。 本開示の実施形態によるメモリ・セルの時間ベースのアクセスをサポートするタイミング図の一例である。 本開示の実施形態によるメモリ・セルの時間ベースのアクセスをサポートするタイミング図の一例である。 本開示の実施形態によるメモリ・セルの時間ベースのアクセスをサポートするタイミング図の一例である。 本開示の実施形態によるメモリ・セルの時間ベースのアクセスをサポートするデバイスのブロック図である。 本開示の実施形態によるメモリ・セルの時間ベースのアクセスをサポートするデバイスのブロック図である。 本開示の実施形態によるメモリ・セルの時間ベースのアクセスをサポートするメモリ・コントローラを含むシステムのブロック図である。 本開示の実施形態によるメモリ・セルの時間ベースのアクセスのための方法を示す図である。 本開示の実施形態によるメモリ・セルの時間ベースのアクセスのための方法を示す図である。 本開示の実施形態によるメモリ・セルの時間ベースのアクセスのための方法を示す図である。
メモリ・デバイスは、一般的に、電圧を使用して、メモリ・セル上に記憶された論理状態を区別する。たとえば、メモリ・セルの読み取り動作中に、メモリ・コントローラは、メモリ・セルに、電荷または電圧をアクセス線上に放電させる。メモリ・コントローラは、アクセス線の電圧と基準電圧との間の比較に基づいて、メモリ・セル上に記憶された論理状態を識別し得る。いくつかの例では、電圧レベルを使用してメモリ・セルの論理状態を区別することによって、どれくらい多くの一意の論理状態がメモリ・セル上に記憶され得るかが制限されることがある。
メモリ・アレイ内のメモリ・セルの時間分解されたアクセスのための技法、システム、およびデバイスが、本明細書において説明される。読み取り動作の感知部分の間に、選択されたメモリ・セルが、所定の電圧レベルに充電されることがある。選択されたメモリ・セル上に記憶された論理状態は、充電の始まりと選択されたメモリ・セルが所定の電圧レベルに到達したときとの間の継続時間に基づいて識別されることがある。いくつかの例では、時間変化する信号が、充電の継続時間に基づいて論理状態を示すために使用されることがある。いくつかの例では、充電の継続時間は、選択されたメモリ・セルの分極状態、選択された状態の誘電電荷状態、または選択されたメモリ・セルの分極状態と誘電電荷状態の両方に基づくことがある。
いくつかの利点は、読み取り動作中に時間ベースの感知技法を使用して実現されてよい。いくつかの例では、電圧ベースの技法を使用して区別可能でない論理状態が、時間ベースの技法を使用して区別可能であることがある。いくつかの例では、既存のメモリ・セル
が、電圧ベースの感知技法を使用して可能であるよりも多くの論理状態を記憶するように構成されることがある。本明細書において説明される技法、システム、およびデバイスのさらなる利点は、以下で説明される特徴に基づいて明らかになるであろう。
上記で紹介された本開示の特徴は、以下で図１〜図１２に関して、さらに説明される。本開示のこれらおよび他の特徴は、メモリ・セルの時間ベースのアクセスに関する装置図、システム図、およびフローチャートによってさらに図示され、これらを参照しながら説明される。
図１は、本開示のさまざまな実施形態による例示的なメモリ・アレイ１００を図示する。メモリ・アレイ１００は、電子的メモリ装置と呼ばれることもある。メモリ・アレイ１００は、異なる状態を記憶するようにプログラム可能であるメモリ・セル１０５を含む。各メモリ・セル１０５は、論理０および論理１と示される２つの状態を記憶するようにプログラム可能であってよい。場合によっては、メモリ・セル１０５は、３つ以上の論理状態を記憶するように構成される。メモリ・セル１０５は、キャパシタ内のプログラム可能な状態を表す電荷を蓄えることがある。たとえば、充電されたキャパシタおよび充電されていないキャパシタはそれぞれ、２つの論理状態を表す。ＤＲＡＭアーキテクチャは、通例、そのような設計を使用してよく、用いられるキャパシタは、絶縁体として線形電気分極性または常誘電性電気分極性をもつ誘電材料を含むことがある。対照的に、強誘電体メモリ・セルは、絶縁材料として強誘電体をもつキャパシタを含むことがある。強誘電体キャパシタの電荷の異なるレベルは、異なる論理状態を表し得る。強誘電材料は、非線形分極性を有する。強誘電体メモリ・セル１０５のいくつかの詳細および利点は、以下で説明される。
読み取りおよび書き込みなどの動作は、アクセス線１１０およびディジット線１１５を活性化または選択することによって、メモリ・セル１０５上で実行されてよい。アクセス線１１０は、ワード線１１０としても知られることがあり、ビット線１１５は、ディジット線１１５としても知られることがある。ワード線およびビット線、またはそれらの類似物への言及は、理解または動作の損失なしに交換可能である。ワード線１１０またはディジット線１１５を活性化または選択することは、電圧をそれぞれの線に印加することを含むことがある。ワード線１１０およびディジット線１１５は、金属（たとえば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）など）、金属合金、炭素、導電的にドープされた半導体、または他の導電材料、合金、化合物などの導電材料から作製されてよい。いくつかの例では、他の線（たとえば、プレート線―図１に図示せず）も存在することがある。
図１の例によれば、メモリ・セル１０５の各行は単一のワード線１１０に接続され、メモリ・セル１０５の各列は単一のディジット線１１５に接続される。１つのワード線１１０および１つのディジット線１１５を活性化する（たとえば、ワード線１１０またはディジット線１１５に電圧を印加すること）ことによって、単一のメモリ・セル１０５は、それらの交差点においてアクセスされ得る。メモリ・セル１０５にアクセスすることは、メモリ・セル１０５を読み取るまたは書き込むことを含むことがある。ワード線１１０とディジット線１１５の交差点は、メモリ・セルのアドレスと呼ばれることがある。いくつかの事例では、メモリ・セル１０５の読み取り動作は、時間ベースであることがある。メモリ・セル１０５の論理状態は、条件または閾値を満たす電圧レベルではなく、条件を満たす継続時間に基づいて決定されることがあることを意味する。たとえば、メモリ・コントローラ１４０は、ディジット線が所定の電圧に充電されるのにかかる継続時間に基づいてメモリ・セル１０５の論理状態を決定することがある。いくつかの例では、メモリ・セル１０５は、揮発性メモリ・セルとして構成されてもよいし、不揮発性メモリ・セルとして構成されてもよいし、一部分は揮発性メモリ・セル、一部分は不揮発性メモリ・セルとし
て構成されてもよい。
いくつかのアーキテクチャでは、セルの論理記憶デバイス、たとえば、キャパシタは、選択構成要素によってディジット線から電気的に絶縁されることがある。ワード線１１０は、選択構成要素に接続されることがあり、これを制御することがある。たとえば、選択構成要素はトランジスタであってよく、ワード線１１０はトランジスタのゲートに接続されてよい。ワード線１１０を活性化すると、メモリ・セル１０５のキャパシタとその対応するディジット線１１５との間の電気接続または閉回路という結果になる。次いで、ディジット線が、メモリ・セル１０５を読み取るまたは書き込むのどちらかのためにアクセスされることがある。
メモリ・セル１０５にアクセスすることは、行デコーダ１２０および列デコーダ１３０を通して制御され得る。たとえば、行デコーダ１２０は、メモリ・コントローラ１４０から行アドレスを受け取り、受け取った行アドレスに基づいて、適切なワード線１１０を活性化することがある。同様に、列デコーダ１３０は、メモリ・コントローラ１４０から列アドレスを受け取り、適切なディジット線１１５を活性化する。たとえば、メモリ・アレイ１００は、ＷＬ＿１〜ＷＬ＿Ｍとラベルされた複数のワード線１１０と、ＤＬ＿１〜ＤＬ＿Ｎとラベルされた複数のディジット線１１５とを含むことがあり、ここで、ＭおよびＮはアレイ・サイズに依存する。したがって、ワード線１１０およびディジット線１１５、たとえば、ＷＬ＿２およびＤＬ＿３を活性化することによって、それらの交差点にあるメモリ・セル１０５がアクセスされ得る。
アクセスすると、メモリ・セル１０５が、メモリ・セル１０５の記憶された状態を決定するために、感知構成要素１２５によって、読まれることがある、または感知されることがある。たとえば、メモリ・セル１０５にアクセスした後、メモリ・セル１０５の強誘電体キャパシタは、その対応するディジット線１１５の上に放電することがある。強誘電体キャパシタを放電することは、強誘電体キャパシタに電圧をバイアスまたは印加することから生じることがある。放電は、ディジット線１１５の電圧の変化を引き起こすことがあり、この感知構成要素１２５は、メモリ・セル１０５の記憶された状態を決定するために基準電圧（図示せず）と比較し得る。たとえば、ディジット線１１５が基準電圧よりも高い電圧を有する場合、感知構成要素１２５は、メモリ・セル１０５内の記憶された状態が論理１であったことと、その逆も同様であることを決定することがある。感知構成要素１２５は、信号の差を検出および増幅するためにさまざまなトランジスタまたは増幅器を含むことがあり、これは、ラッチングと呼ばれることがある。次いで、メモリ・セル１０５の検出された論理状態は、列デコーダ１３０を通して、出力１３５として出力されることがある。場合によっては、感知構成要素１２５は、列デコーダ１３０または行デコーダ１２０の一部であることがある。または、感知構成要素１２５は、列デコーダ１３０または行デコーダ１２０に接続されてもよいし、これと電子通信してもよい。いくつかの事例では、感知構成要素１２５が、ディジット線が所定の電圧に充電される継続時間に基づいて、ラッチを活性化するように構成されることがある。関連づけられたメモリ・セルの論理状態は、ラッチが活性化される時間における時間変化する信号の値に基づいて決定されることがある。いくつかの例では、感知構成要素１２５は、デコーダ・システム１４５を含むことがある。アクセス動作（たとえば、読み取り動作または書き込み動作）中に、複数のディジット線１１５が選択されることがある。デコーダ・システム１４５は、複数のディジット線１１５がアクセス動作のが一部として選択されるとき、アクセス動作を協調させるように構成されることがある。いくつかの事例では、復号前システム（図示せず）が、デコーダ・システム１４５と類似の機能を実行するためにディジット線１１５と感知構成要素１２５との間に配置されることがある。
メモリ・セル１０５は、関連のあるワード線１１０およびディジット線１１５を同様に
活性化することによって設定されてもよいし、これによって書き込まれてもよい。すなわち、論理値は、メモリ・セル１０５内に記憶されてよい。列デコーダ１３０または行デコーダ１２０は、メモリ・セル１０５に書き込まれるために、データ、たとえば入力／出力１３５を受け入れることがある。強誘電体メモリ・セル１０５は、強誘電体キャパシタにわたって電圧を印加することによって書き込まれることがある。このプロセスは、以下でより詳細に説明される。いくつかの事例では、メモリ・セル１０５は、３つ以上の論理状態を記憶するように構成されることがある。たとえば、強誘電体メモリ・セルは、分極状態と誘電電荷状態の両方を記憶することによって少なくとも３つの状態を記憶するように構成されることがある。それらの状態の両方を使用して、強誘電体メモリ・セルの３つの論理状態のうちの少なくとも１つが決定されることがある。場合によっては、強誘電体メモリ・セルの分極状態および誘電電荷状態は、メモリ・セル上に記憶され得る４つ以上の論理状態を識別するために使用されることがある。たとえば、強誘電体メモリ・セルは、複数の分極状態および複数の誘電電荷状態を記憶するように構成されることがある。分極状態および誘電電荷状態のさまざまな組み合わせは、強誘電体メモリ・セルの複数の論理状態を規定することがある。他の例では、誘電体メモリ・セルは、複数の異なる誘電電荷状態を記憶し、それによって、３つ以上の論理状態を規定するように構成されることがある。他の例では、強誘電体メモリ・セルは、複数の異なる分極状態を記憶し、それによって、３つ以上の論理状態を規定するように構成されることがある。
いくつかのメモリ・アーキテクチャでは、メモリ・セル１０５にアクセスすると、記憶された論理状態が劣化または破壊することがあり、再書き込み動作またはリフレッシュ動作が、元の論理状態をメモリ・セル１０５に戻すために実行されることがある。ＤＲＡＭでは、たとえば、キャパシタは、感知動作中に部分的にまたは完全に放電され、記憶された論理状態を損なうことがある。そのため、論理状態は、感知動作後に再度書き込まれることがある。加えて、単一のワード線１１０を活性化すると、行内のすべてのメモリ・セルの放電という結果になることがある。したがって、行内のいくつかまたはすべてのメモリ・セル１０５は、再度書き込まれる必要があることがある。いくつかの事例では、強誘電体メモリ・セルは、分極状態と誘電電荷状態の両方を記憶するように構成されることがある。したがって、書き込み動作などのアクセス動作は、強誘電体メモリ・セル上の分極状態と誘電電荷状態の両方を記憶するように修正されることがある。
ＤＲＡＭを含むいくつかのメモリ・アーキテクチャは、外部電源によって周期的にリフレッシュされない限り、経時的に記憶された状態を失うことがある。たとえば、充電されたキャパシタは、漏れ電流を通して経時的に放電され、記憶された情報の消失という結果になることがある。これらのいわゆる揮発性メモリ・デバイスのリフレッシュ・レートは、比較的高くてよく、たとえば、ＤＲＡＭアレイの場合は毎秒数十のリフレッシュ動作であってよく、かなりの電力消費という結果になることがある。ますます大きくなるメモリ・アレイがあれば、増加された電力消費は、特にバッテリなどの有限電源に依拠するモバイル・デバイスの場合、メモリ・アレイの展開または動作（たとえば、電力供給、熱生成、材料制限など）を阻害することがある。以下で論じられるように、強誘電体メモリ・セル１０５は、他のメモリ・アーキテクチャと比較して改善された性能という結果になり得る有益な性質を有することがある。
メモリ・コントローラ１４０は、さまざまな構成要素、たとえば、行デコーダ１２０、列デコーダ１３０、および感知構成要素１２５を通して、メモリ・セル１０５の動作（たとえば、読み取り、書き込み、再書き込み、リフレッシュ、放電など）を制御することがある。場合によっては、行デコーダ１２０、列デコーダ１３０、および感知構成要素１２５のうちの１つまたは複数は、メモリ・コントローラ１４０と同じ場所に設置されることがある。メモリ・コントローラ１４０は、所望のワード線１１０およびディジット線１１５を活性化するために、行アドレス信号および列アドレス信号を生成し得る。メモリ・コ
ントローラ１４０はまた、メモリ・アレイ１００の動作中に使用されるさまざまな電圧または電流を生成および制御し得る。たとえば、メモリ・コントローラ１４０は、１つまたは複数のメモリ・セル１０５にアクセスした後、ワード線１１０またはディジット線１１５に放電電圧を印加することがある。一般に、本明細書において論じられる印加された電圧または電流の振幅、形状、または継続時間は、調整または変化されてよく、メモリ・アレイ１００を動作させる際に論じられるさまざまな動作に対して異なってよい。そのうえ、メモリ・アレイ１００内の１つの、複数の、またはすべてのメモリ・セル１０５は、同時にアクセスされることがある。たとえば、メモリ・アレイ１００の複数またはすべてのセルは、すべてのメモリ・セル１０５、またはメモリ・セル１０５のグループが単一の論理状態に設定されるリセット動作中に、同時にアクセスされることがある。以下でより詳細に論じられるように、メモリ・コントローラ１４０によって実行されるアクセス動作（たとえば、読み取り動作または書き込み動作）は、時間ベースの感知および／または複数の論理状態がメモリ・セル１０５上に記憶されていることを説明するように修正されることがある。
図２は、本開示のさまざまな実施形態による例示的な回路２００を図示する。回路２００は、メモリ・セル１０５−ａと、ワード線１１０−ａと、ディジット線１１５−ａと、感知構成要素１２５−ａとを含み、これらはそれぞれ、図１を参照しながら説明されるように、メモリ・セル１０５、ワード線１１０、ディジット線１１５、および感知構成要素１２５の例であってよい。メモリ・セル１０５−ａは、第１のプレートすなわちセル・プレート２３０と第２のプレートすなわちセル底部２１５とを有するキャパシタ２０５などの論理記憶構成要素を含むことがある。セル・プレート２３０とセル底部２１５は、それらの間に配置された強誘電材料を通して容量的に結合されることがある。セル・プレート２３０およびセル底部２１５の方角は、メモリ・セル１０５−ａの動作を変更することなく反転されることがある。回路２００は、選択構成要素２２０と、基準線２２５も含む。セル・プレート２３０は、プレート線２１０を介してアクセスされることがあり、セル底部２１５は、ディジット線１１５−ａを介してアクセスされることがある。上記で説明されたように、キャパシタ２０５を充電または放電することによって、さまざまな状態が記憶され得る。場合によっては、セル底部２１５（または、場合によってはセル・プレート２３０）は、中央電極２３５を形成するために、選択構成要素２２０と協働することがある。いくつかの事例では、中央電極２３５は、電荷を蓄えることがある。いくつかの例では、中央電極２３５上に記憶された電荷は、少なくとも一部は、メモリ・セル１０５−ａの誘電電荷状態に寄与することがある。
キャパシタ２０５の記憶された状態は、回路２００内で表されたさまざまな要素を動作させることによって読み取られるまたは感知されることがある。キャパシタ２０５は、ディジット線１１５−ａと電子通信し得る。たとえば、キャパシタ２０５は、選択構成要素２２０が非活性化されるとき、ディジット線１１５−ａから絶縁可能であり、キャパシタ２０５は、選択構成要素２２０が活性化されるとき、ディジット線１１５−ａに接続可能である。選択構成要素２２０を活性化することは、メモリ・セル１０５−ａを選択することと呼ばれることがある。場合によっては、選択構成要素２２０はトランジスタであり、その動作は、トランジスタ・ゲートに電圧を印加することによって制御され、この電圧の大きさは、トランジスタの閾値の大きさよりも大きい。ワード線１１０−ａは、選択構成要素２２０を活性化することがある。たとえば、ワード線１１０−ａに印加された電圧がトランジスタ・ゲートに印加され、キャパシタ２０５をディジット線１１５−ａと接続する。以下でより詳細に論じられるように、メモリ・セル１０５−ａの論理状態は、メモリ・セル１０５を充電する時間の継続時間に基づいて決定されてよい。そのような時間分解された感知によって、メモリ・セル１０５は、電圧分解された感知と比較して、追加の論理状態を記憶することが可能になり得る。
他の例では、選択構成要素２２０およびキャパシタ２０５の位置は、選択構成要素２２０がプレート線２１０とセル・プレート２３０との間に接続されるように、およびキャパシタ２０５がディジット線１１５−ａと選択構成要素２２０の他の端子との間にあるように、交換されることがある。この実施形態では、選択構成要素２２０は、キャパシタ２０５を通してディジット線１１５−ａと電子通信しているままであることがある。この構成は、読み取り動作および書き込み動作のための代替タイミングおよびバイアスと関連づけられることがある。
キャパシタ２０５のプレート間の強誘電材料により、および以下でより詳細に論じられるように、キャパシタ２０５は、ディジット線１１５−ａへの接続時に放電しないことがある。１つのスキームでは、強誘電体キャパシタ２０５によって記憶された論理状態を感知するために、ワード線１１０−ａは、メモリ・セル１０５−ａを選択するようにバイアスされることがあり、電圧は、プレート線２１０に印加されることがある。場合によっては、ディジット線１１５−ａは仮想的に接地され、次いで、仮想接地から絶縁され、これは「フローティング」と呼ばれることがあり、その後、プレート線２１０およびワード線１１０−ａはバイアスされる。プレート線２１０をバイアスすることは、キャパシタ２０５にわたる電圧差（たとえば、プレート線２１０電圧マイナスディジット線１１５−ａ電圧）引き起こすことがある。電圧差は、キャパシタ２０５上に記憶された電荷の変化をもたらすことがあり、この記憶された電荷の変化の大きさは、キャパシタ２０５の初期状態。たとえば、記憶された初期状態が論理１であるか論理０であるかに依存することがある。これは、キャパシタ２０５上に記憶された電荷に基づいたディジット線１１５−ａの電圧の変化を引き起こすことがある。セル・プレート２３０への電圧を変化させることによるメモリ・セル１０５−ａの動作は、「セル・プレートの移動」と呼ばれることがある。いくつかの事例では、ディジット線１１５−ａは、読み取り動作中に所定の電圧レベルに充電されることがある。そのような充電を実行する継続時間は、メモリ・セル１０５−ａ上に記憶された論理状態に基づくことがある。
ディジット線１１５−ａの電圧の変化は、その固有容量に依存することがある。すなわち、電荷がディジット線１１５−ａを流れると、ある程度の有限電荷は、ディジット線１１５−ａ内に記憶されることがあり、結果として生じる電圧は、固有容量に依存する。固有容量は、ディジット線１１５−ａの、寸法を含む物理的特性に依存することがある。ディジット線１１５−ａは、多数のメモリ・セル１０５を接続することがあり、そのため、ディジット線１１５−ａは、無視できない容量（たとえば、ピコファラド（ｐＦ）程度）という結果になる長さを有することがある。次いで、結果として生じるディジット線１１５−ａの電圧は、メモリ・セル１０５−ａ内の記憶された論理状態を決定するために、感知構成要素１２５−ａによって基準（たとえば、基準線２２５の電圧）と比較されることがある。他の感知プロセスも使用されてよい。いくつかの例では、記憶された論理状態の決定は、少なくとも一部は、ディジット線を電圧レベルに充電する時間の継続時間に基づくことがある。
感知構成要素１２５−ａは、信号の差を検出および増幅するためにさまざまなトランジスタまたは増幅器を含むことがあり、これは、ラッチングと呼ばれることがある。感知構成要素１２５−ａは、ディジット線１１５−ａおよび基準線２２５の電圧を受け取って比較する感知増幅器を含むことがあり、基準線２２５の電圧は基準電圧であることがある。感知増幅器出力は、比較に基づいて、より高い（たとえば、正）またはより低い（たとえば、負または接地）供給電圧に駆動されることがある。たとえば、ディジット線１１５−ａが、基準線２２５よりも高い電圧を有する場合、感知増幅器出力は、正の供給電圧に駆動されることがある。場合によっては、感知増幅器は、加えて、ディジット線１１５−ａを供給電圧に駆動することがある。次いで、感知構成要素１２５−ａが、感知増幅器の出力および／またはディジット線１１５−ａの電圧をラッチすることがあり、これは、メモ
リ・セル１０５−ａ内の記憶された状態、たとえば、論理１を決定するために使用されることがある。代替的に、ディジット線１１５−ａが、基準線２２５よりも低い電圧を有する場合、感知増幅器出力は、負の電圧または接地電圧に駆動されることがある。同様に、感知構成要素１２５−ａが、メモリ・セル１０５−ａ内の記憶された状態、たとえば、論理０を決定するために、感知増幅器出力をラッチすることがある。いくつかの例では、メモリ・セル内に記憶された状態の決定は、少なくとも一部は、電圧レベルに充電する時間の継続時間に依存することがある。次いで、メモリ・セル１０５のラッチされた論理状態は、図１を参照すると、列デコーダ１３０を通して、出力１３５として出力されることがある。いくつかの事例では、感知構成要素１２５−ａは、ディジット線１１５−ａがいつ所定の電圧レベルに充電されるかを決定するように構成されることがある。いくつかの例では、感知構成要素１２５−ａは、ディジット線が所定の電圧に充電されることを決定することに基づいて、ラッチを活性化することがある。メモリ・セル１０５−ａの論理状態は、ラッチが活性化される時間におけるラッチの時間変化する信号の値に基づくことがある。
メモリ・セル１０５−ａを書き込むために、電圧は、キャパシタ２０５にわたって印加されることがある。さまざまな方法が使用されてよい。一例では、選択構成要素２２０が、キャパシタ２０５をディジット線１１５−ａに電気的に接続するために、ワード線１１０−ａを通して活性化されることがある。電圧は、（プレート線２１０を通しての）セル・プレート２３０および（ディジット線１１５−ａを通しての）セル底部２１５の電圧を制御することによって、キャパシタ２０５にわたって印加されることがある。論理０を書き込むために、セル・プレート２３０はハイとみなされることがある、すなわち、正の電圧がプレート線２１０に印加されることがあり、セル底部２１５は、ローとみなされることがある、たとえば、ディジット線１１５−ａを仮想的に接地するまたは負の電圧をディジット線１１５−ａに印加することがある。逆のプロセスは、論理１を書き込むために実行され、セル・プレート２３０はローとみなされ、セル底部２１５はハイとみなされる。いくつかの例では、書き込み手順は、複数のビットが単一のメモリ・セル内に記憶されることを説明するように修正されることがある。
図３は、本開示のさまざまな実施形態により動作される強誘電体メモリ・セルに対するヒステリシス曲線３００−ａおよび３００−ｂを有する非線形電気的性質の一例を図示する。ヒステリシス曲線３００−ａおよび３００−ｂはそれぞれ、例示的な強誘電体メモリ・セルの書き込みプロセスおよび読み取りプロセスを図示する。ヒステリシス曲線３００−ａおよび３００−ｂは、電圧差Ｖの関数として強誘電体キャパシタ（たとえば、図２のキャパシタ２０５）上に記憶される電荷Ｑを示す。
強誘電材料は、自発電気分極によって特徴づけられる、すなわち、電界の非存在下で非ゼロ電気分極を維持する。例示的な強誘電材料としては、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、およびタンタル酸ストロンチウム・ビスマス（ＳＢＴ）がある。本明細書において説明される強誘電体キャパシタは、これらまたは他の強誘電材料を含んでよい。強誘電体キャパシタ内の電気分極は、強誘電材料の表面における正味電荷という結果になり、キャパシタ端子を通して反対の電荷を引きつける。したがって、電荷は、強誘電材料とキャパシタ端子の境界面において記憶される。電気分極は、比較的長い時間にわたって、無期限でさえ、外部から印加された電界の非存在下で維持され得るので、電荷漏洩は、たとえば、ＤＲＡＭアレイ内で用いられるキャパシタと比較して、著しく減少されることがある。これによって、上記でいくつかのＤＲＡＭアーキテクチャに関して説明されたリフレッシュ動作を実行する必要性が減少され得る。
ヒステリシス曲線３００−ａおよび３００−ｂは、キャパシタの単一の端子の観点から
理解され得る。例として、強誘電材料が負の分極を有する場合、正の電荷が端子に蓄積する。同様に、強誘電材料が正の分極を有する場合、負の電荷が端子に蓄積する。加えて、ヒステリシス曲線３００−ａおよび３００−ｂにおける電圧は、キャパシタにわたる電圧差を表し、指向性であることが理解されるべきである。たとえば、正の電圧は、正の電圧を問題の端子（たとえば、セル・プレート２３０）に印加し、第２の端子（たとえば、セル底部２１５）を接地（または約ゼロ・ボルト（０Ｖ））に維持することによって、実現され得る。負の電圧は、問題の端子を接地に維持し、正の電圧を第２の端子に印加することによって印加され得る。すなわち、正の電圧は、問題の端子を負に分極させるために印加され得る。同様に、２つの正の電圧、２つの負の電圧、または正の電圧と負の電圧の任意の組み合わせは、ヒステリシス曲線３００−ａおよび３００−ｂに示される電圧差を生成するために適切なキャパシタ端子に印加され得る。
ヒステリシス曲線３００−ａにおいて示されるように、強誘電材料は、電圧差ゼロで正の分極または負の分極を維持し、場合によっては、２つの可能なメモリ状態、すなわち、メモリ状態３０５（状態Ｂ）およびメモリ状態３１０（状態Ｃ）という結果になることがある。図３の例によれば、メモリ状態３０５（状態Ｂ）は論理０を表し、メモリ状態３１０（状態Ｃ）は論理１を表す。いくつかの例では、それぞれのメモリ状態の論理値は、メモリ・セルを動作させるための他のスキームに対応するために逆転されることがある。
論理０または１は、電圧を印加することにより強誘電材料の電気分極を制御することによって、メモリ・セルに書き込まれることがある。たとえば、キャパシタにわたっての正味の正のバイアス電圧３１５は、メモリ状態３４０（状態Ａ）が到達されるまでの電荷蓄積という結果になる。バイアス電圧３１５を除去するとき、メモリ状態３４０（状態Ａ）は、ゼロ電圧においてメモリ状態３０５（状態Ｂ）に到達するまで、経路３２０をたどる。同様に、メモリ状態３１０（状態Ｃ）は、正味の負のバイアス電圧３２５を印加することによって書き込まれ、これは、メモリ状態３４５（状態Ｄ）という結果になる。負の電圧３２５を除去した後、メモリ状態３４５（状態Ｄ）は、ゼロ電圧においてメモリ状態３１０（状態Ｃ）に到達するまで経路３３０をたどる。メモリ状態３４０（状態Ａ）および３４５（状態Ｄ）は、残留分極（Ｐｒ）値、すなわち、外部バイアス（たとえば、電圧）を除去するときに残留する分極（または電荷）とも呼ばれることがある。抗電圧とは、電荷（または分極）がゼロである電圧である。
強誘電体キャパシタの記憶された状態を読み取る、またはこれを感知するために、電圧は、キャパシタにわたって印加されることがある。それに応答して、記憶された電荷Ｑは変化し、変化の程度は、初期電荷状態に依存する。すなわち、最終的な記憶された電荷（Ｑ）は、メモリ状態３０５−ａが最初に記憶されたかメモリ状態３１０−ａが最初に記憶されたかに依存する。たとえば、ヒステリシス曲線３００−ｂは、２つの可能な記憶されたメモリ状態３０５−ａおよび３１０−ａを図示する。バイアス電圧３３５は、図２を参照して論じられるように、キャパシタにわたって印加されることがある。他の場合では、固定電圧は、セル・プレートに印加されることがあり、正の電圧として示されているが、バイアス電圧３３５は負であることがある。バイアス電圧３３５に応答して、メモリ状態３０５−ａは、経路３５０をたどることがある。同様に、メモリ状態３１０−ａが最初に記憶された場合、メモリ状態３１０−ａは、経路３５５をたどる。メモリ状態３６０およびメモリ状態３６５の最終的な位置は、具体的な感知スキームおよび回路を含むいくつかの要因に依存する。
場合によっては、最終的なメモリ状態は、メモリ・セルに接続されたディジット線の固有容量に依存することがある。たとえば、キャパシタがディジット線に電気的に接続され、電圧３３５が印加された場合、ディジット線の電圧は、その固有容量により上昇することがある。そのため、感知構成要素において測定される電圧は、電圧３３５に等しくない
ことがあり、その代わりに、ディジット線の電圧に依存することがある。したがって、ヒステリシス曲線３００−ｂ上での最終的なメモリ状態３６０および３６５の位置は、ディジット線の容量に依存することがあり、ロードライン解析を通して決定されることがある。すなわち、メモリ状態３６０および３６５は、ディジット線容量を参照して規定されることがある。その結果、キャパシタの電圧、電圧３７０、または電圧３７５は、異なってよく、キャパシタの初期状態に依存してよい。
ディジット線電圧を基準電圧と比較することによって、キャパシタの初期状態が決定されることがある。ディジット線電圧は、電圧３３５と、キャパシタにわたっての最終的な電圧、電圧３７０、または電圧３７５との差、すなわち（電圧３３５−電圧３７０）または（電圧３３５−電圧３７５）であってよい。基準電圧は、記憶された論理状態を決定するために、すなわち、ディジット線電圧が基準電圧よりも高いまたは低い場合に、その大きさが２つの可能なディジット線電圧の２つの可能な電圧の間の差であるように生成されることがある。たとえば、基準電圧は、２つの量すなわち（電圧３３５−電圧３７０）および（電圧３３５−電圧３７５）の平均であることがある。感知構成要素による比較時、感知されるディジット線電圧は、基準電圧よりも高いまたは低いように決定されることがあり、強誘電体メモリ・セルの記憶される論理値（すなわち、論理０または１）が決定され得る。いくつかの例では、メモリ・セルのアクセス手順（たとえば、読み取りまたは書き込みは、複数のビットが単一のメモリ・セル内に記憶されることを説明するように修正されることがある。
上記で論じられたように、強誘電体キャパシタを使用しないメモリ・セルを読み取ることは、記憶された論理状態を劣化または破壊することがある。しかしながら、強誘電体メモリ・セルは、読み取り動作の後で初期論理状態を維持することがある。たとえば、メモリ状態３０５−ａが記憶される場合、メモリ状態は、読み取り動作中にメモリ状態３６０への経路３５０をたどることがあり、電圧３３５を除去した後、電荷状態は、経路３５０を反対方向にたどることによって、初期メモリ状態３０５−ａに戻ることがある。
いくつかの事例では、強誘電体メモリ・セルは、３つ以上のメモリ状態を維持するように構成されることがある。いくつかの例では、３つ以上のメモリ状態を維持するために、強誘電体メモリ・セルは、分極状態（たとえば、安定状態）および誘電電荷状態（たとえば、揮発状態）を記憶するように構成されることがある。分極状態は、強誘電材料の性質（すなわち、セルの分極）と関連づけられることがあり、誘電電荷状態は、キャパシタ上に記憶される電圧または電荷と関連づけられることがある。メモリ・セルの複数の論理状態は、複数の安定状態、複数の揮発状態、またはそれらの組み合わせを含んでよい。
たとえば、強誘電体メモリ・セルは、４つのメモリ状態、すなわち、メモリ状態３０５（状態Ｂ）、メモリ状態３１０（状態Ｃ）、メモリ状態３４０（状態Ａ）、およびメモリ状態３４５（状態Ｄ）を記憶するように構成されることがある。いくつかの例では、メモリ・セル内に記憶される論理値は、分極状態（たとえば、安定状態）と誘電電荷（たとえば、揮発状態）の組み合わせに基づくことがある。いくつかの例では、メモリ・セル内に記憶され得る論理値の数は、分極状態と誘電電荷状態の可能な組み合わせの数に基づく。メモリ状態３０５（状態Ｂ）は、正の分極状態と誘電電荷状態のためのゼロ値とを有するメモリ・セルに基づくことがある。メモリ状態３１０（状態Ｃ）は、負の分極状態と誘電電荷状態のためのゼロ値とを有するメモリ・セルに基づくことがある。メモリ状態３４０（状態Ａ）は、正の分極状態と誘電電荷状態のための正の非ゼロ電圧または電荷とを有するメモリ・セルに基づくことがある。メモリ状態３４５（状態Ｄ）は、負の分極状態と誘電電荷状態のための負の非ゼロ電圧または電荷とを有するメモリ・セルに基づくことがある。
メモリ・セル上に分極状態と誘電電荷状態の両方を記憶するために、メモリ・アレイのさまざまな動作が変えられることがある。たとえば、書き込み動作中、メモリ・コントローラは、メモリ・セルの中央電極を放電しないことがある。そのような例では、メモリ・セルは、非ゼロ誘電電荷状態を維持することがある。
メモリ・セルが２つのメモリ状態を含むとき、論理の単一ビットは、メモリ・セルによって記憶されることがある。しかしながら、メモリ・セルが３つ以上のメモリ状態を含むとき、論理の追加のビットは、メモリ・セルによって記憶されることがある。たとえば、メモリ・セルが４つのメモリ状態を含むとき、論理の２つのビットは、メモリ・セル上に記憶されることがある。追加のメモリ状態は、分極状態値と誘電電荷状態値（たとえば、メモリ状態３６０とメモリ状態３６５）の異なる組み合わせに基づいて、メモリ・セル上に記憶されることがあることが理解されるべきである。
図４は、本開示のさまざまな実施形態によるメモリ・セルの時間ベースのアクセスをサポートする状態図４００の一例を図示する。時間ベースの感知は、メモリ・セルの複数の異なるタイプのメモリ状態を識別するために使用されることがある。たとえば、状態図４００−ａに示されるように、メモリ・セルは、分極に基づく３つ以上のメモリ状態を含むことがある。別の例では、状態図４００−ｂに示されるように、メモリ・セルは、誘電電荷に基づいて３つ以上のメモリ状態を含むことがあり、いくつかの例では、メモリ状態は、分極と誘電電荷の両方に基づくことがある。
状態図４００−ａは、複数の分極メモリ状態４０５を含むことを含むメモリ・セルのためのメモリ状態を図示する。複数の分極メモリ状態４０５は、第１のメモリ状態４１０と、第２のメモリ状態４１５と、第３のメモリ状態４２０と、第４のメモリ状態４２５とを含むことがある。４つのメモリ状態のみが示されているが、メモリ・セルは、２つのメモリ状態、３つのメモリ状態、４つのメモリ状態などを含む任意の数のメモリ状態を含んでよい。メモリ状態４１０、４１５、４２０、４２５の各々は、強誘電体メモリ・セルの分極に基づくことがある。いくつかの例では、各メモリ状態４１０、４１５、４２０、４２５は、ゼロ誘電電荷を含むことがある。メモリ状態４１０、４１５、４２０、４２５は、非ゼロ分極値とゼロ誘電電荷値とを有することによって特徴づけられることがある。
メモリ状態４１０を取得するために、バイアス電圧は、メモリ・セルをヒステリシス曲線の点４３０に移動させるために強誘電体メモリ・セルに印加されることがある。バイアス電圧が解放された後、強誘電体メモリ・セルは、メモリ状態４１０においてゼロ誘電電荷状態に緩和されることがある。同様に、メモリ状態４２５は、負のバイアス電圧を強誘電体メモリ・セルに印加することによって取得されることがある。メモリ状態４１５、４２０を取得するために、バイアス電圧および／または書き込み動作のタイミングが変えられることがある。たとえば、メモリ・セルは、ヒステリシス曲線上の点４３５とは異なる点にバイアスされることがある、ならびに／または負の電圧および正の電圧のシーケンスが印加されることがある。いくつかの例では、正の電圧および負の電圧の絶対値が、プログラミング・パルスのシーケンス中に減少することがある。図５を参照してより詳細に論じられるように、時間ベースの感知技法は、メモリ状態４１０、４１５、４２０、４２５を区別するように構成されることがある。
状態図４００−ｂは、複数の誘電電荷メモリ状態４４０と、複数の組み合わせ分極および誘電電荷メモリ状態４４５とを含む、メモリ・セルのためのメモリ状態を図示する。誘電電荷メモリ状態４４０は、第１のメモリ状態４５０と、第２のメモリ状態４５５と、第３のメモリ状態４６０と、第４のメモリ状態４６５とを含むことがある。４つのメモリ状態のみが示されているが、メモリ・セルは、２つのメモリ状態、３つのメモリ状態、４つのメモリ状態などを含む任意の数のメモリ状態を含んでよい。メモリ状態の各々は、メモ
リ・セルの誘電電荷に基づくことがある。そのような例では、非ゼロ誘電電荷をもつメモリ状態は、キャパシタ上に記憶される対応する電圧を有することがある。場合によっては、線形関係（Ｑ＝ＣＶ）が、電荷と電圧との間に存在することがある。線４９０は、誘電電荷状態のための線形関係の一例を表す。いくつかの例では、誘電電荷は、メモリ・セルのキャパシタ上に記憶される。いくつかの例では、誘電電荷は、中央電極メモリ・セル上に記憶される。いくつかの例では、誘電電荷は、メモリ・セルのキャパシタと中央電極の両方の上に記憶される。いくつかの例では、誘電電荷状態は、負の電圧および／または負の電荷と関連づけられることがある。メモリ状態４５０、４５５、４６０、４６５の各々は、メモリ・セルの誘電電荷に基づくことがある。いくつかの例では、各メモリ状態４５０、４５５、４６０、４６５が分極されていないことがある。したがって、誘電体キャパシタ（たとえば、ＤＲＡＭ）または強誘電体キャパシタのどちらかが、メモリ状態４５０、４５５、４６０、４６５を記憶するように構成されることがある。いくつかの例では、強誘電体メモリ・セルは、純ＤＲＡＭメモリ・セルとして使用されることがある。状態図４４０−ｂ内に示されている例では、非ゼロ分極状態が存在するので、強誘電体メモリ・セルは純ＤＲＡＭセルとは異なることがある。しかしながら、この差は、メモリ・セルのマルチ・レベル（揮発性）記憶動作のいくつかの例では、無視されてよい。
メモリ状態４５０、４５５、４６０、４６５のうちの１つを取得するために、特定のメモリ状態と関連づけられた電圧が、メモリ・セルのキャパシタに印加されることがある。異なる電圧は、異なるメモリ状態を取得するために使用されることがある。いくつかの例では、関連づけられた電圧を特定のメモリ状態に印加した後、メモリ・セルは選択解除されることがある（たとえば、キャパシタは、ディジット線から絶縁されることがある）。
組み合わせメモリ状態４４５は、第１のメモリ状態４７０と、第２のメモリ状態４７５と、第３のメモリ状態４８０と、第４のメモリ状態４８５とを含むことがある。４つのメモリ状態のみが示されているが、メモリ・セルは、２つのメモリ状態、３つのメモリ状態、４つのメモリ状態などを含む任意の数のメモリ状態を含んでよい。メモリ状態の各々は、メモリ・セルの分極と誘電電荷の両方に基づくことがある。いくつかのメモリ状態、すなわち、分極または誘電電荷のどちらかは、ゼロ値であることがある。
メモリ状態４７０、４７５、４８０、４８５のうちの１つを取得するために、特定のメモリ状態と関連づけられた１つまたは複数のバイアス電圧が、メモリ・セルのキャパシタに印加されることがある。異なるバイアス電圧および異なるタイミングが、異なるメモリ状態を取得するために使用されてよい。いくつかの例では、関連づけられた電圧を特定の組み合わされたメモリ状態に印加した後、メモリ・セルは、キャパシタがその上に蓄積された誘電電荷を蓄えるように、選択解除されることがある（たとえば、キャパシタは、ディジット線から絶縁されることがある）。
いくつかの例では、誘電電荷メモリ状態４４０および組み合わせメモリ状態４４５は、正のバイアス電圧と関連づけられることがある。そのような例では、単一の電流ジェネレータは、時間ベースの読み取り動作中にディジット線を充電するように構成されることがある。いくつかの例では、誘電電荷メモリ状態４４０および組み合わせメモリ状態４４５は、負のバイアス電圧と正のバイアス電圧の両方と関連づけられることがある（たとえば、メモリ状態３０５、３１０、３４０、３４５）。それらの例のうちのいくつかでは、追加の構成要素が、メモリ・セル上でアクセス動作を実行するために使用されることがある。
本明細書で使用されるとき、メモリ状態は、メモリ・セルの状態を指し得る。たとえば、メモリ状態は、分極電荷と、誘電電荷とを含むことがある。本明細書で使用されるとき、論理状態は、メモリ・セルのメモリ状態と関連づけられたデジタル論理を指し得る。た
とえば、論理状態は、論理的な‘０’、論理的な‘１’、論理的な’００’、論理的な‘０１’、論理的な’１０’、論理的な‘１１’などを含んでよい。論理状態は、メモリ状態にマッピングされ得る。いくつかの例では、１対１マッピングが、論理状態とメモリ状態との間に存在する。本明細書で使用されるとき、メモリ状態という用語は、論理状態という用語と互換的に使用され得る。したがって、いくつかの例では、論理状態は、分極状態、または誘電電荷状態、またはそれらの組み合わせを含むことがある。
図５は、本開示のさまざまな実施形態によるメモリ・セルの時間ベースのアクセスをサポートするタイミング図５００の一例を図示する。いくつかの事例では、メモリ・セルの読み取り動作は、時間および継続時間に基づいて論理状態を区別することがある。たとえば、メモリ・セル１０５および／またはその関連づけられたディジット線１１５をバイアスした後、感知構成要素は、メモリ・セルのメモリ状態に基づいた異なる応答を検出することがある。メモリ・セル１０５上に記憶された論理状態（またはメモリ・セル１０５のメモリ状態）は、バイアスを印加することとメモリ・セルの電圧が電圧閾値５０５を満たしたときとの間の継続時間を検出することによって、決定されることがある。
タイミング図５００は、図３のヒステリシス曲線３００−ａに関して示され説明されるメモリ状態と関連づけられている。したがって、タイミング図５００は、強誘電体メモリ・セルのメモリ状態と関連づけられる。しかしながら、他のタイミング図がメモリ・セルのメモリ状態に基づいて本開示によって包含されることが理解されるべきである。たとえば、異なるタイミング図が、誘電体メモリ・セルと関連づけられることがある。
例示的なタイミング図５００は、第１の応答信号５１０と、第２の応答信号５１５と、第３の応答信号５２０と、第４の応答信号５２５とを含む。各応答信号は、ヒステリシス曲線３００−ａにおいて示されるメモリ状態のうちの１つと関連づけられることがある。たとえば、第１の応答信号は、メモリ状態Ａ（たとえば、メモリ状態３４０（状態Ａ））を記憶するメモリ・セルと関連づけられることがある。第２の応答信号５１５は、メモリ状態Ｂ（たとえば、メモリ状態３０５（状態Ｂ））を記憶するメモリ・セルと関連づけられることがある。第３の応答信号５２０は、メモリ状態Ｃ（たとえば、メモリ状態３１０（状態Ｃ））を記憶するメモリ・セルと関連づけられることがある。第４の応答信号５２５は、メモリ状態Ｄ（たとえば、メモリ状態３４５（状態Ｄ））を記憶するメモリ・セルと関連づけられることがある。
読み取り動作中、電源（たとえば、電流ジェネレータ）は、メモリ・セル１０５を所定の電圧レベルに充電することがある。所定の電圧レベルと関連づけられる電圧閾値５０５に到達するためにメモリ・セルからかかる時間の量に基づいて、メモリ・コントローラ１４０は、どのメモリ状態がメモリ・セル１０５上に記憶されるかを決定するように構成されることがある。いくつかの例では、所定の電圧レベルが、状態を取得するために使用されるバイアス電圧（たとえば、電圧３１５）であることがある。いくつかの例では、所定の電圧レベルが、メモリ状態Ａと関連づけられた誘電電荷電圧であることがある。
読み取り動作中に電圧閾値５０５を満たすために必要とされる継続時間は、メモリ・セルのメモリ状態に基づくことがある。時間ｔ０では、電圧または電流が、メモリ・セルを所定の電圧レベルに充電するために、メモリ・セルに印加されることがある。時間ｔ１では、メモリ・セルのメモリ状態Ａと関連づけられた第１の応答信号５１０が、電圧閾値５０５を満たす。時間ｔ０と時間ｔ１との間に規定された継続時間５３０は、メモリ・セル１０５がメモリ状態Ａであるかどうかを決定するために使用される継続時間であることがある。いくつかの例では、メモリ状態Ａは、メモリ状態Ａにあるメモリ・セルの誘電電荷のために、正の電圧５３５で始まる。いくつかの例では、メモリ・セルが充電される所定の電圧レベルは、メモリ状態Ａと関連づけられた正の電圧５３５に基づく。いくつかの例
では、電圧閾値５０５は、メモリ状態Ａと関連づけられた正の電圧５３５に基づく。そのような例では、継続時間５３０は、この関係により非常に小さいことがある。いくつかの例では、電圧閾値５０５が正の電圧５３５よりも小さいように設定されるので、継続時間５３０はゼロであることがある。
メモリ・セルが所定の正の電圧レベルに充電されるとき、メモリ・セルのメモリ状態Ａは、ヒステリシス曲線３００−ｂに示されるように、経路３５０をたどってヒステリシス曲線に沿って進むことがある。メモリ状態Ａは、所定の正の電圧レベルに非常に近くに配置されるので、継続時間５３０は小さいことがある。いくつかの例では、継続時間５３０は、約ゼロ・ナノ秒であることがある。
時間ｔ２では、メモリ・セル１０５のメモリ状態Ｂと関連づけられた第２の応答信号５１５が、電圧閾値５０５を満たすことがある。時間ｔ０と時間ｔ２との間に規定された継続時間５４０は、メモリ・セル１０５がメモリ状態Ｂであるかどうかを決定するために使用される継続時間であることがある。いくつかの例では、メモリ状態Ｂは、メモリ状態Ｂを記憶するメモリ・セルが誘電電荷を含まないので、ゼロ電圧５４５で始まる。
メモリ・セルが所定の正の電圧レベルに充電されるとき、メモリ・セルのメモリ状態Ｂは、ヒステリシス曲線３００−ｂに示されるように、経路３５０をたどってヒステリシス曲線に沿って進むことがある。継続時間５４０は、少なくとも一部は、メモリ状態Ｂが所定の正の電圧レベルに到達する前に進み得るヒステリシス曲線の長さに基づくことがある。いくつかの例では、継続時間５４０は、少なくとも一部は、メモリ・セルを充電するために使用される一定の電流レベルに基づくことがある。
時間ｔ３では、メモリ・セル１０５のメモリ状態Ｃと関連づけられた第３の応答信号５２０が、電圧閾値５０５を満たすことがある。時間ｔ０と時間ｔ３との間に規定された継続時間５５０は、メモリ・セル１０５がメモリ状態Ｃであるかどうかを決定するために使用される継続時間であることがある。いくつかの例では、メモリ状態Ｃは、メモリ状態Ｃを記憶するメモリ・セルが誘電電荷を含まないので、ゼロ電圧５４５で始まる。
メモリ・セルが所定の正の電圧レベルに充電されるとき、メモリ・セルのメモリ状態Ｃは、ヒステリシス曲線３００−ｂに示されるように、経路３５５をたどってヒステリシス曲線に沿って進むことがある。継続時間５５０は、少なくとも一部は、メモリ状態Ｃが所定の正の電圧レベルに到達する前に進み得るヒステリシス曲線の長さに基づくことがある。いくつかの例では、継続時間５５０は、少なくとも一部は、メモリ・セルを充電するために使用される一定の電流レベルに基づくことがある。いくつかの例では、第２の応答信号５１５と第３の応答信号５２０の両方に対する開始電圧は同じであるが、継続時間５４０が継続時間５５０とは異なる。そのような現象は、異なる分極状態の結果であることがある。メモリ状態Ｃは、所定の電圧レベルに到達するためにヒステリシス曲線に沿って異なる経路を進むことがあり、したがって、ディジット線１１５が電圧閾値５０５を満たすのに、より長くかかることがある（たとえば、継続時間５５０は、継続時間５４０よりも長いことがある）。いくつかの例では、メモリ・セルがメモリ状態３１０（状態Ｃ）にある場合、より多くの電荷（または時間）が、メモリ状態３０５（状態Ｂ）にあるメモリ・セルに対応する電圧閾値５０５を満たすために使用され得るように、メモリ・セル内に注入される電荷のうちのいくらかは、その分極状態を反転させるために使用されることがあり、電荷のうちのいくらかは、メモリ・セルを充電するために使用されることがある。
時間ｔ４では、メモリ・セル１０５のメモリ状態Ｄと関連づけられた第４の応答信号５２５が、電圧閾値５０５を満たすことがある。時間ｔ０と時間ｔ４との間に規定された継続時間５５５は、メモリ・セル１０５がメモリ状態Ｄであるかどうかを決定するために使
用される継続時間であることがある。いくつかの例では、メモリ状態Ｄは、メモリ状態Ｄを記憶するメモリ・セルが負の誘電電荷を含むので、負の電圧５６０で始まる。
メモリ・セルが所定の正の電圧レベルに充電されるとき、メモリ・セルのメモリ状態Ａは、ヒステリシス曲線３００−ｂに示されるように、経路３５５をたどってヒステリシス曲線に沿って進み、ヒステリシス曲線に沿って所定のメモリ状態まで継続することがある。継続時間５５５は、少なくとも一部は、メモリ状態Ｄが所定の正の電圧レベルに到達する前に進み得るヒステリシス曲線の長さに基づくことがある。いくつかの例では、継続時間５５５は、少なくとも一部は、メモリ・セルを充電するために使用される一定の電流レベルに基づくことがある。
いくつかの事例では、メモリ・コントローラ１４０は、時間ｔ３の後のメモリ・セル１０５上に記憶された論理状態を決定するように構成されることがある。たとえば、電圧閾値５０５が時間ｔ３によって満たされていない場合、メモリ・コントローラ１４０は、メモリ・セル１０５がメモリ状態Ｄにあることを、推論によって決定することがある。そのような推論を行うために、いくつかの例では、メモリ・コントローラ１４０は、読み取り動作のための時間閾値５６５を規定する。時間閾値５６５が満たされるときに電圧閾値５０５が満たされない場合、メモリ・コントローラ１４０は、メモリ・セル１０５が特定のメモリ状態にあることを（推論によって）決定することがある。図５の例示的な例では、時間閾値５６５は、時間ｔ３の頃または時間ｔ３のすぐ後に設定されることがあり、時間閾値５６５は、メモリ・セル１０５がメモリ状態Ｄにあることを（推論によって）決定するために使用されることがある。時間閾値５６５の使用によって、読み取り動作を実行するために使用される合計時間の量が減少することがある。たとえば、読み取り動作中、メモリ・コントローラ１４０は、時間閾値５６５に基づいて電圧閾値５０５が満たされるかどうかを検出しようとする時間の量を減少させることがある。
いくつかの例では、応答信号（図５に示されない）が、任意の所与のメモリ状態に対して（たとえば、メモリ・セルの分極状態および誘電電荷状態のすべての可能な組み合わせを表すＱ−Ｖ図内の任意の所与の点に対して）存在することがある。任意の所与のメモリ状態に対して、応答信号は、メモリ・セルキャパシタを誘電充電（および／または放電）することと関連づけられた１つまたは複数の線形部分と、キャパシタの分極の修正に対応する１つまたは複数の他の部分（典型的には、より緩慢な傾斜をもつ）とを有することがある。継続時間の各部分（誘電電荷または分極）は、少なくとも一部は、初期メモリ状態に（たとえば、キャパシタ上に記憶された分極および誘電電荷の組み合わせに）および／またはメモリ・セルを所定の電圧レベルに充電するために使用される電流に基づくことがある。
図６は、本開示のさまざまな実施形態によるメモリ・セルの時間ベースのアクセスをサポートする回路６００の一例である。回路６００は、時間ベースのアクセス動作（たとえば、読み取り動作および書き込み動作）を実行するように構成されることがある。
回路６００は、ディジット線６０４およびプレート線６０６に結合されたメモリ・セル６０２を含むことがある。メモリ・セル６０２は、キャパシタ６０８と、選択構成要素６１０とを含むことがある。いくつかの例では、中央電極は、キャパシタ６０８と選択構成要素６１０との間に規定されることがある。いくつかの例では、キャパシタ６０８は、強誘電体キャパシタとすることがある。いくつかの例では、キャパシタ６０８は、誘電体キャパシタとすることがある。選択構成要素６１０は、メモリ・コントローラから受け取られた命令に基づいて選択構成要素６１０を活性化するように構成されたアクセス線６１２（たとえば、ワード線）に結合されることがある。メモリ・セル６０２は、図１〜図５を参照しながら説明されたメモリ・セルの一例であってよい。ディジット線６０４は、図１
〜図５を参照しながら説明されたディジット線１１５の一例であってよい。プレート線６０６は、図２を参照しながら説明されたプレート線２１０の一例であってよい。キャパシタ６０８は、図２を参照して説明されたキャパシタ２０５の一例であってよい。選択構成要素６１０は、図２を参照して説明された選択構成要素２２０の一例であってよい。アクセス線６１２は、図１および図２を参照して説明されたワード線１１０の一例であってよい。
第１のノード６２０では、メモリ・セル６０２は、ディジット線６０４に結合することがある。充電構成要素６２２は、第１のノード６２０においてディジット線６０４に結合されることがある。充電構成要素６２２は、時間ベースの読み取り動作を実行するためにメモリ・セル６０２および／またはディジット線６０４を充電するように構成されることがある。充電構成要素６２２は、制御線６２４に結合されることがある。制御線６２４は、メモリ・コントローラ１４０から、メモリ・セル６０２を充電するべきかどうか命令を通信することがある。充電構成要素６２２は、メモリ・コントローラ１４０から命令に基づいて活性化されることがある。いくつかの例では、充電構成要素６２２は電流ジェネレータである。いくつかの例では、充電構成要素６２２はカスコードである。いくつかの例では、充電構成要素６２２は、１つまたは複数のトランジスタを含むことがある。
絶縁構成要素６２６は、第２のノード６２８（ノード）において充電構成要素６２２に結合されることがある。絶縁構成要素６２６は、制御線６３２によってメモリ・コントローラ１４０から受け取られた命令に基づいて第２のノード６２８を電圧源６３０（Ｖｐｐ）に選択的に結合するように構成されることがある。いくつかの例では、絶縁構成要素６２６は、トランジスタまたは他のスイッチング構成要素の一例であってよい。
感知構成要素６３４は、充電構成要素６２２に結合されることがある。いくつかの例では、感知構成要素６３４は、第２のノード６２８に結合されることがある。図７を参照してさらに説明されるように、感知構成要素６３４は、第１のノード６２０におけるディジット線６０４がいつ所定の電圧レベルに充電されるかを検出するように構成されることがある。感知構成要素６３４は、第２のノード６２８における電圧レベルがいつ閾値電圧を満たすかを検出するように構成されることがある。いくつかの例では、感知構成要素６３４は、電圧源６３０に結合されることがある。いくつかの例では、感知構成要素６３４はインバータであることがある。いくつかの例では、感知構成要素６３４は、第２のノード６２８の電圧レベルを電圧閾値（たとえば、電圧閾値５０５）と比較するように構成された構成要素または回路であってよい。感知構成要素６３４は、第２のノードの電圧レベルが閾値を満たしたことに基づいて、第３のノード６３６に信号を出力することがある。いくつかの例では、感知構成要素６３４は、第２のノード６２８における電圧レベルを感知することがある。いくつかの例では、感知構成要素６３４は、第１のノード６２０においてディジット線６０４に結合されることがある。
第１のラッチ６４０は、感知構成要素６３４に結合されることがある。いくつかの例では、第１のラッチ６４０は、第３のノード６３６に結合されることがある。第１のラッチ６４０は、選択されたメモリ・セル６０２上に記憶された論理状態の値を出力するように構成されることがある。第１のラッチ６４０は、時間ベースの読み取り動作の一部として使用されることがあり、第１のラッチ６４０によって出力された値が、読み取り動作が始まって以降またはメモリ・セル６０２が充電され始まって以降の継続時間に基づくことがある。
第１のラッチ６４０は、アクセス線によって、第１の時間変化する信号６４２（「Ｆ１信号」）に結合されることがある。第１の時間変化する信号６４２は、メモリ・セル６０２またはディジット線６０４を充電し始めることと感知構成要素６３４から出力された信
号を受け取ることとの間の継続時間に基づいてメモリ・セル６０２の論理状態を示すように構成されることがある。感知構成要素６３４から出力されている信号は、電圧レベルが閾値を満たすことに基づくことがある。第１の時間変化する信号６４２は、少なくとも３つの論理状態を規定するように構成されることがある。いくつかの例では、第１の時間変化する信号６４２は、少なくとも２つの論理状態を規定するように構成されることがある。いくつかの例では、第１の時間変化する信号６４２は、少なくとも４つの論理状態、またはいくつかの場合では、５つ以上の論理状態を規定するように構成されることがある。
いくつかの例では、メモリ・コントローラ１４０は、メモリ・セル６０２またはディジット線６０４が充電構成要素６２２によって充電され始めるとき、第１の時間変化する信号６４２を第１のラッチ６４０に印加することがある。第１の時間変化する信号６４２は、メモリ・セル６０２の予想論理状態に基づいて、所定の時間変化する信号であることがある。第１の時間変化する信号６４２は、所定の時間区間にわたって所定の様式で変化することがある。いくつかの例では、第１の時間変化する信号６４２は、メモリ・コントローラ１４０から受け取られることがある。
第１の時間変化する信号６４２は、メモリ・セル６０２のメモリ状態とメモリ・セル６０２の論理状態との間のマッピングを規定することがある。読み取り動作中、充電構成要素６２２は、メモリ・セル６０２を充電することがある。メモリ・セル６０２のメモリ状態（たとえば、その分極および／または誘電電荷）に基づいて、メモリ・セル６０２と関連づけられた電圧が電圧閾値（たとえば、電圧閾値５０５）を満たすのに、ある時間継続時間がかかることがある。第１の時間変化する信号６４２は、メモリ・セル６０２の可能な論理状態を循環するように構成されることがある。メモリ・セル６０２が第１のメモリ状態Ａにある場合、第１の時間変化する信号６４２は、時間の部分区間にわたって第１のメモリ状態Ａと関連づけられた第１の論理状態を表すように構成されることがある。この時間の部分区間が、メモリ状態Ａのときにメモリ・セル６０２が充電する予想継続時間と関連づけられる。第１の時間変化する信号６４２は、合計の全体的な区間の部分区間にわたってのメモリ・セル６０２の各メモリ状態に対する論理状態を規定することがある。たとえば、第１の時間変化する信号６４２は、メモリ状態Ａと関連づけられた論理状態を規定する第１の部分区間を含むことがある。第１の部分区間の後、第１の時間変化する信号６４２は、メモリ状態Ｂと関連づけられた論理状態を規定する第２の部分区間を含むことがある。そのようなパターンは、メモリ・セル６０２のメモリ状態／論理状態が第１の時間変化する信号６４２によって表されるまで継続することがある。いくつかの例では、部分区間は、継続時間内で実質的に等しい。しかしながら、他の例では、部分区間は、メモリ・セル６０２の予想充電継続時間に基づいて、異なる継続時間であることがある。
いくつかの例では、第２のラッチ６４４は、第１のラッチ６４０と協働して、メモリ・セル６０２の論理状態を規定することがある。第２のラッチ６４４は、第３のノード６３６に、および第２の時間変化する信号６４６（Ｆ２信号）に結合されることがある。第２の時間変化する信号６４６は、第１の時間変化する信号６４２と協働して、メモリ・セル６０２の論理状態を規定することがある。そのような例は、図８を参照してより詳細に説明される。いくつかの例では、追加のラッチ（図６に示されない）が存在することがある。追加のラッチは、読み取り時間継続時間をさらに細かい粒度の時間部分区間に分割することによって、第１のラッチおよび第２のラッチと協働してメモリ・セルのより多くの論理状態を規定することがある。
コントローラ６６０は、データ線６４８によって第１のラッチ６４０に、およびデータ線６５０によって第２のラッチ６４４に結合されることがある。コントローラ６６０は、第１のラッチ６４０から受け取られた第１の時間変化する信号６４２の値に基づいてメモリ・セル６０２の論理状態を識別するように構成されることがある。いくつかの例では、
メモリ・セル６０２の論理状態を識別することは、第１の時間変化する信号６４２と、第２のラッチ６４４から受け取られた第２の時間変化する信号６４６の両方に基づくことがある。コントローラ６６０は、読み取り動作の一部として書き戻し動作を実行するようにも構成されることがある。いくつかの例では、コントローラ６６０は、論理状態の第２のビットを識別する前に論理状態の第１のビットを識別するように構成されることがある。たとえば、メモリ・セル６０２が、４つの論理状態（００、０１、１０、１１）を記憶することが可能である場合、コントローラ６６０は、他のビットの値を識別する前にメモリ識別子の最上位ビットが論理的な‘１’であるか論理的な‘０’であるかを識別するように構成されることがある。
コントローラ６６０はまた、読み取り動作の書き戻し部分を実行するようにスイッチング構成要素６６２、６６４、６６６を動作させることがある。いくつかの例では、コントローラ６６０は、通常の書き込み動作の一部として書き込み動作を実行するように構成されることがある。コントローラ６６０は、第１の制御線６６８によってスイッチング構成要素６６２、６６４に結合されることがある。コントローラ６６０は、第２の制御線６７０によってスイッチング構成要素６６６に結合されることがある。いくつかの例では、任意の数の制御線が、コントローラ６６０によって、スイッチング構成要素６６２、６６４、６６６を動作させるために使用されてよい。
スイッチング構成要素６６２は、電圧源６７２（Ｖｏ）に結合されることがある。スイッチング構成要素６６２は、書き込み動作または書き戻し動作中にプレート線６０６をハイに（たとえば、電圧源６７２に）バイアスするように構成されることがある。スイッチング構成要素６６２は、トランジスタであってもよいし、他のタイプのスイッチング構成要素であってもよい。
スイッチング構成要素６６４は、接地６７４に結合されることがある。スイッチング構成要素６６４は、書き込み動作または書き戻し動作中にプレート線６０６をローに（たとえば、接地に）バイアスするように構成されることがある。いくつかの例では、接地６７４は、Ｖｓｓにおける電圧源である接地または仮想接地であることがある。
同じ制御線がスイッチング構成要素６６２とスイッチング構成要素６６４の両方を制御するために使用される事例（たとえば、第１の制御線６６８）では、スイッチング構成要素６６２は、スイッチング構成要素６６４が非活性化されるとき、活性化されるように構成されることがある。したがって、スイッチング構成要素６６２は、ロー信号に基づいて活性化されるように構成されることがあり、スイッチング構成要素６６４は、ハイ信号に基づいて活性化されるように構成されることがある、またはその逆である。
スイッチング構成要素６６６は、接地６７４に結合されることがある。スイッチング構成要素６６４は、書き込み動作または書き戻し動作中にディジット線６０４をローに（たとえば、接地または仮想接地に）バイアスするように構成されることがある。いくつかの例では、コントローラは、書き込み動作または書き戻し動作中にワード線６１２を構成されることがある。そのようなワード線６１２の制御は、メモリ・セル６０２の誘電電荷の後でワード線６１２が非活性化されるときに使用されることがある。
いくつかの例では、コントローラ６６０は、書き込み動作または書き戻し動作中にディジット線６０４をハイにバイアスするために、別のスイッチング構成要素に結合されることがある。いくつかの例では、充電構成要素６２２は、書き込み動作または書き戻し動作中にディジット線６０４をハイにバイアスするように動作されることがある。
いくつかの事例では、コントローラ６６０が、メモリ・コントローラ１４０の一例であ
ることがある。いくつかの事例では、コントローラ６６０は、本明細書において説明される機能を実行するように構成された専用構成要素、専用回路、または専用論理であってよい。いくつかの事例では、コントローラ６６０は、メモリ・コントローラ１４０に結合されることがあり、メモリ・コントローラ１４０と協働して、本明細書において説明されるさまざまな機能を実行するように構成されることがある。たとえば、いくつかの例では、コントローラ６６０は、本明細書において説明される機能のいくつかの部分を実行することがあり、メモリ・コントローラ１４０は、本明細書において説明される機能の他の部分を実行することがある。
図７は、本開示のさまざまな実施形態によるメモリ・セルの時間ベースのアクセスをサポートするタイミング図７００の一例を図示する。タイミング図７００は、第１のノード６２０におけるディジット線６０４のディジット線電圧信号７０５および回路６００の第２のノード６２８におけるノード電圧信号７１０を図示する。ディジット線電圧信号７０５およびノード電圧信号７１０は、メモリ・セル６０２の読み取り動作中の電圧を表し得る。より具体的には、信号７０５、７１０は、読み取り動作の感知部分中の電圧を表すことがある。
メモリ・セル６０２上で実行される読み取り動作は、前準備部分と、感知部分と、書き戻し動作と、前充電部分とを含むことがある。時間ｔ０では、メモリ・コントローラ１４０は、読み取り動作の感知部分を開始することがある。メモリ・セル６０２からの信号を成長させるために、メモリ・コントローラ１４０は、メモリ・セル６０２またはディジット線６０４を、図７ではＶｄｌによって表される所定の電圧レベル７１５に充電するために、充電構成要素６２２を活性化することがある。メモリ・セル６０２の電圧レベルは、開始電圧レベル７２０（図７ではＶｓｔによって表される）から所定の電圧レベル７１５（Ｖｄｌ）に上昇する。
ノード電圧信号７１０によって表される第２のノード６２８の電圧レベルも、充電されているメモリ・セル６０２に基づいて、開始電圧レベルから上昇する。第２のノード６２８の開始電圧レベルは、ディジット線６０４および／またはメモリ・セル６０２の開始電圧レベルに基づくことがある。いくつかの例では、第２のノード６２８の開始電圧レベルは、ディジット線６０４および／またはメモリ・セル６０２の開始電圧レベルと同じであることがある。いくつかの例では、第２のノード６２８の開始電圧レベルは、ディジット線６０４および／またはメモリ・セル６０２の開始電圧レベルとは異なることがある。いくつかの例では、開始電圧は、充電されているメモリ・セル６０２のメモリ状態に基づいて変化する。
電圧閾値７２５は、第２のノード６２８の電圧レベル（ノード電圧信号７１０によって表される）に対して規定されることがある。電圧閾値７２５は、ディジット線６０４および／またはメモリ・セル６０２の電圧レベルがいつ所定の電圧レベル７１５に到達するかと関連づけられることがある。電圧閾値７２５は、第２のノード６２８の電圧レベルと第１のノード６２０の電圧レベルとの間の識別された関係に基づいて選択されることがある。いくつかの例では、電圧閾値７２５は、図５を参照して説明された電圧閾値５０５の一例であることがある。
時間ｔ１では、第２のノード６２８における電圧レベルは、電圧閾値７２５を満たすことがある。いくつかの例では、回路６００が、感知構成要素６３４を使用して、この決定を行うことがある。いくつかの事例では、感知構成要素６３４は、電圧閾値７２５が満たされていることを用いて識別するために、第２のノード６２８において検出された電圧レベルを基準電圧と比較することがある。時間ｔ１では、感知構成要素６３４は、第２のノード６２８における電圧レベルが電圧閾値７２５を満たすことに基づいて、信号をラッチ
６４０に出力することがある。電圧閾値７２５は、回路動作またはアクセス動作の変更に基づいて、修正されてよいまたは変えられてよい。
継続時間７３０は、時間ｔ０においてディジット線６０４および／またはメモリ・セル６０２を充電することの始まりと、時間ｔ１において電圧レベルが電圧閾値７２５を満たすときとの間に規定されることがある。継続時間７３０は、図５を参照して説明された継続時間のうちの１つに対応することがある。継続時間７３０は、充電が始まる時間ｔ０におけるメモリ・セル６０２のメモリ状態に基づいて変化することがある。ディジット線６０４と第２のノード６２８の両方の開始電圧レベルも、充電が始まる時間ｔ０におけるメモリ・セル６０２のメモリ状態に基づいて変化することがある。たとえば、メモリ状態Ａに対する開始電圧レベル（図３および図５を参照して説明される）は、メモリ状態Ｄ（図３および図５を参照して説明される）よりも高いことがある。いくつかの例では、信号７０５、７１０は、充電が始まる時間ｔ０におけるメモリ・セル６０２のメモリ状態に基づいて変化することがある。
いくつかの例では、回路６００の感知構成要素６３４は、第１のノード６２０においてディジット線６０４に結合されることがある。それらの例では、電圧閾値７２５は、ディジット線６０４および／またはメモリ・セル６０２が充電されている所定の電圧レベル７１５またはそのあたりに設定されることがある。感知構成要素６３４が、本明細書において説明される機能を実行するためにディジット線６０４に結合されるとき、感知構成要素６３４の要素が修正されることがあることが理解されるべきである。
いくつかの例では、ディジット線６０４は、読み取り動作を始める前にバイアスされることがある。ディジット線６０４をバイアスすることによって、ディジット線６０４にも結合された選択されていないメモリ・セルの論理状態の混乱が減少されることがある。読み取り動作を実行する前にディジット線６０４をバイアスすることによって、場合によっては、読み取り動作の感知部分中にディジット線６０４を充電するためにかかる継続時間が変えられないことがある。
いくつかの事例では、時間ベースの読み取り動作は、ラッチおよび／または時間変化する信号なしにメモリ・セル６０２上で実行されることがある。いくつかの事例では、コントローラ６６０またはメモリ・コントローラ１４０は、メモリ・セル６０２を充電し始めることと電圧閾値７２５が満たされるときとの間の継続時間を決定することがある。コントローラ６６０またはメモリ・コントローラ１４０は、継続時間をルックアップ・テーブルの値と比較することがある。ルックアップ・テーブルは、継続時間を特定の論理状態にマッピングするように構成されることがある。いくつかの例では、タイマが、メモリ・セル６０２が充電され始めるときに開始されることがある。読み取り動作の感知部分の継続時間は、電圧閾値が満たされたとき、タイマの値に基づくことがある。
読み取り動作の書き戻し部分は、メモリ・セル６０２の論理状態が識別された後に始まることがある。コントローラ６６０は、時間ｔ１の頃または時間ｔ１の後でメモリ・セル６０２の論理状態を識別することがある。次いで、コントローラ６６０は、識別された論理状態に基づいて、どのメモリ状態がメモリ・セルに書き込まれるべきかを決定することがある。いくつかの例では、書き戻されることになるメモリ状態は、コントローラ６６０によって識別された同じメモリ状態である。
時間ベースの読み取り動作の感知部分中、ディジット線６０４は、高電圧に充電またはバイアスされることになる。メモリ状態をメモリ・セル６０２に書き込むために、メモリ・セル６０２は、ディジット線６０４およびプレート線６０６によってバイアスされることがある。いくつかのメモリ状態をメモリ・セル６０２に書き込むために、ディジット線
６０４はハイであってよく、プレート線６０６はローであってよい。他のメモリ状態をメモリ・セル６０２に書き込むために、ディジット線６０４はローであってよく、プレート線６０６はハイであってよい。
したがって、いくつかのメモリ状態をメモリ・セル６０２に書き込むために、コントローラ６６０は、プレート線６０６を接地６７４に結合するためにスイッチング構成要素６６４を活性化することがある。ディジット線６０４は、読み取り動作の感知部分中の充電により既にハイであるので、メモリ・セル６０２は、あるメモリ状態をメモリ・セル６０２に書き戻すためにバイアスされることがある。
いくつかの事例では、ディジット線６０４は、書き込み動作または読み取り動作の書き戻し部分の始まりにハイでないことがある。そのような事例では、コントローラ６６０は、ディジット線６０４を電圧源に結合するために１つまたは複数のスイッチング構成要素（図示せず）を活性化することがあり、スイッチング構成要素６６４は、プレート線６０６を接地に結合するために活性化されることがある。たとえば、通常の書き込み動作中、ディジット線６０４は、書き込み動作の始まりに低い値であることがある。別の例では、ディジット線６０４は、感知構成要素が、閾値が満たされたことを検出した後、接地に結合されることがある。読み取り動作の部分の間にメモリ・セル６０２をオフにすることによって、メモリ・セル６０２上のストレスが減少されることがある。そのような例では、ディジット線６０４は、ディジット線６０４を接地に選択的に結合する１つまたは複数のスイッチング構成要素に結合されることがある。
他のメモリ状態をメモリ・セル６０２に書き込むために、コントローラ６６０は、プレート線６０６を電圧源に結合するためにスイッチング構成要素６６２を活性化することがあり、ディジット線６０４を接地６７４に結合するためにスイッチング構成要素６６６を活性化することがある。場合によっては、スイッチング構成要素６６６を活性化する前に、充電構成要素６２２が非活性化されることがある。
いくつかの例では、コントローラ６６０は、書き込み動作または書き戻し動作中に選択構成要素６１０を非活性化することがある。そのような例では、選択構成要素６１０は、プレート線６０６またはディジット線６０４がハイである間、非活性化されることがある。選択構成要素６１０を非活性化することによって、メモリ・セル６０２の中央電極が誘電電荷を蓄えることがある。いくつかの例では、選択構成要素６１０を非活性化することによって、キャパシタ６０８が誘電電荷を蓄えることがある。いくつかの例では、強誘電体メモリ・セルは、書き込み動作または書き戻し動作の後で中央電極を放電しないことによって分極状態と誘電電荷状態の両方を記憶するように構成されることがある。
いくつかの例では、メモリ・セル６０２は、複数のメモリ状態を記憶するように構成されることがある。したがって、コントローラ６６０は、複数の電圧源に結合された複数のスイッチング構成要素に結合されることがある。これらの電圧源のさまざまな組み合わせは、メモリ・セル６０２にとって適切なバイアスを取得するために使用されることがある。たとえば、メモリ・セル６０２は、ディジット線６０４を第１の電圧に結合し、この電圧とは異なる第２の電圧にプレート線６０６を結合することによって、メモリ状態を用いて書き込まれることがある。第１の電圧および第２の電圧は、任意の電圧であってよい。回路６００は、さまざまなメモリ状態をメモリ・セル６０２に適切に書き込むための任意の数の制御線およびスイッチング構成要素を含んでよい。
図８は、本開示のさまざまな実施形態によるメモリ・セルの時間ベースのアクセスをサポートするタイミング図８００の一例を図示する。タイミング図８００は、少なくとも１つのラッチ（たとえば、ラッチ６４０）への時間変化する信号入力の例を図示する。タイ
ミング図８００は、第１の時間変化する信号８０５と、第２の時間変化する信号８１０とを含む。いくつかの例では、時間変化する信号８０５、８１０は、単一のラッチ（たとえば、第１のラッチ６４０）への入力であることがある。いくつかの例では、時間変化する信号８０５、８１０は、２つのラッチ（たとえば、第１のラッチ６４０および第２のラッチ６４４）への入力であることがある。第１の時間変化する信号８０５は、図６を参照して説明された第１の時間変化する信号６４２の一例であってよい。第２の時間変化する信号８１０は、図６を参照して説明された第２の時間変化する信号６４６の一例であってよい。いくつかの例では、信号８０５、８１０の振幅は、経時的に変化されることがある。他の例では、信号８０５、８１０の他の特性が、経時的に変化されることがある。
第１の時間変化する信号および第２の時間変化する信号８０５、８１０は、メモリ・セル６０２上に記憶される論理状態を規定するように構成されることがある。第１の時間変化する信号および第２の時間変化する信号８０５、８１０は、高い電圧値および低い電圧値に基づいて論理的な‘１’および論理的な‘０’を表すように構成されることがある。たとえば、時間変化する信号８０５、８１０の高い電圧値が論理的な‘１’を表すことがあり、低い電圧値が論理的な‘０’を表すことがある。
時間ベースの読み取り動作では、メモリ・セル６０２を所定の電圧レベル（たとえば、電圧レベル７１５）に充電することの始まりと電圧閾値（たとえば、電圧閾値７２５）を満たすこととの間の継続時間は、１つまたは複数のラッチ（たとえば、ラッチ６４０、６４４）を活性化するために使用されることがある。ラッチが活性化される時間における時間変化する信号８０５、８１０の値は、メモリ・セル６０２の論理状態を識別するために使用されることがある。たとえば、メモリ・セル６０２の充電が時間ｔ０において始まり、時間ｔ１において電圧閾値が満たされる場合、第１の時間変化する信号８０５の値は、メモリ・セル６０２の論理状態の第１のビットが論理的な‘０’であり、第２のビットが論理的な‘０’であることを示すことがある。
第１の時間変化する信号と第２の時間変化する信号８０５、８１０は、読み取り動作中にメモリ・セル６０２を充電する継続時間に基づいてメモリ・セル６０２の論理状態をメモリ・セル６０２の関連づけられたメモリ状態にマッピングするために協働することがある。そのような時間ベースの読み取り動作は、他のメモリ・セル内の以前に区別可能でなかったメモリ状態を区別するために使用されることがある。たとえば、時間ベースの読み取り動作は、ゼロ分極および誘電電荷の第１のレベルによって規定された第１のメモリ状態と、第１の分極および誘電電荷の第１のレベルによって規定された第２のメモリ状態を区別することが可能なことがある。いくつかの例では、時間ベースの読み取り動作は、誘電電荷の異なるレベルのみまたは分極の異なるレベルのみを区別するように構成されてもよいし、両方の変更を区別するように構成されてもよい。
第１の時間変化する信号および第２の時間変化する信号８０５、８１０は、メモリ・セル６０２の異なるメモリ状態と関連づけられた充電の予想継続時間基づくことがある。図８で使用されるように、時間ｔ１は、メモリ・セル６０２がメモリ状態Ａを記憶するとき、読み取り動作中に電圧が電圧閾値を満たす時間を表し得る。時間ｔ０と時間ｔ１との間に規定された継続時間８１５は、図５を参照して説明された継続時間５３０に対応し得る。図８で使用されるように、時間ｔ２は、メモリ・セル６０２がメモリ状態Ｂを記憶するとき、読み取り動作中に電圧が電圧閾値を満たす時間を表し得る。時間ｔ０と時間ｔ２との間に規定された継続時間８２０は、図５を参照して説明された継続時間５４０に対応し得る。図８で使用されるように、時間ｔ３は、メモリ・セル６０２がメモリ状態Ｃを記憶するとき、読み取り動作中に電圧が電圧閾値を満たす時間を表し得る。時間ｔ０と時間ｔ３との間に規定された継続時間８２５は、図５を参照して説明された継続時間５５０に対応し得る。図８で使用されるように、時間ｔ４は、メモリ・セル６０２がメモリ状態Ｄを
記憶するとき、読み取り動作中に電圧が電圧閾値を満たす時間を表し得る。時間ｔ０と時間ｔ４との間に規定された継続時間８３０は、図５を参照して説明された継続時間５５５に対応し得る。
第１の時間変化する信号および第２の時間変化する信号８０５、８１０は、全体的な区間８３５にわたって延びるように構成されることがある。全体的な区間８３５は、いくつかの部分区間を含むことがある。各部分区間は、メモリ・セル６０２の一意の論理状態を規定することがある。たとえば、メモリ・セル６０２が４つのメモリ状態を記憶するように構成される例では、第１の時間変化する信号および第２の時間変化する信号８０５−、８１０は、４つの部分区間を規定することがある。各部分区間は、メモリ・セル６０２の別個のメモリ状態と関連づけられることがある。各部分区間は、メモリ・セル６０２の別個のメモリ状態のための充電に関する予想継続時間と関連づけられることがある。
部分区間は、メモリ・セル６０２の単一の論理状態が１つまたは複数の時間変化する信号によって表される時間期間を表すことがある。例示的な例では、２つの時間変化する信号は、メモリ・セル６０２の可能な論理的な状態を表すために使用される。しかしながら、他の例では、他の数の時間変化する信号が、メモリ・セル６０２の可能な論理的な状態を表すために使用されることがある（たとえば、１つの時間変化する信号、３つの時間変化する信号など）。第１の時間変化する信号および第２の時間変化する信号８０５、８１０は、第１の部分区間８４０と、第２の部分区間８４５と、第３の部分区間８５０と、第４の部分区間８５５とを含むことがある。図８の代表的な例では、第１の部分区間８４０は論理的な‘００’を表すことがあり、第２の部分区間８４５は論理的な‘０１’を表すことがあり、第３の部分区間８５０は論理的な‘１０’を表すことがあり、第４の部分区間８５５は論理的な‘１１’を表すことがある。いくつかの例では、第１の時間変化する信号８０５は、論理状態識別子の最上位ビットを表すことがあり、第２の時間変化する信号８１０は、論理状態識別子の最下位ビットを表すことがある。いくつかの例では、単一の時間変化する信号は、論理状態識別子の２つ以上のビットを表すことがある。
各部分区間は、移行によって分離させることがある。移行は、時間変化する信号のうちの１つまたは時間変化する信号の両方の電圧レベルの変化を指し得る。電圧レベルの変化は、１つまたは複数の時間変化する信号によって表される論理状態の変化を表すことがある。第１の部分区間は、時間ｔ０（たとえば、時間変化する信号を印加することの始まり）における初期移行と第１の移行８６０との間に延びることがある。第２の部分区間８４５は、第１の移行８６０と第２の移行８６５との間に延びることがある。第３の部分区間８５０は、第２の移行８６５と第３の移行８７０との間に延びることがある。第４の部分区間８５５は、第３の移行８７０と第４の移行８７５または終了移行との間に延びることがある。
第１の移行８６０では、第１の時間変化する信号８０５は、その電圧値を変えないことがあり、第２の時間変化する信号８１０は、その電圧値を低い電圧値から高い電圧値に変えることがある。第２の移行８６５では、第１の時間変化する信号８０５は、その電圧値を低から高に変えることがあり、第２の時間変化する信号８１０は、その電圧値を高から低に変えることがある。第３の移行８７０では、第１の時間変化する信号８０５は、その電圧値を変えないことがあり、第２の時間変化する信号８１０は、その電圧値を低から高に変えることがある。第４の移行８７５では、第１の時間変化する信号８０５は、その電圧値を高から低に変えることがあり、第２の時間変化する信号８１０は、その電圧値を高から低に変えることがある。
いくつかの例では、部分区間は、等しい長さの時間に及ぶことがある。しかしながら、他の例では、部分区間は、異なる長さの時間に及ぶことがある。時間変化する信号の、論
理的な状態間の移行は、メモリ・セル６０２のメモリ状態を区別するために配置されることがある。読み取り動作は、電圧閾値を満たすために等しく離間された継続時間を生み出さないことがあるので、同様に、論理的な状態間の閾値は等しく離隔されないことがある。
第１の時間変化する信号および第２の時間変化する信号８０５、８１０は、図３および図５を参照して図示および説明されるメモリ状態Ａ〜Ｄに関連して使用されることがある。そのような例では、部分区間８４０は、メモリ状態Ａ（たとえば、メモリ状態３４０（状態Ａ））と関連づけられることがあり、部分区間８４５は、メモリ状態Ｂ（たとえば、メモリ状態３０５（状態Ｂ））と関連づけられることがあり、部分区間８５０は、メモリ状態Ｃ（たとえば、メモリ状態３１０（状態Ｃ））と関連づけられることがあり、部分区間８５５は、メモリ状態Ｄ（たとえば、メモリ状態３４５（状態Ｄ））と関連づけられることがあり。したがって、この例では、メモリ状態Ａは論理的な‘００’にマッピングされることがあり、メモリ状態Ｂは論理的な‘０１’にマッピングされることがあり、メモリ状態Ｃは論理的な‘１０’にマッピングされることがあり、メモリ状態Ｄは論理的な‘１１’にマッピングされることがある。いくつかの例では、時間変化する信号は、メモリ状態を任意の論理状態にマッピングするように構成されることがある。図８に示されるマッピングは、単に例示的な目的で提供されている。
いくつかの例では、時間変化する信号は、論理状態識別子の第２のビットを決定するために第２の継続時間よりも短い第１の継続時間の後で論理状態識別子の第１のビットが識別され得るように構成されることがある。たとえば、移行８６５では、コントローラ６６０は、ビットのうちの１つが論理的な‘１’であるか論理的な‘０’であるかを決定することが可能であることがある。電圧閾値が移行８６５によって満たされていない場合、コントローラ６６０は、第１のビットが論理的な‘１’であることを決定することがある。このタイプの決定は、推論を介して達成されることがある。いくつかの例では、電圧閾値が移行８７０によって満たされていない場合、コントローラ６６０は、論理的な状態識別子が論理的な‘１１’であることを決定することがある。そのような決定は、時間ベースの感知中に、タイミング図８００内に表される他の３つの論理状態のいずれかがメモリ・セル６０２によって記憶されることを決定する機能がもはやないので、推論によってなされることがある。いくつかの例では、時間変化する信号の全体的な間隔８３５が、移行８７０で終わることがある。したがって、時間変化する信号は、３つの部分区間８４０、８４５、８５０を含み、部分区間８５５を含まないことがある。しかしながら、他の例では、時間変化する信号が、読み取り動作中にエラーが発生したかどうかを識別するために、移行８７５まで延びる。電圧閾値が間隔８３５中に決して満たされない場合、コントローラ６６０は、読み取り動作中のエラーが発生したことを決定することがある。
図９は、本開示のさまざまな実施形態によるメモリ・セルの時間ベースのアクセスをサポートするタイミング図９００の一例を図示する。タイミング図９００は、メモリ・セル６０２のさまざまなメモリ状態のための充電に関する予想継続時間を表す。タイミング図９００−ａは、充電構成要素６２２が読み取り動作の一部として一定の電流をディジット線６０４に印加するときの充電に関する予想継続時間を表すことがある。タイミング図９００−ｂは、充電構成要素６２２が読み取り動作の一部として時間変化する電流をディジット線６０４に印加するときの充電に関する予想継続時間を表すことがある。
ディジット線６０４および／またはメモリ・セル６０２を充電するためにかかる時間の継続時間は、メモリ・デバイスの構成要素の特性に基づくことがある。メモリ・デバイスの構成要素の特性（たとえば、容量）が固定されているので、メモリ・セル６０２を充電する継続時間は、メモリ・セル６０２のメモリ状態と、そのメモリ状態が回路の構成要素の他の固定特性とどのように相互作用するかとに基づくことがある。
たとえば、回路と関連づけられた容量が固定されており、充電構成要素が充電中に一定の電流または一定の電力供給を印加する場合、各メモリ状態と関連づけられた継続時間の期待値が決定されることがある。時間ｔ０では、読み取り動作の感知部分の一部としてのメモリ・セル６０２の充電が始まる。時間ｔ１では、メモリ状態Ａ（たとえば、メモリ状態３４０（状態Ａ））を有するメモリ・セル６０２が電圧閾値を満たす。いくつかの例では、時間ｔ０と時間ｔ１との間に規定された継続時間９０５は、約ゼロ・ナノ秒である。いくつかの事例では、継続時間９０５は、０．２ナノ秒、０．４ナノ秒、０．６ナノ秒、０．８ナノ秒、１．０ナノ秒など、ゼロ・ナノ秒よりも大きいことがある。頻繁に、電圧閾値および充電のための所定の電圧が、メモリ・セル６０２のメモリ状態のうちの１つに基づいて設定されることがある。したがって、メモリ・セル６０２のメモリ状態のうちの１つは、すばやく、時には充電が始まった後で瞬時に、電圧閾値を満たすことがある。時間ｔ１は、単に例示的な目的で、時間ｔ０とは異なるように示されている。いくつかの例では、時間ｔ１は、時間ｔ０に、またはその直後に発生する。
時間ｔ２では、メモリ状態Ｂ（たとえば、メモリ状態３０５（状態Ｂ））を有するメモリ・セル６０２が電圧閾値を満たす。いくつかの例では、時間ｔ０と時間ｔ２との間に規定された継続時間９１０は、約１０ナノ秒である。いくつかの事例では、継続時間９１０は、７ナノ秒から１３ナノ秒、７．５ナノ秒から１２．５ナノ秒、８ナノ秒から１２ナノ秒、８．５ナノ秒から１１．５ナノ秒、９．０ナノ秒から１１ナノ秒、または９．５ナノ秒から１０．５ナノ秒の範囲に及ぶことがある。
時間ｔ３では、メモリ状態Ｃ（たとえば、メモリ状態３１０（状態Ｃ））を有するメモリ・セル６０２が電圧閾値を満たす。いくつかの例では、時間ｔ０と時間ｔ３との間に規定された継続時間６１５は、約４２ナノ秒である。いくつかの事例では、継続時間９１５は、３５ナノ秒から４９ナノ秒、３６ナノ秒から４８ナノ秒、３７ナノ秒から４７ナノ秒、３８ナノ秒から４６ナノ秒、３９ナノ秒から４５ナノ秒、４０ナノ秒から４４ナノ秒、４１．０ナノ秒から４３ナノ秒、または４１．５ナノ秒から４２．５ナノ秒の範囲に及ぶことがある。
時間ｔ４では、メモリ状態Ｄ（たとえば、メモリ状態３４５（状態Ｄ））を有するメモリ・セル６０２が電圧閾値を満たす。いくつかの例では、時間ｔ０と時間ｔ４との間に規定された継続時間９２０は、約５２ナノ秒である。いくつかの事例では、継続時間９２０は、４５ナノ秒から５９ナノ秒、４６ナノ秒から５８ナノ秒、４７ナノ秒から５７ナノ秒、４８ナノ秒から４５ナノ秒、４９ナノ秒から５５ナノ秒、５０ナノ秒から５４ナノ秒、５１．０ナノ秒から５３ナノ秒、または５１．５ナノ秒から５２．５ナノ秒の範囲に及ぶことがある。
継続時間９１０、９１５、９２０間の関係は、回路の容量に基づくことがある。回路の設計およびそれらの回路構成要素の特性が比較的一定であるので、一定の電流を印加することによって、メモリ状態に基づいてメモリ・セル６０２を充電するための予測可能な継続時間がもたらされることがある。上記で説明された継続時間および範囲値は、メモリ・セル６０２および／またはディジット線６０４を充電するために使用される電流の値に基づくことがある。したがって、場合によっては、高い、より高いは、閾値を満たすためのより少ない時間という結果になることがある（たとえば、電流を２倍にすると、閾値を満たす時間が半分になるという結果になることがある）。
諒解されるべきであるように、タイミング図９００−ａの継続時間は、他のメモリ状態を区別することよりも困難であることがあるいくつかのメモリ状態を区別することを行うことがある。この例では、メモリ状態Ａ（時間ｔ１）とメモリ状態Ｂ（時間ｔ２）との間
の時間に基づいた第１の感知ウィンドウ９２５は、約１０ナノ秒であることがある。メモリ状態Ｂ（時間ｔ２）とメモリ状態Ｃ（時間ｔ３）との間の時間に基づいた第１の感知ウィンドウ９３０は、約３２ナノ秒であることがある。メモリ状態Ｃ（時間ｔ３）とメモリ状態Ｄ（時間ｔ４）との間の時間に基づいた第３の感知ウィンドウ９３５は、約１０ナノ秒であることがある。
感知ウィンドウ９２５、９３０、９３５の相対的な継続時間のために、時間ベースの読み取り動作中にメモリ状態を区別することは、より困難なこともあるし、あまり困難でないこともある。たとえば、第１の感知ウィンドウ９２５が約１０ナノ秒であり、第２の感知ウィンドウ９３０が第１の感知ウィンドウの約３倍のサイズであるので、メモリ状態Ｂとメモリ状態Ｃを区別することは、メモリ状態Ａとメモリ状態Ｂを区別することよりも容易であることがある。
いくつかの例では、読み取り動作の感知部分中にメモリ・セル６０２に印加される電流または電力供給は、経時的に変化されることがある。そのような時間変化する電流は、充電のための継続時間を所定の様式で割り当てるように構成されることがある。たとえば、充電構成要素６２２によって印加される時間変化する電流は、時間に基づいて、等しいサイズの感知ウィンドウを提供するように構成されることがある。いくつかの例では、電流の振幅は、経時的に変化されることがある。他の例では、電流の他の特性は、経時的に変化されることがある。
タイミング図９００−ｂは、継続時間と、時間ベースの読み取り動作の感知部分と関連づけられた感知ウィンドウを図示する。読み取り動作では、時間変化する電流が印加される。時間変化する電流は、異なるメモリ状態と関連づけられた充電時間を変更するように構成される。たとえば、メモリ状態Ｂと関連づけられた継続時間９５０は、継続時間９１０よりも長いことがある。別の例では、メモリ状態Ｃと関連づけられた継続時間９５５は、継続時間９１５よりも短いことがある。いくつかの例では、メモリ状態Ｄと関連づけられた継続時間９６０は、継続時間９２０とは異なることがある。いくつかの例では、時間変化する電流は、継続時間９６０を継続時間９２０よりも短くし、それによって、読み取り動作の感知部分中にかかる全体的な時間を減少させるように構成されることがある。いくつかの例では、時間変化する電流は所定の感知ウィンドウを提供するように構成されることがあり、したがって、継続時間９６０は、継続時間９２０よりも長いことがある。
タイミング図９００−ｂ内の感知ウィンドウ９６５、９７０、９７５は、時間の長さにおいて、ほとんど等しいことがある。感知ウィンドウ９６５、９７０、９７５の時間の長さは、メモリ・セル６０２を充電する間に印加される時間変化する電流の構成に基づくことがある。いくつかの例では、継続時間および感知ウィンドウの他の構成は、メモリ・セル６０２を充電する間に印加される時間変化する電流の異なる電流プロファイルに基づくことがある。
図１０は、本開示のさまざまな実施形態によるメモリ・セルの時間ベースのアクセスをサポートするメモリ・アレイ１００５のブロック図１０００を示す。メモリ・アレイ１００５は、電子的メモリ装置と呼ばれることがあり、図１を参照して説明されたメモリ・コントローラ１４０の構成要素の一例であることがある。
メモリ・アレイ１００５は、１つまたは複数のメモリ・セル１０１０と、メモリ・コントローラ１０１５と、ワード線１０２０と、プレート線１０２５と、基準構成要素１０３０と、感知構成要素１０３５と、ディジット線１０４０と、ラッチ１０４５とを含むことがある。これらの構成要素は、互いと電子通信することがあり、本明細書において説明される機能のうちの１つまたは複数を実行することがある。場合によっては、メモリ・コン
トローラ１０１５は、バイアス構成要素１０５０と、タイミング構成要素１０５５とを含むことがある。いくつかの例では、メモリ・コントローラ１０１５は、図１を参照して説明されたメモリ・コントローラ１４０の一例であることがある。いくつかの例では、メモリ・コントローラ１０１５は、図６を参照して説明されたコントローラ６６０の一例であることがある。いくつかの例では、メモリ・コントローラ１０１５は、メモリ・コントローラ１４０とコントローラ６６０の両方の一例であることがある。
メモリ・コントローラ１０１５は、ワード線１０２０、ディジット線１０４０、感知構成要素１０３５、およびプレート線１０２５と電子通信することがあり、これらは、図１および図２を参照して説明されたワード線１１０、ディジット線１１５、感知構成要素１２５、およびプレート線２１０の例であることがある。メモリ・アレイ１００５は、基準構成要素１０３０と、ラッチ１０４５も含むことがある。メモリ・アレイ１００５の構成要素は、互いと電子通信することがあり、図１から図９を参照して説明された機能のうちの１つまたは複数を実行することがある。場合によっては、基準構成要素１０３０、感知構成要素１０３５、およびラッチ１０４５は、メモリ・コントローラ１０１５の構成要素であることがある。
いくつかの例では、ディジット線１０４０は、感知構成要素１０３５および強誘電体メモリ・セル１０１０の強誘電体キャパシタと電子通信する。強誘電体メモリ・セル１０１０は、論理状態（たとえば、第１の論理状態または第２の論理状態）を用いて書き込み可能であってよい。ワード線１０２０は、メモリ・コントローラ１０１５および強誘電体メモリ・セル１０１０の選択構成要素と電子通信することがある。プレート線１０２５は、メモリ・コントローラ１０１５および強誘電体メモリ・セル１０１０の強誘電体キャパシタのプレートと電子通信することがある。感知構成要素１０３５は、メモリ・コントローラ１０１５、ディジット線１０４０、ラッチ１０４５、および基準線１０６０と電子通信することがある。基準構成要素１０３０は、メモリ・コントローラ１０１５および基準線１０６０と電子通信することがある。感知制御線１０６５は、感知構成要素１０３５およびメモリ・コントローラ１０１５と電子通信することがある。これらの構成要素は、他の構成要素、接続、またはバスを介して、上記で列挙されていない構成要素に加えて、メモリ・アレイ１００５の内部と外部の両方にある他の構成要素とも電子通信することがある。
メモリ・コントローラ１０１５は、電圧をそれらのさまざまなノードに印加することによって、ワード線１０２０、プレート線１０２５、またはディジット線１０４０を活性化するように構成されることがある。たとえば、バイアス構成要素１０５０は、上記で説明されたように、メモリ・セル１０１０を読み取るまたはこれに書き込むようにメモリ・セル１０１０を動作させるために、電圧を印加するように構成されることがある。場合によっては、メモリ・コントローラ１０１５は、図１を参照して説明されるように、行デコーダ、列デコーダ、または両方を含むことがある。これによって、メモリ・コントローラ１０１５が、１つまたは複数のメモリ・セル１０５にアクセスすることが可能になることがある。バイアス構成要素１０５０はまた、感知構成要素１０３５のための基準信号を生成するために基準構成要素１０３０に電位を提供することがある。加えて、バイアス構成要素１０５０は、感知構成要素１０３５の動作のための電位を提供することがある。
場合によっては、メモリ・コントローラ１０１５は、その動作を、タイミング構成要素１０５５を使用して実行することがある。たとえば、タイミング構成要素１０５５は、本明細書において論じられる、読み取りおよび書き込みなどのメモリ機能を実行するために、スイッチングおよび電圧印加のためのタイミングを含む、さまざまなワード線選択またはプレートバイアスのタイミングを制御する。場合によっては、タイミング構成要素１０５５は、バイアス構成要素１０５０の動作を制御することがある。いくつかの例では、タ
イミング構成要素１０５５は、Ｆ１信号および／またはＦ２信号を生成するために協働することがある。
基準構成要素１０３０は、感知構成要素１０３５のための基準信号を生成するためにさまざまな構成要素を含むことがある。基準構成要素１０３０は、基準信号を生み出すように構成された回路を含むことがある。場合によっては、基準構成要素１０３０は、他の強誘電体メモリ・セル１０５を使用して実施されることがある。感知構成要素１０３５は、メモリ・セル１０１０からの（ディジット線１０４０を通しての）信号を基準構成要素１０３０からの基準信号と比較することがある。論理状態を決定すると、次いで、感知構成要素は、ラッチ１０４５内の出力を記憶することがあり、それは、メモリ・アレイ１００５が一部である電子デバイスの動作に従って使用されることがある。感知構成要素１０３５は、ラッチおよび強誘電体メモリ・セルと電子通信する感知増幅器を含むことがある。
メモリ・コントローラ１０１５は、図１２を参照して説明されたメモリ・コントローラ１２１５の一部分の一例であることがある。メモリ・コントローラ１０１５および／またはそのさまざまな副構成要素のうちの少なくともいくつかは、ハードウェア内で実施されてもよいし、プロセッサによって実行されるソフトウェア内で実施されてもよいし、ファームウェア内で実施されてもよいし、それらの任意の組み合わせで実施されてよい。プロセッサによって実行されるソフトウェア内で実施される場合、メモリ・コントローラ１０１５および／またはそのさまざまな副構成要素のうちの少なくともいくつかの機能は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）もしくは他のプログラム可能論理デバイス、個別のゲートもしくはトランジスタ論理、個別のハードウェア構成要素、または本開示において説明される機能を実行するように設計されたそれらの任意の組み合わせによって実行されてよい。メモリ・コントローラ１０１５および／またはそのさまざまな副構成要素のうちの少なくともいくつかは、１つまたは複数の物理デバイスによって異なる物理的な場所において機能の部分が実施されるように分散されることを含めて、さまざまな位置に物理的に設置されてよい。いくつかの例では、メモリ・コントローラ１０１５および／またはそのさまざまな副構成要素のうちの少なくともいくつかは、本開示のさまざまな実施形態による別個の異なる構成要素であってよい。他の例では、メモリ・コントローラ１０１５および／またはそのさまざまな副構成要素のうちの少なくともいくつかは、限定されるものではないが、Ｉ／Ｏ構成要素、トランシーバ、ネットワーク・サーバ、別のコンピューティング・デバイス、本開示において説明される１つもしくは複数の他の構成要素、または本開示のさまざまな実施形態によるそれらの組み合わせを含む、１つまたは複数の他のハードウェア構成要素と組み合わされてよい。
メモリ・コントローラ１０１５は、メモリ・セルに結合されたディジット線を第１の電圧レベルに充電し、ディジット線が第１の電圧レベルに充電される継続時間を決定して、ディジット線が第１の電圧レベルに到達する継続時間に基づいてメモリ・セルの論理状態を識別することがある。メモリ・コントローラ１０１５は、電流をディジット線に結合された強誘電体メモリ・セルに押し入れることもあり、この強誘電体メモリ・セルは、少なくとも３つの論理状態を記憶し、ディジット線とは異なるノードにおける電圧であって、ディジット線の第１の電圧レベルに基づいた電圧を感知し、電圧が電圧閾値を満たしたことに基づいて少なくとも３つの論理状態から強誘電体メモリ・セルの論理状態を識別するように構成される。メモリ・コントローラ１０１５はまた、メモリ・セル上での読み取り動作を開始した後、時間変化する信号をラッチに印加し、読み取り動作の一部として、メモリ・セルに結合されたディジット線が第１の電圧レベルに充電されることに基づいて、このラッチを活性化し、ラッチが活性化されたときにラッチに存在する時間変化する信号の値に基づいてメモリ・セルの論理状態を識別することがある。メモリ・コントローラ１０１５はまた、強誘電体メモリ・セル内の強誘電体キャパシタの第１の状態を感知し、第
１の状態とは異なる強誘電体キャパシタの第２の状態を感知し、第１の状態および第２の状態に基づいて少なくとも３つの論理状態から強誘電体メモリ・セルの論理状態を識別することがある。メモリ・コントローラ１０１５はまた、強誘電体メモリ・セルの選択構成要素を活性化し、選択構成要素が活性化されている間に電圧が強誘電体メモリ・セルに印加されていることに基づいて強誘電体メモリ・セルの強誘電体キャパシタの第１の状態を修正し、選択構成要素を非活性化し、電圧が強誘電体メモリ・セルに印加されている間に選択構成要素が非活性化されることに基づいて強誘電体キャパシタの第２の状態を修正することがある。
場合によっては、メモリ・アレイ１００５は、メモリ・アレイ１００５を動作させるためのさまざまな手段を含むことがある。たとえば、メモリ・アレイ１００５および／またはメモリ・コントローラ１０１５は、上記で図１３を参照して説明された機能を実行するための手段を含むことがある。
メモリ・アレイ１００５は、メモリ・セルに結合されたディジット線を第１の電圧レベルに充電するための手段と、ディジット線が第１の電圧レベルに充電される継続時間を決定するための手段と、ディジット線が第１の電圧レベルに到達する継続時間に少なくとも一部は基づいてメモリ・セルの論理状態を識別するための手段とを含むことがある。
上記で説明されるメモリ・アレイ１００５のいくつかの例は、経時的にディジット線に印加される電流の振幅を変化させるためのプロセス、特徴、手段、または命令をさらに含むことがあり、継続時間は、時間変化する電流に少なくとも一部は基づく。上記で説明されたメモリ・アレイ１００５のいくつかの例は、読み取り動作が開始されたことに少なくとも一部は基づいて複数のメモリ・セルからメモリ・セルを選択するためのプロセス、特徴、手段、または命令をさらに含むことがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例は、メモリ・セル上で読み取り動作を実行することに少なくとも一部は基づいてタイマを開始するためのプロセス、特徴、手段、または命令をさらに含むことがあり、継続時間は、タイマに少なくとも一部は基づいて決定されることがある。上記で説明されたメモリ・アレイ１００５のいくつかの例では、継続時間は、タイマを開始したこととディジット線が第１の電圧レベルに充電されることとの間で経過する時間の量に少なくとも一部は基づいて決定されることがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例は、ディジット線とは異なるノードにおける第２の電圧レベルが電圧閾値を満たすことを決定するためのプロセス、特徴、手段、または命令をさらに含むことがあり、継続時間は、少なくとも一部は、第２の電圧レベルが電圧閾値を満たすことに基づくことがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例は、ノードにおける第２の電圧レベルを感知構成要素によって感知するためのプロセス、特徴、手段、または命令をさらに含むことがあり、論理状態は、第２の電圧レベルが閾値を満たすことに少なくとも一部は基づいて識別されることがある。上記で説明されたメモリ・アレイ１００５のいくつかの例では、電圧閾値は、メモリ・セルの安定状態を生成するために使用されるバイアス電圧よりも小さいことがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例は、継続時間に少なくとも一部は基づいて時間変化する信号の値を識別するためのプロセス、特徴、手段、または命令をさらに含むことがあり、論理状態は、少なくとも一部は、時間変化する信号の値に基づくことがある。上記で説明されたメモリ・アレイ１００５のいくつかの例は、第１の電圧レベルを用いてディジット線を充電する前にディジット線をバイアスするためのプロセス
、特徴、手段、または命令をさらに含むことがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例は、継続時間よりも短い第２の継続時間の後の論理状態の第１のビットを識別するためのプロセス、特徴、手段、または命令をさらに含むことがある。上記で説明されたメモリ・アレイ１００５のいくつかの例は、継続時間の後の論理状態の第２のビットを識別するためのプロセス、特徴、手段、または命令をさらに含むことがある。上記で説明されたメモリ・アレイ１００５のいくつかの例では、ディジット線が充電され得る第１の電圧レベルは、少なくともメモリ・セルの複数の可能な電荷状態のうちの１つに少なくとも一部は基づいて、所定の電圧レベルであることがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例では、ディジット線は、ディジット線および感知構成要素に結合されたカスコードによって充電されることがある。上記で説明されたメモリ・アレイ１００５のいくつかの例では、継続時間は、少なくとも一部は、メモリ・セルのキャパシタの安定状態およびメモリ・セルのキャパシタの揮発状態に基づくことがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例では、メモリ・セルは強誘電体キャパシタを含む。上記で説明されたメモリ・アレイ１００５のいくつかの例では、メモリ・セルは誘電体キャパシタを含む。上記で説明されたメモリ・アレイ１００５のいくつかの例では、メモリ・セルは、少なくとも３つの論理状態を記憶するように構成されることがある。上記で説明されたメモリ・アレイ１００５のいくつかの例では、メモリ・セルは、２つの論理状態を記憶するように構成されることがある。
メモリ・アレイ１００５は、ディジット線に結合された強誘電体メモリ・セルであって少なくとも３つの論理状態を記憶するように構成された強誘電体メモリ・セルに電流を印加するための手段と、ディジット線とは異なるノードにおける電であってディジット線の第１の電圧レベルに少なくとも一部は基づく電圧を感知するための手段と、電圧が電圧閾値を満たすことに少なくとも一部は基づいて少なくとも３つの論理状態から強誘電体メモリ・セルの論理状態を識別するための手段とを含むことがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例は、電圧閾値を満たすためにノード上に存在する第２の電圧レベルのための継続時間を識別するためのプロセス、特徴、手段、または命令をさらに含むことがあり、論理状態は、継続時間に少なくとも一部は基づいて識別されることがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例では、継続時間は、少なくとも一部は、強誘電体メモリ・セルの強誘電体キャパシタ上に記憶された全電荷に基づくことがある。上記で説明されたメモリ・アレイ１００５のいくつかの例では、全電荷は、強誘電体キャパシタの揮発性電荷と、強誘電体キャパシタの安定電荷とを含む。
上記で説明されたメモリ・アレイ１００５のいくつかの例は、強誘電体メモリ・セルの論理状態を識別するためのプロセス、特徴、手段、または命令をさらに含むことがあり、このプロセス、特徴、手段、または命令は、強誘電体メモリ・セルの強誘電体キャパシタの分極状態および強誘電体メモリ・セルの強誘電体キャパシタの電荷状態に少なくとも一部は基づくことがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例は、電圧が電圧閾値を満たしたことに少なくとも一部は基づいて信号を感知構成要素によって出力するためのプロセス、特徴、手段、または命令をさらに含むことがある。上記で説明されたメモリ・アレイ１
００５のいくつかの例は、電圧が電圧閾値を満たしたことに少なくとも一部は基づいて第１のラッチを活性化するためのプロセス、特徴、手段、または命令をさらに含むことがある。上記で説明されたメモリ・アレイ１００５のいくつかの例は、電圧が電圧閾値を満たしたことに少なくとも一部は基づいて第１のラッチとは異なる第２のラッチを活性化するためのプロセス、特徴、手段、または命令をさらに含むことがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例は、第１の時間変化する信号を第１のラッチに印加するためのプロセス、特徴、手段、または命令をさらに含むことがある。上記で説明されたメモリ・アレイ１００５のいくつかの例は、第１の時間変化する信号とは異なる第２のラッチに第２の時間変化する信号を印加するためのプロセス、特徴、手段、または命令をさらに含むことがあり、強誘電体メモリ・セルの論理状態は、少なくとも一部は、第１のラッチおよび第２のラッチが活性化され得るとき、第１の時間変化する信号および第２の時間変化する信号の値に基づくことがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例は、強誘電体メモリ・セルの選択構成要素を活性化するためのプロセス、特徴、手段、または命令をさらに含むことがあり、電流は、選択構成要素が活性化されたことに少なくとも一部は基づいて強制され得る。
上記で説明されたメモリ・アレイ１００５のいくつかの例は、強誘電体メモリ・セルに結合されたプレート線およびディジット線が、接地または仮想的に接地され得る間、強誘電体メモリ・セルの選択構成要素を活性化するためのプロセス、特徴、手段、または命令をさらに含むことがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例は、強誘電体メモリ・セルの論理状態識別されるに少なくとも一部は基づいて強誘電体メモリ・セル上で書き戻し動作を実行するためのプロセス、特徴、手段、または命令をさらに含むことがある。上記で説明されたメモリ・アレイ１００５のいくつかの例では、電流は、強誘電体メモリ・セル上で読み取り動作を実行することに少なくとも一部は基づいて強制されることがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例は、電流を印加することによって少なくとも一部は基づいてディジット線を電流ジェネレータによって第１の電圧レベルに充電するためのプロセス、特徴、手段、または命令をさらに含むことがある。上記で説明されたメモリ・アレイ１００５のいくつかの例では、電流は、ディジット線およびノードに結合された電流ジェネレータによって強制されることがある。
メモリ・アレイ１００５は、メモリ・セル上で読み取り動作を開始した後で時間変化する信号をラッチに印加するための手段と、読み取り動作の一部としてメモリ・セルに結合されたディジット線が第１の電圧レベルに充電されることに少なくとも一部は基づいてラッチを活性化するための手段と、ラッチが活性化されるとき、ラッチに存在する時間変化する信号の値に少なくとも一部は基づいてメモリ・セルの論理状態を識別するための手段とを含むことがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例は、読み取り動作の一部としてディジット線が第１の電圧レベルに充電された後にラッチからメモリ・セルを絶縁することためのプロセス、特徴、手段、または命令をさらに含むことがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例では、メモリ・セルは、少なくとも３つの論理状態を記憶するように構成されることがある。上記で説明されたメモリ・アレイ１００５のいくつかの例では、メモリ・セルの識別された論理状態は、少なくと
も３つの論理状態から選択されることがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例は、メモリ・セル上で読み取り動作を実行するに少なくとも一部は基づいて第２のラッチに第２の時間変化する信号を印加するためのプロセス、特徴、手段、または命令をさらに含むことがあり、第２の時間変化する信号は時間変化する信号と異なり、第２のラッチはラッチとは異なる。
上記で説明されたメモリ・アレイ１００５のいくつかの例は、メモリ・セルに結合されることがあるディジット線が第１の電圧レベルに充電されることに少なくとも一部は基づいて第２のラッチを活性化するためのプロセス、特徴、手段、または命令をさらに含むことがあり、メモリ・セルの論理状態を識別することは、少なくとも一部は、ラッチおよび第２のラッチが活性化されることがあるとき、ラッチに存在する時間変化する信号と、第２のラッチに存在する第２の時間変化する信号に基づくことがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例では、第２の時間変化する信号の構成は、少なくとも一部は、時間変化する信号の構成に基づくことがあり、時間変化する信号と第２の時間変化する信号は協働して、少なくとも３つの論理状態を規定する。上記で説明されたメモリ・アレイ１００５のいくつかの例は、読み取り動作の一部としてメモリ・セルのディジット線を充電するためのプロセス、特徴、手段、または命令をさらに含むことがあり、時間変化する信号は、ディジット線を充電することが始まるときに印加されることがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例は、ディジット線とは異なるノードにおける第２の電圧レベルを感知するためのプロセス、特徴、手段、または命令をさらに含むことがあり、ラッチは、第２の電圧レベルが電圧閾値を満たしたことに少なくとも一部は基づいて活性化されることがある。上記で説明されたメモリ・アレイ１００５のいくつかの例は、第２の電圧レベルが電圧閾値を満たしたことに少なくとも一部は基づいて信号を出力するためのプロセス、特徴、手段、または命令をさらに含むことがあり、ラッチは、信号に少なくとも一部は基づいて活性化されることがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例は、読み取り動作の継続時間が時間閾値を満たしたことを決定するためのプロセス、特徴、手段、または命令をさらに含むことがあり、メモリ・セルの論理状態を識別することは、少なくとも一部は、継続時間が時間閾値を満たす前にラッチが活性化しないことに基づくことがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例では、時間変化する信号の構成は、少なくとも一部は、メモリ・セルの予想電荷および第１の電圧レベルに基づくことがある。上記で説明されたメモリ・アレイ１００５のいくつかの例では、時間変化する信号の構成は、少なくとも一部は、メモリ・セルが記憶することが可能であり得る論理状態の数に基づくことがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例では、時間変化する信号の構成は、少なくとも一部は、読み取り動作において使用されるラッチの数に基づくことがある。上記で説明されたメモリ・アレイ１００５のいくつかの例では、時間変化する信号の構成および時間変化する信号の間隔は、所定であることがある。上記で説明されたメモリ・アレイ１００５のいくつかの例では、時間変化する信号の値は、時間変化する信号の所定の区間にわたって所定の様式で変化する。
メモリ・アレイ１００５は、強誘電体メモリ・セル内の強誘電体キャパシタの第１の状態を感知するための手段と、第１の状態とは異なる強誘電体キャパシタの第２の状態を感
知するための手段と、第１の状態および第２の状態に少なくとも一部は基づいて少なくとも３つの論理状態から強誘電体メモリ・セルの論理状態を識別するための手段とを含むことがある。いくつかの例では、強誘電体キャパシタの第１の状態を感知することおよび強誘電体キャパシタの第２の状態を感知することは、感知キャパシタの組み合わされた状態を感知することを含むことがある。場合によっては、組み合わされた状態は、分極された状態と誘電電荷状態の組み合わせ（または重ね合わせ）であることがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例では、強誘電体キャパシタの第１の状態は、強誘電体キャパシタの分極と関連づけられることがある。上記で説明されたメモリ・アレイ１００５のいくつかの例では、強誘電体キャパシタの第２の状態は、強誘電体キャパシタ上に記憶された誘電電荷と関連づけられることがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例は、第１の状態に少なくとも一部は基づいて論理状態の第１のビットを識別するためのプロセス、特徴、手段、または命令をさらに含むことがある。上記で説明されたメモリ・アレイ１００５のいくつかの例は、第２の状態に少なくとも一部は基づいて論理状態の第２のビットを識別するためのプロセス、特徴、手段、または命令をさらに含むことがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例は、電圧閾値を満たすディジット線とは異なるノードの電圧レベルに少なくとも一部は基づいて少なくとも２つのラッチを活性化するためのプロセス、特徴、手段、または命令をさらに含むことがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例は、少なくとも２つのラッチのうちの１つに第１の時間変化する信号を印加するためのプロセス、特徴、手段、または命令をさらに含むことがある。上記で説明されたメモリ・アレイ１００５のいくつかの例は、第１の時間変化する信号とは異なる第２の時間変化する信号を少なくとも２つのラッチのうちのもう一方に印加するためのプロセス、特徴、手段、または命令をさらに含むことがあり、論理状態は、少なくとも２つのラッチを活性化するとき、第１の時間変化する信号および第２の時間変化する信号の値に少なくとも一部は基づいて識別することであることがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例は、ディジット線の第１の電圧レベルがアクセス動作中に電圧閾値を満たす継続時間を識別するためのプロセス、特徴、手段、または命令をさらに含むことがあり、この継続時間は、強誘電体キャパシタの第１の状態、強誘電体キャパシタの第２の状態、およびディジット線に印加される電圧に少なくとも一部は基づく。
上記で説明されたメモリ・アレイ１００５のいくつかの例は、ディジット線とは異なるノードの第２の電圧レベルが電圧閾値を満たす継続時間を識別するためのプロセス、特徴、手段、または命令をさらに含むことがあり、この継続時間は、強誘電体キャパシタの第１の状態および強誘電体キャパシタの第２の状態に少なくとも一部は基づく。
メモリ・アレイ１００５は、強誘電体メモリ・セルの選択構成要素を活性化するための手段と、選択構成要素が活性化される間、電圧が強誘電体メモリ・セルに印加されていることに少なくとも一部は基づいて強誘電体メモリ・セルの強誘電体キャパシタの第１の状態を修正するための手段と、選択構成要素を非活性化するための手段と、電圧が強誘電体メモリ・セルに印加されている間に選択構成要素が非活性化されていることに少なくとも一部は基づいて強誘電体キャパシタの第２の状態を修正するための手段とを含むことがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例は、強誘電体メモリ・セルに結合されたプレート線およびディジット線が接地または仮想的に接地され得る間に選択構成要素を活性化するためのプロセス、特徴、手段、または命令をさらに含むことがある。上記で説明されたメモリ・アレイ１００５のいくつかの例では、強誘電体キャパシタの第１の状態を修正することは、強誘電体キャパシタに第１の電圧を印加することを含む。
上記で説明されたメモリ・アレイ１００５のいくつかの例では、強誘電体キャパシタに第１の電圧を印加することは、強誘電体メモリ・セルに結合されたディジット線に第２の電圧を印加することを含む。上記で説明されたメモリ・アレイ１００５のいくつかの例は、強誘電体メモリ・セルに結合されたプレート線に第３の電圧を印加するためのプロセス、特徴、手段、または命令をさらに含むことがあり、この第３の電圧は第２の電圧と異なり、第１の電圧は、少なくとも一部は、第２の電圧および第３の電圧に基づくことがある。上記で説明されたメモリ・アレイ１００５のいくつかの例では、強誘電体キャパシタの第２の状態を修正することは、強誘電体キャパシタに第４の電圧を印加することを含む。
上記で説明されたメモリ・アレイ１００５のいくつかの例では、強誘電体キャパシタに第４の電圧を印加することは、強誘電体メモリ・セルに結合されたディジット線に第５の電圧を印加することを含み、選択構成要素は、第５の電圧が強誘電体メモリ・セルに印加されている間、非活性化されることがあり、選択構成要素は、強誘電体キャパシタと強誘電体メモリ・セルに結合されたプレート線との間に配置されることがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例では、強誘電体キャパシタに第４の電圧を印加することは、強誘電体メモリ・セルに結合されたプレート線に第６の電圧を印加することを含み、選択構成要素は、第６の電圧が強誘電体メモリ・セルに印加されている間、非活性化されることがあり、選択構成要素は、強誘電体キャパシタと強誘電体メモリ・セルに結合されたディジット線との間に配置されることがある。
上記で説明されたメモリ・アレイ１００５のいくつかの例では、強誘電体メモリ・セルは、強誘電体キャパシタの第１の状態および強誘電体キャパシタの第２の状態に少なくとも一部は基づいて、少なくとも３つの論理状態を記憶するように構成されることがある。上記で説明されたメモリ・アレイ１００５のいくつかの例では、第１の状態は、強誘電体キャパシタの分極状態であることがある。上記で説明されたメモリ・アレイ１００５のいくつかの例では、第２の状態は、強誘電体キャパシタの誘電電荷状態であることがある。
図１１は、本開示のさまざまな実施形態によるメモリ・セルの時間ベースのアクセスをサポートするメモリ・コントローラ１１１５のブロック図１１００を示す。メモリ・コントローラ１１１５は、図１、図１０、および図１２を参照して説明されたメモリ・コントローラ１２１５の部分の一例であることがある。メモリ・コントローラ１１１５は、バイアス構成要素１１２０と、タイミング構成要素１１２５と、充電構成要素１１３０と、感知マネージャ１１３５と、論理決定器１１４０と、信号マネージャ１１４５と、ラッチマネージャ１１５０と、セル・マネージャ１１５５と、タイミング・マネージャ１１６０と、閾値マネージャ１１６５とを含むことがある。これらのモジュールの各々は、互いと（たとえば、１つまたは複数のバスを介して）直接的または間接的に通信することがある。
バイアス構成要素１１２０は、第１の電圧レベルを用いてディジット線を充電する前にディジット線をバイアスすることがある。
タイミング構成要素１１２５は、メモリ・セルの読み取り動作と関連づけられた継続時間を決定するように構成されることがある。たとえば、タイミング構成要素は、メモリ・セルのディジット線を充電し始めたこととラッチの作動（ｆｉｒｉｎｇ）との間の継続時
間を決定するように構成されることがある。場合によっては、継続時間は、タイマを開始することとディジット線が第１の電圧レベルに充電されることとの間で経過する時間の量に基づいて決定される。
充電構成要素１１３０は、メモリ・セルに結合されたディジット線を第１の電圧レベルに充電し、ディジット線を充電するために経時的にディジット線に印加された電流を変化させることがあり、この時間変化する電流はメモリ・セルの特定の論理状態と関連づけられた時間区間を修正するように構成され、さらに、充電構成要素１１３０は、電流を、ディジット線に結合された強誘電体メモリ・セルに押し込むことがあり、この強誘電体メモリ・セルは、少なくとも３つの論理状態を記憶するように構成され、さらに、充電構成要素１１３０は、電流を印加することに基づいて第１の電圧レベルにディジット線を電流ジェネレータによって充電し、読み取り動作の一部としてメモリ・セルのディジット線を充電することがあり、時間変化する信号は、ディジット線を充電することが始まるとき、印加される。場合によっては、ディジット線が充電される第１の電圧レベルは、メモリ・セルの可能な電荷状態のセットのうちの少なくとも１つに基づいた所定の電圧レベルである。場合によっては、ディジット線は、ディジット線および感知構成要素に結合されたカスコードによって充電される。場合によっては、電流は、強誘電体メモリ・セル上で読み取り動作を実行することに基づいて強制される。場合によっては、電流は、ディジット線およびノードに結合された電流ジェネレータによって強制される。
感知マネージャ１１３５は、ディジット線が第１の電圧レベルに充電される継続時間を決定し、ディジット線とは異なるノードにおける電圧であってディジット線の第１の電圧レベルに基づいた電圧を感知し、電圧が電圧閾値を満たしたことに基づいた信号を感知構成要素によって出力し、ディジット線とは異なるノードにおける第２の電圧レベルを感知することがあり、ラッチは、この第２の電圧レベルが電圧閾値を満たしたことに基づいて活性化され、さらに、感知マネージャ１１３５は、第２の電圧レベルが電圧閾値を満たしたことに基づいて信号を出力することがあり、ラッチは、信号に基づいて活性化され、さらに、感知マネージャ１１３５は、強誘電体メモリ・セル内の強誘電体キャパシタの第１の状態を感知し、第１の状態とは異なる強誘電体キャパシタの第２の状態を感知することがある。
論理決定器１１４０は、ディジット線が第１の電圧レベルに到達する継続時間に基づいてメモリ・セルの論理状態を識別し、継続時間に基づいて時間変化する信号の値を識別することがあり、論理状態は、時間変化する信号の値に基づき、さらに、論理決定器１１４０は、継続時間よりも短い第２の継続時間の後の論理状態の第１のビットを識別し、継続時間の後の論理状態の第２のビットを識別し、電圧が電圧閾値を満たしたことに基づいて少なくとも３つの論理状態から強誘電体メモリ・セルの論理状態を識別し、強誘電体メモリ・セルの強誘電体キャパシタの分極状態および強誘電体メモリ・セルの強誘電体キャパシタの電荷状態に基づいて強誘電体メモリ・セルの論理状態を識別し、ラッチが活性化されたときにラッチに存在する時間変化する信号の値に基づいてメモリ・セルの論理状態を識別し、第１の状態および第２の状態に基づいて少なくとも３つの論理状態から強誘電体メモリ・セルの論理状態を識別し、第１の状態に基づいて論理状態の第１のビットを識別し、第２の状態に基づいて論理状態の第２のビットを識別することがある。
信号マネージャ１１４５は、メモリ・セル上で読み取り動作を開始した後でラッチに時間変化する信号を印加し、メモリ・セル上で読み取り動作を実行したことに基づいて第２のラッチに第２の時間変化する信号を印加することがあり、第２の時間変化する信号は時間変化する信号と異なり、第２のラッチはラッチと異なり、さらに、信号マネージャ１１４５は、少なくとも２つのラッチのうちの１つに第１の時間変化する信号を印加し、少なくとも２つのラッチのもう一方に第１の時間変化する信号とは異なる第２の時間変化する
信号を印加することがあり、論理状態は、少なくとも２つのラッチを活性化するとき、第１の時間変化する信号および第２の時間変化する信号の値に基づいて識別される。場合によっては、第２の時間変化する信号の構成は、時間変化する信号の構成に基づき、時間変化する信号と第２の時間変化する信号は協働して、少なくとも３つの論理状態を規定する。場合によっては、時間変化する信号の構成は、メモリ・セルの予想電荷および第１の電圧レベルに基づく。場合によっては、時間変化する信号の構成は、メモリ・セルが記憶することが可能である論理状態の数に基づく。場合によっては、時間変化する信号の構成は、読み取り動作において使用されるラッチの数に基づく。場合によっては、時間変化する信号の構成および時間変化する信号の区間は所定である。場合によっては、時間変化する信号の値は、時間変化する信号の所定の区間にわたって所定の様式で変化する。
ラッチマネージャ１１５０は、電圧が電圧閾値を満たしたことに基づいて第１のラッチを活性化し、電圧が電圧閾値を満たしたことに基づいて第１のラッチとは異なる第２のラッチを活性化し、第１のラッチに第１の時間変化する信号を印加し、第１の時間変化する信号とは異なる第２の時間変化する信号を第２のラッチに印加することがあり、強誘電体メモリ・セルの論理状態は、第１のラッチおよび第２のラッチが活性化されるとき、第１の時間変化する信号および第２の時間変化する信号の値に基づき、さらに、ラッチマネージャ１１５０は、読み取り動作の一部としてメモリ・セルに結合されたディジット線が第１の電圧レベルに充電されることに基づいてラッチを活性化し、メモリ・セルに結合されたディジット線が第１の電圧レベルに充電されることに基づいて第２のラッチを活性化することがあり、メモリ・セルの論理状態を識別することは、ラッチおよび第２のラッチが活性化されるとき、ラッチに存在する時間変化する信号および第２のラッチに存在する第２の時間変化する信号に基づき、さらに、ラッチマネージャ１１５０は、電圧閾値を満たすディジット線とは異なるノードの電圧レベルに基づいて少なくとも２つのラッチを活性化することがある。
セル・マネージャ１１５５は、読み取り動作が開始されたことに基づいてメモリ・セルのセットからメモリ・セルを選択し、強誘電体メモリ・セルの選択構成要素を活性化することがあり、電流は、選択構成要素が活性化されたことに基づいて強制され、さらに、セル・マネージャ１１５５は、強誘電体メモリ・セルに結合されたプレート線およびディジット線が接地または仮想的に接地されている間、強誘電体メモリ・セルの選択構成要素を活性化し、強誘電体メモリ・セルの識別された論理状態に基づいて強誘電体メモリ・セル上で書き戻し動作を実行し、読み取り動作の一部としてディジット線が第１の電圧に充電した後にラッチからメモリ・セルを絶縁し、選択構成要素が活性化される間、電圧が強誘電体メモリ・セルに印加されていることに基づいて強誘電体メモリ・セルの強誘電体キャパシタの第１の状態を修正し、選択構成要素を非活性化し、電圧が強誘電体メモリ・セルに印加されている間、選択構成要素が非活性化されていることに基づいて強誘電体キャパシタの第２の状態を修正し、強誘電体メモリ・セルに結合されたプレート線およびディジット線が接地または仮想的に接地されている間、選択構成要素を活性化し、強誘電体メモリ・セルに結合されたプレート線に第３の電圧を印加することがあり、この第３の電圧は第２の電圧と異なり、第１の電圧は第２の電圧および第３の電圧に基づき、さらに、セル・マネージャ１１５５は、強誘電体メモリ・セルの選択構成要素を活性化することがある。場合によっては、第２の状態は、強誘電体キャパシタの誘電電荷状態である。場合によっては、メモリ・セルは、強誘電体キャパシタを含む。場合によっては、メモリ・セルは、誘電体キャパシタを含む。場合によっては、メモリ・セルは、少なくとも３つの論理状態を記憶するように構成される。場合によっては、メモリ・セルは、２つの論理状態を記憶するように構成される。場合によっては、メモリ・セルは、少なくとも３つの論理状態を記憶するように構成される。場合によっては、メモリ・セルの識別された論理状態は、少なくとも３つの論理状態から選択される。場合によっては、強誘電体キャパシタの第１の状態は、強誘電体キャパシタの分極と関連づけられる。場合によっては、強誘電体キャ
パシタの第２の状態は、強誘電体キャパシタ上に記憶された誘電電荷と関連づけられる。場合によっては、継続時間は、メモリ・セルのキャパシタの安定状態およびメモリ・セルのキャパシタの揮発状態に基づく。場合によっては、強誘電体キャパシタの第１の状態を修正することは、強誘電体キャパシタに第１の電圧を印加することを含む。場合によっては、強誘電体キャパシタに第１の電圧を印加することは、強誘電体メモリ・セルに結合されたディジット線に第２の電圧を印加することを含む。場合によっては、強誘電体キャパシタの第２の状態を修正することは、強誘電体キャパシタに第４の電圧を印加することを含む。場合によっては、強誘電体キャパシタに第４の電圧を印加することは、強誘電体メモリ・セルに結合されたディジット線に第５の電圧を印加することを含み、選択構成要素は、第５の電圧が強誘電体メモリ・セルに印加されている間、非活性化され、選択構成要素は、強誘電体キャパシタと強誘電体メモリ・セルに結合されたプレート線との間に配置される。場合によっては、強誘電体キャパシタに第４の電圧を印加することは、強誘電体メモリ・セルに結合されたプレート線に第６の電圧を印加することを含み、選択構成要素は、第６の電圧が強誘電体メモリ・セルに印加されている間、非活性化され、選択構成要素は、強誘電体キャパシタと強誘電体メモリ・セルに結合されたディジット線との間に配置される。場合によっては、強誘電体メモリ・セルは、強誘電体キャパシタの第１の状態および強誘電体キャパシタの第２の状態に基づいて少なくとも３つの論理状態を記憶するように構成される。場合によっては、第１の状態は、強誘電体キャパシタの分極状態である。
タイミング・マネージャ１１６０は、メモリ・セル上で読み取り動作を実行することに基づいてタイマを開始することがあり、継続時間はタイマに基づいて決定され、さらに、タイミング・マネージャ１１６０は、ノード上に存在する第２の電圧レベルが電圧閾値を満たす継続時間を識別することがあり、論理状態は、継続時間に基づいて識別され、さらに、タイミング・マネージャ１１６０は、読み取り動作の継続時間が時間閾値を満たすことを決定することがあり、メモリ・セルの論理状態を識別することは、時間閾値を満たす継続時間の前にラッチが活性化しないことに基づき、さらに、タイミング・マネージャ１１６０は、アクセス動作中にディジット線の第１の電圧レベルが電圧閾値を満たす継続時間を識別することがあり、この継続時間は、強誘電体キャパシタの第１の状態、強誘電体キャパシタの第２の状態、およびディジット線に印加された電圧に基づき、さらに、タイミング・マネージャ１１６０は、ディジット線とは異なるノードの第２の電圧レベルが電圧閾値を満たす継続時間を識別することがあり、この継続時間は、強誘電体キャパシタの第１の状態および強誘電体キャパシタの第２の状態に基づく。場合によっては、継続時間は、強誘電体メモリ・セルの強誘電体キャパシタ上に記憶された全電荷に基づく。場合によっては、この全電荷は、強誘電体キャパシタの揮発性電荷と、強誘電体キャパシタの安定電荷とを含む。
閾値マネージャ１１６５は、ディジット線とは異なるノードにおける第２の電圧レベルが電圧閾値を満たすことを決定することがあり、継続時間は、第２の電圧レベルが電圧閾値を満たすことに基づき、さらに、閾値マネージャ１１６５は、ノードにおける第２の電圧レベルを感知構成要素によって感知することがあり、論理状態は、第２の電圧レベルに基づいて識別される。場合によっては、電圧閾値は、メモリ・セルの安定状態を生成するために使用されるバイアス電圧よりも小さい。
図１２は、本開示のさまざまな実施形態によるメモリ・セルの時間ベースのアクセスをサポートするデバイス１２０５を含むシステム１２００の図を示す。デバイス１２０５は、上記でたとえば図１０を参照して説明されたメモリ・コントローラ１０１５の構成要素の一例であってもよいし、これを含んでもよい。デバイス１２０５は、メモリ・コントローラ１２１５と、メモリ・セル１２２０と、基本入力／出力システム（ＢＩＯＳ）構成要素１２２５と、プロセッサ１２３０と、Ｉ／Ｏコントローラ１２３５と、周辺構成要素１
２４０とを含む、通信を送信および受信するための構成要素を含む、双方向音声およびデータ通信のための構成要素を含むことがある。これらの構成要素は、１つまたは複数のバス（たとえば、バス１２１０）を介して電子通信することがある。メモリ・セル１２２０は、本明細書において説明されるように、情報（すなわち、論理的な状態の形で）を記憶することがある。
ＢＩＯＳ構成要素１２２５は、さまざまなハードウェア構成要素を初期化して走らせ得る、ファームウェアとして動作されるＢＩＯＳを含むソフトウェア構成要素であってよい。ＢＩＯＳ構成要素１２２５はまた、プロセッサとさまざまな他の構成要素、たとえば、周辺構成要素、入力／出力制御構成要素などとの間のデータ・フローを管理することがある。ＢＩＯＳ構成要素１２２５は、読み出し専用メモリ（ＲＯＭ）、フラッシュ・メモリ、または他の任意の不揮発性メモリ内に記憶されたプログラムまたはソフトウェアを含むことがある。
プロセッサ１２３０は、インテリジェント・ハードウェア・デバイス（たとえば、汎用プロセッサ、ＤＳＰ、中央処理装置（ＣＰＵ）、マイクロコントローラ、ＡＳＩＣ、ＦＰＧＡ、プログラム可能論理デバイス、個別のゲートもしくはトランジスタ論理構成要素、個別のハードウェア構成要素、またはそれらの任意の組み合わせ）を含むことがある。場合によっては、プロセッサ１２３０は、メモリ・コントローラを使用してメモリ・アレイを動作させるように構成されることがある。他の場合には、メモリ・コントローラは、プロセッサ１２３０に統合されることがある。プロセッサ１２３０は、さまざまな機能（たとえば、メモリ・セルの時間ベースのアクセスをサポートする機能またはタスク）を実行するためにメモリ内に記憶されたコンピュータ可読命令を実行するように構成されることがある。
Ｉ／Ｏコントローラ１２３５は、デバイス１２０５のための入力信号および出力信号を管理し得る。Ｉ／Ｏコントローラ１２３５は、デバイス１２０５に統合されていない周辺機器も管理し得る。場合によっては、Ｉ／Ｏコントローラ１２３５は、外部周辺機器への物理的接続またはポートを表すことがある。場合によっては、Ｉ／Ｏコントローラ１２３５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）、または別の既知のオペレーティング・システムなどのオペレーティング・システムを利用することがある。他の場合には、Ｉ／Ｏコントローラ１２３５は、モデム、キーボード、マウス、タッチスクリーン、または類似のデバイスを表す、またはこれと相互作用することがある。場合によっては、Ｉ／Ｏコントローラ１２３５は、プロセッサの一部として実施されることがある。場合によっては、ユーザは、Ｉ／Ｏコントローラ１２３５を介して、またはＩ／Ｏコントローラ１２３５によって制御されるハードウェア構成要素を介して、デバイス１２０５と対話することがある。
周辺構成要素１２４０は、任意の入力デバイスもしくは出力デバイス、またはそのようなデバイスのためのインタフェースを含んでよい。例としては、ディスク・コントローラ、サウンド・コントローラ、グラフィックス・コントローラ、イーサネット・コントローラ、モデム、ユニバーサル・シリアル・バス（ＵＳＢ）コントローラ、シリアル・ポートもしくはパラレル・ポート、または周辺構成要素相互接続（ＰＣＩ）スロットまたはアクセラレーテッド・グラフィックス・ポート（ＡＧＰ）スロットなどの周辺カード・スロットがあり得る。
図１３は、本開示のさまざまな実施形態によるメモリ・セルの時間ベースのアクセスのための方法１３００を図示するフローチャートを示す。方法１３００の動作は、本明細書において説明されるメモリ・コントローラ１０１５またはその構成要素によって実施され
ることがある。たとえば、方法１３００の動作は、図１０から図１２を参照して説明されるメモリ・コントローラによって実行されることがある。いくつかの例では、メモリ・コントローラ１０１５は、以下で説明される機能を実行するデバイスの機能要素を制御するためにコードのセットを実行することがある。加えて、または代替的に、メモリ・コントローラ１０１５は、特殊目的ハードウェアを使用して、以下で説明される機能の一部分を実行することがある。
ブロック１３０５では、メモリ・コントローラ１０１５は、メモリ・セル上で読み取り動作を開始した後、ラッチに時間変化する信号を印加することがある。ブロック１３０５の動作は、図１から図９を参照して説明される方法により実行され得る。いくつかの例では、ブロック１３０５の動作の部分は、図１０から図１２を参照して説明される信号マネージャによって実行されることがある。
ブロック１３１０では、メモリ・コントローラ１０１５は、読み取り動作の一部としてメモリ・セルに結合されたディジット線が第１の電圧レベルに充電されることに少なくとも一部は基づいてラッチを活性化することがある。ブロック１３１０の動作は、図１から図９を参照して説明される方法により実行され得る。いくつかの例では、ブロック１３１０の動作の部分は、図１０から図１２を参照して説明されるラッチマネージャによって実行されることがある。
ブロック１３１５では、メモリ・コントローラ１０１５は、ラッチが活性化されるとき、ラッチに存在する時間変化する信号の値に少なくとも一部は基づいてメモリ・セルの論理状態を識別することがある。ブロック１３１５の動作は、図１から図９を参照して説明される方法により実行され得る。いくつかの例では、ブロック１３１５の動作の部分は、図１０から図１２を参照して説明される論理決定器によって実行されることがある。
場合によっては、時間変化する信号の値は、時間変化する信号の所定の区間にわたって所定の様式で変化する。場合によっては、メモリ・セルは、少なくとも３つの論理状態を記憶するように構成される。場合によっては、メモリ・セルの識別された論理状態は、少なくとも３つの論理状態から選択される。場合によっては、第２の時間変化する信号の構成は、時間変化する信号の構成に少なくとも一部は基づき、時間変化する信号と第２の時間変化する信号は協働して、少なくとも３つの論理状態を規定する。場合によっては、時間変化する信号の構成は、メモリ・セルの予想電荷および第１の電圧レベルに少なくとも一部は基づく。場合によっては、時間変化する信号の構成は、メモリ・セルが記憶することが可能である論理状態の数に少なくとも一部は基づく。場合によっては、時間変化する信号の構成は、読み取り動作において使用されるラッチの数に少なくとも一部は基づく。場合によっては、時間変化する信号の構成および時間変化する信号の区間は所定である。
方法１３００を実行するための装置について説明する。この装置は、メモリ・セル上で読み取り動作を開始した後で時間変化する信号をラッチに印加するための手段と、読み取り動作の一部としてメモリ・セルに結合されたディジット線が第１の電圧レベルに充電されることに少なくとも一部は基づいてラッチを活性化するための手段と、ラッチが活性化されるとき、ラッチに存在する時間変化する信号の値に少なくとも一部は基づいてメモリ・セルの論理状態を識別するための手段とを含むことがある。
上記で説明された方法１３００および装置のいくつかの例は、読み取り動作の一部としてディジット線が第１の電圧レベルに充電された後にラッチからメモリ・セルを絶縁することためのプロセス、特徴、手段、または命令をさらに含むことがある。上記で説明された方法１３００および装置のいくつかの例では、メモリ・セルは、少なくとも３つの論理状態を記憶するように構成され、メモリ・セルの識別された論理状態は、少なくとも３つの論理状態から選択される。
上記で説明された方法１３００および装置のいくつかの例では、メモリ・セル上で読み取り動作を実行することに少なくとも一部は基づいて第２のラッチに第２の時間変化する信号を印加するためのプロセス、特徴、手段、または命令をさらに含むことがあり、この第２の時間変化する信号は、時間変化する信号と異なり、第２のラッチは、ラッチとは異なる。上記で説明された方法１３００および装置のいくつかの例は、メモリ・セルに結合されたディジット線が第１の電圧レベルに充電されることに少なくとも一部は基づいて第２のラッチを活性化するためのプロセス、特徴、手段、または命令をさらに含むことがある。場合によっては、メモリ・セルの論理状態を識別することは、ラッチおよび第２のラッチが活性化されるとき、ラッチに存在する時間変化する信号および第２のラッチに存在する第２の時間変化する信号に少なくとも一部は基づく。
上記で説明された方法１３００および装置のいくつかの例では、第２の時間変化する信号の構成は、時間変化する信号の構成に少なくとも一部は基づく。場合によっては、時間変化する信号と第２の時間変化する信号は協働して、少なくとも３つの論理状態を規定する。
上記で説明された方法１３００および装置のいくつかの例では、読み取り動作の一部としてメモリ・セルのディジット線を充電するためのプロセス、特徴、手段、または命令をさらに含むことがある。場合によっては、時間変化する信号は、ディジット線を充電することが始まるときに印加される。上記で説明された方法１３００および装置のいくつかの例では、ディジット線とは異なるノードにおける第２の電圧レベルを感知するためのプロセス、特徴、手段、または命令をさらに含むことがある。場合によっては、ラッチは、第２の電圧レベルが電圧閾値を満たすことに少なくとも一部は基づいて、活性化される。
上記で説明された方法１３００および装置のいくつかの例では、第２の電圧レベルが電圧閾値を満たしたことに少なくとも一部は基づいて信号を出力するためのプロセス、特徴、手段、または命令をさらに含むことがある。場合によっては、ラッチは、信号に少なくとも一部は基づいて、活性化される。上記で説明された方法１３００および装置のいくつかの例では、読み取り動作の継続時間が時間閾値を満たすことを決定するためのプロセス、特徴、手段、または命令をさらに含むことがある。場合によっては、メモリ・セルの論理状態を識別することは、時間閾値を満たす継続時間の前にラッチが活性化しないことに少なくとも一部は基づく。
上記で説明された方法１３００および装置のいくつかの例では、時間変化する信号の構成は、メモリ・セルの予想電荷および第１の電圧レベルに少なくとも一部は基づく。上記で説明された方法１３００および装置のいくつかの例では、時間変化する信号の構成は、メモリ・セルが記憶することが可能であり得る論理状態の数に少なくとも一部は基づく。
上記で説明された方法１３００および装置のいくつかの例では、時間変化する信号の構成は、読み取り動作において使用されるラッチの数に少なくとも一部は基づくことがある。上記で説明された方法１３００および装置のいくつかの例では、時間変化する信号の値は、時間変化する信号の所定の区間にわたって所定の様式で変化する。
図１４は、本開示のさまざまな実施形態によるメモリ・セルの時間ベースのアクセスのための方法１４００を図示するフローチャートを示す。方法１４００の動作は、本明細書において説明されるメモリ・コントローラ１０１５またはその構成要素によって実施されることがある。たとえば、方法１４００の動作は、図１０から図１２を参照して説明されるメモリ・コントローラによって実行されることがある。いくつかの例では、メモリ・コ
ントローラ１０１５は、以下で説明される機能を実行するデバイスの機能要素を制御するためにコードのセットを実行することがある。加えて、または代替的に、メモリ・コントローラ１０１５は、特殊目的ハードウェアを使用して、以下で説明される機能の一部分を実行することがある。
ブロック１４０５では、メモリ・コントローラ１０１５は、強誘電体メモリ・セル内の強誘電体キャパシタの第１の状態を感知することがある。ブロック１４０５の動作は、図１から図９を参照して説明される方法により実行され得る。いくつかの例では、ブロック１４０５の動作の部分は、図１０から図１２を参照して説明されるラッチマネージャによって実行されることがある。
ブロック１４１０では、メモリ・コントローラ１０１５は、第１の状態とは異なる、強誘電体キャパシタの第２の状態を感知することがある。ブロック１４１０の動作は、図１から図９を参照して説明される方法により実行され得る。いくつかの例では、ブロック１４１０の動作の部分は、図１０から図１２を参照して説明される感知マネージャによって実行されることがある。
ブロック１４１５では、メモリ・コントローラ１０１５は、第１の状態および第２の状態に少なくとも一部は基づいて、少なくとも３つの論理状態から強誘電体メモリ・セルの論理状態を識別することがある。ブロック１４１５の動作は、図１から図９を参照して説明される方法により実行され得る。いくつかの例では、ブロック１４１５の動作の部分は、図１０から図１２を参照して説明される論理決定器によって実行されることがある。
場合によっては、強誘電体キャパシタの第１の状態は、強誘電体キャパシタの分極と関連づけられる。場合によっては、強誘電体キャパシタの第２の状態は、強誘電体キャパシタ上に記憶された誘電電荷と関連づけられる。いくつかの例では、強誘電体キャパシタの第１の状態を感知することおよび強誘電体キャパシタの第２の状態を感知することは、感知キャパシタの組み合わされた状態を感知することを含むことがある。場合によっては、組み合わされた状態は、分極された状態と弁証法的な電荷状態の組み合わせ（または重ね合わせ）であることがある。
方法１４００を実行するための装置について説明する。この装置は、強誘電体メモリ・セル内の強誘電体キャパシタの第１の状態を感知するための手段と、第１の状態とは異なる強誘電体キャパシタの第２の状態を感知するための手段と、第１の状態および第２の状態に少なくとも一部は基づいて少なくとも３つの論理状態から強誘電体メモリ・セルの論理状態を識別するための手段とを含むことがある。
上記で説明された方法１４００および装置のいくつかの例では、強誘電体キャパシタの第１の状態は、強誘電体キャパシタの分極と関連づけられる。上記で説明された方法１４００および装置のいくつかの例では、強誘電体キャパシタの第２の状態は、強誘電体キャパシタ上に記憶された誘電電荷関連づけられる。
上記で説明された方法１４００および装置のいくつかの例では、第１の状態に少なくとも一部は基づいて論理状態の第１のビットを識別し、第２の状態に少なくとも一部は基づいて論理状態の第２のビットを識別するためのプロセス、特徴、手段、または命令をさらに含むことがある。上記で説明された方法１４００および装置のいくつかの例は、電圧閾値を満たすディジット線とは異なるノードの電圧レベルに少なくとも一部は基づいて少なくとも２つのラッチを活性化するためのプロセス、特徴、手段、または命令をさらに含むことがある。
上記で説明された方法１４００および装置のいくつかの例では、少なくとも２つのラッチのうちの１つに第１の時間変化する信号を印加し、少なくとも２つのラッチのもう一方に第１の時間変化する信号とは異なる第２の時間変化する信号を印加するためのプロセス、特徴、手段、または命令をさらに含むことがある。場合によっては、論理状態は、少なくとも２つのラッチを活性化するとき、第１の時間変化する信号および第２の時間変化する信号の値に少なくとも一部は基づいて識別される。
上記で説明された方法１４００および装置のいくつかの例では、ディジット線の第１の電圧レベルがアクセス動作中に電圧閾値を満たす継続時間を識別するためのプロセス、特徴、手段、または命令をさらに含むことがあり、この継続時間は、強誘電体キャパシタの第１の状態、強誘電体キャパシタの第２の状態、およびディジット線に印加される電圧に少なくとも一部は基づく。
上記で説明された方法１４００および装置のいくつかの例では、ディジット線とは異なるノードの第２の電圧レベルが電圧閾値を満たす継続時間を識別するためのプロセス、特徴、手段、または命令をさらに含むことがあり、この継続時間は、強誘電体キャパシタの第１の状態および強誘電体キャパシタの第２の状態に少なくとも一部は基づく。
図１５は、本開示のさまざまな実施形態によるメモリ・セルの時間ベースのアクセスのための方法１５００を図示するフローチャートを示す。方法１５００の動作は、本明細書において説明されるメモリ・コントローラ１０１５またはその構成要素によって実施されることがある。たとえば、方法１５００の動作は、図１０から図１２を参照して説明されるメモリ・コントローラによって実行されることがある。いくつかの例では、メモリ・コントローラ１０１５は、以下で説明される機能を実行するデバイスの機能要素を制御するためにコードのセットを実行することがある。加えて、または代替的に、メモリ・コントローラ１０１５は、特殊目的ハードウェアを使用して、以下で説明される機能の一部分を実行することがある。
ブロック１５０５では、メモリ・コントローラ１０１５は、強誘電体メモリ・セルの選択構成要素を活性化することがある。ブロック１５０５の動作は、図１から図９を参照して説明される方法により実行され得る。いくつかの例では、ブロック１５０５の動作の部分は、図１０から図１２を参照して説明されるセル・マネージャによって実行されることがある。
ブロック１５１０では、メモリ・コントローラ１０１５は、選択構成要素が活性化される間、電圧が強誘電体メモリ・セルに印加されていることに少なくとも一部は基づいて強誘電体メモリ・セルの強誘電体キャパシタの第１の状態を修正することがある。ブロック１５１０の動作は、図１から図９を参照して説明される方法により実行され得る。いくつかの例では、ブロック１５１０の動作の部分は、図１０から図１２を参照して説明されるセル・マネージャによって実行されることがある。
ブロック１５１５では、メモリ・コントローラ１０１５は、選択構成要素を非活性化することがある。ブロック１５１５の動作は、図１から図９を参照して説明される方法により実行され得る。いくつかの例では、ブロック１５１５の動作の部分は、図１０から図１２を参照して説明されるセル・マネージャによって実行されることがある。
ブロック１５２０では、メモリ・コントローラ１０１５は、電圧が強誘電体メモリ・セルに印加される間、選択構成要素が非活性化されていることに少なくとも一部は基づいて強誘電体キャパシタの第２の状態を修正することがある。ブロック１５２０の動作は、図１から図９を参照して説明される方法により実行され得る。いくつかの例では、ブロック
１５２０の動作の部分は、図１０から図１２を参照して説明されるセル・マネージャによって実行されることがある。
場合によっては、第２の状態は、強誘電体キャパシタの誘電電荷状態である。場合によっては、強誘電体キャパシタの第１の状態を修正することは、強誘電体キャパシタに第１の電圧を印加することを含む。場合によっては、強誘電体キャパシタに第１の電圧を印加することは、強誘電体メモリ・セルに結合されたディジット線に第２の電圧を印加することを含む。場合によっては、強誘電体キャパシタの第２の状態を修正することは、強誘電体キャパシタに第４の電圧を印加することを含む。
場合によっては、強誘電体キャパシタに第４の電圧を印加することは、選択構成要素が非活性化されている間、強誘電体メモリ・セルに結合されたディジット線に第５の電圧を印加することを含み、選択構成要素は、強誘電体キャパシタと、強誘電体メモリ・セルに結合されたプレート線との間に配置される。
場合によっては、強誘電体キャパシタに第４の電圧を印加することは、選択構成要素が非活性化されている間、強誘電体メモリ・セルに結合されたプレート線に第６の電圧を印加することを含み、選択構成要素は、強誘電体キャパシタと、強誘電体メモリ・セルに結合されたディジット線との間に配置される。
場合によっては、強誘電体メモリ・セルは、強誘電体キャパシタの第１の状態および強誘電体キャパシタの第２の状態に基づいて少なくとも３つの論理状態を記憶するように構成される。場合によっては、第１の状態は、強誘電体キャパシタの分極状態である。
方法１５００を実行するための装置について説明する。この装置は、強誘電体メモリ・セルの選択構成要素を活性化するための手段と、選択構成要素が活性化される間、電圧が強誘電体メモリ・セルに印加されていることに少なくとも一部は基づいて強誘電体メモリ・セルの強誘電体キャパシタの第１の状態を修正するための手段と、選択構成要素を非活性化するための手段と、電圧が強誘電体メモリ・セルに印加されている間に選択構成要素が非活性化されていることに少なくとも一部は基づいて強誘電体キャパシタの第２の状態を修正するための手段とを含むことがある。
上記で説明された方法１５００および装置のいくつかの例では、強誘電体メモリ・セルに結合されたプレート線およびディジット線が接地または仮想的に接地される間に選択構成要素を活性化するためのプロセス、特徴、手段、または命令をさらに含むことがある。上記で説明された方法１５００および装置のいくつかの例では、強誘電体キャパシタに第１の電圧を印加するためのプロセス、特徴、手段、または命令をさらに含むことがある。
上記で説明された方法１５００および装置のいくつかの例では、強誘電体メモリ・セルに結合されたディジット線に第２の電圧を印加し、強誘電体メモリ・セルに結合されたプレート線に第３の電圧を印加するためのプロセス、特徴、手段、または命令をさらに含むことがあり、第３の電圧は、第２の電圧とは異なる。場合によっては、第１の電圧は、第２の電圧および第３の電圧に少なくとも一部は基づく。
上記で説明された方法１５００および装置のいくつかの例では、強誘電体キャパシタに第４の電圧を印加するためのプロセス、特徴、手段、または命令をさらに含むことがある。上記で説明された方法１４００および装置のいくつかの例は、強誘電体メモリ・セルに結合されたディジット線に第５の電圧を印加するためのプロセス、特徴、手段、または命令をさらに含むことがあり、選択構成要素は、第５の電圧が強誘電体メモリ・セルに印加される間、非活性化されている。場合によっては、選択構成要素は、強誘電体キャパシタ
と、強誘電体メモリ・セルに結合されたプレート線との間に配置される。
上記で説明された方法１５００および装置のいくつかの例では、強誘電体メモリ・セルに結合されたプレート線に第６の電圧を印加するためのプロセス、特徴、手段、または命令をさらに含むことがあり、選択構成要素は、第６の電圧が強誘電体メモリ・セルに印加される間、非活性化されている。場合によっては、選択構成要素は、強誘電体キャパシタと、強誘電体メモリ・セルに結合されたディジット線との間に配置される。
上記で説明された方法１５００および装置のいくつかの例では、強誘電体メモリ・セルは、強誘電体キャパシタの第１の状態および強誘電体キャパシタの第２の状態に少なくとも一部は基づいて、少なくとも３つの論理状態を記憶するように構成される。
上記で説明された方法１５００および装置のいくつかの例では、第１の状態は強誘電体キャパシタの分極状態であり、第２の状態は強誘電体キャパシタの誘電電荷状態である。
上記で説明された方法は可能な実施例について説明するものであり、動作およびステップは、並べ替えられてもよいし、他の方法で修正されてもよく、他の実施例も可能であることが留意されるべきである。そのうえ、方法のうちの２つ以上からの実施形態が組み合わされてよい。
本明細書において説明される情報および信号は、さまざまな異なる技術および技法のいずれかを使用して表されてよい。たとえば、上記の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組み合わせによって表されることがある。いくつかの図面は、信号を単一の信号として図示することがある。しかしながら、信号が信号のバスを表すことがあり、バスはさまざまなビット幅を有することがあることは、当業者によって理解されよう。
本明細書で使用されるとき、「仮想接地」という用語は、約ゼロ・ボルト（０Ｖ）の電圧に保たれるが接地と直接的に接続されていない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し、定常状態で約０Ｖに戻ることがある。仮想接地は、演算増幅器および抵抗器からなる電圧分割器などのさまざまな電子回路要素を使用して実施され得る。他の実施例も可能である。「仮想接地すること」または「仮想的に接地される」は、約０Ｖに接続されることを意味する。
「電子通信」および「結合される」という用語は、構成要素間の電子流をサポートする構成要素間の関係を指す。これは、構成要素間の直接接続を含んでもよいし、中間構成要素を含んでもよい。互いと電子通信するまたは互いに結合された構成要素は、電子もしくは信号を（たとえば、通電された回路内で）能動的に交換することがあり、または、電子もしくは信号を（たとえば、遮断された回路内で）能動的に交換しないことがあるが、回路が通電されると電子もしく信号を交換するように構成および動作可能であることがある。例として、スイッチ（たとえば、トランジスタ）を介して物理的に接続された２つの構成要素は、電子通信をし、または、スイッチの状態（すなわち、開いているまたは閉じられている）にかかわらず結合されることがある。
本明細書で使用されるとき、「実質的に」という用語は、修飾された特性（たとえば、実質的にという用語によって修飾された動詞または形容詞）は、絶対的である必要はないが、特性の利点を達成するとなるように十分に近いことを意味する。
本明細書で使用されるとき、「電極」という用語は、電気導体を指すことがあり、場合
によっては、メモリ・セルまたはメモリ・アレイの他の構成要素への電気接点として用いられることがある。電極は、メモリ・アレイ１００の要素または構成要素間の導電性経路を提供する掃引線、ワイヤ、導電ライン、導電層などを含むことがある。
「絶縁された」という用語は、電子がそれらの間を流れることが現在不可能である構成要素間の関係を指す。構成要素は、それらの間に開回路がある場合、互いから絶縁される。たとえば、スイッチによって物理的に接続された２つの構成要素は、スイッチが開いているとき、互いから絶縁されることがある。
本明細書で使用されるとき、「短絡」という用語は、問題の２つの構成要素間の単一の中間構成要素の活性化を介して構成要素間に導電性経路が確立される構成要素間の関係を指す。たとえば、第２の構成要素に短絡された第１の構成要素は、２つの構成要素間のスイッチが閉じられているとき、第２の構成要素と電子を交換し得る。したがって、短絡は、電子通信する構成要素（または線）間の電荷の流れを可能にする動的な動作であることがある。
メモリ・アレイ１００を含む、本明細書において論じられるデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、ガリウム砒素、窒化ガリウムなどの半導体基板上に形成されてよい。場合によっては、基板は、半導体ウェハである。他の場合には、基板は、シリコン・オン・ガラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよいし、別の基板上の半導体材料のエピタキシャル層であってもよい。基板または基板の副領域の導電性は、限定するものではないが、リン、ホウ素、またはヒ素を含むさまざまな化学種を使用したドーピングを通して制御されることがある。ドーピングは、基板の初期形成または成長中に、イオン注入によって、または他の任意のドーピング手段によって、実行されてよい。
本明細書において論じられる１つまたは複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し、ソース、ドレイン、およびゲートを含む３つの端子デバイスを備えることがある。端子は、導電材料、たとえば金属を通して、他の電子要素に接続されることがある。ソースおよびドレインは、導電性であってよく、多量にドーピングされた、たとえば縮退した、半導体領域を備えることがある。ソースとドレインは、軽度にドーピングされた半導体領域またはチャネルによって分離されることがある。チャネルがｎ形（すなわち、多数キャリアが電子である）場合、ＦＥＴは、ｎ形ＦＥＴと呼ばれることがある。チャネルがｐ形（すなわち、多数キャリアが正孔である）場合、ＦＥＴは、ｐ形ＦＥＴと呼ばれることがある。チャネルは、絶縁性ゲート酸化物によってキャップされることがある。チャネル導電性は、ゲートに電圧を印加することによって制御されることがある。たとえば、ｎ形ＦＥＴまたはｐ−タイプ形に正の電圧または負の電圧をそれぞれ印加すると、チャネルが導電性になるという結果になることがある。トランジスタは、トランジスタの閾値電圧よりも大きいまたはこれに等しい電圧がトランジスタ・ゲートに印加されるとき、「オン」であるまたは「活性化される」ことがある。トランジスタは、トランジスタの閾値電圧よりも小さい電圧がトランジスタ・ゲートに印加されるとき、「オフ」であるまたは「非活性化される」ことがある。
本明細書において、添付の図面に関連して記載される説明は、例示的な構成について説明し、実施され得るまたは特許請求の範囲内にあるすべての例を表すとは限らない。本明細書において使用される「例示的」という用語は、「一例、事例、または例示として役立つ」ことを意味し、「好ましい」または「他の例よりも有利である」ことを意味しない。詳細な説明は、説明される技法の理解を提供する目的で具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なしに実施され得る。いくつかの事例では、よく知られている構造およびデバイスは、説明される例の概念を不明瞭にすることを避け
るためにブロック図形式で示される。
添付の図では、類似の構成要素または特徴は、同じ参照ラベルを有することがある。さらに、同じタイプのさまざまな構成要素は、ダッシュおよび類似の構成要素を区別する第２のラベルによって参照ラベルを追跡することによって、区別され得る。ただ第１の参照ラベルが本明細書において使用される場合、説明は、第２の参照ラベルには関係なく、同じ第１の参照ラベルを有する類似の構成要素のいずれか１つに適用可能である。
本明細書において説明される情報および信号は、さまざまな異なる技術および技法のいずれかを使用して表されてよい。たとえば、上記の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組み合わせによって表されることがある。
本明細書における開示に関連して説明されるさまざまな例示的なブロックおよびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡもしくは他のプログラム可能論理デバイス、個別のゲートもしくはトランジスタ論理、個別のハードウェア構成要素、または本明細書において説明される機能を実行するように設計されたそれらの任意の組み合わせを用いて、実施または実行され得る。汎用プロセッサはマイクロプロセッサであってよいが、代替形態では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってよい。プロセッサは、コンピューティング・デバイスの組み合わせ（たとえば、デジタル信号プロセッサ（ＤＳＰ）とマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアに関連した１つもしくは複数のマイクロプロセッサ、または他の任意のそのような構成）として実施されてもよい。
本明細書において説明される機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはそれらの任意の組み合わせにおいて実施されてよい。プロセッサによって実行されるソフトウェアにおいて実施される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されてもよいし、送信されてもよい。他の例および実施例は、本開示および添付の特許請求の範囲内にある。たとえば、ソフトウェアの性質により、上記で説明された機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのいずれかの組み合わせを使用して実施可能である。機能を実施する特徴はまた、機能の部分が異なる物理的な場所において実施されるように分散されることを含めて、さまざまな位置に物理的に設置されてよい。また、特許請求の範囲内を含めて本明細書で使用されるとき、項目のリスト（たとえば、「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの句が前に置かれる項目のリスト）内で使用される「または」は包括的なリストを示し、したがって、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つというリストは、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味する。また、本明細書で使用されるとき、「〜に基づく」という句は、条件の閉集合への言及として解釈されるべきでない。たとえば、「Ａ条件に基づく」として説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａと条件Ｂの両方に基づいてよい。言い換えれば、本明細書で使用されるとき、「〜に基づく」という句は、「〜に少なくとも一部は基づく」という句と同じ様式で解釈されるべきでない。
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータ・プログラムの転送を容易にする任意の媒体を含む、非一時的なコンピュータ記憶媒体と通信媒体の両方を含む。非一時的な記憶媒体は、汎用コンピュータまたは特殊目的コンピュータによってアクセス可能である任意の利用可能な媒体であってよい。限定ではなく、例として、非一時的
なコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的に消去可能なプログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、コンパクト・ディスク（ＣＤ）ＲＯＭもしくは他の光ディスク記憶装置、磁気ディスク記憶装置もしくは他の磁気記憶デバイス、または命令もしくはデータ構造の形で所望のプログラム・コード手段を搬送もしくは記憶するために使用可能であり、汎用コンピュータもしくは特殊目的コンピュータ、または汎用プロセッサもしくは特殊目的プロセッサによってアクセス可能である他の任意の非一時的な媒体を含むことができる。また、あらゆる接続は、コンピュータ可読媒体と呼ばれるのが適切である。たとえば、ソフトウェアが、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用してウェブサイト、サーバ、または他のリモート・ソースから送信される場合、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、本明細書で使用されるとき、ＣＤ、レーザ・ディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー・ディスク、およびＢｌｕ−ｒａｙディスクを含み、ディスク（ｄｉｓｋ）は、通常、データを磁気的に再生し、ディスク（ｄｉｓｃ）は、レーザを用いて光学的にデータを再生する。上記の組み合わせも、コンピュータ可読媒体の範囲内に含まれる。
本明細書における説明は、当業者が開示を作製または使用することを可能にするために提供される。本開示のさまざまな修正形態は、当業者には容易に明らかであろう。本明細書において定義される一般的原理は、本開示の範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書において説明される例および設計に限定されず、本明細書で開示される原理および新規な特徴に合致する最も幅広い範囲が与えられるべきである。

Claims (43)

  1. 分極状態および誘電電荷状態を記憶するように構成された強誘電体キャパシタを備え、ディジット線と電子通信するメモリ・セルと、
    前記メモリ・セルに結合された感知構成要素であって、前記感知構成要素に入力される電圧レベルが電圧閾値を満たす時間の継続時間に少なくとも一部は基づく信号を出力するように構成された前記感知構成要素と、
    前記感知構成要素に結合された第１のラッチであって、前記感知構成要素から受け取られた前記信号に少なくとも一部は基づく前記メモリ・セルの論理状態を示す第１の信号の値を出力するように構成された前記第１のラッチと
    を備える装置。
  2. 前記感知構成要素に入力された前記電圧レベルが前記電圧閾値を満たすとき、前記第１の信号の前記値に少なくとも一部は基づいて、前記メモリ・セルの前記論理状態を識別するコントローラ
    をさらに備える、請求項１に記載の装置。
  3. 前記メモリ・セルは、少なくとも３つの論理状態を記憶するように構成される、
    請求項１に記載の装置。
  4. 前記感知構成要素に結合された第２のラッチであって、前記メモリ・セルと関連づけられた論理状態識別子の第１のビットを示す第２の信号を受け取るように構成され、前記第１の信号が前記論理状態識別子の第２のビットを示す、前記第２のラッチ
    をさらに備える、請求項３に記載の装置。
  5. 前記論理状態識別子の前記第１のビットおよび前記第２のビットに少なくとも一部に基づいて前記メモリ・セルの前記論理状態を識別するコントローラ
    をさらに備える、請求項４に記載の装置。
  6. 前記ディジット線に結合された第１のノードと、前記感知構成要素に結合された第２のノードとを有するカスコードであって、読み取り動作中に前記ディジット線に電圧を印加するように構成されるカスコード
    をさらに備える、請求項１に記載の装置。
  7. 前記感知構成要素はインバータである、
    請求項１に記載の装置。
  8. 前記第１のラッチは、前記感知構成要素から出力された前記信号によって活性化される、
    請求項１に記載の装置。
  9. 分極状態および誘電電荷状態を記憶するように構成された強誘電体キャパシタを備えたメモリ・セル上で読み取り動作を開始した後、ラッチに時間変化する信号を印加することと、
    前記読み取り動作の一部として前記メモリ・セルに結合されたディジット線が第１の電圧レベルに充電したことに少なくとも一部は基づいて、前記ラッチを活性化することと、
    前記ラッチが活性化されるとき、前記ラッチに存在する前記時間変化する信号の値に少なくとも一部は基づいて前記メモリ・セルの論理状態を識別することと
    を含む方法。
  10. 前記読み取り動作の一部として前記ディジット線が前記第１の電圧レベルに充電した後、前記ラッチから前記メモリ・セルを絶縁すること
    をさらに含む、請求項９に記載の方法。
  11. 前記メモリ・セルは、少なくとも３つの論理状態を記憶するように構成され、
    前記メモリ・セルの前記識別された論理状態は、前記少なくとも３つの論理状態から選択される、
    請求項９に記載の方法。
  12. 前記メモリ・セル上で前記読み取り動作を実行したことに少なくとも一部は基づいて第２のラッチに第２の時間変化する信号を印加することであって、前記第２の時間変化する信号は前記時間変化する信号とは異なり、前記第２のラッチは前記ラッチとは異なる、印加すること
    をさらに含む、請求項１１に記載の方法。
  13. 前記メモリ・セルに結合された前記ディジット線が前記第１の電圧レベルに充電されることに少なくとも一部は基づいて前記第２のラッチを活性化することであって、前記メモリ・セルの前記論理状態を識別することは、前記ラッチおよび前記第２のラッチが活性化されると前記ラッチに存在する前記時間変化する信号および前記第２のラッチに存在する前記第２の時間変化する信号に少なくとも一部は基づく、活性化すること
    をさらに含む、請求項１２に記載の方法。
  14. 前記第２の時間変化する信号の構成は、前記時間変化する信号の構成に少なくとも一部は基づき、前記時間変化する信号と前記第２の時間変化する信号が協働して、少なくとも３つの論理状態を規定する、
    請求項１２に記載の方法。
  15. 前記読み取り動作の一部として前記メモリ・セルの前記ディジット線を充電することであって、前記ディジット線を充電することが始まるとき、前記時間変化する信号が印加される、充電すること
    をさらに含む、請求項９に記載の方法。
  16. 前記ディジット線とは異なるノードにおける第２の電圧レベルを感知することであって、前記ラッチは、前記第２の電圧レベルが電圧閾値を満たしたことに少なくとも一部は基づいて活性化される、感知すること
    をさらに含む、請求項９に記載の方法。
  17. 前記第２の電圧レベルが前記電圧閾値を満たしたことに少なくとも一部は基づいて信号を出力することであって、前記ラッチは、前記信号に少なくとも一部は基づいて活性化される、出力すること
    をさらに含む、請求項１６に記載の方法。
  18. 前記読み取り動作の継続時間が時間閾値を満たすことを決定することであって、前記メモリ・セルの前記論理状態を識別することは、前記継続時間が前記時間閾値を満たす前に前記ラッチが活性化しないことに少なくとも一部は基づく、決定すること
    をさらに含む、請求項９に記載の方法。
  19. 前記時間変化する信号の構成は、前記メモリ・セルの予想電荷および前記第１の電圧レベルに少なくとも一部は基づく、
    請求項９に記載の方法。
  20. 前記時間変化する信号の前記構成は、前記メモリ・セルが記憶することが可能である論理状態の数に少なくとも一部は基づく、
    請求項１９に記載の方法。
  21. 前記時間変化する信号の前記構成は、前記読み取り動作において使用されるラッチの数に少なくとも一部は基づく、
    請求項２０に記載の方法。
  22. 前記時間変化する信号の前記値は、前記時間変化する信号の所定の区間にわたって所定の様式で変化する、
    請求項９に記載の方法。
  23. アクセス線と電子通信する選択構成要素と、
    前記選択構成要素に結合された強誘電体キャパシタであって、分極状態と電荷状態を記憶するように構成された前記強誘電体キャパシタと
    を備える強誘電体メモリ・セルと、
    前記分極状態および前記電荷状態に少なくとも一部は基づいて少なくとも３つの論理状態のセットから前記強誘電体メモリ・セルの論理状態を識別するように動作可能なコントローラと、
    ディジット線に結合されたカスコードであって、アクセス動作中に前記ディジット線に第１の電圧を印加するように構成された前記カスコードと、
    前記ディジット線とは異なる前記カスコードのノードに結合された感知構成要素であって、前記ノード上に存在する第２の電圧を検出するように構成され、前記第２の電圧は、前記ディジット線の電圧レベルに少なくとも一部は基づく、前記感知構成要素と、
    前記感知構成要素の出力に結合された第１のラッチであって、
    前記ノード上に存在する前記第２の電圧が電圧閾値を満たしたことを示す信号を受け取り、
    前記強誘電体メモリ・セルの前記論理状態を少なくとも一部は示すために第１の時間変化する信号を受け取り、
    前記第２の電圧が前記電圧閾値を満たしたことを示す前記信号を受け取ったことに少なくとも一部は基づいて前記第１の時間変化する信号の値を出力する
    ように構成された前記第１のラッチと、
    前記感知構成要素の前記出力に結合された第２のラッチであって、
    前記強誘電体メモリ・セルの前記論理状態を少なくとも一部は示すために第２の時間変化する信号を受け取り、前記第２の時間変化する信号は、前記第１の時間変化する信号とは異なり、
    前記第２の電圧が前記電圧閾値を満たしたことを示す前記信号を受け取ったことに少なくとも一部は基づいて前記第２の時間変化する信号の値を出力する
    ように構成された前記第２のラッチと、
    前記第１のラッチおよび前記第２のラッチの出力に結合されたコントローラであって、前記第１のラッチから受け取られた第１の出力信号および前記第２のラッチから受け取られた第２の出力信号に少なくとも一部は基づいて前記強誘電体メモリ・セルの前記論理状態を識別するように動作可能である前記コントローラと
    を備える装置。
  24. 前記アクセス線はプレート線またはディジット線である、
    請求項２３に記載の装置。
  25. 前記強誘電体キャパシタは、前記アクセス線とは異なる第２のアクセス線に結合される、
    請求項２３に記載の装置。
  26. 前記強誘電体キャパシタ上に記憶された前記分極状態は安定状態にある、
    請求項２３に記載の装置。
  27. 前記強誘電体キャパシタ上に記憶された電荷状態は揮発状態にある、
    請求項２３に記載の装置。
  28. 分極状態および誘電電荷状態を記憶するように構成された強誘電体メモリ・セル内の強誘電体キャパシタの第１の状態を感知することと、
    アクセス動作中にディジット線の第１の電圧レベルが電圧閾値を満たす継続時間を識別することであって、前記継続時間は、前記強誘電体キャパシタの前記第１の状態、前記強誘電体キャパシタの前記第２の状態、および前記ディジット線に印加された電圧に少なくとも一部は基づく、識別することと、
    前記第１の状態とは異なる前記強誘電体キャパシタの第２の状態を感知することと、
    前記継続時間に少なくとも一部は基づいて少なくとも３つの論理状態から前記強誘電体メモリ・セルの論理状態を識別することと
    を含む方法。
  29. 前記強誘電体キャパシタの前記第１の状態は、前記強誘電体キャパシタの分極と関連づけられる、
    請求項２８に記載の方法。
  30. 前記強誘電体キャパシタの前記第２の状態は、前記強誘電体キャパシタ上に記憶された誘電電荷と関連づけられる、
    請求項２８に記載の方法。
  31. 前記第１の状態に少なくとも一部は基づいて前記論理状態の第１のビットを識別することと、
    前記第２の状態に少なくとも一部は基づいて前記論理状態の第２のビットを識別することと
    をさらに含む、請求項２８に記載の方法。
  32. ディジット線とは異なるノードの電圧レベルが電圧閾値を満たしたことに少なくとも一部は基づいて少なくとも２つのラッチを活性化すること
    をさらに含む、請求項２８に記載の方法。
  33. 前記少なくとも２つのラッチのうちの１つに第１の時間変化する信号を印加することと、
    前記少なくとも２つのラッチのもう一方に前記第１の時間変化する信号とは異なる第２の時間変化する信号を印加することと
    をさらに含み、
    前記論理状態は、前記少なくとも２つのラッチを活性化するとき、前記第１の時間変化する信号および前記第２の時間変化する信号の値に少なくとも一部は基づいて識別される、
    請求項３２に記載の方法。
  34. ディジット線とは異なるノードの第２の電圧レベルが電圧閾値を満たす継続時間を識別することであって、前記継続時間は、前記強誘電体キャパシタの前記第１の状態および前記強誘電体キャパシタの前記第２の状態に少なくとも一部は基づく、識別すること
    をさらに含む、請求項２８に記載の方法。
  35. 強誘電体メモリ・セルの選択構成要素を活性化することと、
    前記選択構成要素が活性化されている間、電圧が前記強誘電体メモリ・セルに印加されていることに少なくとも一部は基づいて、前記強誘電体メモリ・セルの強誘電体キャパシタの第１の状態を修正することと、
    前記選択構成要素を非活性化することと、
    前記電圧が前記強誘電体メモリ・セルに印加されている間、前記選択構成要素が非活性化されていることに少なくとも一部は基づいて、前記強誘電体キャパシタの第２の状態を修正することと
    を含む方法。
  36. 前記強誘電体メモリ・セルに結合されたプレート線およびディジット線が接地または仮想的に接地されている間、前記選択構成要素を活性化すること
    をさらに含む、請求項３５に記載の方法。
  37. 前記強誘電体キャパシタの前記第１の状態を修正することは、
    前記強誘電体キャパシタに第１の電圧を印加すること
    を含む、請求項３５に記載の方法。
  38. 前記強誘電体キャパシタに前記第１の電圧を印加することは、
    前記強誘電体メモリ・セルに結合されたディジット線に第２の電圧を印加することと、
    前記強誘電体メモリ・セルに結合されたプレート線に第３の電圧を印加することであって、前記第３の電圧は前記第２の電圧とは異なり、前記第１の電圧は前記第２の電圧および前記第３の電圧に少なくとも一部は基づく、印加することと
    を含む、請求項３７に記載の方法。
  39. 前記強誘電体キャパシタの前記第２の状態を修正することは、
    前記強誘電体キャパシタに第４の電圧を印加すること
    を含む、請求項３５に記載の方法。
  40. 前記強誘電体キャパシタに前記第４の電圧を印加することは、
    前記強誘電体メモリ・セルに結合されたディジット線に第５の電圧を印加することであって、前記選択構成要素は、前記第５の電圧が前記強誘電体メモリ・セルに印加されている間、非活性化されており、前記選択構成要素は、前記強誘電体キャパシタと前記強誘電体メモリ・セルに結合されたプレート線との間に配置される、印加すること
    を含む、請求項３９に記載の方法。
  41. 前記強誘電体キャパシタに前記第４の電圧を印加することは、
    前記強誘電体メモリ・セルに結合されたプレート線に第６の電圧を印加することであって、前記選択構成要素は、前記第６の電圧が前記強誘電体メモリ・セルに印加されている間、非活性化されており、前記選択構成要素は、前記強誘電体キャパシタと前記強誘電体メモリ・セルに結合されたディジット線との間に配置される、印加すること
    を含む、請求項３９に記載の方法。
  42. 前記強誘電体メモリ・セルは、前記強誘電体キャパシタの前記第１の状態および前記強誘電体キャパシタの前記第２の状態に少なくとも一部は基づいて少なくとも３つの論理状態を記憶するように構成される、
    請求項３５に記載の方法。
  43. 前記第１の状態は前記強誘電体キャパシタの分極状態であり、
    前記第２の状態は前記強誘電体キャパシタの誘電電荷状態である、
    請求項３５に記載の方法。
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