TWI753562B - 記憶體單元之基於時間存取 - Google Patents

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Abstract

本文中描述用於一記憶體陣列中之記憶體單元之時間解析存取的技術、系統及裝置。在一讀取操作之一感測部分期間，可將一選定記憶體單元充電至一預定電壓位準。可基於在該充電開始與在選定記憶體單元達到該預定電壓位準時之間的一持續時間識別儲存於該選定記憶體單元上之一邏輯狀態。在一些實例中，時變信號可用於基於充電之該持續時間而指示該邏輯狀態。在一些實例中，該充電之該持續時間可基於該選定記憶體單元之一極化狀態、該選定記憶體單元之一介電電荷狀態，或該選定記憶體單元之一極化狀態及一介電電荷狀態兩者。

Description

記憶體單元之基於時間存取
下文大體上係關於一記憶體單元之基於時間存取且更明確言之係關於該記憶體單元之一邏輯狀態之基於時間感測。
記憶體裝置廣泛用於儲存各種電子裝置(諸如電腦、無線通信裝置、相機、數位顯示器及類似者)中之資訊。資訊係藉由程式化一記憶體裝置之不同狀態而予以儲存。例如，二進制裝置具有通常藉由一邏輯「1」或一邏輯「0」表示之兩個狀態。在其他系統中，可儲存兩個以上狀態。為存取該經儲存資訊，該電子裝置之一組件可讀取或感測該記憶體裝置中之經儲存狀態。為儲存資訊，該電子裝置之一組件可寫入或程式化該記憶體裝置中之狀態。
存在各種類型之記憶體裝置，包含磁性硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻性RAM (RRAM)、快閃記憶體、相變記憶體(PCM)及其他。記憶體裝置可為揮發性或非揮發性的。非揮發性記憶體(例如，FeRAM)即使在不存在一外部電源之情況下亦可維持其等儲存之邏輯狀態達延長時間段。揮發性記憶體裝置(例如，DRAM)可隨時間丟失其等儲存之狀態，除非其等藉由一外部電源週期性再新。FeRAM可使用類似於揮發性記憶體之裝置架構但可歸因於使用一鐵電電容器作為一儲存裝置而具有非揮發性性質。FeRAM裝置可因此相較於其他非揮發性及揮發性記憶體裝置而具有改良之效能。
改良記憶體裝置通常可包含增加記憶體單元密度、增加讀取/寫入速度、提高可靠性、增加資料保持、降低電力消耗或降低製造成本等等。
本發明之一實施例係一種存取一記憶體單元之方法，其包括：在起始對該記憶體單元之一讀取操作之後施加一時變信號至一鎖存器；作為該讀取操作之部分，至少部分基於將耦合至該記憶體單元之一數位線充電至一第一電壓位準而啟動該鎖存器；及至少部分基於在啟動該鎖存器時存在於該鎖存器處之該時變信號之一值而識別該記憶體單元之一邏輯狀態。
本發明之另一實施例係一種記憶體設備，其包括：一鐵電(ferroelectric)記憶體單元；至少兩個鎖存器及一感測組件，其耦合至該鐵電記憶體單元；一控制器，其可操作以導致該記憶體設備：在起始對該鐵電記憶體單元之一讀取操作之後施加一時變信號至一鎖存器；作為該讀取操作之部分，至少部分基於將耦合至該鐵電記憶體單元之一數位線充電至一第一電壓位準而啟動該鎖存器；及至少部分基於在啟動該鎖存器時存在於該鎖存器處之該時變信號之一值而識別該鐵電記憶體單元之一邏輯狀態。
本發明之另一實施例係一種記憶體設備，其包括：一記憶體單元；一數位線，其與該記憶體單元耦合；一鎖存器，其與該記憶體單元耦合且經組態以至少部分基於將該數位線充電至一第一電壓位準而啟動；一控制器，其經組態以在起始一讀取操作之後施加一時變信號至該鎖存器且經組態以至少部分基於存在於該鎖存器處之該時變信號之一值而識別該記憶體單元之一邏輯狀態。
相關申請案之交叉參考 本專利申請案主張由Di Vincenzo於2017年6月9日申請之標題為「Time-Based Access of a Memory Cell」之美國專利申請案第15/619,163號之優先權，該案係與由Di Vincenzo於2017年6月9日申請之標題為「Time-Based Access of a Memory Cell」、讓渡給其受讓人之同在申請中之美國專利申請案第15/619,158號有關，其等每一者以引用的方式明確併入本文中。
記憶體裝置通常使用電壓來區分儲存於記憶體單元上之邏輯狀態。例如，在一記憶體單元之一讀取操作期間，一記憶體控制器可引起該記憶體單元將一電荷或一電壓放電至一存取線上。該記憶體控制器可基於該存取線之該電壓與一參考電壓之間的一比較而識別儲存於該記憶體單元上之邏輯狀態。在一些實例中，使用電壓位準來區分記憶體單元之邏輯狀態可限制一記憶體單元上可儲存之獨有邏輯狀態之數目。
本文中描述用於一記憶體陣列中之記憶體單元之時間解析存取之技術、系統及裝置。在一讀取操作之一感測部分期間，可將一選定記憶體單元充電至一預定電壓位準。可基於在該充電開始與在選定記憶體單元達到該預定電壓位準時之間的一持續時間而識別儲存於該選定記憶體單元上之一邏輯狀態。在一些實例中，時變信號可用於基於該充電之持續時間而指示該邏輯狀態。在一些實例中，該充電之持續時間可基於該選定記憶體單元之一極化狀態、該選定記憶體單元之一介電電荷狀態，或該選定記憶體單元之一極化狀態及一介電電荷狀態兩者。
可在一讀取操作期間使用基於時間之感測技術實現許多優點。在一些實例中，可使用基於時間之技術區分不可使用基於電壓之技術區分之邏輯狀態。在一些實例中，一預先存在記憶體單元可經組態以儲存多於使用基於電壓之感測技術可能儲存之邏輯狀態。可基於下文描述之特徵明白本文中所描述之技術、系統及裝置之額外優點。
下文在圖1至圖12之背景內容中進一步描述上文介紹之本發明之特徵。本發明之此等及其他特徵係藉由與一記憶體單元之基於時間存取有關之設備圖、系統圖及流程圖進一步繪示且參考其等進一步描述。
圖1繪示根據本發明之各項實施例之一實例性記憶體陣列100。記憶體陣列100亦可被稱為一電子記憶體設備。記憶體陣列100包含可程式化以儲存不同狀態之記憶體單元105。各記憶體單元105可程式化以儲存表示為一邏輯0及一邏輯1之兩個狀態。在一些情況中，記憶體單元105經組態以儲存兩個以上邏輯狀態。一記憶體單元105可儲存表示一電容器中之可程式化狀態之一電荷；例如，一帶電及不帶電電容器可分別表示兩個邏輯狀態。DRAM架構可通常使用此一設計，且所採用之電容器可包含具有線性或順電性電極化性質之一介電材料作為絕緣體。相比而言，一鐵電記憶體單元可包含具有鐵電體作為絕緣材料之一電容器。一鐵電電容器之不同電荷位準可表示不同邏輯狀態。鐵電材料具有非線性極化性質；在下文論述一鐵電記憶體單元105之一些細節及優點。
可藉由啟動或選擇存取線110及數位線115而對記憶體單元105執行操作(諸如讀取及寫入)。存取線110亦可被稱為字線110，且位元線115亦可被稱為數位線115。在不失理解或操作之情況下，對字線及位元線或其等類似物之引用可互換。啟動或選擇一字線110或一數位線115可包含施加一電壓至各自線。字線110及數位線115可由導電材料製成，諸如金屬(例如，銅(Cu)、鋁(Al)、金(Au)、鎢(W)等)、金屬合金、碳、導電摻雜半導體，或其他導電材料、合金、化合物或類似者。在一些實例中，亦可存在其他線(例如，圖1中未展示之板線)。
根據圖1之實例，記憶體單元105之各列經連接至一單一字線110，且記憶體單元105之各行經連接至一單一數位線115。藉由啟動一個字線110及一個數位線115 (例如，施加一電壓至字線110或數位線115)，可在其等交叉點處存取一單一記憶體單元105。存取記憶體單元105可包含讀取或寫入記憶體單元105。一字線110與數位線115之交叉點可被稱為一記憶體單元之一位址。在一些例項中，一記憶體單元105之讀取操作可基於時間。意謂可基於滿足一條件之一持續時間而非滿足一條件或一臨限值之一電壓位準來判定記憶體單元105之邏輯狀態。例如，記憶體控制器140可基於將數位線充電至一預定電壓所花費之一持續時間來判定一記憶體單元105之邏輯狀態。在一些實例中，記憶體單元105可經組態為一揮發性記憶體單元、一非揮發性記憶體單元或一部分揮發性及部分非揮發性之記憶體單元。
在一些架構中，一單元之邏輯儲存裝置(例如，一電容器)可藉由一選擇組件與數位線電隔離。字線110可連接至該選擇組件且可控制該選擇組件。例如，該選擇組件可為一電晶體且字線110可連接至該電晶體之閘極。啟動字線110導致一記憶體單元105之電容器與其對應數位線115之間的一電連接或閉合電路。接著可存取數位線以讀取或寫入記憶體單元105。
存取記憶體單元105可透過一列解碼器120及一行解碼器130加以控制。例如，一列解碼器120可自記憶體控制器140接收一列位址且基於該經接收之列位址啟動適當字線110。類似地，一行解碼器130自記憶體控制器140接收一行位址且啟動適當數位線115。例如，記憶體陣列100可包含標記為WL_1至WL_M之多個字線110及標記為DL_1至DL_N之多個數位線115，其中M及N取決於陣列大小。因此，藉由啟動一字線110及一數位線115 (例如，WL_2及DL_3)，可存取在其等交叉點處之記憶體單元105。
在存取之後，可藉由感測組件125讀取或感測一記憶體單元105以判定記憶體單元105之經儲存狀態。例如，在存取記憶體單元105之後，記憶體單元105之鐵電電容器可放電至其對應數位線115上。對鐵電電容器放電可起因於加偏壓至該鐵電電容器或施加一電壓至該鐵電電容器。放電可引起數位線115之電壓變化，感測組件125可比較該電壓與一參考電壓(未展示)以判定記憶體單元105之經儲存狀態。例如，若數位線115具有高於參考電壓之一電壓，則感測組件125可判定記憶體單元105中之經儲存狀態係邏輯1，且反之亦然。感測組件125可包含各種電晶體或放大器以偵測及放大信號之一差異(此可被稱為鎖存)。接著可透過行解碼器130輸出記憶體單元105之經偵測邏輯狀態作為輸出135。在一些情況中，感測組件125可為一行解碼器130或列解碼器120之部分。或者，感測組件125可連接至行解碼器130或列解碼器120或與行解碼器130或列解碼器120電子通信。在一些例項中，感測組件125可經組態以基於將數位線充電至預定電壓之持續時間而啟動一鎖存器。可基於在啟動該鎖存器時之一時變信號之一值來判定相關聯記憶體單元之邏輯狀態。在一些實例中，感測組件125可包含一解碼器系統145。在一存取操作(例如，一讀取操作或一寫入操作)期間，可選擇複數個數位線115。解碼器系統145可經組態以在選擇多個數位線115作為一存取操作之部分時協調該存取操作。在一些例項中，一預解碼系統(未展示)可定位於數位線115與感測組件125之間以執行類似於解碼器系統145之功能。
可藉由類似地啟動相關字線110及數位線115而設定或寫入一記憶體單元105，即，可將一邏輯值儲存於記憶體單元105中。行解碼器130或列解碼器120可接受待寫入至記憶體單元105之資料(例如，輸入/輸出135)。可藉由跨鐵電電容器施加一電壓而寫入一鐵電記憶體單元105。此程序在下文更詳細論述。在一些例項中，記憶體單元105可經組態以儲存兩個以上邏輯狀態。例如，一鐵電記憶體單元可經組態以藉由儲存一極化狀態及一介電電荷狀態兩者而儲存至少三個狀態。可使用該等狀態之兩者判定該鐵電記憶體單元之三個邏輯狀態之至少一者。在一些情況中，鐵電記憶體單元之該極化狀態及該介電電荷狀態可用於識別可儲存於記憶體單元上之四個或四個以上邏輯狀態。例如，鐵電記憶體單元可經組態以儲存複數個極化狀態及複數個介電電荷狀態。極化狀態及介電電荷狀態之各種組合可定義鐵電記憶體單元之複數個邏輯狀態。在其他實例中，一介電質記憶體單元可經組態以儲存複數個不同介電電荷狀態且因此定義兩個以上邏輯狀態。在其他實例中，一鐵電記憶體單元可經組態以儲存複數個不同極化狀態且藉此定義兩個以上邏輯狀態。
在一些記憶體架構中，存取記憶體單元105可使儲存之邏輯狀態降級或破壞儲存之邏輯狀態，且可執行重寫或再新操作以使原始邏輯狀態返回至記憶體單元105。例如，在DRAM中，電容器可在一感測操作期間部分或完全放電，從而破壞儲存之邏輯狀態。因此可在一感測操作之後重寫邏輯狀態。因此，啟動一單一字線110可導致列中之所有記憶體單元放電；因此，可需要重寫列中之若干或所有記憶體單元105。在一些例項中，一鐵電記憶體單元可經組態以儲存極化狀態及介電電荷狀態兩者。因而，可修改存取操作(諸如寫入操作)以在該鐵電記憶體單元上儲存一極化狀態及一介電電荷狀態兩者。
包含DRAM之一些記憶體架構可隨時間丟失其等儲存之狀態，除非其等藉由一外部電源週期性再新。例如，一帶電電容器可隨時間透過洩漏電流放電，從而導致經儲存資訊丟失。此等所謂之揮發性記憶體裝置之再新率可相對較高(例如，對於DRAM陣列每秒數十次再新操作)，此可導致顯著電力消耗。隨著記憶體陣列愈來愈大，增加之電力消耗可抑制記憶體陣列之部署或操作(例如，電力供應、熱產生、材料限制等)，尤其對於依靠一有限電源(諸如一電池)之行動裝置。如下文所論述，鐵電記憶體單元105可具有可導致相對於其他記憶體架構改良之效能之有益性質。
記憶體控制器140可透過各種組件(例如，列解碼器120、行解碼器130及感測組件125)控制記憶體單元105之操作(例如，讀取、寫入、重寫、再新、放電等)。在一些情況中，列解碼器120、行解碼器130及感測組件125之一或多者可與記憶體控制器140共置。記憶體控制器140可產生列及行位址信號以啟動所要字線110及數位線115。記憶體控制器140亦可產生及控制在記憶體陣列100之操作期間所使用之各種電壓或電流。例如，其可在存取一或多個記憶體單元105之後施加放電電壓至一字線110或數位線115。一般而言，本文中所論述之一所施加電壓或電流之振幅、形狀或持續時間可經調整或改變且可針對操作記憶體陣列100時所論述之各種操作而不同。此外，可同時存取記憶體陣列100內之一個、多個或所有記憶體單元105；例如，可在其中將所有記憶體單元105或記憶體單元105之一群組設定為一單一邏輯狀態之一重設操作期間同時存取記憶體陣列100之多個或所有單元。如下文更詳細論述，可修改藉由記憶體控制器140執行之存取操作(例如，讀取操作或寫入操作)以考量基於時間感測及/或儲存於一記憶體單元105上之多個邏輯狀態。
圖2繪示根據本發明之各項實施例之一實例性電路200。電路200包含一記憶體單元105-a、字線110-a、數位線115-a及感測組件125-a，其等可分別為如參考圖1所描述之一記憶體單元105、字線110、數位線115及感測組件125之實例。記憶體單元105-a可包含一邏輯儲存組件，諸如具有一第一板(單元板230)及一第二板(單元底部215)之電容器205。單元板230及單元底部215可透過定位於其等之間的一鐵電材料電容性耦合。單元板230及單元底部215之定向可在不改變記憶體單元105-a之操作的情況下翻轉。電路200亦包含選擇組件220及參考線225。單元板230可經由板線210存取且單元底部215可經由數位線115-a存取。如上文所描述，可藉由對電容器205充電或放電而儲存各種狀態。在一些情況中，單元底部215 (或單元板230，視情況而定)可與選擇組件220協作以形成一中間電極235。在一些例項中，中間電極235可儲存一電荷。在一些實例中，儲存於中間電極235上之電荷可至少部分促成記憶體單元105-a之介電電荷狀態。
可藉由操作電路200中所表示之各種元件而讀取或感測電容器205之經儲存狀態。電容器205可與數位線115-a電子通信。例如，電容器205可在選擇組件220經撤銷啟動時與數位線115-a隔離，且電容器205可在選擇組件220經啟動時連接至數位線115-a。啟動選擇組件220可被稱為選擇記憶體單元105-a。在一些情況中，選擇組件220係一電晶體且其操作係藉由施加一電壓至電晶體閘極而加以控制，其中電壓量值大於該電晶體之臨限量值。字線110-a可啟動選擇組件220；例如，將施加至字線110-a之一電壓施加至電晶體閘極，從而使電容器205與數位線115-a連接。如下文更詳細論述，可基於對記憶體單元105-a充電之一持續時間而判定一記憶體單元105-a之邏輯狀態。相較於電壓解析感測，此一時間解析感測可使記憶體單元105-a能夠儲存額外邏輯狀態。
在其他實例中，可切換選擇組件220與電容器205之位置，使得選擇組件220連接於板線210與單元板230之間且使得電容器205介於數位線115-a與選擇組件220之其他端子之間。在此實施例中，選擇組件220可透過電容器205保持與數位線115-a電子通信。此組態可與替代時序相關聯且加偏壓以用於讀取及寫入操作。
歸因於電容器205之板之間的鐵電材料且如下文更詳細論述，電容器205在連接至數位線115-a之後可不放電。在一個方案中，為感測藉由鐵電電容器205儲存之邏輯狀態，可加偏壓於字線110-a以選擇記憶體單元105-a且可施加一電壓至板線210。在一些情況中，在加偏壓於板線210及字線110-a之前，使數位線115-a虛擬接地且接著與虛擬接地隔離(其可稱為「浮動」)。加偏壓於板線210可導致跨電容器205之一電壓差(例如，板線210電壓減去數位線115-a電壓)。電壓差可產生電容器205上之經儲存電荷之一變化，其中經儲存電荷之變化之量值可取決於電容器205之初始狀態(例如，所儲存初始狀態是否為一邏輯1或一邏輯0)。此可引起數位線115-a之電壓基於儲存於電容器205上之電荷而變化。藉由改變單元板230之電壓而操作記憶體單元105-a可被稱為「移動單元板」。在一些例項中，可在一讀取操作期間將數位線115-a充電至一預定電壓位準。執行此充電之一持續時間可基於儲存於記憶體單元105-a上之邏輯狀態。
數位線115-a之電壓變化可取決於其本質電容。即，在電荷流動通過數位線115-a時，一些有限電荷可儲存於數位線115-a中且所得電壓取決於本質電容。本質電容可取決於數位線115-a之實體特性，包含尺寸。數位線115-a可連接許多記憶體單元105-a，因此數位線115-a可具有導致一不可忽視電容(例如，大約幾皮法拉(pF))之一長度。接著可藉由感測組件125-a比較數位線115-a之所得電壓與一參考(例如，參考線225之一電壓)以判定記憶體單元105-a中之經儲存邏輯狀態。可使用其他感測程序。在一些實例中，經儲存邏輯狀態之判定可至少部分基於將數位線充電至一電壓位準之一持續時間。
感測組件125-a可包含各種電晶體或放大器以偵測及放大信號之一差異(此可被稱為鎖存)。感測組件125-a可包含接收及比較數位線115-a之電壓與參考線225 (其可為一參考電壓)之一感測放大器。可基於比較將感測放大器輸出驅動至更高(例如，正)或更低(例如，負或接地)供應電壓。例如，若數位線115-a具有高於參考線225之一電壓，則可將感測放大器輸出驅動至一正供應電壓。在一些情況中，感測放大器可另外將數位線115-a驅動至供應電壓。感測組件125-a接著可鎖存感測放大器之輸出及/或數位線115-a之電壓，此可用於判定記憶體單元105-a中之經儲存狀態(例如，邏輯1)。替代性地，若數位線115-a具有低於參考線225之一電壓，則可將感測放大器輸出驅動至一負或接地電壓。感測組件125-a可類似地鎖存感測放大器輸出以判定記憶體單元105-a中之經儲存狀態(例如，邏輯0)。在一些實例中，儲存於記憶體單元中之狀態之判定可至少部分取決於充電至一電壓位準之一持續時間。接著可參考圖1(例如)透過行解碼器130輸出記憶體單元105-a之經鎖存邏輯狀態作為輸出135。在一些例項中，感測組件125-a可經組態以判定數位線115-a何時充電至一預定電壓位準。在一些實例中，感測組件125-a可基於判定數位線已充電至預定電壓位準而啟動一鎖存器。記憶體單元105-a之一邏輯狀態可基於在啟動鎖存器時該鎖存器之一時變信號之一值。
為寫入記憶體單元105-a，可跨電容器205施加一電壓。可使用各種方法。在一個實例中，可透過字線110-a啟動選擇組件220以將電容器205電連接至數位線115-a。可藉由控制單元板230 (透過板線210)及單元底部215 (透過數位線115-a)之電壓而跨電容器205施加一電壓。為寫入一邏輯0，單元板230可為高，即，可施加一正電壓至板線210，且單元底部215可為低，例如，虛擬接地或施加一負電壓至數位線115-a。執行相反程序以寫入一邏輯1，其中單元板230為低且單元底部215為高。在一些實例中，可修改寫入程序以考量儲存於一單一記憶體單元中之多個位元。
圖3使用針對根據本發明之各項實施例操作之一鐵電記憶體單元之磁滯曲線300-a及300-b繪示非線性電性質的一實例。磁滯曲線300-a及300-b分別繪示一實例性鐵電記憶體單元寫入及讀取程序。磁滯曲線300-a及300-b描繪依據一電壓差V而變化之儲存於一鐵電電容器(例如，圖2之電容器205)上之電荷Q。
一鐵電材料之特徵在於一自發電極化，即，其在不存在電場的情況下維持一非零電極化。實例性鐵電材料包含鈦酸鋇(BaTiO3 )、鈦酸鉛(PbTiO3 )、鈦酸鉛鋯(PZT)及鉭酸鍶鉍(SBT)。本文中所描述之鐵電電容器可包含此等或其他鐵電材料。一鐵電電容器內之電極化導致鐵電材料之表面處之一凈電荷且透過電容器端子吸引相反電荷。因此，電荷係儲存於鐵電材料與電容器端子之介面處。因為可在不存在一外部施加電場之情況下維持電極化達相對長時間、甚至無限期，所以相較於(例如) DRAM陣列中所採用之電容器，可顯著減少電荷洩漏。此可減少對於一些DRAM架構執行如上所述之再新操作之需要。
可從一電容器之一單一端子之角度來理解磁滯曲線300-a及300-b。藉由實例，若鐵電材料具有一負極化，則正電荷累積在端子處。同樣地，若鐵電材料具有一正極化，則負電荷累積在端子處。此外，應理解，磁滯曲線300-a及300-b中之電壓表示跨電容器之一電壓差且係定向的。例如，可藉由施加一正電壓至討論中之端子(例如，一單元板230) 且使第二端子(例如，一單元底部215)維持接地(或近似零伏特(0 V))而實現一正電壓。可藉由使討論中之端子維持接地且施加一正電壓至第二端子而施加一負電壓，即，可施加正電壓以使討論中之端子負極化。類似地，可施加兩個正電壓、兩個負電壓或正電壓及負電壓之任何組合至適當電容器端子以產生磁滯曲線300-a及300-b中所展示之電壓差。
如磁滯曲線300-a中所描繪，鐵電材料可使用一零電壓差而維持一正或負極化，從而在一些情況中導致兩個可能記憶體狀態：記憶體狀態305 (狀態B)及記憶體狀態310 (狀態C)。根據圖3之實例，記憶體狀態305 (狀態B)表示一邏輯0且記憶體狀態310 (狀態C)表示一邏輯1。在一些實例中，各自記憶體狀態之邏輯值可經反轉以適應用於操作一記憶體單元之其他方案。
可藉由憑藉施加電壓來控制鐵電材料之電極化而將一邏輯0或1寫入至記憶體單元。例如，跨電容器施加一凈正偏壓電壓315導致電荷累積直至達到一記憶體狀態340 (狀態A)。在移除偏壓電壓315之後，記憶體狀態340 (狀態A)遵循路徑320直至其在零電壓下達到記憶體狀態305 (狀態B)。類似地，藉由施加一凈負偏壓電壓325而寫入記憶體狀態310 (狀態C)，此導致一記憶體狀態345 (狀態D)。在移除負電壓325之後，記憶體狀態345 (狀態D)遵循路徑330直至其在零電壓下達到記憶體狀態310 (狀態C)。記憶體狀態340 (狀態A)及記憶體狀態345 (狀態D)亦可被稱為殘餘極化(Pr)值，即，在移除外部偏壓(例如，電壓)之後餘留之極化(或電荷)。矯頑電壓係電荷(或極化)為零時之電壓。
為讀取或感測鐵電電容器之經儲存狀態，可跨電容器施加一電壓。作為回應，經儲存電荷Q改變，且改變程度取決於初始電荷狀態，即，最終儲存之電荷(Q)取決於最初是否儲存記憶體狀態305-a或310-a。例如，磁滯曲線300-b繪示兩個可能儲存記憶體狀態305-a及310-a。如參考圖2所論述，可跨電容器施加偏壓電壓335。在其他情況中，可將一固定電壓施加至單元板，且儘管被描繪為一正電壓，然偏壓電壓335可為負的。回應於偏壓電壓335，記憶體狀態305-a可遵循路徑350。同樣地，若最初儲存記憶體狀態310-a，則其遵循路徑355。記憶體狀態360及記憶體狀態365之最終位置取決於諸多因素，包含特定感測方案及電路。
在一些情況中，最終記憶體狀態可取決於連接至記憶體單元之數位線之本質電容。例如，若電容器電連接至數位線，且施加電壓335，則該數位線之電壓可歸因於其本質電容而上升。因此在一感測組件處量測之一電壓可能不等於電壓335且代替性地可取決於數位線之電壓。磁滯曲線300-b上之最終記憶體狀態360及365之位置可因此取決於數位線之電容且可透過一負載線分析而判定，即，記憶體狀態360及365可相對於數位線電容而予以定義。因此，電容器之電壓(電壓370或電壓375)可不同且可取決於電容器之初始狀態。
藉由比較數位線電壓與一參考電壓，可判定電容器之初始狀態。數位線電壓可為電壓335與跨電容器之最終電壓(電壓370或電壓375)之間(即，電壓335與電壓370之間或電壓335與電壓375之間)的差。可產生一參考電壓使得其量值介於兩個可能數位線電壓之兩個可能電壓之間以判定經儲存之邏輯狀態，即，若數位線電壓高於或低於該參考電壓。例如，參考電壓可為兩個量((電壓335與電壓370)及(電壓335與電壓375))之一平均值。在藉由感測組件比較之後，可判定經感測之數位線電壓高於或低於參考電壓，且可判定鐵電記憶體單元之經儲存之邏輯值(即，一邏輯0或1)。在一些實例中，可修改記憶體單元之存取程序(例如，讀取或寫入)以考量儲存於一單一記憶體單元中之多個位元。
如上文所論述，讀取並不使用一鐵電電容器之一記憶體單元可使經儲存邏輯狀態降級或破壞經儲存邏輯狀態。然而，一鐵電記憶體單元可在一讀取操作之後維持初始邏輯狀態。例如，若儲存記憶體狀態305-a，則該記憶體狀態可在一讀取操作期間遵循路徑350至記憶體狀態360，且在移除電壓335之後，電荷狀態可藉由在相反方向上遵循路徑350而返回至初始記憶體狀態305-a。
在一些例項中，一鐵電記憶體單元可經組態以維持兩個以上記憶體狀態。在一些實例中，為維持兩個以上記憶體狀態，該鐵電記憶體單元可經組態以儲存一極化狀態(例如，一穩定狀態)及一介電電荷狀態(例如，一揮發性狀態)。該極化狀態可與鐵電材料之性質(即，單元之極化)相關聯，且該介電電荷狀態可與儲存於電容器上之電壓或電荷相關聯。記憶體單元之複數個邏輯狀態可包含複數個穩定狀態、複數個揮發性狀態或其等之組合。
例如，一鐵電記憶體單元可經組態以儲存四個記憶體狀態：記憶體狀態305 (狀態B)、記憶體狀態310 (狀態C)、記憶體狀態340 (諸如340-b或狀態A)及記憶體狀態345 (諸如345-b或狀態D)。在一些實例中，儲存於記憶體單元中之一邏輯值可基於一極化狀態(例如，穩定狀態)與一介電電荷狀態(例如，揮發性狀態)之一組合。在一些實例中，可儲存於一記憶體單元中之邏輯值之數目係基於極化狀態與介電電荷狀態之可能組合之一數目。記憶體狀態305 (狀態B)可基於具有一正極化狀態及針對介電電荷狀態之零值之記憶體單元。記憶體狀態310 (狀態C)可基於具有一負極化狀態及針對介電電荷狀態之零值之記憶體單元。記憶體狀態340 (諸如340-b或狀態A)可基於具有一正極化狀態及針對介電電荷狀態之正非零電壓或電荷之記憶體單元。記憶體狀態345 (諸如345-b或狀態D)可基於具有一負極化狀態及針對介電電荷狀態之負非零電壓或電荷之記憶體單元。
為在一記憶體單元上儲存一極化狀態及一介電電荷狀態兩者，可改變一記憶體陣列之各種操作。例如，在一寫入操作期間，一記憶體控制器可能不會對記憶體單元之中間電極放電。在此等實例中，記憶體單元可維持一非零介電電荷狀態。
當一記憶體單元包含兩個記憶體狀態時，可藉由該記憶體單元儲存一單一邏輯位元。然而，當一記憶體單元包含兩個以上記憶體狀態時，可藉由該記憶體單元儲存額外邏輯位元。例如，若記憶體單元包含四個記憶體狀態，則可在記憶體單元上儲存兩個邏輯位元。應瞭解，可基於極化狀態值與介電電荷狀態值(例如，記憶體狀態360與記憶體狀態365)之不同組合而在記憶體單元上儲存額外記憶體狀態。
圖4繪示根據本發明之各項實施例之支援一記憶體單元之基於時間存取之狀態圖400的一實例。基於時間感測可用於識別一記憶體單元之複數個不同類型之記憶體狀態。例如，如狀態圖400-a中所展示，一記憶體單元可包含基於極化之兩個以上記憶體狀態。在另一實例中，如狀態圖400-b中所展示，一記憶體單元可包含基於介電電荷之兩個以上記憶體狀態，且在一些實例中，記憶體狀態可基於極化及介電電荷兩者。
狀態圖400-a繪示包含複數個極化記憶體狀態405之一記憶體單元之記憶體狀態。複數個極化記憶體狀態405可包含一第一記憶體狀態410、一第二記憶體狀態415、一第三記憶體狀態420及一第四記憶體狀態425。雖然僅描繪四個記憶體狀態，然一記憶體單元可包含任何數目個記憶體狀態，包含兩個記憶體狀態、三個記憶體狀態、四個記憶體狀態等。記憶體狀態410、415、420、425之各者可基於一鐵電記憶體單元之一極化。在一些實例中，各記憶體狀態410、415、420、425可包含零介電電荷。記憶體狀態410、415、420、425可以具有一非零極化值及一零介電電荷值為特徵。
為獲得記憶體狀態410，可施加一偏壓電壓至鐵電記憶體單元以將該記憶體單元移動至磁滯曲線之點430。在釋放偏壓電壓之後，鐵電記憶體單元可鬆弛回至記憶體狀態410處之一零介電電荷狀態。類似地，可藉由施加一負偏壓電壓至鐵電記憶體單元而獲得記憶體狀態425。為獲得記憶體狀態415、420，可改變偏壓電壓及/或一寫入操作之時序。例如，可將記憶體單元偏壓至磁滯曲線上不同於點435之一點，及/或可施加一序列負及正電壓。在一些實例中，該等正電壓及負電壓之絕對值可在程式化脈衝序列期間減小。如參考圖5更詳細論述，基於時間感測技術可經組態以區分記憶體狀態410、415、420、425。
狀態圖400-b繪示包含複數個介電電荷記憶體狀態440及複數個組合極化及介電電荷記憶體狀態445之一記憶體單元之記憶體狀態。介電電荷記憶體狀態440可包含一第一記憶體狀態450、一第二記憶體狀態455、一第三記憶體狀態460及一第四記憶體狀態465。雖然僅描繪四個記憶體狀態，然一記憶體單元可包含任何數目個記憶體狀態，包含兩個記憶體狀態、三個記憶體狀態、四個記憶體狀態等。該等記憶體狀態之各者可基於記憶體單元之一介電電荷。在此等實例中，具有非零介電電荷之記憶體狀態可具有儲存於電容器上之一對應電壓。在一些情況中，一線性關係(Q=CV)可存在於電荷與電壓之間。線490表示用於介電電荷狀態之線性關係之一實例。在一些實例中，介電電荷係儲存於記憶體單元之一電容器上。在一些實例中，介電電荷係儲存於一中間電極記憶體單元上。在一些實例中，介電電荷係儲存於一記憶體單元之電容器及一中間電極兩者上。在一些實例中，介電電荷狀態可與負電壓及/或負電荷相關聯。記憶體狀態450、455、460、465之各者可基於一記憶體單元之一介電電荷。在一些實例中，各記憶體狀態450、455、460、465可未經極化。因而，一介電電容器(例如，DRAM)或一鐵電電容器可經組態以儲存記憶體狀態450、455、460、465。在一些實例中，一鐵電記憶體單元可用作一純DRAM記憶體單元。在狀態圖440-b中所描繪之實例中，鐵電記憶體單元與一純DRAM單元不同之處可在於存在一非零極化狀態；然而，在記憶體單元之多位階(揮發性)儲存操作之一些實例中可忽視此差異。
為獲得記憶體狀態450、455、460、465之一者，可將與特定記憶體狀態相關聯之電壓施加至記憶體單元之一電容器。不同電壓可用於獲得不同記憶體狀態。在一些實例中，在施加與一特定記憶體狀態相關聯之電壓之後，可取消選擇記憶體單元(例如，可使電容器與數位線隔離)。
組合記憶體狀態445可包含一第一記憶體狀態470、一第二記憶體狀態475、一第三記憶體狀態480及一第四記憶體狀態485。雖然僅描繪四個記憶體狀態，然一記憶體單元可包含任何數目個記憶體狀態，包含兩個記憶體狀態、三個記憶體狀態、四個記憶體狀態等。該等記憶體狀態之各者可基於記憶體單元之一極化及一介電電荷兩者。一些記憶體狀態(極化或介電電荷)可為一零值。
為獲得記憶體狀態470、475、480、485之一者，可將與特定記憶體狀態相關聯之一或多個偏壓電壓施加至記憶體單元之一電容器。不同偏壓電壓及不同時序可用於獲得不同記憶體狀態。在一些實例中，在施加與一特定組合記憶體狀態相關聯之電壓之後，可取消選擇記憶體單元(例如，可使電容器與數位線隔離)，使得電容器儲存累積至其上之介電電荷。
在一些實例中，介電電荷記憶體狀態440及組合記憶體狀態445可與正偏壓電壓相關聯。在此等實例中，一單一電流產生器可經組態以在一基於時間讀取操作期間對一數位線充電。在一些實例中，介電電荷記憶體狀態440及組合記憶體狀態445可與負偏壓電壓及正偏壓電壓兩者相關聯(例如，記憶體狀態305、310、340-a、340-b、345-a、345-b)。在一些該等實例中，額外組件可用於對一記憶體單元執行存取操作。
如本文中所使用，一記憶體狀態可係指一記憶體單元之一狀態。例如，一記憶體狀態可包含一極化及一介電電荷。如本文中所使用，一邏輯狀態可係指與一記憶體單元之一記憶體狀態相關聯之數位邏輯。例如，一邏輯狀態可包含一邏輯「0」、一邏輯「1」、一邏輯「00」、一邏輯「01」、一邏輯「10」、一邏輯「11」等。邏輯狀態可經映射至記憶體狀態。在一些實例中，一對一映射存在於邏輯狀態與記憶體狀態之間。如本文中所使用，術語記憶體狀態可與術語邏輯狀態交換使用。因而，在一些實例中，一邏輯狀態可包含一極化狀態或一介電電荷狀態或其等之組合。
圖5繪示根據本發明之各項實施例之支援一記憶體單元之基於時間存取之一時序圖500的一實例。在一些例項中，一記憶體單元之一讀取操作可區分基於時間及持續時間之邏輯狀態。例如，在加偏壓於一記憶體單元105及/或其相關聯數位線115之後，一感測組件可基於該記憶體單元之記憶體狀態偵測不同回應。可藉由偵測在施加偏壓與在一記憶體單元105之一電壓滿足一電壓臨限值505時之間的持續時間而判定儲存於該記憶體單元上之一邏輯狀態(或記憶體單元105之一記憶體狀態)。
時序圖500與關於圖3之磁滯曲線300-a所描繪及描述之記憶體狀態相關聯。因而，時序圖500可與一鐵電記憶體單元之記憶體狀態相關聯。然而，應瞭解，本發明涵蓋基於記憶體單元之記憶體狀態之其他時序圖。例如，不同時序圖可與介電記憶體單元相關聯。
闡釋性時序圖500包含一第一回應信號510、一第二回應信號515、一第三回應信號520及一第四回應信號525。各回應信號可與磁滯曲線300-a中所描繪之記憶體狀態之一者相關聯。例如，第一回應信號510可與儲存一記憶體狀態A (例如，記憶體狀態340 (狀態A))之一記憶體單元相關聯。第二回應信號515可與儲存一記憶體狀態B (例如，記憶體狀態305 (狀態B))之一記憶體單元相關聯。第三回應信號520可與儲存一記憶體狀態C (例如，記憶體狀態310 (狀態C))之一記憶體單元相關聯。第四回應信號525可與儲存一記憶體狀態D (例如，記憶體狀態345 (狀態D))之一記憶體單元相關聯。
在一讀取操作期間，一電源(例如，一電流產生器)可將記憶體單元105充電至一預定電壓位準。基於使記憶體單元達到與該預定電壓位準相關聯之一電壓臨限值505所花費之時間量，一記憶體控制器140可經組態以判定儲存於記憶體單元105上之記憶體狀態。在一些實例中，預定電壓位準可為用於獲得狀態之偏壓電壓(例如，電壓315)。在一些實例中，預定電壓位準可為與記憶體狀態A相關聯之介電電荷電壓。
在一讀取操作期間滿足電壓臨限值505所需之持續時間可基於記憶體單元之記憶體狀態。在時間t0，可施加一電壓或一電流至記憶體單元以將記憶體單元充電至預定電壓位準。在時間t1，與一記憶體單元之記憶體狀態A相關聯之第一回應信號510滿足電壓臨限值505。在時間t0與時間t1之間界定之一持續時間530可為用於判定記憶體單元105是否處於記憶體狀態A中之持續時間。在一些實例中，由於處於記憶體狀態A中之記憶體單元之介電電荷，記憶體狀態A以一正電壓535開始。在一些實例中，記憶體單元經充電至之預定電壓位準係基於與記憶體狀態A相關聯之正電壓535。在一些實例中，電壓臨限值505係基於與記憶體狀態A相關聯之正電壓535。在此等實例中，持續時間530可歸因於此關係而相當小。在一些實例中，因為將電壓臨限值505設定為小於正電壓535，所以持續時間530可為零。
當將記憶體單元充電至預定正電壓位準時，記憶體單元之記憶體狀態A可沿著遵循路徑350之一磁滯曲線前進，如磁滯曲線300-b中所展示。因為記憶體狀態A如此接近預定正電壓位準而定位，所以持續時間530可為小。在一些實例中，持續時間530可為約零奈秒。
在時間t2，與記憶體單元105之記憶體狀態B相關聯之第二回應信號515可滿足電壓臨限值505。在時間t0與時間t2之間界定之一持續時間540可為用於判定記憶體單元105是否處於記憶體狀態B中之持續時間。在一些實例中，由於儲存記憶體狀態B之記憶體單元並不包含任何介電電荷，所以記憶體狀態B以一零電壓545開始。
當將記憶體單元充電至預定正電壓位準時，記憶體單元之記憶體狀態B可沿著遵循路徑350之一磁滯曲線前進，如磁滯曲線300-b中所展示。持續時間540可至少部分基於記憶體狀態B在達到預定正電壓位準之前可行進之磁滯曲線之一長度。在一些實例中，持續時間540可至少部分基於用於對記憶體單元充電之一恆定電流位準。
在時間t3，與記憶體單元105之記憶體狀態C相關聯之第三回應信號520可滿足電壓臨限值505。在時間t0與時間t3之間界定之一持續時間550可為用於判定記憶體單元105是否處於記憶體狀態C中之持續時間。在一些實例中，由於儲存記憶體狀態C之記憶體單元並不包含任何介電電荷，所以記憶體狀態C以零電壓545開始。
當將記憶體單元充電至預定正電壓位準時，記憶體單元之記憶體狀態C可沿著遵循路徑355之一磁滯曲線前進，如磁滯曲線300-b中所展示。持續時間550可至少部分基於記憶體狀態C在達到預定正電壓位準之前可行進之磁滯曲線之一長度。在一些實例中，持續時間550可至少部分基於用於對記憶體單元充電之一恆定電流位準。在一些實例中，用於第二回應信號515及第三回應信號520兩者之起始電壓相同但持續時間540不同於持續時間550。此一現象可為不同極化狀態之結果。記憶體狀態C可沿著磁滯曲線行進一不同路徑以達到預定電壓位準，且因而數位線115可能花費更長時間來滿足電壓臨限值505 (例如，持續時間550可比持續時間540長)。在一些實例中，若記憶體單元處於記憶體狀態310 (狀態C)中，則注入記憶體單元中之一些電荷可用於使其極化狀態翻轉且一些電荷可用於對記憶體單元充電，使得相對於記憶體狀態305 (狀態B)中之一記憶體單元可使用更多電荷(或時間)來滿足電壓臨限值505。
在時間t4，與記憶體單元105之記憶體狀態D相關聯之第四回應信號525可滿足電壓臨限值505。在時間t0與時間t4之間界定之一持續時間555可為用於判定記憶體單元105是否處於記憶體狀態D中之持續時間。在一些實例中，由於儲存記憶體狀態D之記憶體單元包含一負介電電荷，所以記憶體狀態D以一負電壓560開始。
當將記憶體單元充電至預定正電壓位準時，記憶體單元之記憶體狀態D可沿著遵循路徑355之一磁滯曲線前進(如磁滯曲線300-b中所展示)且沿著該磁滯曲線繼續前進至預定記憶體狀態。持續時間555可至少部分基於記憶體狀態D在達到預定正電壓位準之前可行進之磁滯曲線之一長度。在一些實例中，持續時間555可至少部分基於用於對記憶體單元充電之一恆定電流位準。
在一些例項中，一記憶體控制器140可經組態以判定在時間t3之後儲存於一記憶體單元105上之邏輯狀態。例如，若到時間t3還未滿足電壓臨限值505，則記憶體控制器140可根據推論判定記憶體單元105處於一記憶體狀態D中。為作出此等推論，在一些實例中，一記憶體控制器140定義用於一讀取操作之一時間臨限值565。若在滿足時間臨限值565時未滿足電壓臨限值505，則記憶體控制器140可(根據推論)判定記憶體單元105處於一特定記憶體狀態中。在圖5之闡釋性實例中，時間臨限值565可設定於約時間t3或時間t3之後不久且時間臨限值565可用於(根據推論)判定記憶體單元105處於記憶體狀態D中。使用一時間臨限值565可減少用於執行一讀取操作之總時間量。例如，在一讀取操作期間，一記憶體控制器140可減少其嘗試基於時間臨限值565偵測是否滿足電壓臨限值505之時間量。
在一些實例中，一回應信號(圖5中未展示)可針對任何給定記憶體狀態(例如，針對表示一記憶體單元之極化狀態與介電電荷狀態之所有可能組合之Q-V圖中之任何給定點)而存在。對於任何給定記憶體狀態，該回應信號可具有與對記憶體單元電容器介電質充電(及/或對記憶體單元電容器放電)相關聯之一或多個線性部分及對應於電容器之極化之一修改之一或多個其他部分(通常具有一較緩斜率)。各部分(介電質充電或極化)之持續時間可至少部分基於初始記憶體狀態(例如，基於儲存於電容器上之極化及介電電荷之組合)及/或基於用於將記憶體單元充電至預定電壓位準之電流。
圖6繪示根據本發明之各項實施例之支援一記憶體單元之基於時間存取之一電路600的一實例。電路600可經組態以執行基於時間存取操作(例如，讀取操作及寫入操作)。
電路600可包含耦合至一數位線604及一板線606之一記憶體單元602。記憶體單元602可包含一電容器608及一選擇組件610。在一些實例中，一中間電極可界定於電容器608與選擇組件610之間。在一些實例中，電容器608可為一鐵電電容器。在一些實例中，電容器608可為一介電電容器。選擇組件610可耦合至經組態以基於自一記憶體控制器接收之指令啟動選擇組件610之一存取線612 (例如，字線)。記憶體單元602可為參考圖1至圖5所描述之記憶體單元之一實例。數位線604可為參考圖1至圖5所描述之數位線115之一實例。板線606可為參考圖2所描述之板線210之一實例。電容器608可為參考圖2所描述之電容器205之一實例。選擇組件610可為參考圖2所描述之選擇組件220之一實例。存取線612可為參考圖1及圖2所描述之字線110之一實例。
在一第一節點620處，記憶體單元602可耦合至數位線604。一充電組件622可在第一節點620處耦合至數位線604。充電組件622可經組態以對記憶體單元602及/或數位線604充電以執行一基於時間讀取操作。充電組件622可耦合至一控制線624。控制線624可傳送來自記憶體控制器140之是否對記憶體單元602充電之指令。可基於來自記憶體控制器140之該等指令啟動充電組件622。在一些實例中，充電組件622係電流產生器。在一些實例中，充電組件622係一串疊電路(cascode)。在一些實例中，充電組件622可包含一或多個電晶體。
一隔離組件626可在一第二節點628 (Node)處耦合至充電組件622。隔離組件626可經組態以基於藉由一控制線632自記憶體控制器140接收之指令而將第二節點628選擇性地耦合至一電壓源630 (Vpp)。在一些實例中，隔離組件626可為一電晶體或其他切換組件之一實例。
一感測組件634可耦合至充電組件622。在一些實例中，感測組件634可耦合至第二節點628。如參考圖7更多描述，感測組件634可經組態以偵測第一節點620處之數位線604何時充電至一預定電壓位準。感測組件634可經組態以偵測第二節點628處之一電壓位準何時滿足一臨限電壓。在一些實例中，感測組件634可耦合至電壓源630。在一些實例中，感測組件634可為一反相器。在一些實例中，感測組件634可為經組態以比較第二節點628之一電壓位準與一電壓臨限值(例如，電壓臨限值505)之組件或電路。感測組件634可基於第二節點之該電壓位準滿足該臨限值而輸出一信號至一第三節點636。在一些實例中，感測組件634可感測第二節點628處之一電壓位準。在一些實例中，感測組件634可在第一節點620處耦合至數位線604。
一第一鎖存器640可耦合至感測組件634。在一些實例中，第一鎖存器640可耦合至第三節點636。第一鎖存器640可經組態以輸出儲存於選定記憶體單元602上之邏輯狀態之值。第一鎖存器640可用作一基於時間讀取操作之部分，其中藉由第一鎖存器640輸出之該值可基於自讀取操作開始起或自開始對記憶體單元602充電起之一持續時間。
第一鎖存器640可藉由一存取線耦合至一第一時變信號642 (「F1信號」)。第一時變信號642可經組態以基於在開始對記憶體單元602或數位線604充電與接收自感測組件634輸出之一信號之間的持續時間而指示記憶體單元602之一邏輯狀態。自感測組件634輸出該信號可基於一電壓位準滿足一臨限值。第一時變信號642可經組態以定義至少三個邏輯狀態。在一些實例中，第一時變信號642可經組態以定義至少兩個邏輯狀態。在一些實例中，第一時變信號642可經組態以定義至少四個邏輯狀態，或在一些情況中四個以上邏輯狀態。
在一些實例中，當開始藉由充電組件622對記憶體單元602或數位線604充電時，記憶體控制器140可施加第一時變信號642至第一鎖存器640。第一時變信號642可為基於記憶體單元602之預期邏輯狀態之一預定時變信號。第一時變信號642可在一預定時間間隔內依一預定方式改變。在一些實例中，第一時變信號642可自一記憶體控制器140接收。
第一時變信號642可定義記憶體單元602之記憶體狀態與記憶體單元602之邏輯狀態之間的一映射。在一讀取操作期間，充電組件622可對記憶體單元602充電。基於記憶體單元602之記憶體狀態(例如，其極化及/或介電電荷)，使與記憶體單元602相關聯之一電壓滿足一電壓臨限值(例如，電壓臨限值505)將花費一特定持續時間。第一時變信號642可經組態以循環通過記憶體單元602之可能邏輯狀態。若記憶體單元602處於一第一記憶體狀態A中，則第一時變信號642可經組態以表示針對一時間子區間與第一記憶體狀態A相關聯之一第一邏輯狀態。該時間子區間與在記憶體狀態A時對記憶體單元602充電之一預期持續時間相關聯。第一時變信號642可定義針對總整體時間間隔之一子區間之記憶體單元602之各記憶體狀態之一邏輯狀態。例如，第一時變信號642可包含定義與記憶體狀態A相關聯之一邏輯狀態之一第一子區間。在該第一子區間之後，第一時變信號642可包含定義與記憶體狀態B相關聯之一邏輯狀態之一第二子區間。此一型樣可繼續直至藉由第一時變信號642表示記憶體單元602之記憶體狀態/邏輯狀態。在一些實例中，該等子區間在持續時間上實質上相等。然而，在其他實例中，該等子區間可基於記憶體單元602之預期充電持續時間而為不同持續時間。
在一些實例中，一第二鎖存器644可與第一鎖存器640協作以定義記憶體單元602之邏輯狀態。第二鎖存器644可耦合至第三節點636及耦合至一第二時變信號646 (F2信號)。第二時變信號646可與第一時變信號642協作以定義記憶體單元602之邏輯狀態。參考圖8更詳細描述此一實例。在一些實例中，可存在額外鎖存器(圖6中未展示)。該等額外鎖存器可與第一鎖存器及第二鎖存器協作以藉由將讀取持續時間劃分成更細粒度時間子區間而定義記憶體單元之更多邏輯狀態。
一控制器660可藉由一資料線648耦合至第一鎖存器640且藉由一資料線650耦合至第二鎖存器644。控制器660可經組態以基於自第一鎖存器640接收之第一時變信號642之值而識別記憶體單元602之邏輯狀態。在一些實例中，識別記憶體單元602之邏輯狀態可基於第一時變信號642及自第二鎖存器644接收之第二時變信號646兩者。控制器660亦可經組態以執行作為讀取操作之部分之一寫回操作。在一些實例中，控制器660可經組態以在識別邏輯狀態之一第二位元之前識別邏輯狀態之一第一位元。例如，若記憶體單元602能夠儲存四個邏輯狀態(00、01、10、11)，則控制器660可經組態以在識別其他位元之值之前識別一記憶體識別符之最高有效位元是否為一邏輯「1」或一邏輯「0」。
控制器660亦可操作切換組件662、664、666以執行一讀取操作之一寫回部分。在一些實例中，控制器660可經組態以執行作為一正常寫入操作之部分之寫入操作。控制器660可藉由一第一控制線668耦合至切換組件662、664。控制器660可藉由一第二控制線670耦合至切換組件666。在一些實例中，控制器660可使用任何數目個控制線來操作切換組件662、664、666。
切換組件662可耦合至一電壓源672 (Vo)。切換組件662可經組態以在一寫入操作或一寫回操作期間將板線606偏壓為高(例如，偏壓至電壓源672)。切換組件662可為一電晶體或其他類型之切換組件。
切換組件664可耦合至一接地674。切換組件664可經組態以在一寫入操作或一寫回操作期間將板線606偏壓為低(例如，偏壓至接地)。在一些實例中，接地674可為作為一電壓源Vss之一接地或一虛擬接地。
在相同控制線(例如，第一控制線668)用於控制切換組件662及切換組件664兩者時之例項中，切換組件662可經組態以在切換組件664經撤銷啟動時啟動。因而，切換組件662可經組態以基於一低信號而啟動，而切換組件664可經組態以基於一高信號而啟動，或反之亦然。
切換組件666可耦合至接地674。切換組件664可經組態以在一寫入操作或一寫回操作期間將數位線604偏壓為低(例如，偏壓至接地或虛擬接地)。在一些實例中，控制器可經組態以在一寫入或寫回操作期間控制字線612。可在記憶體單元602之介電充電之後撤銷啟動字線612時使用字線612之此控制。
在一些實例中，控制器660可耦合至另一切換組件以在一寫入或寫回操作期間將數位線604偏壓為高。在一些實例中，充電組件622可經操作以在一寫入或寫回操作期間將數位線604偏壓為高。
在一些例項中，控制器660可為記憶體控制器140之一實例。在一些例項中，控制器660可為經組態以執行本文中所描述之功能之一專用組件、一專用電路或專用邏輯。在一些例項中，控制器660可耦合至記憶體控制器140且可經組態以與記憶體控制器140協作以執行本文中所描述之各種功能。例如，在一些實例中，控制器660可執行本文中所描述之功能之一些部分且記憶體控制器140可執行本文中所描述之功能之其他部分。
圖7繪示根據本發明之各項實施例之支援一記憶體單元之基於時間存取之一時序圖700的一實例。時序圖700繪示第一節點620處之數位線604之一數位線電壓信號705及電路600之第二節點628處之一節點電壓信號710。數位線電壓信號705及節點電壓信號710可表示一記憶體單元602之一讀取操作期間之電壓。更明確言之，信號705、710可表示該讀取操作之一感測部分期間之電壓。
對記憶體單元602執行之一讀取操作可包含一預調節部分、一感測部分、一寫回操作及一預充電部分。在時間t0，一記憶體控制器140可起始該讀取操作之一感測部分。為發展來自記憶體單元602之信號，記憶體控制器140可啟動充電組件622以將記憶體單元602或數位線604充電至如藉由圖7中之Vdl表示之預定電壓位準715。記憶體單元602之電壓位準自一起始電壓位準720 (藉由圖7中之Vst表示)上升至預定電壓位準715 (Vdl)。
如藉由節點電壓信號710表示之第二節點628之電壓位準亦基於對記憶體單元602充電而自一起始電壓位準上升。第二節點628之起始電壓位準可基於數位線604及/或記憶體單元602之起始電壓位準。在一些實例中，第二節點628之起始電壓位準可與數位線604及/或記憶體單元602之起始電壓位準相同。在一些實例中，第二節點628之起始電壓位準可不同於數位線604及/或記憶體單元602之起始電壓位準。在一些實例中，起始電壓基於經充電之記憶體單元602之一記憶體狀態而改變。
可針對第二節點628之電壓位準(藉由節點電壓信號710表示)定義一電壓臨限值725。電壓臨限值725可與數位線604及/或記憶體單元602之電壓位準何時達到預定電壓位準715相關聯。可基於第二節點628之電壓位準與第一節點620之一電壓位準之間的一經識別關係而選擇電壓臨限值725。在一些實例中，電壓臨限值725可為參考圖5所描述之電壓臨限值505之一實例。
在時間t1，第二節點628處之電壓位準可滿足電壓臨限值725。在一些實例中，電路600可使用感測組件634作出此判定。在一些例項中，感測組件634可比較第二節點628處所偵測之電壓位準與一參考電壓以識別電壓臨限值725被滿足。在時間t1，感測組件634可基於第二節點628處之電壓位準滿足電壓臨限值725而輸出一信號至鎖存器640。可基於電路操作或存取操作之變化而修改或改變電壓臨限值725。
可在時間t0開始對數位線604及/或記憶體單元602充電與在時間t1電壓位準滿足電壓臨限值725時之間界定一持續時間730。持續時間730可對應於參考圖5所描述之持續時間之一者。持續時間730可基於在時間t0在充電開始時記憶體單元602之記憶體狀態而改變。數位線604及第二節點628兩者之起始電壓位準亦可基於在時間t0在充電開始時記憶體單元602之記憶體狀態而改變。例如，針對記憶體狀態A (參考圖3及圖5所描述)之起始電壓位準可高於記憶體狀態D (參考圖3及圖5所描述)。在一些實例中，信號705、710可基於在時間t0在充電開始時記憶體單元602之記憶體狀態而改變。
在一些實例中，電路600之感測組件634可在第一節點620處耦合至數位線604。在該等實例中，可將電壓臨限值725設定為數位線604及/或記憶體單元602經充電至之預定電壓位準715或近似預定電壓位準715。應瞭解，可在感測組件634耦合至數位線604以執行本文中所描述之功能時修改感測組件634之元件。
在一些實例中，可在開始讀取操作之前加偏壓於數位線604。加偏壓於數位線604可減少亦耦合至數位線604之未選定記憶體單元之邏輯狀態之干擾。在一些情況中，在執行讀取操作之前加偏壓於數位線604可不改變在一讀取操作之一感測部分期間對數位線604充電所花費之持續時間。
在一些例項中，可在不具有一鎖存器及/或時變信號之情況下對一記憶體單元602執行一基於時間讀取操作。在一些例項中，控制器660或記憶體控制器140可判定在開始對記憶體單元602充電與滿足電壓臨限值725時之間的一持續時間。控制器660或記憶體控制器140可比較該持續時間與一查詢表之值。該查詢表可經組態以將持續時間映射至一特定邏輯狀態。在一些實例中，當開始對記憶體單元602充電時可起始一計時器。讀取操作之感測部分之持續時間可基於在滿足電壓臨限值時該計時器之一值。
讀取操作之一寫回部分可在識別記憶體單元602之邏輯狀態之後開始。控制器660可識別在大約時間t1或時間t1之後之記憶體單元602之邏輯狀態。控制器660接著可基於該經識別邏輯狀態而判定應寫入至記憶體單元之記憶體狀態。在一些實例中，待寫回之記憶體狀態係與藉由控制器660識別相同之記憶體狀態。
在一基於時間讀取操作之一感測部分期間，可將數位線604充電至或偏壓至一高電壓。為將記憶體狀態寫入至記憶體單元602，可藉由數位線604及板線606加偏壓於記憶體單元602。為將一些記憶體狀態寫入至記憶體單元602，數位線604可為高且板線606可為低。為將其他記憶體狀態寫入至記憶體單元602，數位線604可為低且板線606可為高。
因而，為將一些記憶體狀態寫入至記憶體單元602，控制器660可啟動切換組件664以將板線606耦合至接地674。因為數位線604可能已歸因於在讀取操作之感測部分期間之充電而為高，所以可加偏壓於記憶體單元602以將特定記憶體狀態寫回至記憶體單元602。
在一些例項中，數位線604在一寫入操作或一讀取操作之一寫回部分開始時並非為高。在此等例項中，控制器660可啟動一或多個切換組件(未展示)以將數位線604耦合至一電壓源且可啟動切換組件664以將板線606耦合至接地。例如。在一正常寫入操作期間，數位線604可在該寫入操作開始時處於一低值。在另一實例中，數位線604可在感測組件偵測已滿足臨限值之後耦合至接地。在讀取操作之部分期間關斷記憶體單元602可減小記憶體單元602上之應力。在此等實例中，數位線604可耦合至將數位線選擇性地耦合至接地之一或多個切換組件。
為將其他記憶體狀態寫入至記憶體單元602，控制器660可啟動切換組件662以將板線606耦合至一電壓源且可啟動切換組件666以將數位線604耦合至接地674。在一些情況中，在啟動切換組件666之前，可撤銷啟動充電組件622。
在一些實例中，控制器660可在一寫入操作或一寫回操作期間撤銷啟動選擇組件610。在此等實例中，可在板線606或數位線604為高電壓時撤銷啟動選擇組件610。撤銷啟動選擇組件610可引起記憶體單元602之中間電極儲存一介電電荷。在一些實例中，撤銷啟動選擇組件610可引起電容器608儲存一介電電荷。在一些實例中，一鐵電記憶體單元可經組態以藉由在一寫入操作或一寫回操作之後並未對中間電極放電而儲存一極化狀態及一介電電荷狀態兩者。
在一些實例中，記憶體單元602可經組態以儲存複數個記憶體狀態。因而，控制器660可耦合至複數個切換組件，該複數個切換組件耦合至複數個電壓源。此等電壓源之各種組合可用於獲得記憶體單元602之適當偏壓。例如，可藉由將數位線604耦合至一第一電壓及將板線606耦合至不同於該電壓之一第二電壓而用一記憶體狀態寫入一記憶體單元602。該第一電壓及該第二電壓可為任何電壓。電路600可包含任何數目個控制線及切換組件以將各種記憶體狀態適當寫入至記憶體單元602。
圖8繪示根據本發明之各項實施例之支援一記憶體單元之基於時間存取之一時序圖800的一實例。時序圖800繪示輸入至至少一鎖存器(例如，鎖存器640)中之時變信號之一實例。時序圖800包含一第一時變信號805及一第二時變信號810。在一些實例中，時變信號805、810可輸入至一單一鎖存器(例如，第一鎖存器640)中。在一些實例中，時變信號805、810可輸入至兩個鎖存器(例如，第一鎖存器640及第二鎖存器644)中。第一時變信號805可為參考圖6所描述之第一時變信號642之一實例。第二時變信號810可為參考圖6所描述之第二時變信號646之一實例。在一些實例中，信號805、810之振幅可隨時間改變。在其他實例中，信號805、810之其他特性可隨時間改變。
第一時變信號805及第二時變信號810可經組態以定義儲存於一記憶體單元602上之邏輯狀態。第一時變信號805及第二時變信號810可經組態以表示基於高電壓值及低電壓值之邏輯「1s」及邏輯「0s」。例如，時變信號805、810之一高電壓值可表示一邏輯「1」且一低電壓值可表示一邏輯「0」。
在一基於時間讀取操作中，在開始將記憶體單元602充電至一預定電壓位準(例如，電壓位準715)與滿足一電壓臨限值(例如，電壓臨限值725)之間的持續時間可用於啟動一或多個鎖存器(例如，鎖存器640、644)。在啟動該等鎖存器時之時變信號805、810之值可用於識別記憶體單元602之邏輯狀態。例如，若對記憶體單元602充電在時間t0開始且在時間t1滿足電壓臨限值，則第一時變信號805之值可指示記憶體單元602之一邏輯狀態之第一位元係一邏輯「0」且第二位元係一邏輯「0」。
第一時變信號805及第二時變信號810可協作以基於在一讀取操作期間對記憶體單元602充電之持續時間而將記憶體單元602之一邏輯狀態映射至記憶體單元602之一相關聯記憶體狀態。此等基於時間讀取操作可用於區分先前在其他記憶體單元中不可區分之記憶體狀態。例如，一基於時間讀取操作可能夠區分藉由零極化及一第一位準之介電電荷定義之一第一記憶體狀態與藉由一第一極化及該第一位準之介電電荷定義之一第二記憶體狀態。在一些實例中，基於時間讀取操作可經組態以區分單獨不同位準之介電電荷或單獨不同位準之極化，或兩者之變化。
第一時變信號805及第二時變信號810可基於與一記憶體單元602之不同記憶體狀態相關聯之預期充電持續時間。如圖8中所使用，時間t1可表示在記憶體單元602儲存記憶體狀態A時在一讀取操作期間電壓滿足電壓臨限值之時間。在時間t0與時間t1之間界定之一持續時間815可對應於參考圖5所描述之持續時間530。如圖8中所使用，時間t2可表示在記憶體單元602儲存記憶體狀態B時在一讀取操作期間電壓滿足電壓臨限值之時間。在時間t0與時間t2之間界定之一持續時間820可對應於參考圖5所描述之持續時間540。如圖8中所使用，時間t3可表示在記憶體單元602儲存記憶體狀態C時在一讀取操作期間電壓滿足電壓臨限值之時間。在時間t0與時間t3之間界定之一持續時間825可對應於參考圖5所描述之持續時間550。如圖8中所使用，時間t4可表示在記憶體單元602儲存記憶體狀態D時在一讀取操作期間電壓滿足電壓臨限值之時間。在時間t0與時間t4之間界定之一持續時間830可對應於參考圖5所描述之持續時間555。
第一時變信號805及第二時變信號810可經組態以延伸達整體時間間隔835。整體時間間隔835可包含許多子區間。各子區間可定義記憶體單元602之一獨有邏輯狀態。例如，在其中記憶體單元602經組態以儲存四個記憶體狀態之實例中，第一時變信號805及第二時變信號810可定義四個子區間。各子區間可與記憶體單元602之一單獨記憶體狀態相關聯。各子區間可與針對記憶體單元602之一單獨記憶體狀態充電之一預期持續時間相關聯。
一子區間可表示在其間藉由一或多個時變信號表示記憶體單元602之一單一邏輯狀態之一時間週期。在闡釋性實例中，使用兩個時變信號來表示一記憶體單元602之可能邏輯狀態。然而，在其他實例中，可使用其他數目個時變信號(例如，一個時變信號、三個時變信號等)來表示一記憶體單元602之可能邏輯狀態。第一時變信號805及第二時變信號810可包含一第一子區間840、一第二子區間845、一第三子區間850及一第四子區間855。在圖8之代表性實例中，第一子區間840可表示一邏輯「00」，第二子區間845可表示一邏輯「01」，第三子區間850可表示一邏輯「10」，且該第四子區間855可表示一邏輯「11」。在一些實例中，第一時變信號805可表示一邏輯狀態識別符之一最高有效位元且第二時變信號810可表示一邏輯狀態識別符之一最低有效位元。在一些實例中，一單一時變信號可表示一邏輯狀態識別符之兩個或兩個以上位元。
各子區間可藉由一轉變分離。一轉變可係指時變信號之一者或時變信號之兩者之電壓位準之一變化。該電壓位準變化可表示藉由一或多個時變信號表示之邏輯狀態之一變化。第一子區間可在時間t0 (例如，施加時變信號之開始)之一初始轉變與一第一轉變860之間延伸。第二子區間845可在第一轉變860與一第二轉變865之間延伸。第三子區間850可在第二轉變865與一第三轉變870之間延伸。第四子區間855可在第三轉變870與一第四轉變875或一結束轉變之間延伸。
在第一轉變860處，第一時變信號805可不改變其電壓值且第二時變信號810可將其電壓值自一低電壓值改變至一高電壓值。在第二轉變865處，第一時變信號805可自低至高改變其電壓值且第二時變信號810可自高至低改變其電壓值。在第三轉變870處，第一時變信號805可不改變其電壓值且第二時變信號810可自低至高改變其電壓值。在第四轉變875處，第一時變信號805可自高至低改變其電壓值且第二時變信號810可自高至低改變其電壓值。
在一些實例中，子區間可跨越相等時間長度。然而，在其他實例中，子區間可跨越不同時間長度。邏輯狀態之間的時變信號之轉變可經定位以區分記憶體單元602之記憶體狀態。因為一讀取操作可能不會產生用於滿足電壓臨限值之等間隔之持續時間，所以類似地邏輯狀態之間的臨限值可並非等間隔。
第一時變信號805及第二時變信號810可結合參考圖3及圖5所展示及描述之記憶體狀態A至D一起使用。在此一實例中，子區間840可與記憶體狀態A (例如，記憶體狀態340 (狀態A))相關聯，子區間845可與記憶體狀態B (例如，記憶體狀態305 (狀態B))相關聯，子區間850可與記憶體狀態C (例如，記憶體狀態310 (狀態C))相關聯，且子區間855可與記憶體狀態D (例如，記憶體狀態345 (狀態D))相關聯。因而，在此實例中，記憶體狀態A可映射至一邏輯「00」，記憶體狀態B可映射至一邏輯「01」，記憶體狀態C可映射至一邏輯「10」，且記憶體狀態D可映射至一邏輯「11」。在一些實例中，時變信號可經組態以將記憶體狀態映射至任何邏輯狀態。圖8中所展示之映射係僅供圖解說明目的。
在一些實例中，(若干)時變信號可經組態使得可在比用以判定一邏輯狀態識別符之一第二位元之一第二持續時間短之一第一持續時間之後識別該邏輯狀態識別符之一第一位元。例如，在轉變865處，控制器660可能夠判定該等位元之一者係一邏輯「1」或一邏輯「0」。若還未藉由轉變865滿足電壓臨限值，則控制器660可判定第一位元係一邏輯「1」。此類型之判定可透過一推論完成。在一些實例中，若還未藉由轉變870滿足電壓臨限值，則控制器660可判定邏輯狀態識別符係一邏輯「11」。此一判定可根據推論完成，因為在基於時間感測期間不再有判定時序圖800中所表示之其他三個邏輯狀態之任一者藉由記憶體單元602儲存之任何能力。在一些實例中，時變信號之整體時間間隔835可終止於轉變870處。因而，時變信號可包含三個子區間840、845、850且並不包含子區間855。然而，在其他實例中，時變信號延伸至轉變875以識別在一讀取操作期間是否已發生錯誤。若在時間間隔835期間從未滿足電壓臨限值，則控制器660可判定該讀取操作中發生錯誤。
圖9繪示根據本發明之各項實施例之支援一記憶體單元之基於時間存取之時序圖900的一實例。時序圖900表示針對記憶體單元602之各種記憶體狀態充電之預期持續時間。時序圖900-a可表示作為讀取操作之部分之在充電組件622施加一恆定電流至數位線604時充電之預期持續時間。時序圖900-b可表示作為讀取操作之部分之在充電組件622施加一時變電流至數位線604時充電之預期持續時間。
對數位線604及/或記憶體單元602充電所花費之持續時間可基於記憶體裝置之組件之特性。因為記憶體裝置之組件之特性(例如，電容)係固定的，所以對記憶體單元602充電之持續時間可基於記憶體單元602之記憶體狀態及該記憶體狀態如何與電路之組件之其他固定特性互動。
例如，若與電路相關聯之電容係固定的且充電組件在充電期間施加一恆定電流或一恆定電力供應，則可判定與各記憶體狀態相關聯之持續時間之預期值。在時間t0，作為一讀取操作之一感測部分之部分之記憶體單元602之充電開始。在時間t1，具有記憶體狀態A (例如，記憶體狀態340 (狀態A))之一記憶體單元602滿足電壓臨限值。在一些實例中，在時間t0與時間t1之間界定之一持續時間905（或905-a）係約零奈秒。在一些例項中，持續時間905可大於零奈秒，諸如0.2奈秒、0.4奈秒、0.6奈秒、0.8奈秒、1.0奈秒等。通常，可基於記憶體單元602之記憶體狀態之一者設定針對充電之電壓臨限值及預定電壓。因而，記憶體單元602之記憶體狀態之一者可很快滿足電壓臨限值，且有時在充電開始之後立即滿足。僅出於圖解說明目的，時間t1展示為不同於時間t0。在一些實例中，時間t1在時間t0或在時間t0之後立即發生。
在時間t2，具有記憶體狀態B (例如，記憶體狀態305 (狀態B))之一記憶體單元602滿足電壓臨限值。在一些實例中，在時間t0與時間t2之間界定之一持續時間910係約10奈秒。在一些例項中，持續時間910可在7奈秒與13奈秒之間、7.5奈秒與12.5奈秒之間、8奈秒與12奈秒之間、8.5奈秒與11.5奈秒之間、9.0奈秒與11奈秒之間或9.5奈秒與10.5奈秒之間的範圍內。
在時間t3，具有記憶體狀態C (例如，記憶體狀態310 (狀態C))之一記憶體單元602滿足電壓臨限值。在一些實例中，在時間t0與時間t3之間界定之一持續時間915係約42奈秒。在一些例項中，持續時間915可在35奈秒與49奈秒之間、36奈秒與48奈秒之間、37奈秒與47奈秒之間、38奈秒與46奈秒之間、39奈秒與45奈秒之間、40奈秒與44奈秒之間、41.0奈秒與43奈秒之間或41.5奈秒與42.5奈秒之間的範圍內。
在時間t4，具有記憶體狀態D (例如，記憶體狀態345 (狀態D))之一記憶體單元602滿足電壓臨限值。在一些實例中，在時間t0與時間t4之間界定之一持續時間920係約52奈秒。在一些例項中，持續時間920可在45奈秒與59奈秒之間、46奈秒與58奈秒之間、47奈秒與57奈秒之間、48奈秒與56奈秒之間、49奈秒與55奈秒之間、50奈秒與54奈秒之間、51.0奈秒與53奈秒之間或51.5奈秒與52.5奈秒之間的範圍內。
持續時間910、915、920之間的關係可基於電路之電容。因為電路之設計及該等電路組件之特性係相對恆定的，所以施加一恆定電流可基於記憶體狀態而產生用於對記憶體單元602充電之可預測持續時間。上文所描述之持續時間及範圍值可基於用於對記憶體單元602及/或數位線604充電之電流之一值。因此，在一些情況中，一較高電流可導致更少時間來滿足臨限值(例如，兩倍電流可導致一半時間來滿足臨限值)。
如應瞭解，時序圖900-a之持續時間可使區分一些記憶體狀態比區分其他記憶體狀態更困難。在此實例中，基於記憶體裝置A (時間t1)與記憶體狀態B (時間t2)之間的時間之一第一感測窗925可為約10奈秒。基於記憶體裝置B (時間t2)與記憶體狀態C (時間t3)之間的時間之一第二感測窗930可為約32奈秒。基於記憶體裝置C (時間t3)與記憶體狀態D (時間t4)之間的時間之一第三感測窗935可為約10奈秒。
由於感測窗925、930、935之相對持續時間，可更難以或較不難以區分一基於時間讀取操作中之記憶體狀態。例如，因為第一感測窗925係約10奈秒且第二感測窗930之大小係第一感測窗之大約三倍，所以區分記憶體狀態B與記憶體狀態C比區分記憶體狀態A與記憶體狀態B更容易。
在一些實例中，在一讀取操作之一感測部分期間施加至記憶體單元602之電流或電源可隨時間改變。此一時變電流可經組態而以一預定方式分配用於充電之持續時間。例如，藉由充電組件622施加之一時變電流可經組態以基於時間提供相等大小之感測窗。在一些實例中，電流之振幅可隨時間改變。在其他實例中，電流之其他特性可隨時間改變。
時序圖900-b繪示與一基於時間讀取操作之一感測部分相關聯之持續時間及感測窗。在讀取操作中，施加一時變電流。該時變電流經組態以改變與不同記憶體狀態相關聯之充電時間。例如，與記憶體狀態B相關聯之一持續時間950可比一持續時間910長。在另一實例中，與記憶體狀態C相關聯之一持續時間955可比持續時間915短。在一些實例中，與記憶體狀態D相關聯之持續時間960可不同於持續時間920。在一些實例中，時變電流可經組態以使持續時間960比持續時間920短且藉此減少在一讀取操作之一感測部分期間所花費之全部時間。在一些實例中，時變電流可經組態以提供預定感測窗，且因而持續時間960可比持續時間920長。
時序圖900-b中之感測窗965、970、975可在時間長度上近似相等。感測窗965、970、975之時間長度可基於在對記憶體單元602充電時所施加之時變電流之組態。在一些實例中，持續時間及感測窗之其他組態可基於在對記憶體單元602充電時所施加之時變電流之不同電流輪廓。
圖10展示根據本發明之各項實施例之支援一記憶體單元之基於時間存取之一記憶體陣列1005的一方塊圖1000。記憶體陣列1005可被稱為一電子記憶體設備，且可為如參考圖1所描述之一記憶體控制器140之一組件之一實例。
記憶體陣列1005可包含一或多個記憶體單元1010、一記憶體控制器1015、一字線1020、一板線1025、一參考組件1030、一感測組件1035、一數位線1040及一鎖存器1045。此等組件可互相電子通信且可執行本文中所描述之功能之一或多者。在一些情況中，記憶體控制器1015可包含偏壓組件1050及時序組件1055。在一些實例中，記憶體控制器1015可為如參考圖1所描述之一記憶體控制器140之一實例。在一些實例中，記憶體控制器1015可為如參考圖6所描述之一控制器660之一實例。在一些實例中，記憶體控制器1015可為記憶體控制器140及控制器660兩者之一實例。
記憶體控制器1015可與字線1020、數位線1040、感測組件1035及板線1025 (其等可為參考圖1及圖2所描述之字線110、數位線115、感測組件125及板線210之實例)電子通信。記憶體陣列1005亦可包含參考組件1030及鎖存器1045。記憶體陣列1005之組件可彼此電子通信且可執行參考圖1至圖9所描述之功能之部分。在一些情況中，參考組件1030、感測組件1035及鎖存器1045可為記憶體控制器1015之組件。
在一些實例中，數位線1040與感測組件1035及鐵電記憶體單元1010之一鐵電電容器電子通信。一鐵電記憶體單元1010可用一邏輯狀態(例如，一第一或第二邏輯狀態)寫入。字線1020可與記憶體控制器1015及鐵電記憶體單元1010之一選擇組件電子通信。板線1025可與記憶體控制器1015及鐵電記憶體單元1010之鐵電電容器之一板電子通信。感測組件1035可與記憶體控制器1015、數位線1040、鎖存器1045及參考線1060電子通信。參考組件1030可與記憶體控制器1015及參考線1060電子通信。感測控制線1065可與感測組件1035及記憶體控制器1015電子通信。除了上文未列出之組件外，此等組件亦可經由其他組件、連接件或匯流排與記憶體陣列1005內部及外部兩者之其他組件電子通信。
記憶體控制器1015可經組態以藉由施加電壓至字線1020、板線1025或數位線1040而啟動該等各種節點。例如，偏壓組件1050可經組態以施加一電壓以操作記憶體單元1010以讀取或寫入記憶體單元1010，如上文所描述。在一些情況中，記憶體控制器1015可包含如參考圖1所描述之一列解碼器、行解碼器或兩者。此可使記憶體控制器1015能夠存取一或多個記憶體單元105。偏壓組件1050亦可提供電壓電位至參考組件1030以產生用於感測組件1035之一參考信號。此外，偏壓組件1050可提供用於感測組件1035之操作之電壓電位。
在一些情況中，記憶體控制器1015可使用時序組件1055執行其操作。例如，時序組件1055可控制各種字線選擇或板偏壓之時序，包含用於執行本文中所論述之記憶體功能(諸如讀取及寫入)之切換及電壓施加之時序。在一些情況中，時序組件1055可控制偏壓組件1050之操作。在一些實例中，時序組件1055可協作以產生F1信號及/或F2信號。
參考組件1030可包含用以產生用於感測組件1035之一參考信號之各種組件。參考組件1030可包含經組態以產生一參考信號之電路。在一些情況中，參考組件1030可使用其他鐵電記憶體單元105實施。感測組件1035可比較(透過數位線1040)來自記憶體單元1010之一信號與來自參考組件1030之一參考信號。在判定邏輯狀態之後，感測組件接著可將輸出儲存於鎖存器1045中，在鎖存器1045中可根據一電子裝置(記憶體陣列1005係其之一部分)之操作使用該輸出。感測組件1035可包含與鎖存器及鐵電記憶體單元電子通信之一感測放大器。
記憶體控制器1015可為參考圖12所描述之記憶體控制器1215之部分之一實例。記憶體控制器1015及/或其各種子組件中之至少一些子組件可實施於硬體、藉由一處理器執行之軟體、韌體或其等之任何組合中。若實施於藉由一處理器執行之軟體中，則記憶體控制器1015及/或其各種子組件中之至少一些子組件之功能可藉由一通用處理器、一數位信號處理器(DSP)、一特定應用積體電路(ASIC)、一場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置、離散閘極或電晶體邏輯、離散硬體組件，或經設計以執行本發明中所描述之功能之其等之任何組合而執行。記憶體控制器1015及/或其各種子組件中之至少一些子組件可實體定位於各種位置處，包含經分佈使得功能之部分藉由一或多個實體裝置實施於不同實體位置處。在一些實例中，記憶體控制器1015及/或其各種子組件中之至少一些子組件可為根據本發明之各項實施例之一分離及相異組件。在其他實例中，記憶體控制器1015及/或其各種子組件中之至少一些子組件可與一或多個其他硬體組件組合，該等硬體組件包含(但不限於)：一I/O組件、一收發器、一網路伺服器、另一運算裝置、本發明中所描述之一或多個其他組件，或根據本發明之各項實施例之其等之一組合。
記憶體控制器1015可：將耦合至一記憶體單元之一數位線充電至一第一電壓位準；判定將該數位線充電至該第一電壓位準之一持續時間；及基於該數位線達到該第一電壓位準之該持續時間識別該記憶體單元之一邏輯狀態。記憶體控制器1015亦可：驅迫一電流進入耦合至一數位線之一鐵電記憶體單元中，該鐵電記憶體單元經組態以儲存至少三個邏輯狀態；感測不同於該數位線之一節點處之一電壓，該電壓基於該數位線之一第一電壓位準；及基於該電壓滿足一電壓臨限值而自該至少三個邏輯狀態識別該鐵電記憶體單元之一邏輯狀態。記憶體控制器1015亦可：在對一記憶體單元起始一讀取操作之後施加一時變信號至一鎖存器；基於耦合至該記憶體單元之一數位線充電至一第一電壓位準(作為該讀取操作之部分)而啟動該鎖存器；及基於在啟動該鎖存器時存在於該鎖存器處之該時變信號之一值而識別該記憶體單元之一邏輯狀態。記憶體控制器1015亦可：感測一鐵電記憶體單元中之一鐵電電容器之一第一狀態；感測該鐵電電容器之不同於該第一狀態之一第二狀態；及基於該第一狀態及該第二狀態自至少三個邏輯狀態識別該鐵電記憶體單元之一邏輯狀態。記憶體控制器1015亦可：啟動一鐵電記憶體單元之一選擇組件；基於在啟動該選擇組件時將一電壓施加至該鐵電記憶體單元而修改該鐵電記憶體單元之一鐵電電容器之一第一狀態；撤銷啟動該選擇組件；及基於在將該電壓施加至該鐵電記憶體單元時撤銷啟動該選擇組件而修改該鐵電電容器之一第二狀態。
在一些情況中，記憶體陣列1005可包含用於操作記憶體陣列1005之各種構件。例如，記憶體陣列1005及/或記憶體控制器1015可包含用於執行下文參考圖10所描述之功能之構件。
記憶體陣列1005可包含：用於將耦合至一記憶體單元之一數位線充電至一第一電壓位準之構件；用於判定將該數位線充電至該第一電壓位準之一持續時間之構件；及用於至少部分基於該數位線達到該第一電壓位準之該持續時間而識別該記憶體單元之一邏輯狀態之構件。
上文所描述之記憶體陣列1005之一些實例可進一步包含用於隨時間改變施加至數位線之一電流之一振幅之程序、特徵、構件或指令，其中持續時間係至少部分基於該時變電流。上文所描述之記憶體陣列1005之一些實例可進一步包含用於至少部分基於起始一讀取操作而自複數個記憶體單元選擇記憶體單元之程序、特徵、構件或指令。
上文所描述之記憶體陣列1005之一些實例可進一步包含用於至少部分基於對記憶體單元執行一讀取操作而起始一計時器之程序、特徵、構件或指令，其中可至少部分基於該計時器而判定持續時間。在上文所描述之記憶體陣列1005之一些實例中，可至少部分基於在起始一計時器與數位線充電至第一電壓位準之間經過之一時間量而判定持續時間。
上文所描述之記憶體陣列1005之一些實例可進一步包含用於判定不同於數位線之一節點處之一第二電壓位準滿足一電壓臨限值之程序、特徵、構件或指令，其中持續時間可至少部分基於該第二電壓位準滿足該電壓臨限值。
上文所描述之記憶體陣列1005之一些實例可進一步包含用於藉由一感測組件感測節點處之第二電壓位準之程序、特徵、構件或指令，其中可至少部分基於第二電壓位準滿足臨限值而識別邏輯狀態。在上文所描述之記憶體陣列1005之一些實例中，電壓臨限值可小於用於產生記憶體單元之一穩定狀態之一偏壓電壓。
上文所描述之記憶體陣列1005之一些實例可進一步包含用於至少部分基於持續時間識別一時變信號之一值之程序、特徵、構件或指令，其中邏輯狀態可至少部分基於該時變信號之該值。上文所描述之記憶體陣列1005之一些實例可進一步包含用於在使用第一電壓位準對數位線充電之前加偏壓於數位線之程序、特徵、構件或指令。
上文所描述之記憶體陣列1005之一些實例可進一步包含用於在小於持續時間之一第二持續時間之後識別邏輯狀態之一第一位元之程序、特徵、構件或指令。上文所描述之記憶體陣列1005之一些實例可進一步包含用於識別在持續時間之後之邏輯狀態之一第二位元之程序、特徵、構件或指令。在上文所描述之記憶體陣列1005之一些實例中，數位線可經充電至之第一電壓位準可為至少部分基於記憶體單元之複數個可能電荷狀態之至少一者之一預定電壓位準。
在上文所描述之記憶體陣列1005之一些實例中，可藉由耦合至數位線及耦合至一感測組件之一串疊電路對數位線充電。在上文所描述之記憶體陣列1005之一些實例中，持續時間可至少部分基於記憶體單元之一電容器之一穩定狀態及記憶體單元之該電容器之一揮發性狀態。
在上文所描述之記憶體陣列1005之一些實例中，記憶體單元包含一鐵電電容器。在上文所描述之記憶體陣列1005之一些實例中，記憶體單元包含一介電電容器。在上文所描述之記憶體陣列1005之一些實例中，記憶體單元可經組態以儲存至少三個邏輯狀態。在上文所描述之記憶體陣列1005之一些實例中，記憶體單元可經組態以儲存兩個邏輯狀態。
記憶體單元1005可包含：用於施加一電流至耦合至一數位線之一鐵電記憶體單元之構件，該鐵電記憶體單元經組態以儲存至少三個邏輯狀態；用於感測不同於該數位線之一節點處之一電壓之構件，該電壓至少部分基於該數位線之一第一電壓位準；及用於至少部分基於該電壓滿足一電壓臨限值而自該至少三個邏輯狀態識別該鐵電記憶體單元之一邏輯狀態之構件。
上文所描述之記憶體陣列1005之一些實例可進一步包含用於識別存在於節點上之一第二電壓位準滿足電壓臨限值之一持續時間之程序、特徵、構件或指令，其中可至少部分基於該持續時間識別邏輯狀態。
在上文所描述之記憶體陣列1005之一些實例中，持續時間可至少部分基於儲存於鐵電記憶體單元之一鐵電電容器上之一總電荷。在上文所描述之記憶體陣列1005之一些實例中，該總電荷包括該鐵電電容器之一揮發性電荷及該鐵電電容器之一穩定電荷。
上文所描述之記憶體陣列1005之一些實例可進一步包含用於至少部分基於該鐵電記憶體單元之一鐵電電容器之一極化狀態及該鐵電記憶體單元之該鐵電電容器之一電荷狀態而識別鐵電記憶體單元之邏輯狀態之程序、特徵、構件或指令。
上文所描述之記憶體陣列1005之一些實例可進一步包含用於藉由一感測組件至少部分基於電壓滿足電壓臨限值而輸出一信號之程序、特徵、構件或指令。上文所描述之記憶體陣列1005之一些實例可進一步包含用於至少部分基於電壓滿足電壓臨限值而啟動一第一鎖存器之程序、特徵、構件或指令。上文所描述之記憶體陣列1005之一些實例可進一步包含用於至少部分基於電壓滿足電壓臨限值而啟動不同於第一鎖存器之一第二鎖存器之程序、特徵、構件或指令。
上文所描述之記憶體陣列1005之一些實例可進一步包含用於施加一第一時變信號至第一鎖存器之程序、特徵、構件或指令。上文所描述之記憶體陣列1005之一些實例可進一步包含用於施加不同於該第一時變信號之一第二時變信號至第二鎖存器之程序、特徵、構件或指令，其中鐵電記憶體單元之邏輯狀態可至少部分基於在可啟動第一鎖存器及第二鎖存器時該第一時變信號及該第二時變信號之值。
上文所描述之記憶體陣列1005之一些實例可進一步包含用於啟動鐵電記憶體單元之一選擇組件之程序、特徵、構件或指令，其中可至少部分基於啟動該選擇組件而驅迫電流。
上文所描述之記憶體陣列1005之一些實例可進一步包含用於在耦合至鐵電記憶體單元之一板線及數位線可接地或虛擬接地時啟動鐵電記憶體單元之一選擇組件之程序、特徵、構件或指令。
上文所描述之記憶體陣列1005之一些實例可進一步包含用於至少部分基於鐵電記憶體單元之經識別之邏輯狀態而對鐵電記憶體單元執行一寫回操作之程序、特徵、構件或指令。在上文所描述之記憶體陣列1005之一些實例中，可至少部分基於對鐵電記憶體單元執行一讀取操作而驅迫電流。
上文所描述之記憶體陣列1005之一些實例可進一步包含用於藉由一電流產生器至少部分基於施加電流而將數位線充電至第一電壓位準之程序、特徵、構件或指令。在上文所描述之記憶體陣列1005之一些實例中，可藉由耦合至數位線及節點之一電流產生器驅迫電流。
記憶體陣列1005可包含：用於在對一記憶體單元起始一讀取操作之後施加一時變信號至一鎖存器之構件；用於至少部分基於耦合至該記憶體單元之一數位線充電至一第一電壓位準(作為該讀取操作之部分)而啟動該鎖存器之構件；及至少部分基於在啟動該鎖存器時存在於該鎖存器處之該時變信號之一值而識別該記憶體單元之一邏輯狀態之構件。
上文所描述之記憶體陣列1005之一些實例可進一步包含用於在數位線充電至第一電壓(作為讀取操作之部分)之後使記憶體單元與鎖存器隔離之程序、特徵、構件或指令。
在上文所描述之記憶體陣列1005之一些實例中，記憶體單元可經組態以儲存至少三個邏輯狀態。在上文所描述之記憶體陣列1005之一些實例中，可自該至少三個邏輯狀態選擇記憶體單元之經識別邏輯狀態。
上文所描述之記憶體陣列1005之一些實例可進一步包含用於至少部分基於對記憶體單元執行讀取操作而施加一第二時變信號至一第二鎖存器之程序、特徵、構件或指令，該第二時變信號不同於第一時變信號，該第二鎖存器不同於鎖存器。
上文所描述之記憶體陣列1005之一些實例可進一步包含用於至少部分基於可耦合至記憶體單元之數位線充電至第一電壓位準而啟動第二鎖存器之程序、特徵、構件或指令，其中識別記憶體單元之邏輯狀態可至少部分基於在可啟動鎖存器及第二鎖存器時存在於鎖存器處之時變信號及存在於第二鎖存器處之第二時變信號。
在上文所描述之記憶體陣列1005之一些實例中，第二時變信號之一組態可至少部分基於時變信號之一組態，其中時變信號及第二時變信號協作以定義至少三個邏輯狀態。上文所描述之記憶體陣列1005之一些實例可進一步包含用於對記憶體單元之數位線充電(作為讀取操作之部分)之程序、特徵、構件或指令，其中可在對數位線充電開始時施加時變信號。
上文所描述之記憶體陣列1005之一些實例可進一步包含用於感測在不同於數位線之一節點處之一第二電壓位準之程序、特徵、構件或指令，其中可至少部分基於該第二電壓位準滿足一電壓臨限值而啟動鎖存器。上文所描述之記憶體陣列1005之一些實例可進一步包含用於至少部分基於第二電壓位準滿足該電壓臨限值而輸出一信號之程序、特徵、構件或指令，其中可至少部分基於該信號啟動鎖存器。
上文所描述之記憶體陣列1005之一些實例可進一步包含用於判定讀取操作之一持續時間滿足一時間臨限值之程序、特徵、構件或指令，其中識別記憶體單元之邏輯狀態可至少部分基於鎖存器在該持續時間滿足該時間臨限值之前未啟動。
在上文所描述之記憶體陣列1005之一些實例中，時變信號之一組態可至少部分基於記憶體單元之一預期電荷及第一電壓位準。在上文所描述之記憶體陣列1005之一些實例中，時變信號之組態可至少部分基於記憶體單元可能夠儲存之邏輯狀態之一數目。
在上文所描述之記憶體陣列1005之一些實例中，時變信號之組態可至少部分基於讀取操作中所使用之鎖存器之一數目。在上文所描述之記憶體陣列1005之一些實例中，時變信號之一組態及時變信號之一時間間隔可係預定的。在上文所描述之記憶體陣列1005之一些實例中，時變信號之一值在時變信號之一預定時間間隔內以一預定方式改變。
記憶體陣列1005可包含：用於感測一鐵電記憶體單元中之一鐵電電容器之一第一狀態之構件；用於感測該鐵電電容器之不同於該第一狀態之一第二狀態之構件；及用於至少部分基於該第一狀態及該第二狀態自至少三個邏輯狀態識別鐵電記憶體單元之一邏輯狀態之構件。在一些實例中，感測鐵電電容器之一第一狀態及感測鐵電電容器之一第二狀態可包括感測感測電容器之一組合狀態。在一些情況中，該組合狀態可為一極化狀態與一介電電荷狀態之一組合(或疊加)。
在上文所描述之記憶體陣列1005之一些實例中，鐵電電容器之第一狀態可與鐵電電容器之一極化相關聯。在上文所描述之記憶體陣列1005之一些實例中，鐵電電容器之第二狀態可與儲存於鐵電電容器上之一介電電荷相關聯。
上文所描述之記憶體陣列1005之一些實例可進一步包含用於至少部分基於第一狀態識別邏輯狀態之一第一位元之程序、特徵、構件或指令。上文所描述之記憶體陣列1005之一些實例可進一步包含用於至少部分基於第二狀態識別邏輯狀態之一第二位元之程序、特徵、構件或指令。
上文所描述之記憶體陣列1005之一些實例可進一步包含用於至少部分基於不同於一數位線之一節點之一電壓位準滿足一電壓臨限值而啟動至少兩個鎖存器之程序、特徵、構件或指令。
上文所描述之記憶體陣列1005之一些實例可進一步包含用於施加一第一時變信號至至少兩個鎖存器之一者之程序、特徵、構件或指令。上文所描述之記憶體陣列1005之一些實例可進一步包含用於施加不同於該第一時變信號之一第二時變信號至至少兩個鎖存器之另一者之程序、特徵、構件或指令，其中可至少部分基於在啟動至少兩個鎖存器時該第一時變信號及該第二時變信號之值而識別邏輯狀態。
上文所描述之記憶體陣列1005之一些實例可進一步包含用於識別在一存取操作期間一數位線之一第一電壓位準滿足一電壓臨限值之一持續時間之程序、特徵、構件或指令，該持續時間至少部分基於鐵電電容器之第一狀態、鐵電電容器之第二狀態及施加至該數位線之一電壓。
上文所描述之記憶體陣列1005之一些實例可進一步包含用於識別不同於一數位線之一節點之一第二電壓位準滿足一電壓臨限值之一持續時間之程序、特徵、構件或指令，該持續時間至少部分基於鐵電電容器之第一狀態及鐵電電容器之第二狀態。
記憶體陣列1005可包含：用於啟動一鐵電記憶體單元之一選擇組件之構件；用於至少部分基於在啟動該選擇組件時將一電壓施加至該鐵電記憶體單元而修改該鐵電記憶體單元之一鐵電電容器之一第一狀態之構件；用於撤銷啟動該選擇組件之構件；及用於至少部分基於在將該電壓施加至該鐵電記憶體單元時撤銷啟動該選擇組件而修改該鐵電電容器之一第二狀態之構件。
上文所描述之記憶體陣列1005之一些實例可進一步包含用於在耦合至鐵電記憶體單元之一板線及一數位線可接地或虛擬接地時啟動選擇組件之程序、特徵、構件或指令。在上文所描述之記憶體陣列1005之一些實例中，修改鐵電電容器之第一狀態包括：施加一第一電壓至鐵電電容器。
在上文所描述之記憶體陣列1005之一些實例中，施加第一電壓至鐵電電容器包括：施加一第二電壓至耦合至鐵電記憶體單元之一數位線。上文所描述之記憶體陣列1005之一些實例可進一步包含用於施加一第三電壓至耦合至鐵電記憶體單元之一板線之程序、特徵、構件或指令，該第三電壓不同於該第二電壓，其中第一電壓可至少部分基於該第二電壓及該第三電壓。在上文所描述之記憶體陣列1005之一些實例中，修改鐵電電容器之第二狀態包括：施加一第四電壓至鐵電電容器。
在上文所描述之記憶體陣列1005之一些實例中，施加該第四電壓至鐵電電容器包括：施加一第五電壓至耦合至鐵電記憶體單元之一數位線，可在將該第五電壓施加至鐵電記憶體單元時撤銷啟動選擇組件，其中選擇組件可定位於鐵電電容器與耦合至鐵電記憶體單元之一板線之間。
在上文所描述之記憶體陣列1005之一些實例中，施加第四電壓至鐵電電容器包括：施加一第六電壓至耦合至鐵電記憶體單元之一板線，可在將該第六電壓施加至鐵電記憶體單元時撤銷啟動選擇組件，其中選擇組件可定位於鐵電電容器與耦合至鐵電記憶體單元之一數位線之間。
在上文所描述之記憶體陣列1005之一些實例中，鐵電記憶體單元可經組態以儲存至少部分基於鐵電電容器之第一狀態及鐵電電容器之第二狀態之至少三個邏輯狀態。在上文所描述之記憶體陣列1005之一些實例中，第一狀態可為鐵電電容器之一極化狀態。在上文所描述之記憶體陣列1005之一些實例中，第二狀態可為鐵電電容器之一介電電荷狀態。
圖11展示根據本發明之各項實施例之支援一記憶體單元之基於時間存取之一記憶體控制器1115的一方塊圖1100。記憶體控制器1115可為參考圖1、圖10及圖12所描述之一記憶體控制器1215之部分之一實例。記憶體控制器1115可包含偏壓組件1120、時序組件1125、充電組件1130、感測組件1135、邏輯判定器1140、信號管理器1145、鎖存器管理器1150、單元管理器1155、時序管理器1160及臨限值管理器1165。此等模組之各者可彼此直接或間接通信(例如，經由一或多個匯流排)。
偏壓組件1120可在使用第一電壓位準對數位線充電之前加偏壓於數位線。
時序組件1125可經組態以判定與一記憶體單元之讀取操作相關聯之持續時間。例如，時序組件可經組態以判定在開始對一記憶體單元之一數位線充電與觸發一鎖存器之間的一持續時間。在一些情況中，可基於在起始一計時器與數位線充電至第一電壓位準之間經過之一時間量而判定該持續時間。
充電組件1130可：將耦合至一記憶體單元之一數位線充電至一第一電壓位準；隨時間改變施加至該數位線以對該數位線充電之一電流，該時變電流經組態以修改與該記憶體單元之一特定邏輯狀態相關聯之一時間間隔；驅迫一電流進入耦合至一數位線之一鐵電記憶體單元中，該鐵電記憶體單元經組態以儲存至少三個邏輯狀態；藉由一電流產生器基於施加電流而將該數位線充電至第一電壓位準；及作為讀取操作之部分對記憶體單元之數位線充電，其中在對數位線充電開始時施加時變信號。在一些情況中，數位線經充電至之第一電壓位準係基於記憶體單元之一組可能電荷狀態之至少一者之一預定電壓位準。在一些情況中，藉由耦合至數位線及耦合至一感測組件之一串疊電路對數位線充電。在一些情況中，基於對鐵電記憶體單元執行一讀取操作而驅迫電流。在一些情況中，藉由耦合至數位線及節點之一電流產生器驅迫電流。
感測管理器1135可：判定將數位線充電至第一電壓位準之一持續時間；感測不同於該數位線之一節點處之一電壓，該電壓基於數位線之一第一電壓位準；藉由一感測組件基於該電壓滿足電壓臨限值而輸出一信號；感測不同於數位線之一節點處之一第二電壓位準，其中基於該第二電壓位準滿足一電壓臨限值而啟動鎖存器；基於該第二電壓位準滿足該電壓臨限值而輸出一信號，其中基於該信號啟動鎖存器；感測一鐵電記憶體單元中之一鐵電電容器之一第一狀態；及感測該鐵電電容器之不同於該第一狀態之一第二狀態。
邏輯判定器1140可：基於數位線達到第一電壓位準之持續時間而識別記憶體單元之一邏輯狀態；基於該持續時間識別一時變信號之一值，其中該邏輯狀態係基於該時變信號之該值；在小於該持續時間之一第二持續時間之後識別該邏輯狀態之一第一位元；在該持續時間之後識別該邏輯狀態之一第二位元；基於電壓滿足一電壓臨限值而自至少三個邏輯狀態識別鐵電記憶體單元之一邏輯狀態，識別鐵電記憶體單元之該邏輯狀態係基於鐵電記憶體單元之一鐵電電容器之一極化狀態及鐵電記憶體單元之該鐵電電容器之一電荷狀態；基於在啟動鎖存器時存在於鎖存器處之時變信號之一值而識別記憶體單元之一邏輯狀態；基於第一狀態及第二狀態自至少三個邏輯狀態識別鐵電記憶體單元之一邏輯狀態；基於第一狀態識別該邏輯狀態之一第一位元；及基於第二狀態識別該邏輯狀態之一第二位元。
信號管理器1145可：在對一記憶體單元起始一讀取操作之後施加一時變信號至一鎖存器；基於對該記憶體單元執行該讀取操作而施加一第二時變信號至一第二鎖存器，該第二時變信號不同於該時變信號，該第二鎖存器不同於該鎖存器；施加一第一時變信號至該至少兩個鎖存器之一者；及施加不同於該第一時變信號之一第二時變信號至該至少兩個鎖存器之另一者，其中基於在啟動該至少兩個鎖存器時該第一時變信號及該第二時變信號之值而識別邏輯狀態。在一些情況中，第二時變信號之一組態係基於時變信號之一組態，其中時變信號與第二時變信號協作以定義至少三個邏輯狀態。在一些情況中，時變信號之一組態係基於記憶體單元之一預期電荷及第一電壓位準。在一些情況中，時變信號之該組態係基於記憶體單元能夠儲存之邏輯狀態之一數目。在一些情況中，時變信號之該組態係基於讀取操作中所使用之鎖存器之一數目。在一些情況中，時變信號之該組態及時變信號之一時間間隔係預定的。在一些情況中，時變信號之一值在時變信號之一預定時間間隔內以一預定方式改變。
鎖存器管理器1150可：基於電壓滿足電壓臨限值而啟動一第一鎖存器；基於電壓滿足電壓臨限值而啟動不同於該第一鎖存器之一第二鎖存器；施加一第一時變信號至該第一鎖存器；施加不同於該第一時變信號之一第二時變信號至該第二鎖存器，其中鐵電記憶體單元之邏輯狀態係基於在啟動第一鎖存器及第二鎖存器時該第一時變信號及該第二時變信號之值；基於耦合至記憶體單元之一數位線充電至一第一電壓位準(作為讀取操作之部分)而啟動鎖存器；基於耦合至記憶體單元之數位線充電至該第一電壓位準而啟動第二鎖存器，其中識別記憶體單元之邏輯狀態係基於在啟動鎖存器及第二鎖存器時存在於鎖存器處之時變信號及存在於第二鎖存器處之第二時變信號；及基於不同於一數位線之一節點之一電壓位準滿足一電壓臨限值而啟動至少兩個鎖存器。
單元管理器1155可：基於起始一讀取操作而自一組記憶體單元選擇記憶體單元；啟動鐵電記憶體單元之一選擇組件，其中基於啟動該選擇組件而驅迫電流；在耦合至鐵電記憶體單元之一板線及數位線經接地或虛擬接地時啟動鐵電記憶體單元之一選擇組件；基於鐵電記憶體單元之經識別邏輯狀態對鐵電記憶體單元執行一寫回操作；在數位線充電至第一電壓(作為讀取操作之部分)之後使記憶體單元與鎖存器隔離；基於在啟動該選擇組件時將一電壓施加至鐵電記憶體單元而修改鐵電記憶體單元之一鐵電電容器之一第一狀態；撤銷啟動選擇組件；基於在將該電壓施加至鐵電記憶體單元時撤銷啟動選擇組件而修改鐵電記憶體單元之一第二狀態；在耦合至鐵電記憶體單元之一板線及一數位線經接地或虛擬接地時啟動選擇組件；施加一第三電壓至耦合至鐵電記憶體單元之一板線，該第三電壓不同於第二電壓，其中第一電壓係基於第二電壓及第三電壓；及啟動一鐵電記憶體單元之一選擇組件。在一些情況中，第二狀態係鐵電電容器之一介電電荷狀態。在一些情況中，記憶體單元包含一鐵電電容器。在一些情況中，記憶體單元包含一介電電容器。在一些情況中，記憶體單元經組態以儲存至少三個邏輯狀態。在一些情況中，記憶體單元經組態以儲存兩個邏輯狀態。在一些情況中，記憶體單元經組態以儲存至少三個邏輯狀態。在一些情況中，自至少三個邏輯狀態選擇記憶體單元之經識別之邏輯狀態。在一些情況中，鐵電電容器之第一狀態與鐵電容器之一極化相關聯。在一些情況中，鐵電電容器之第二狀態與儲存於鐵電電容器上之一介電電荷相關聯。在一些情況中，持續時間係基於記憶體單元之一電容器之一穩定狀態及該記憶體單元之電容器之一揮發性狀態。在一些情況中，修改鐵電電容器之第一狀態包含：施加一第一電壓至鐵電電容器。在一些情況中，施加該第一電壓至鐵電電容器包含：施加一第二電壓至耦合至鐵電記憶體單元之一數位線。在一些情況中，修改鐵電電容器之第二狀態包含：施加一第四電壓至鐵電電容器。在一些情況中，施加該第四電壓至鐵電電容器包含：施加一第五電壓至耦合至鐵電記憶體單元之一數位線，在將該第五電壓施加至鐵電記憶體單元時撤銷啟動選擇組件，其中該選擇組件定位於鐵電電容器與耦合至鐵電記憶體單元之一板線之間。在一些情況中，施加第四電壓至鐵電電容器包含：施加一第六電壓至耦合至鐵電記憶體單元之一板線，在將該第六電壓施加至鐵電記憶體單元時撤銷啟動選擇組件，其中該選擇組件定位於鐵電電容器與耦合至鐵電記憶體單元之一數位線之間。在一些情況中，鐵電記憶體單元經組態以基於鐵電電容器之第一狀態及鐵電電容器之第二狀態儲存至少三個邏輯狀態。在一些情況中，第一狀態係鐵電電容器之一極化狀態。
時序管理器1160可：基於對記憶體單元執行一讀取操作而起始一計時器，其中基於該計時器判定持續時間；識別存在於節點上之一第二電壓位準滿足電壓臨限值之一持續時間，其中基於該持續時間識別邏輯狀態；判定該讀取操作之一持續時間滿足一時間臨限值，其中識別記憶體單元之邏輯狀態係基於鎖存器在該持續時間滿足該時間臨限值之前未啟動；識別在一存取操作期間一數位線之一第一電壓位準滿足一電壓臨限值之一持續時間，該持續時間基於鐵電電容器之第一狀態、鐵電電容器之第二狀態及施加至該數位線之一電壓；及識別不同於一數位線之一節點之一第二電壓位準滿足一電壓臨限值之一持續時間，該持續時間基於鐵電電容器之第一狀態及鐵電電容器之第二狀態。在一些情況中，持續時間係基於儲存於鐵電記憶體單元之一鐵電電容器上之一總電荷。在一些情況中，該總電荷包含該鐵電電容器之一揮發性電荷及該鐵電電容器之一穩定電荷。
臨限值管理器1165可：判定不同於數位線之一節點處之一第二電壓位準滿足一電壓臨限值，其中持續時間係基於該第二電壓位準滿足該電壓臨限值；及藉由一感測組件感測該節點處之該第二電壓位準，其中基於該第二電壓位準識別邏輯狀態。在一些情況中，電壓臨限值小於用於產生記憶體單元之一穩定狀態之一偏壓電壓。
圖12展示根據本發明之各項實施例之包含支援一記憶體單元之基於時間存取之一裝置1205之一系統1200的一圖式。裝置1205可為如上文(例如)參考圖10所描述之記憶體控制器1015之組件之一實例或包含記憶體控制器1015之組件。裝置1205可包含用於雙向語音及資料通信之組件，該等組件包含用於傳輸及接收通信之組件，包含記憶體控制器1215、記憶體單元1220、基本輸入/輸出系統(BIOS)組件1225、處理器1230、I/O控制器1235及周邊組件1240。此等組件可經由一或多個匯流排(例如，匯流排1210)電子通信。記憶體單元1220可儲存(例如，呈一邏輯狀態之形式之)資訊，如本文中所描述。
BIOS組件1225係包含操作為韌體之BIOS之一軟體組件，其可初始化及運行各種硬體組件。BIOS組件1225亦可管理一處理器與各種其他組件(例如，周邊組件、輸入/輸出控制組件等)之間的資料流。BIOS組件1225可包含儲存於唯讀記憶體(ROM)、快閃記憶體或任何其他非揮發性記憶體中之一程式或軟體。
處理器1230可包含一智慧硬體裝置(例如，一通用處理器、一DSP、一中央處理單元(CPU)、一微控制器、一ASIC、一FPGA、一可程式化邏輯裝置、一離散閘極或電晶體邏輯組件、一離散硬體組件或其等之任何組合)。在一些情況中，處理器1230可經組態以使用一記憶體控制器操作一記憶體陣列。在其他情況中，一記憶體控制器可整合至處理器1230中。處理器1230可經組態以執行儲存於一記憶體中之電腦可讀指令以執行各種功能(例如，支援一記憶體單元之基於時間存取之功能或任務)。
I/O控制器1235可管理用於裝置1205之輸入信號1245及輸出信號1250。I/O控制器1235亦可管理未整合至裝置1205中之週邊設備。在一些情況中，I/O控制器1235可表示至一外部週邊設備之一實體連接件或埠。在一些情況中，I/O控制器1235可利用一作業系統，諸如iOS®、ANDROID®、MS-DOS®、MS-WINDOWS®、OS/2®、UNIX®、LINUX®或另一已知作業系統。在其他情況中，I/O控制器1235可表示一數據機、一鍵盤、一滑鼠、一觸控螢幕或一類似裝置或與其等互動。在一些情況中，I/O控制器1235可實施為一處理器之部分。在一些情況中，一使用者可經由I/O控制器1235或經由藉由I/O控制器1235控制之硬體組件與裝置1205互動。
周邊組件1240可包含任何輸入或輸出裝置，或用於此等裝置之一介面。實例可包含：磁碟控制器、聲音控制器、圖形控制器、乙太網路控制器、數據機、通用串列匯流排(USB)控制器、一串列或並行埠或周邊卡插槽(諸如周邊組件互連件(PCI)或加速圖形埠(AGP)插槽)。
圖13展示繪示根據本發明之各項實施例之用於一記憶體單元之基於時間存取之一方法1300的一流程圖。方法1300之操作可藉由如本文中所描述之一記憶體控制器1015或其組件實施。例如，方法1300之操作可藉由如參考圖10至圖12所描述之一記憶體控制器執行。在一些實例中，一記憶體控制器1015可執行一組程式碼以控制裝置之功能元件來執行下文所描述之功能。此外或替代性地，記憶體控制器1015可使用專用硬體執行下文所描述之部分功能。
在方塊1305處，記憶體控制器1015可在起始對一記憶體單元之一讀取操作之後施加一時變信號至一鎖存器。方塊1305之操作可根據參考圖1至圖9所描述之方法來執行。在某些實例中，方塊1305之操作之部分可藉由如參考圖10至圖12所描述之一信號管理器來執行。
在方塊1310處，記憶體控制器1015可至少部分基於耦合至記憶體單元之一數位線充電至一第一電壓位準(作為讀取操作之部分)而啟動鎖存器。方塊1310之操作可根據參考圖1至圖9所描述之方法來執行。在某些實例中，方塊1310之操作之部分可藉由如參考圖10至圖12所描述之一鎖存器管理器來執行。
在方塊1315處，記憶體控制器1015可至少部分基於在啟動鎖存器時存在於鎖存器處之時變信號之一值而識別記憶體單元之一邏輯狀態。方塊1315之操作可根據參考圖1至圖9所描述之方法來執行。在某些實例中，方塊1315之操作之部分可藉由如參考圖10至圖12所描述之一邏輯判定器來執行。
在一些情況中，時變信號之一值在該時變信號之一預定時間間隔內以一預定方式改變。在一些情況中，記憶體單元經組態以儲存至少三個邏輯狀態。在一些情況中，記憶體單元之經識別邏輯狀態係選自該至少三個邏輯狀態。在一些情況中，第二時變信號之一組態係至少部分基於時變信號之一組態，其中時變信號及第二時變信號協作以定義至少三個邏輯狀態。在一些情況中，時變信號之一組態係至少部分基於記憶體單元之一預期電荷及第一電壓位準。在一些情況中，時變信號之組態係至少部分基於記憶體單元能夠儲存之邏輯狀態之一數目。在一些情況中，時變信號之組態係至少部分基於讀取操作中所使用之鎖存器之一數目。在一些情況中，時變信號之一組態及時變信號之一時間間隔係預定的。
描述用於執行方法1300之一設備。該設備可包含：用於在起始對一記憶體單元之一讀取操作之後施加一時變信號至一鎖存器之構件；用於至少部分基於耦合至該記憶體單元之一數位線充電至一第一電壓位準(作為該讀取操作之部分)而啟動該鎖存器之構件；及用於至少部分基於在啟動該鎖存器時存在於該鎖存器處之時變信號之一值而識別該記憶體單元之一邏輯狀態之構件。
上文所描述之方法1300及設備之一些實例可進一步包含用於在數位線充電至第一電壓(作為讀取操作之部分)之後使記憶體單元與鎖存器隔離之程序、特徵、構件或指令。在上文所描述之方法1300及設備之一些實例中，記憶體單元經組態以儲存至少三個邏輯狀態且記憶體單元之經識別邏輯狀態係選自該至少三個邏輯狀態。
上文所描述之方法1300及設備之一些實例可進一步包含用於至少部分基於對記憶體單元執行讀取操作而施加一第二時變信號至一第二鎖存器之程序、特徵、構件或指令，該第二時變信號不同於時變信號，該第二鎖存器不同於鎖存器。上文所描述之方法1300及設備之一些實例可進一步包含用於至少部分基於耦合至記憶體單元之數位線充電至第一電壓位準而啟動第二鎖存器之程序、特徵、構件或指令。在一些情況中，識別記憶體單元之邏輯狀態係至少部分基於在啟動鎖存器及第二鎖存器時存在於該鎖存器處之時變信號及存在於該第二鎖存器處之第二時變信號。
在上文所描述之方法1300及設備之一些實例中，第二時變信號之一組態係至少部分基於時變信號之一組態。在一些情況中，時變信號及第二時變信號協作以定義至少三個邏輯狀態。
上文所描述之方法1300及設備之一些實例可進一步包含用於作為讀取操作之部分之對記憶體單元之數位線充電之程序、特徵、構件或指令。在一些情況中，在開始對數位線充電時施加時變信號。上文所描述之方法1300及設備之一些實例可進一步包含用於感測不同於數位線之一節點處之一第二電壓位準之程序、特徵、構件或指令。在一些情況中，至少部分基於該第二電壓位準滿足一電壓臨限值而啟動鎖存器。
上文所描述之方法1300及設備之一些實例可進一步包含用於至少部分基於第二電壓位準滿足該電壓臨限值而輸出一信號之程序、特徵、構件或指令。在一些情況中，至少部分基於該信號啟動鎖存器。上文所描述之方法1300及設備之一些實例可進一步包含用於判定讀取操作之一持續時間滿足一時間臨限值之程序、特徵、構件或指令。在一些情況中，識別記憶體單元之邏輯狀態係至少部分基於鎖存器在該持續時間滿足該時間臨限值之前未啟動。
在上文所描述之方法1300及設備之一些實例中，時變信號之一組態係至少部分基於記憶體單元之一預期電荷及第一電壓位準。在上文所描述之方法1300及設備之一些實例中，時變信號之組態係至少部分基於記憶體單元能夠儲存之邏輯狀態之一數目。
在上文所描述之方法1300及設備之一些實例中，時變信號之組態係至少部分基於讀取操作中所使用之鎖存器之一數目。在上文所描述之方法1300及設備之一些實例中，時變信號之值在該時變信號之一預定時間間隔內以一預定方式改變。
圖14展示繪示根據本發明之各項實施例之用於一記憶體單元之基於時間存取之一方法1400的一流程圖。方法1400之操作可藉由如本文中所描述之一記憶體控制器1015或其組件實施。例如，方法1400之操作可藉由如參考圖10至圖12所描述之一記憶體控制器執行。在一些實例中，一記憶體控制器1015可執行一組程式碼以控制裝置之功能元件來執行下文所描述之功能。此外或替代性地，記憶體控制器1015可使用專用硬體執行下文所描述之部分功能。
在方塊1405處，記憶體控制器1015可感測一鐵電記憶體單元中之一鐵電電容器之一第一狀態。方塊1405之操作可根據參考圖1至圖9所描述之方法來執行。在某些實例中，方塊1405之操作之部分可藉由如參考圖10至圖12所描述之一感測管理器來執行。
在方塊1410處，記憶體控制器1015可感測鐵電電容器之不同於第一狀態之一第二狀態。方塊1410之操作可根據參考圖1至圖9所描述之方法來執行。在某些實例中，方塊1410之操作之部分可藉由如參考圖10至圖12所描述之一感測管理器來執行。
在方塊1415處，記憶體控制器1015可至少部分基於第一狀態及第二狀態而自至少三個邏輯狀態識別鐵電記憶體單元之一邏輯狀態。方塊1415之操作可根據參考圖1至圖9所描述之方法來執行。在某些實例中，方塊1415之操作之部分可藉由如參考圖10至圖12所描述之一邏輯判定器來執行。
在一些情況中，鐵電電容器之第一狀態與鐵電電容器之一極化相關聯。在一些情況中，鐵電電容器之第二狀態與儲存於鐵電電容器上之一介電電荷相關聯。在一些實例中，感測鐵電電容器之一第一狀態及感測鐵電電容器之一第二狀態可包括感測感測電容器之一組合狀態。在一些情況中，該組合狀態可為一極化狀態與一介電電荷狀態之一組合(或疊加)。
描述用於執行方法1400之一設備。該設備可包含：用於感測一鐵電記憶體單元中之一鐵電電容器之一第一狀態之構件；用於感測該鐵電電容器之不同於該第一狀態之一第二狀態之構件；及用於至少部分基於該第一狀態及該第二狀態而自至少三個邏輯狀態識別該鐵電記憶體單元之一邏輯狀態之構件。
在上文所描述之方法1400及設備之一些實例中，鐵電電容器之第一狀態與鐵電電容器之一極化相關聯。在上文所描述之方法1400及設備之一些實例中，鐵電電容器之第二狀態與儲存於鐵電電容器上之一介電電荷相關聯。
上文所描述之方法1400及設備之一些實例可進一步包含用於至少部分基於第一狀態而識別邏輯狀態之一第一位元及至少部分基於第二狀態而識別邏輯狀態之一第二位元之程序、特徵、構件或指令。上文所描述之方法1400及設備之一些實例可進一步包含用於至少部分基於不同於一數位線之一節點之一電壓位準滿足一電壓臨限值而啟動至少兩個鎖存器之程序、特徵、構件或指令。
上文所描述之方法1400及設備之一些實例可進一步包含用於施加一第一時變信號至至少兩個鎖存器之一者及施加不同於該第一時變信號之一第二時變信號至至少兩個鎖存器之另一者之程序、特徵、構件或指令。在一些情況中，至少部分基於在啟動至少兩個鎖存器時該第一時變信號及該第二時變信號之值而識別邏輯狀態。
上文所描述之方法1400及設備之一些實例可進一步包含用於識別在一存取操作期間一數位線之一第一電壓位準滿足一電壓臨限值之一持續時間之程序、特徵、構件或指令，該持續時間至少部分基於鐵電電容器之第一狀態、鐵電電容器之第二狀態及施加至該數位線之一電壓。
上文所描述之方法1400及設備之一些實例可進一步包含用於識別不同於一數位線之一節點之一第二電壓位準滿足一電壓臨限值之一持續時間之程序、特徵、構件或指令，該持續時間至少部分基於鐵電電容器之第一狀態及鐵電電容器之第二狀態。
圖15展示繪示根據本發明之各項實施例之用於一記憶體單元之基於時間存取之一方法1500的一流程圖。方法1500之操作可藉由如本文中所描述之一記憶體控制器1015或其組件實施。例如，方法1500之操作可藉由如參考圖10至圖12所描述之一記憶體控制器執行。在一些實例中，一記憶體控制器1015可執行一組程式碼以控制裝置之功能元件來執行下文所描述之功能。此外或替代性地，記憶體控制器1015可使用專用硬體執行下文所描述之部分功能。
在方塊1505處，記憶體控制器1015可啟動一鐵電記憶體單元之一選擇組件。方塊1505之操作可根據參考圖1至圖9所描述之方法來執行。在某些實例中，方塊1505之操作之部分可藉由如參考圖10至圖12所描述之一單元管理器來執行。
在方塊1510處，記憶體控制器1015可至少部分基於在啟動選擇組件時將一電壓施加至鐵電記憶體單元而修改鐵電記憶體單元之一鐵電電容器之一第一狀態。方塊1510之操作可根據參考圖1至圖9所描述之方法來執行。在某些實例中，方塊1510之操作之部分可藉由如參考圖10至圖12所描述之一單元管理器來執行。
在方塊1515處，記憶體控制器1015可撤銷啟動選擇組件。方塊1515之操作可根據參考圖1至圖9所描述之方法來執行。在某些實例中，方塊1515之操作之部分可藉由如參考圖10至圖12所描述之一單元管理器來執行。
在方塊1520處，記憶體控制器1015可至少部分基於在施加電壓至鐵電記憶體單元時撤銷啟動選擇組件而修改鐵電電容器之一第二狀態。方塊1520之操作可根據參考圖1至圖9所描述之方法來執行。在某些實例中，方塊1520之操作之部分可藉由如參考圖10至圖12所描述之一單元管理器來執行。
在一些情況中，第二狀態係鐵電電容器之一介電電荷狀態。在一些情況中，修改鐵電電容器之第一狀態包括：施加一第一電壓至鐵電電容器。在一些情況中，施加該第一電壓至鐵電電容器包括：施加一第二電壓至耦合至鐵電記憶體單元之一數位線。在一些情況中，修改鐵電電容器之第二狀態包括：施加一第四電壓至鐵電電容器。
在一些情況中，施加該第四電壓至鐵電電容器包括：在撤銷啟動選擇組件時施加一第五電壓至耦合至鐵電記憶體單元之一數位線，其中該選擇組件定位於鐵電電容器與耦合至鐵電記憶體單元之一板線之間。
在一些情況中，施加第四電壓至鐵電電容器包括：在撤銷啟動選擇組件時施加一第六電壓至耦合至鐵電記憶體單元之一板線，其中該選擇組件定位於鐵電電容器與耦合至鐵電記憶體單元之一數位線之間。
在一些情況中，鐵電記憶體單元經組態以儲存至少部分基於鐵電電容器之第一狀態及鐵電電容器之第二狀態之至少三個邏輯狀態。在一些情況中，第一狀態係鐵電電容器之一極化狀態。
描述用於執行方法1500之一設備。該設備可包含：用於啟動一鐵電記憶體單元之一選擇組件之構件；用於至少部分基於在啟動該選擇組件時將一電壓施加至該鐵電記憶體單元壓而修改該鐵電記憶體單元之一鐵電電容器之一第一狀態之構件；用於撤銷啟動該選擇組件之構件；及用於至少部分基於在將該電壓施加至該鐵電記憶體單元時撤銷啟動該選擇組件而修改該鐵電電容器之一第二狀態之構件。
上文所描述之方法1500及設備之一些實例可進一步包含用於在耦合至鐵電記憶體單元之一板線及一數位線經接地或虛擬接地時啟動選擇組件之程序、特徵、構件或指令。上文所描述之方法1500及設備之一些實例可進一步包含用於施加一第一電壓至鐵電電容器之程序、特徵、構件或指令。
上文所描述之方法1500及設備之一些實例可進一步包含用於施加一第二電壓至耦合至鐵電記憶體單元之一數位線及施加一第三電壓至耦合至鐵電記憶體單元之一板線之程序、特徵、構件或指令，該第三電壓不同於該第二電壓。在一些情況中，第一電壓係至少部分基於第二電壓及第三電壓。
上文所描述之方法1500及設備之一些實例可進一步包含用於施加一第四電壓至鐵電電容器之程序、特徵、構件或指令。上文所描述之方法1500及設備之一些實例可進一步包含用於施加一第五電壓至耦合至鐵電記憶體單元之一數位線之程序、特徵、構件或指令，在將該第五電壓施加至鐵電記憶體單元時撤銷啟動選擇組件。在一些情況中，選擇組件定位於鐵電電容器與耦合至鐵電記憶體單元之一板線之間。
上文所描述之方法1500及設備之一些實例可進一步包含用於施加一第六電壓至耦合至鐵電記憶體單元之一板線之程序、特徵、構件或指令，在將該第六電壓施加至鐵電記憶體單元時撤銷啟動選擇組件。在一些情況中，選擇組件定位於鐵電電容器與耦合至鐵電記憶體單元之一數位線之間。
在上文所描述之方法1500及設備之一些實例中，鐵電記憶體單元經組態以儲存至少部分基於鐵電電容器之第一狀態及鐵電電容器之第二狀態之至少三個邏輯狀態。
在上文所描述之方法1500及設備之一些實例中，第一狀態係鐵電電容器之一極化狀態且第二狀態係鐵電電容器之一介電電荷狀態。
應注意，上文所描述之方法描述可能的實現方案，且操作及步驟可經重新配置或以其他方式修改，且其他實現方案係可行的。此外，可組合來自方法之兩者或兩者以上之實施例。
本文中所描述之資訊及信號可使用各種不同科技及技術之任一者來表示。例如，可貫穿上文描述引用之資料、指令、命令、資訊、信號、位元、符號及晶片可由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等任何組合來表示。一些圖式可將信號繪示為單一信號；然而，一般技術者將理解，該信號可表示一信號匯流排，其中該匯流排可具有各種位元寬度。
如本文中所使用，術語「虛擬接地」係指保持於近似零伏特(0 V)之一電壓但不直接與接地連接的一電路之一節點。據此，一虛擬接地之電壓可暫時波動且在穩定狀態下返回至近似0 V。一虛擬接地可使用各種電子電路元件(諸如由運算放大器及電阻器組成之一分壓器)來實施。其他實施方案亦係可行的。「虛擬接地」或「經虛接接地」意謂連接至近似0 V。
術語「電子通信」及「耦合」係指支援組件之間的電子流之組件之間的關係。此可包含組件之間的一直接連接或可包含中間組件。彼此電子通信或耦合之組件可主動交換電子或信號(例如，在一通電電路中)或可不主動交換電子或信號(例如，在一斷電電路中)，但可經組態且可操作以在通電至一電路時交換電子或信號。例如，經由一開關(例如，一電晶體)實體連接之兩個組件電子通信或可耦合，而無關於該開關之狀態(即，斷開或閉合)。
如本文中所使用，術語「實質上」意謂修飾特徵(例如，由術語實質上修飾之一動詞或形容詞)無需係絕對的，但足夠接近以便達成特徵之優點。
如本文中所使用，術語「電極」可係指一電導體，且在一些情況中，可用作至一記憶體陣列之一記憶體胞或其他組件之一電接觸件。一電極可包含在記憶體陣列100之元件或組件之間提供一導電路徑之一跡線、電線、導線、導電層或類似者。
術語「隔離」係指其中電子目前無法在其等之間流動之組件之間的一關係；若組件之間存在一開路，則其等彼此隔離。例如，當一開關斷開時，藉由該開關實體連接之兩個組件可彼此隔離。
如本文中所使用，術語「短接」係指組件之間的關係，其中經由啟動兩個討論中之組件之間的單一中間組件而在組件之間建立一導電路徑。例如，當兩個組件之間的一開關閉合時，短接至一第二組件之一第一組件可與該第二組件交換電子。因此，短接可為使電荷能夠在電子通信之組件(或線)之間流動的一動態操作。
本文中所論述之裝置(包含記憶體陣列100)可形成於一半導體基板(諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等)上。在一些情況中，基板係一半導體晶圓。在其他情況中，基板可為一絕緣體上矽(SOI)基板，諸如玻璃上矽(SOG)或藍寶石上矽(SOP)，或另一基板上之半導體材料之磊晶層。可透過使用各種化學物種(包含但不限於：磷、硼或砷)摻雜來控制基板或基板子區域之導電性。摻雜可在基板之初始形成或生長期間藉由離子植入或藉由任何其他摻雜方法而執行。
本文中所論述之一或若干電晶體可表示一場效電晶體(FET)且包括三端子裝置，包含一源極、汲極及閘極。該等端子可透過導電材料(例如，金屬)連接至其他電子元件。源極及汲極可為導電的且可包括一重度摻雜(例如，簡併)半導體區域。源極及汲極可藉由一輕度摻雜半導體區域或通道而分離。若通道係n型(即，多數載子係電子)，則FET可稱為n型FET。若通道係p型(即，多數載子係電洞)，則FET可稱為p型FET。通道可由一絕緣閘極氧化物封蓋。可藉由將一電壓施加於閘極而控制通道導電率。例如，分別將一正電壓或負電壓施加於一n型FET或一p型FET可導致通道變為導電。當將大於或等於一電晶體之臨限電壓之一電壓施加於電晶體閘極時，該電晶體可「接通」或「啟動」。當將小於該電晶體之臨限電壓之一電壓施加於電晶體閘極時，該電晶體可「關斷」或「撤銷啟動」。
本文中所闡述之描述結合隨附圖式描述實例性組態且不表示可實施或可在發明申請專利範圍之範疇內之所有實例。本文中所使用之術語「例示性」意謂「用作一實例、例項或圖解」，而非「較佳」或「優於其他實例」。詳細描述包含用於提供對所描述技術之理解的目的之具體細節。然而，此等技術可在無此等具體細節之情況下實踐。在一些例項中，以方塊圖形式展示熟知結構及裝置以避免模糊所描述實例之概念。
在附圖中，類似組件或特徵可具有相同參考標籤。此外，可藉由在參考標籤後加一破折號及區分類似組件之一第二標籤來區分相同類型之各種組件。當僅在說明書中使用第一參考標籤時，描述可適用於具有相同第一參考標籤之類似組件之任一者，而無關於第二參考標籤。
可使用各種不同科技及技術之任一者來表示本文描述之資訊及信號。例如，可藉由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等之任何組合表示可貫穿上文描述引用之資料、指令、命令、資訊、信號、位元、符號及晶片。
可使用經設計以執行本文中描述之功能之一通用處理器、一DSP、一ASIC、一FPGA或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或其等之任何組合而實施或執行結合本文之揭示內容描述之各種闡釋性方塊及模組。一通用處理器可係一微處理器，但在替代例中，處理器可係任何習知處理器、控制器、微控制器或狀態機。一處理器亦可實施為計算裝置之一組合(例如，一數位信號處理器(DSP)及一微處理器之一組合、多個微處理器、結合一DSP核心之一或多個微處理器或任何其他此組態)。
可在硬體、由一處理器執行之軟體、韌體或其任何組合中實施本文中描述之功能。若在由一處理器執行之軟體中實施，則可將功能作為一或多個指令或碼儲存於一電腦可讀媒體上或經由一電腦可讀媒體傳輸。其他實例及實施方案係在本發明及隨附發明申請專利範圍之範疇內。舉例而言，歸因於軟體之性質，可使用由一處理器執行之軟體、硬體、韌體、硬接線或此等之任意者之組合來實施上文描述之功能。實施功能之特徵亦可實體上定位在各種位置處，包含經分佈使得在不同實體位置處實施功能之部分。再者，如本文中所使用，包含在發明申請專利範圍中，如一物項清單(舉例而言，以諸如「至少一者」或「一或多者」之一片語開始之一物項清單)中使用之「或」指示一包含清單，使得(舉例而言) A、B或C之至少一者之一清單意指A或B或C或AB或AC或BC或ABC (即，A及B及C)。再者，如本文中使用，片語「基於」不應解釋為對一條件閉集之一參考。例如，在不脫離本發明之範疇的情況下，描述為「基於條件A」之一例示性步驟可基於條件A及條件B兩者。換言之，如本文中使用，片語「基於」應按相同於片語「至少部分基於」之方式來解釋。
電腦可讀媒體包含非暫時性電腦儲存媒體及通信媒體兩者，包含促進一電腦程式自一個位置傳送至另一位置之任何媒體。一非暫時性儲存媒體可為可藉由一通用或專用電腦存取之任何可用媒體。藉由實例但非限制，非暫時性電腦可讀媒體可包括RAM、ROM、電可抹除可程式化唯讀記憶體(EEPROM)、光碟(CD) ROM或其他光碟儲存器、磁碟儲存器或其他磁性儲存裝置或可用於攜載或儲存呈指令或資料結構形式之所要程式碼構件且可藉由一通用或專用電腦或一通用或專用處理器存取之任何其他非暫時性媒體。再者，任何連接適當地稱為一電腦可讀媒體。例如，若使用一同軸電纜、光纜、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線科技自一網站、伺服器或其他遠端源傳輸軟體，則同軸電纜、光纜、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線科技包含於媒體之定義中。如本文中使用，磁碟及光碟包含CD、雷射光碟、光碟、數位多功能光碟(DVD)、軟碟及藍光光碟，其中磁碟通常磁性地重現資料，而光碟使用雷射光學地重現資料。上文之組合亦包含於電腦可讀媒體之範疇內。
提供本文中之描述以使熟習此項技術者能夠製成或使用本發明。熟習此項技術者將容易明白本發明之各種修改，且本文中定義之通用原理可應用於其他變動而不背離本發明之範疇。因此，本發明不限於本文中描述之實例及設計，而應符合與本文中揭示之原則及新穎特徵一致之最廣範疇。
100:記憶體陣列 105:記憶體單元/鐵電記憶體單元 105-a:記憶體單元 110:存取線/字線 110-a:字線 115:數位線/位元線 115-a:數位線 120:列解碼器 125:感測組件 125-a:感測組件 130:行解碼器 135:輸入/輸出 140:記憶體控制器 145:解碼器系統 200:電路 205:電容器/鐵電電容器 210:板線 215:單元底部 220:選擇組件 225:參考線 230:單元板 235:中間電極 300-a:磁滯曲線 300-b:磁滯曲線 305:記憶體狀態 305-a:記憶體狀態 310:記憶體狀態 310-a:記憶體狀態 315:凈正偏壓電壓/偏壓電壓/電壓 320:路徑 325:凈負偏壓電壓/負電壓 330:路徑 335:偏壓電壓/電壓 340:記憶體狀態 340-a:記憶體狀態 340-b:記憶體狀態 345:記憶體狀態 345-a:記憶體狀態 345-b:記憶體狀態 350:路徑 355:路徑 360:記憶體狀態 365:記憶體狀態 370:電壓 375:電壓 400-a:狀態圖 400-b:狀態圖 405:極化記憶體狀態 410:第一記憶體狀態/記憶體狀態 415:第二記憶體狀態/記憶體狀態 420:第三記憶體狀態/記憶體狀態 425:第四記憶體狀態/記憶體狀態 430:點 435:點 440:介電電荷記憶體狀態 445:組合極化及介電電荷記憶體狀態/組合記憶體狀態 450:第一記憶體狀態/記憶體狀態 455:第二記憶體狀態/記憶體狀態 460:第三記憶體狀態/記憶體狀態 465:第四記憶體狀態/記憶體狀態 470:第一記憶體狀態 475:第二記憶體狀態 480:第三記憶體狀態 485:第四記憶體狀態 490:線 500:時序圖 505:電壓臨限值 510:第一回應信號 515:第二回應信號 520:第三回應信號 525:第四回應信號 530:持續時間 535:正電壓 540:持續時間 545:零電壓 550:持續時間 555:持續時間 560:負電壓 565:時間臨限值 600:電路 602:記憶體單元 604:數位線 606:板線 608:電容器 610:選擇組件 612:存取線/字線 620-a:第一節點 620-b:第一節點 622:充電組件 624:控制線 626:隔離組件 628:第二節點 630:電壓源 632:控制線 634:感測組件 636:第三節點 640:第一鎖存器/鎖存器 642:第一時變信號 644:第二鎖存器/鎖存器 646:第二時變信號 648:資料線 650:資料線 660:控制器 662:切換組件 664:切換組件 666:切換組件 668:第一控制線 670:第二控制線 672:電壓源 674:接地 700:時序圖 705:數位線電壓信號/信號 710:節點電壓信號/信號 715:預定電壓位準/電壓位準 720:起始電壓位準 725:電壓臨限值 730:持續時間 800:時序圖 805:第一時變信號/時變信號/信號 810:第二時變信號/時變信號/信號 815:持續時間 820:持續時間 825:持續時間 830:持續時間 835:時間間隔 840:第一子區間/子區間 845:第二子區間/子區間 850:第三子區間/子區間 855:第四子區間/子區間 860:第一轉變 865:第二轉變/轉變 870:第三轉變/轉變 875:第四轉變 900-a:時序圖 900-b:時序圖 905:持續時間 905-a:持續時間 910:持續時間 915:持續時間 920:持續時間 925:第一感測窗/感測窗 930:第二感測窗/感測窗 935:第三感測窗/感測窗 950:持續時間 955:持續時間 960:持續時間 965:感測窗 970:感測窗 975:感測窗 1000:方塊圖 1005:記憶體陣列 1010:記憶體單元/鐵電記憶體單元 1015:記憶體控制器 1020:字線 1025:板線 1030:參考組件 1035:感測組件 1040:數位線 1045:鎖存器 1050:偏壓組件 1055:時序組件 1100:方塊圖 1115:記憶體控制器 1120:偏壓組件 1125:時序組件 1130:充電組件 1135:感測組件 1140:邏輯判定器 1145:信號管理器 1150:鎖存器管理器 1155:單元管理器 1160:時序管理器 1165:臨限值管理器 1200:系統 1205:裝置 1210:匯流排 1215:記憶體控制器 1220:記憶體單元 1225:基本輸入/輸出系統(BIOS)組件 1230:處理器 1235:I/O控制器 1240:周邊組件 1245:輸入信號 1250:輸出信號 1300:方法 1305:方塊 1310:方塊 1315:方塊 1400:方法 1405:方塊 1410:方塊 1415:方塊 1500:方法 1505:方塊 1510:方塊 1515:方塊 1520:方塊 DL_1至DL_N:數位線 Q:電荷 V:電壓差 WL_1至WL_M:字線
圖1繪示根據本發明之實施例之支援一記憶體單元之基於時間存取之一記憶體陣列的一實例。
圖2繪示根據本發明之實施例之支援一記憶體單元之基於時間存取之一電路的一實例。
圖3繪示根據本發明之實施例之支援一記憶體單元之基於時間存取之磁滯曲線的一實例。
圖4繪示根據本發明之實施例之支援一記憶體單元之基於時間存取之狀態圖的一實例。
圖5繪示根據本發明之實施例之支援一記憶體單元之基於時間存取之一時序圖的一實例。
圖6繪示根據本發明之實施例之支援一記憶體單元之基於時間存取之一電路的一實例。
圖7繪示根據本發明之實施例之支援一記憶體單元之基於時間存取之一時序圖的一實例。
圖8繪示根據本發明之實施例之支援一記憶體單元之基於時間存取之一時序圖的一實例。
圖9繪示根據本發明之實施例之支援一記憶體單元之基於時間存取之一時序圖的一實例。
圖10至圖11展示根據本發明之實施例之支援一記憶體單元之基於時間存取之一裝置的方塊圖。
圖12繪示根據本發明之實施例之包含支援一記憶體單元之基於時間存取之一記憶體控制器之一系統的一方塊圖。
圖13至圖15繪示根據本發明之實施例之用於一記憶體單元之基於時間存取之方法。
500:時序圖
505:電壓臨限值
510:第一回應信號
515:第二回應信號
520:第三回應信號
525:第四回應信號
530:持續時間
535:正電壓
540:持續時間
545:零電壓
550:持續時間
555:持續時間
560:負電壓
565:時間臨限值

Claims (20)

  1. 一種記憶體設備，其包括：一鐵電(ferroelectric)記憶體單元，其包括：一選擇組件，其與一存取線電子通信；一鐵電電容器，其耦合至該選擇組件，該鐵電電容器經組態以儲存一極化狀態及一電荷狀態；及一控制器，其可操作以至少部分基於與將該鐵電電容器充電到一電壓臨限值相關的一持續時間，該持續時間對應於該極化狀態及該電荷狀態之一組合，而自至少三個邏輯狀態之一集合(a set)中識別該鐵電記憶體單元之一邏輯狀態，其中該電荷狀態包括一與存儲在該鐵電記憶體單元的一電極上的一電荷相關的一介電電荷狀態。
  2. 如請求項1之設備，其進一步包括：一感測組件，其耦合至該鐵電記憶體單元，該感測組件經組態以至少部分基於滿足一電壓臨限值的一電壓而輸出一信號。
  3. 如請求項1之設備，其進一步包括：至少兩個鎖存器，其耦合至該鐵電記憶體單元，該至少兩個鎖存器經組態以至少部分基於接收指示一電壓滿足一電壓臨限值的一信號而輸出一第一時變信號之一值及一第二時變信號之一值。
  4. 如請求項1之設備，其進一步包括： 一串疊電路(cascode)，其耦合至一數位線，該串疊電路經組態以在一存取操作期間施加一第一電壓至該數位線。
  5. 如請求項4之設備，其進一步包括：一感測組件，其耦合至不同於該數位線之該串疊電路之一節點，該感測組件經組態以在該節點上偵測存在一第二電壓，其中該第二電壓係至少部分基於該數位線之一電壓位準。
  6. 如請求項5之設備，其進一步包括：一第一鎖存器，其耦合至該感測組件之一輸出，該第一鎖存器經組態以接收指示在該節點上存在滿足一電壓臨限值之該第二電壓的一信號。
  7. 如請求項6之設備，其進一步包括：一第二鎖存器，其耦合至該感測組件之該輸出，該第二鎖存器經組態以接收該信號。
  8. 如請求項7之設備，其中：該控制器係耦合至該第一鎖存器及該第二鎖存器之該等輸出；及該控制器係可操作以至少部分基於自該第一鎖存器所接收之一第一輸出信號及自該第二鎖存器所接收之一第二輸出信號而識別該鐵電記憶體單元之一該邏輯狀態。
  9. 如請求項7之設備，其中：該第一鎖存器經組態以接收一第一時變信號以指示該鐵電記憶體單元之至少部分該邏輯狀態；及該第二鎖存器經組態以接收一第二時變信號以指示該鐵電記憶體單元之至少部分該邏輯狀態，該第二時變信號不同於該第一時變信號。
  10. 如請求項9之設備，其中：該第一鎖存器經組態以至少部分基於接收指示滿足該電壓臨限值之該第二電壓的該信號而輸出該第一時變信號之一值；及該第二鎖存器經組態以至少部分基於接收指示滿足該電壓臨限值之該第二電壓的該信號而輸出該第二時變信號之一值。
  11. 如請求項1之設備，其中該存取線係一板線或一數位線。
  12. 如請求項1之設備，其中該鐵電電容器係耦接至不同於該存取線之一第二存取線。
  13. 如請求項1之設備，其中儲存於該鐵電電容器上之該極化狀態係在一穩定狀態。
  14. 如請求項1之設備，其中儲存於該鐵電電容器上之該電荷狀態係在一揮發性狀態。
  15. 一種用於存取記憶體單元方法，其包括：感測在一記憶體裝置之一記憶體單元處儲存之一電荷狀態；感測在該記憶體裝置之該記憶體單元處儲存之一極化狀態；及至少部分基於該極化狀態及該電荷狀態而自該記憶體單元之至少三個邏輯狀態中識別一邏輯狀態，其中該電荷狀態包括一與存儲在該鐵電記憶體單元的一電極上的一電荷相關的一介電電荷狀態。
  16. 如請求項15之方法，其中識別該記憶體單元之該邏輯狀態包括：至少部分基於該電荷狀態而識別該邏輯狀態之一第一位元；及至少部分基於該極化狀態而識別該邏輯狀態之一第二位元。
  17. 如請求項15之方法，其進一步包括：接收指示滿足一電壓臨限值的一電壓之一信號；及至少部分基於該經接收之信號而啟動耦合至該記憶體單元之至少兩個鎖存器，該至少兩個鎖存器經組態以輸出一第一時變信號之一值及一第二時變信號之一值。
  18. 如請求項15之方法，其中該電荷狀態包括與儲存於該記憶體單元之一電極上之一電荷相關聯的一介電電荷狀態。
  19. 如請求項15之方法，其中該極化狀態與該記憶體單元之一極化相關聯。
  20. 一種記憶體設備，其包括：一記憶體陣列，其包括一記憶體單元；及一控制器，其耦合至該記憶體單元且可操作以：感測在該設備之一記憶體單元處儲存之一電荷狀態；感測在該設備之該記憶體單元處儲存之一極化狀態；及至少部分基於與將該鐵電電容器充電到一電壓臨限值相關的一持續時間，該持續時間對應於該極化狀態及該電荷狀態而自至少三個邏輯狀態中識別該記憶體單元之一邏輯狀態，其中該電荷狀態包括一與存儲在該鐵電記憶體單元的一電極上的一電荷相關的一介電電荷狀態。
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