KR20210124494A - 메모리 셀의 시간 기반 액세스 - Google Patents

메모리 셀의 시간 기반 액세스 Download PDF

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Abstract

메모리 어레이에서 메모리 셀의 시간 분해 액세스를 위한 기법, 시스템 및 디바이스가 본 명세서에 설명된다. 판독 동작의 감지 부분 동안, 선택된 메모리 셀은 미리 결정된 전압 레벨로 충전될 수 있다. 상기 선택된 메모리 셀에 저장된 논리 상태는 충전이 시작되는 것과 상기 선택된 메모리 셀이 상기 미리 결정된 전압 레벨에 도달할 때 사이의 지속 기간에 기초하여 식별될 수 있다. 일부 예에서, 시변 신호는 상기 충전의 지속 기간에 기초하여 논리 상태를 나타내기 위해 사용될 수 있다. 일부 예에서, 상기 충전의 지속 기간은 상기 선택된 메모리 셀의 분극 상태, 상기 선택된 상태의 유전체 전하 상태, 또는 상기 선택된 메모리 셀의 분극 상태 및 유전체 전하 상태에 기초할 수 있다.

Description

메모리 셀의 시간 기반 액세스{TIME-BASED ACCESS OF A MEMORY CELL}
상호 참조
본 특허 출원은, 공동 계류 중인 미국 특허 출원 번호 15/619,158호(출원일: 2017년 6월 9일, 발명의 명칭: "Time-Based Access of a Memory Cell", 발명자: Di Vincenzo)와 관련된, 미국 특허 출원 제15/619,163호(출원일: 2017년 6월 9일, 발명의 명칭: "Time-Based Access of a Memory Cell", 발명자: Di Vincenzo)의 우선권을 주장하는 PCT 출원 제PCT/US2018/035089호(출원일: 2018년 5월 30일, 발명의 명칭: "Time-Based Access of a Memory Cell", 발명자: Di Vincenzo)의 우선권을 주장하며, 이들 선출원 각각은 본 출원의 양도인에게 양도되고, 이들 선출원 각각은 본 명세서에 명시적으로 병합된다.
기술 분야
다음은 일반적으로 메모리 셀의 시간 기반 액세스에 관한 것으로, 보다 상세하게는 메모리 셀의 논리 상태를 시간에 기반해서 감지하는 것에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스에 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 디바이스의 여러 상태를 프로그래밍하는 것에 의해 저장된다. 예를 들어, 이진 디바이스는 종종 논리 "1" 또는 논리 "0"으로 표시되는 2개의 상태를 갖는다. 다른 시스템에서, 2개를 초과하는 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 디바이스의 구성 요소는 메모리 디바이스에 저장된 상태를 판독하거나 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스의 구성 요소는 메모리 디바이스에 상태를 기록하거나 프로그래밍할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항 RAM(RRAM), 플래시 메모리, 위상 변화 메모리(PCM) 등을 포함하는 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비-휘발성일 수 있다. 비-휘발성 메모리, 예를 들어 FeRAM은 외부 전력 공급원이 없는 경우에도 장기간 저장된 논리 상태를 유지할 수 있다. 휘발성 메모리 디바이스, 예를 들어, DRAM은 외부 전력 공급원에 의해 주기적으로 리프레시(refresh)되지 않으면 시간에 따라 저장된 상태를 잃을 수 있다. FeRAM은 휘발성 메모리와 유사한 디바이스 아키텍처를 사용할 수 있지만, 저장 디바이스로서 강유전성 커패시터를 사용하기 때문에 비-휘발성 특성을 가질 수 있다. 따라서 FeRAM 디바이스는 다른 비-휘발성 및 휘발성 메모리 디바이스에 비해 성능이 향상될 수 있다.
메모리 디바이스를 개선하는 것은 일반적으로 다른 메트릭 중에서도 특히 메모리 셀 밀도 증가, 판독/기록 속도 증가, 신뢰성 증가, 데이터 보유성 증가, 전력 소비 감소 또는 제조 비용 감소 등을 포함할 수 있다.
도 1은 본 발명의 실시형태에 따라 메모리 셀의 시간 기반 액세스를 지원하는 메모리 어레이(memory array)의 일례를 도시하는 도면;
도 2는 본 발명의 실시형태에 따라 메모리 셀의 시간 기반 액세스를 지원하는 회로의 일례를 도시하는 도면;
도 3은 본 발명의 실시형태에 따라 메모리 셀의 시간 기반 액세스를 지원하는 히스테리시스 곡선의 일례를 도시하는 도면;
도 4는 본 발명의 실시형태에 따라 메모리 셀의 시간 기반 액세스를 지원하는 상태도의 일례를 도시하는 도면;
도 5는 본 발명의 실시형태에 따라 메모리 셀의 시간 기반 액세스를 지원하는 타이밍도의 일례를 도시하는 도면;
도 6은 본 발명의 실시형태에 따라 메모리 셀의 시간 기반 액세스를 지원하는 회로의 일례를 도시하는 도면;
도 7은 본 발명의 실시형태에 따라 메모리 셀의 시간 기반 액세스를 지원하는 타이밍도의 일례를 도시하는 도면;
도 8은 본 발명의 실시형태에 따라 메모리 셀의 시간 기반 액세스를 지원하는 타이밍도의 일례를 도시하는 도면;
도 9는 본 발명의 실시형태에 따라 메모리 셀의 시간 기반 액세스를 지원하는 타이밍도의 일례를 도시하는 도면;
도 10 내지 11은 본 발명의 실시형태에 따라 메모리 셀의 시간 기반 액세스를 지원하는 디바이스의 블록도를 도시하는 도면;
도 12는 본 발명의 실시형태에 따라 메모리 셀의 시간 기반 액세스를 지원하는 메모리 제어기를 포함하는 시스템의 블록도를 도시하는 도면; 및
도 13 내지 도 15는 본 발명의 실시형태에 따라 메모리 셀에 시간 기반 액세스를 수행하는 방법을 도시하는 도면;
메모리 디바이스는 일반적으로 전압을 사용하여 메모리 셀에 저장된 논리 상태를 구별한다. 예를 들어, 메모리 셀의 판독 동작 동안, 메모리 제어기는 메모리 셀이 액세스 라인(access line)으로 전하 또는 전압을 방전하게 할 수 있다. 메모리 제어기는 액세스 라인의 전압과 기준 전압 간을 비교하는 것에 기초하여 메모리 셀에 저장된 논리 상태를 식별할 수 있다. 일부 예에서, 전압 레벨을 사용하여 메모리 셀의 논리 상태를 구별하는 것은 메모리 셀에 저장될 수 있는 고유 논리 상태의 수를 제한할 수 있다.
메모리 어레이에서 메모리 셀의 시간 분해 액세스를 위한 기법, 시스템 및 디바이스가 본 명세서에 설명된다. 판독 동작의 감지 부분 동안, 선택된 메모리 셀은 미리 결정된 전압 레벨로 충전될 수 있다. 선택된 메모리 셀에 저장된 논리 상태는 충전이 시작되는 것과 선택된 메모리 셀이 미리 결정된 전압 레벨에 도달하는 때 사이의 지속 기간(duration)에 기초하여 식별될 수 있다. 일부 예에서, 시변 신호(time-varying signal)는 충전의 지속 기간에 기초하여 논리 상태를 나타내기 위해 사용될 수 있다. 일부 예에서, 충전의 지속 기간은 선택된 메모리 셀의 분극 상태, 선택된 상태의 유전체 전하 상태(dielectric charge state), 또는 선택된 메모리 셀의 분극 상태와 유전체 전하 상태에 기초할 수 있다.
판독 동작 동안 시간 기반 감지 기법을 사용하여 다수의 장점이 실현될 수 있다. 일부 예에서, 논리 상태는 전압 기반 기법을 사용하여 구별할 수 없는 시간 기반 기법을 사용하여 구별될 수 있다. 일부 예에서, 기존의 메모리 셀은 전압 기반 감지 기법을 사용하여 가능한 것보다 더 많은 논리 상태를 저장하도록 구성될 수 있다. 본 명세서에 설명된 기법, 시스템 및 디바이스의 추가 장점은 아래에 설명된 특징에 기초하여 명백해질 수 있다.
위에서 언급된 본 발명의 특징은 도 1 내지 도 12의 상황에서 아래에 더 설명된다. 본 발명의 이들 특징 및 다른 특징은 메모리 셀의 시간 기반 액세스와 관련된 장치도, 시스템도 및 흐름도로 더 도시되고 이를 참조하여 설명된다.
도 1은 본 발명의 다양한 실시형태에 따른 예시적인 메모리 어레이(100)를 도시한다. 메모리 어레이(100)는 전자 메모리 장치로 지칭될 수도 있다. 메모리 어레이(100)는 여러 상태를 저장하도록 프로그래밍 가능한 메모리 셀(105)을 포함한다. 각각의 메모리 셀(105)은 논리 0 및 논리 1로 표시되는 2개의 상태를 저장하도록 프로그래밍될 수 있다. 일부 경우에, 메모리 셀(105)은 2개 초과의 논리 상태를 저장하도록 구성된다. 메모리 셀(105)은 커패시터에 프로그래밍 상태를 나타내는 전하를 저장할 수 있고; 예를 들어, 충전된 및 비-충전된 커패시터는 각각 2개의 논리 상태를 나타낼 수 있다. DRAM 아키텍처는 일반적으로 이러한 설계를 사용할 수 있으며, 사용되는 커패시터는 절연체로서 선형 또는 상유전(para-electric) 전기 분극 특성을 갖는 유전체 물질을 포함할 수 있다. 대조적으로, 강유전성 메모리 셀은 절연 물질로서 강유전체를 갖는 커패시터를 포함할 수 있다. 강유전성 커패시터의 상이한 전하 레벨은 상이한 논리 상태를 나타낼 수 있다. 강유전성 물질은 비선형 분극 특성을 갖고; 강유전성 메모리 셀(105)의 일부 상세 및 장점은 아래에서 논의된다.
판독 및 기록과 같은 동작은 액세스 라인(110) 및 디지트 라인(digit line)(115)을 활성화 또는 선택함으로써 메모리 셀(105)에 수행될 수 있다. 액세스 라인(110)은 워드 라인(110)으로도 알려져 있고, 비트 라인(115)은 또한 디지트 라인(115)으로도 알려져 있다. 워드 라인 및 비트 라인 또는 그 유사어의 언급은 이해 또는 동작에 손실 없이 상호 교환 가능하다. 워드 라인(110) 또는 디지트 라인(115)을 활성화 또는 선택하는 것은 각각의 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인(110) 및 디지트 라인(115)은 금속(예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W) 등), 금속 합금, 탄소, 전도성-도핑된 반도체, 또는 다른 전도성 물질, 합금, 화합물 등과 같은 전도성 물질로 이루어질 수 있다. 일부 예에서, 다른 라인(예를 들어, 도 1에 도시되지 않은 플레이트 라인(plate line))이 또한 존재할 수 있다.
도 1의 예에 따르면, 메모리 셀(105)의 각 행은 단일 워드 라인(110)에 연결되고, 메모리 셀(105)의 각 열은 단일 디지트 라인(115)에 연결된다. 하나의 워드 라인(110) 및 하나의 디지트 라인(115)을 활성화(예를 들어, 전압을 워드 라인(110) 또는 디지트 라인(115)에 인가)시킴으로써, 단일 메모리 셀(105)은 그 교차점에서 액세스될 수 있다. 메모리 셀(105)에 액세스하는 것은 메모리 셀(105)을 판독 또는 기록하는 것을 포함할 수 있다. 워드 라인(110)과 디지트 라인(115)의 교차점은 메모리 셀의 어드레스로 지칭될 수 있다. 일부 경우에, 메모리 셀(105)의 판독 동작은 시간 기반일 수 있다. 즉, 메모리 셀(105)의 논리 상태는 전압 레벨이 조건 또는 임계값을 충족시키는 것이 아니라 지속 기간이 조건을 충족시키는 것에 기초하여 결정될 수 있다. 예를 들어, 메모리 제어기(140)는 디지트 라인이 미리 결정된 전압으로 충전되는 데 걸리는 지속 기간에 기초하여 메모리 셀(105)의 논리 상태를 결정할 수 있다. 일부 예에서, 메모리 셀(105)은 휘발성 메모리 셀, 비-휘발성 메모리 셀, 또는 부분적으로 휘발성 및 부분적으로 비-휘발성 메모리 셀로서 구성될 수 있다.
일부 아키텍처에서, 셀, 예를 들어 커패시터의 논리 저장 디바이스는 선택 구성 요소에 의해 디지트 라인으로부터 전기적으로 절연될 수 있다. 워드 라인(110)은 선택 구성 요소에 연결되어 선택 구성 요소를 제어할 수 있다. 예를 들어, 선택 구성 요소는 트랜지스터일 수 있고, 워드 라인(110)은 트랜지스터의 게이트에 연결될 수 있다. 워드 라인(110)을 활성화시키면 메모리 셀(105)의 커패시터와 그 대응하는 디지트 라인(115) 사이에 전기적으로 연결되거나 닫힌 회로가 형성된다. 이후 디지트 라인은 메모리 셀(105)을 판독하거나 기록하기 위해 액세스될 수 있다.
메모리 셀(105)에 액세스하는 것은 행 디코더(120) 및 열 디코더(130)를 통해 제어될 수 있다. 예를 들어, 행 디코더(120)는 메모리 제어기(140)로부터 행 어드레스를 수신하고, 수신된 행 어드레스에 기초하여 적절한 워드 라인(110)을 활성화시킬 수 있다. 유사하게, 열 디코더(130)는 메모리 제어기(140)로부터 열 어드레스를 수신하고, 적절한 디지트 라인(115)을 활성화시킨다. 예를 들어, 메모리 어레이(100)는 WL_1 내지 WL_M으로 표시된 다수의 워드 라인(110) 및 DL_1 내지 DL_N으로 표시된 다수의 디지트 라인(115)을 포함할 수 있고, 여기서 M과 N은 어레이 크기에 의존한다. 따라서, 워드 라인(110) 및 디지트 라인(115), 예를 들어 WL_2 및 DL_3을 활성화시킴으로써, 그 교차점에 있는 메모리 셀(105)이 액세스될 수 있다.
액세스 시에, 메모리 셀(105)은 메모리 셀(105)의 저장된 상태를 결정하기 위해 감지 구성 요소(sense component)(125)에 의해 판독 또는 감지될 수 있다. 예를 들어, 메모리 셀(105)에 액세스한 후, 메모리 셀(105)의 강유전성 커패시터는 대응하는 디지트 라인(115)으로 방전될 수 있다. 강유전성 커패시터를 방전시키는 것은 강유전성 커패시터에 바이어싱하거나 전압을 인가함으로써 야기될 수 있다. 방전은 디지트 라인(115)의 전압의 변화를 야기할 수 있고, 이 감지 구성 요소(125)는 메모리 셀(105)의 저장된 상태를 결정하기 위해 기준 전압(도시되지 않음)과 비교할 수 있다. 예를 들어, 디지트 라인(115)이 기준 전압보다 더 높은 전압을 갖는 경우, 감지 구성 요소(125)는 메모리 셀(105)에 저장된 상태가 논리 1이라고 결정할 수 있고 그 반대의 경우도 가능하다. 감지 구성 요소(125)는 래칭(latching)이라고 지칭될 수 있는, 신호의 차이를 검출하고 증폭하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 메모리 셀(105)의 검출된 논리 상태는 이후 출력(135)으로서 열 디코더(130)를 통해 출력될 수 있다. 일부 경우에, 감지 구성 요소(125)는 열 디코더(130) 또는 행 디코더(120)의 일부일 수 있다. 또는 감지 구성 요소(125)는 열 디코더(130) 또는 행 디코더(120)에 연결되거나 전자 통신할 수 있다. 일부 경우에, 감지 구성 요소(125)는 디지트 라인이 미리 결정된 전압으로 충전되는 지속 기간에 기초하여 래치를 활성화시키도록 구성될 수 있다. 관련된 메모리 셀의 논리 상태는 래치가 활성화되는 시간에 시변 신호의 값에 기초하여 결정될 수 있다. 일부 예에서, 감지 구성 요소(125)는 디코더 시스템(145)을 포함할 수 있다. 액세스 동작(예를 들어, 판독 동작 또는 기록 동작) 동안, 복수의 디지트 라인(115)이 선택될 수 있다. 디코더 시스템(145)은 다수의 디지트 라인(115)이 액세스 동작의 일부로서 선택될 때 액세스 동작을 조정하도록 구성될 수 있다. 일부 경우에, 사전-디코딩 시스템(도시되지 않음)은 디코더 시스템(145)과 유사한 기능을 수행하기 위해 디지트 라인(115)과 감지 구성 요소(125) 사이에 위치될 수 있다.
메모리 셀(105)은 관련 워드 라인(110) 및 디지트 라인(115)을 유사하게 활성화시킴으로써 설정 또는 기록될 수 있고, 즉 논리 값이 메모리 셀(105)에 저장될 수 있다. 열 디코더(130) 또는 행 디코더(120)는 메모리 셀(105)에 기록될 데이터, 예를 들어, 입력/출력(135)을 수신할 수 있다. 강유전성 메모리 셀(105)은 강유전성 커패시터에 걸쳐 전압을 인가함으로써 기록될 수 있다. 이 프로세스는 아래에서 보다 자세히 논의된다. 일부 경우에, 메모리 셀(105)은 2개 초과의 논리 상태를 저장하도록 구성될 수 있다. 예를 들어, 강유전성 메모리 셀은 분극 상태 및 유전체 전하 상태를 모두 저장함으로써 적어도 3개의 상태를 저장하도록 구성될 수 있다. 이들 상태를 사용하여 강유전성 메모리 셀의 3개의 논리 상태 중 적어도 하나가 결정될 수 있다. 일부 경우에, 강유전성 메모리 셀의 분극 상태 및 유전체 전하 상태는 메모리 셀에 저장될 수 있는 4개 이상의 논리 상태를 식별하기 위해 사용될 수 있다. 예를 들어, 강유전성 메모리 셀은 복수의 분극 상태 및 복수의 유전체 전하 상태를 저장하도록 구성될 수 있다. 분극 상태와 유전체 전하 상태의 다양한 조합은 강유전성 메모리 셀의 복수의 논리 상태를 한정할 수 있다. 다른 예에서, 유전체 메모리 셀은 복수의 상이한 유전체 전하 상태를 저장하여 2개 초과의 논리 상태를 한정하도록 구성될 수 있다. 다른 예에서, 강유전성 메모리 셀은 복수의 상이한 분극 상태를 저장하여 2개 초과의 논리 상태를 한정하도록 구성될 수 있다.
일부 메모리 아키텍처에서, 메모리 셀(105)에 액세스하는 것은 저장된 논리 상태를 열화 또는 파괴할 수 있고, 재기록(re-write) 또는 리프레시 동작은 메모리 셀(105)을 원래 논리 상태로 복귀시키기 위해 수행될 수 있다. 예를 들어, DRAM에서, 커패시터는 감지 동작 동안 부분적으로 또는 완전히 방전되어 저장된 논리 상태가 손상될 수 있다. 따라서 감지 동작 후 논리 상태는 재기록될 수 있다. 추가적으로, 단일 워드 라인(110)을 활성화시키면 행 내 모든 메모리 셀이 방전될 수 있어서; 행 내 여러 또는 모든 메모리 셀(105)이 재기록될 필요가 있을 수 있다. 일부 경우에, 강유전성 메모리 셀은 분극 상태 및 유전체 전하 상태를 모두 저장하도록 구성될 수 있다. 이와 같이, 기록 동작과 같은 액세스 동작은 강유전성 메모리 셀에 분극 상태 및 유전체 전하 상태를 모두 저장하도록 수정될 수 있다.
DRAM을 포함하는 일부 메모리 아키텍처는 외부 전력 공급원에 의해 주기적으로 리프레시되지 않으면 시간에 따라 저장된 상태를 손실할 수 있다. 예를 들어, 충전된 커패시터는 누설 전류를 통해 시간에 따라 방전되어, 저장된 정보가 손실될 수 있다. 이러한 소위 휘발성 메모리 디바이스의 리프레시 속도는 DRAM 어레이의 경우 초당 수 십 번의 리프레시 동작과 같이 비교적 높을 수 있으며, 이는 상당한 전력 소비를 초래할 수 있다. 점점 더 큰 메모리 어레이로 인해 전력 소비가 증가하면 특히 배터리와 같은 유한한 전력 공급원에 의존하는 모바일 디바이스의 경우 메모리 어레이(예를 들어, 전력 공급원, 열 발생, 물질 제한 등)를 전개하거나 동작하는 것을 방해할 수 있다. 후술하는 바와 같이, 강유전성 메모리 셀(105)은 다른 메모리 아키텍처에 비해 개선된 성능을 초래할 수 있는 유리한 특성을 가질 수 있다.
메모리 제어기(140)는 다양한 구성 요소, 예를 들어 행 디코더(120), 열 디코더(130) 및 감지 구성 요소(125)를 통해 메모리 셀(105)의 동작(예를 들어, 판독, 기록, 재기록, 리프레시, 방전 등)을 제어할 수 있다. 일부 경우에, 행 디코더(120), 열 디코더(130) 및 감지 구성 요소(125) 중 하나 이상이 메모리 제어기(140)와 함께 위치될 수 있다. 메모리 제어기(140)는 원하는 워드 라인(110) 및 디지트 라인(115)을 활성화시키기 위해 행 및 열 어드레스 신호를 생성할 수 있다. 메모리 제어기(140)는 또한 메모리 어레이(100)의 동작 동안 사용된 다양한 전압 또는 전류를 생성 및 제어할 수 있다. 예를 들어, 메모리 제어기는 하나 이상의 메모리 셀(105)에 액세스한 후 방전 전압을 워드 라인(110) 또는 디지트 라인(115)에 인가할 수 있다. 일반적으로, 본 명세서에서 논의된 인가된 전압 또는 전류의 진폭, 형상 또는 지속 기간은 조절되거나 변경될 수 있고, 메모리 어레이(100)를 동작시킬 때 논의된 다양한 동작에서 상이할 수 있다. 나아가, 메모리 어레이(100) 내 하나의, 다수의 또는 모든 메모리 셀(105)은 동시에 액세스될 수 있고; 예를 들어, 메모리 어레이(100)의 다수 또는 모든 셀은 모든 메모리 셀(105) 또는 메모리 셀 그룹(105)이 단일 논리 상태로 설정되는 리셋 동작 동안 동시에 액세스될 수 있다. 아래에서 보다 상세히 논의되는 바와 같이, 메모리 제어기(140)에 의해 수행되는 액세스 동작(예를 들어, 판독 동작 또는 기록 동작)은 시간 기반 감지 및/또는 메모리 셀(105)에 저장된 다수의 논리 상태를 설명하도록 수정될 수 있다.
도 2는 본 발명의 다양한 실시형태에 따른 예시적인 회로(200)를 도시한다. 회로(200)는 도 1을 참조하여 설명된 메모리 셀(105), 워드 라인(110), 디지트 라인(115) 및 감지 구성 요소(125)의 일례일 수 있는 메모리 셀(105-a), 워드 라인(110-a), 디지트 라인(115-a) 및 감지 구성 요소(125-a)를 포함한다. 메모리 셀(105-a)은 제1 플레이트, 즉 셀 플레이트(230), 및 제2 플레이트, 즉 셀 바닥(215)을 갖는 커패시터(205)와 같은 논리 저장 구성 요소를 포함할 수 있다. 셀 플레이트(230)와 셀 바닥(215)은 이들 사이에 위치된 강유전성 물질을 통해 용량성으로 결합될 수 있다. 메모리 셀(105-a)의 동작을 변경하지 않고 셀 플레이트(230)와 셀 바닥(215)의 배향은 플립(flipped)될 수 있다. 회로(200)는 또한 선택 구성 요소(220) 및 기준 라인(225)을 포함한다. 셀 플레이트(230)는 플레이트 라인(210)을 통해 액세스될 수 있고, 셀 바닥(215)은 디지트 라인(115-a)을 통해 액세스될 수 있다. 전술한 바와 같이, 커패시터(205)를 충전 또는 방전시킴으로써 다양한 상태가 저장될 수 있다. 일부 경우에, 셀 바닥(215)(또는 경우에 따라 셀 플레이트(230))은 선택 구성 요소(220)와 협력하여 중간 전극(235)을 형성할 수 있다. 일부 경우에, 중간 전극(235)은 전하를 저장할 수 있다. 일부 예에서, 중간 전극(235)에 저장된 전하는 메모리 셀(105-a)의 유전체 전하 상태에 적어도 부분적으로 기여할 수 있다.
커패시터(205)의 저장된 상태는 회로(200)에 표현된 다양한 요소들을 동작시킴으로써 판독되거나 감지될 수 있다. 커패시터(205)는 디지트 라인(115-a)과 전자 통신할 수 있다. 예를 들어, 커패시터(205)는 선택 구성 요소(220)가 비활성화될 때 디지트 라인(115-a)으로부터 절연될 수 있고, 커패시터(205)는 선택 구성 요소(220)가 활성화될 때 디지트 라인(115-a)에 연결될 수 있다. 활성화 선택 구성 요소(220)를 활성화시키는 것은 메모리 셀(105-a)을 선택하는 것이라고 지칭될 수 있다. 일부 경우에, 선택 구성 요소(220)는 트랜지스터이고, 그 동작은 전압을 트랜지스터 게이트에 인가함으로써 제어되고, 여기서 전압 크기는 트랜지스터의 임계 크기보다 더 크다. 워드 라인(110-a)은 선택 구성 요소(220)를 활성화시킬 수 있고; 예를 들어, 워드 라인(110-a)에 인가된 전압은 트랜지스터 게이트에 인가되어 커패시터(205)를 디지트 라인(115-a)에 연결한다. 아래에서 보다 상세히 논의되는 바와 같이, 메모리 셀(105-a)의 논리 상태는 메모리 셀(105)을 충전하는 지속 기간에 기초하여 결정될 수 있다. 이러한 시간 분해 감지는 메모리 셀(105)이 전압 분해 감지에 비해 추가 논리 상태를 저장할 수 있게 한다.
다른 예에서, 선택 구성 요소(220) 및 커패시터(205)의 위치는, 선택 구성 요소(220)가 플레이트 라인(210)과 셀 플레이트(230) 사이에 연결되고, 커패시터(205)가 디지트 라인(115-a)과 선택 구성 요소(220)의 다른 단자 사이에 있도록 스위칭될 수 있다. 이 실시형태에서, 선택 구성 요소(220)는 커패시터(205)를 통해 디지트 라인(115-a)과 전자 통신 상태에 유지될 수 있다. 이 구성은 판독 및 기록 동작을 위한 대안적인 타이밍 및 바이어싱과 관련될 수 있다.
커패시터(205)의 플레이트들 사이에 강유전성 물질이 있는 것으로 인해, 아래에서 보다 상세히 논의되는 바와 같이, 커패시터(205)는 디지트 라인(115-a)에 연결될 때 방전되지 않을 수 있다. 일 방식에서, 강유전성 커패시터(205)에 의해 저장된 논리 상태를 감지하기 위해, 워드 라인(110-a)은 메모리 셀(105-a)을 선택하도록 바이어싱될 수 있고, 전압은 플레이트 라인(210)에 인가될 수 있다. 일부 경우에, 디지트 라인(115-a)은 바이어싱 판 플레이트(210) 및 워드 라인(110-a) 이전에 "플로팅(floating)"이라고 지칭될 수 있는 가상 접지로부터 가상으로 접지된 후 절연된다. 바이어싱 플레이트 라인(210)은 커패시터(205)에 걸친 전압 차이(예를 들어, 플레이트 라인(210) 전압에서 디지트 라인(115-a) 전압을 뺀 것)를 초래할 수 있다. 전압 차이는 커패시터(205) 상의 저장된 전하의 변화를 야기할 수 있으며, 여기서 저장된 전하의 변화의 크기는 커패시터(205)의 초기 상태, 예를 들어 초기 상태가 논리 1을 저장했는지 또는 논리 0을 저장했는지에 의존할 수 있다. 이것은 커패시터(205)에 저장된 전하에 기초하여 디지트 라인(115-a)의 전압에 변화를 일으킬 수 있다. 셀 플레이트(230)에 대한 전압을 변화시킴으로써 메모리 셀(105-a)의 동작은 "이동 셀 플레이트"라고 지칭될 수 있다. 일부 경우에, 디지트 라인(115-a)은 판독 동작 동안 미리 결정된 전압 레벨로 충전될 수 있다. 이러한 충전을 수행하는 지속 기간은 메모리 셀(105-a)에 저장된 논리 상태에 기초할 수 있다.
디지트 라인(115-a)의 전압 변화는 그 고유 커패시턴스에 의존할 수 있다. 즉, 전하가 디지트 라인(115-a)을 통해 흐를 때, 일부 유한한 전하가 디지트 라인(115-a)에 저장될 수 있고, 결과적인 전압은 고유 커패시턴스에 의존한다. 고유 커패시턴스는 디지트 라인(115-a)의 치수를 포함한 물리적 특성에 의존할 수 있다. 디지트 라인(115-a)은 많은 메모리 셀(105)을 연결하여 디지트 라인(115-a)이 무시할 수 없는 커패시턴스(예를 들어, 피코 패럿(pF) 정도)를 초래하는 길이를 가지게 할 수 있다. 디지트 라인(115-a)의 결과적인 전압은 메모리 셀(105-a)에 저장된 논리 상태를 결정하기 위해 감지 구성 요소(125-a)에 의해 기준(예를 들어, 기준 라인(225)의 전압)과 비교될 수 있다. 다른 감지 프로세스가 사용될 수 있다. 일부 예에서, 저장된 논리 상태를 결정하는 것은 적어도 부분적으로 디지트 라인을 전압 레벨로 충전하는 지속 기간에 기초할 수 있다.
감지 구성 요소(125-a)는 래칭이라고 지칭될 수 있는, 신호의 차이를 검출 및 증폭하기 위한 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 감지 구성 요소(125-a)는 디지트 라인(115-a)의 전압을 수신하고 이 전압과 기준 전압일 수 있는 기준 라인(225)과 비교하는 감지 증폭기를 포함할 수 있다. 감지 증폭기 출력은 비교에 기초하여 더 높은(예를 들어, 양의) 또는 더 낮은(예를 들어, 음의 또는 접지) 공급 전압으로 구동될 수 있다. 예를 들어, 디지트 라인(115-a)이 기준 라인(225)보다 더 높은 전압을 갖는 경우, 감지 증폭기 출력은 양의 공급 전압으로 구동될 수 있다. 일부 경우에, 감지 증폭기는 추가로 디지트 라인(115-a)을 공급 전압으로 구동할 수 있다. 감지 구성 요소(125-a)는 감지 증폭기의 출력 및/또는 디지트 라인(115-a)의 전압을 래칭할 수 있으며, 이는 메모리 셀(105-a)에 저장된 상태, 예를 들어 논리 1을 결정하는데 사용될 수 있다. 대안적으로, 디지트 라인(115-a)이 기준 라인(225)보다 더 낮은 전압을 가진다면, 감지 증폭기 출력은 음 또는 접지 전압으로 구동될 수 있다. 감지 구성 요소(125-a)는 메모리 셀(105-a)에 저장된 상태, 예를 들어 논리 0을 결정하기 위해 감지 증폭기 출력을 유사하게 래칭할 수 있다. 일부 예에서, 메모리 셀에 저장된 상태를 결정하는 것은 적어도 부분적으로, 전압 레벨로 충전되는 지속 기간에 의존할 수 있다. 메모리 셀(105-a)의 래칭된 논리 상태는 예를 들어, 도 1을 참조하여 출력(135)으로서 열 디코더(130)를 통해 출력될 수 있다. 일부 경우에, 감지 구성 요소(125-a)는 디지트 라인(115-a)이 미리 결정된 전압 레벨로 충전되는 시기를 결정하도록 구성될 수 있다. 일부 예에서, 감지 구성 요소(125-a)는 디지트 라인이 미리 결정된 전압 레벨로 충전되었다는 결정에 기초하여 래치를 활성화시킬 수 있다. 메모리 셀(105-a)의 논리 상태는 래치가 활성화되는 시간에 래치의 시변 신호의 값에 기초할 수 있다.
메모리 셀(105-a)을 기록하기 위해, 커패시터(205)에 걸쳐 전압이 인가될 수 있다. 다양한 방법이 사용될 수 있다. 일 예에서, 선택 구성 요소(220)는 커패시터(205)를 디지트 라인(115-a)에 전기적으로 연결하기 위해 워드 라인(110-a)을 통해 활성화될 수 있다. (플레이트 라인(210)을 통해) 셀 플레이트(230)의 전압을 제어하고 (디지트 라인(115-a)을 통해) 셀 바닥(215)의 전압을 제어함으로써 커패시터(205)에 걸쳐 전압이 인가될 수 있다. 논리 0을 기록하기 위해, 셀 플레이트(230)는 하이(high)로 취해질 수 있고, 즉 양의 전압이 플레이트 라인(210)에 인가될 수 있고, 셀 바닥(215)은 로우(low)로 취해질 수 있고, 예를 들어 디지트 라인(115-a)을 가상으로 접지시키거나 또는 디지트 라인에 음의 전압을 인가함으로써 낮아질 수 있다. 논리 1을 기록하기 위해서는 반대 프로세스가 수행되고, 이 경우 셀 플레이트(230)는 로우로 취해지고 셀 바닥(215)은 하이로 취해진다. 일부 예에서, 기록 절차는 단일 메모리 셀에 저장되는 다수의 비트를 설명하기 위해 수정될 수 있다.
도 3은 본 발명의 다양한 실시형태에 따라 동작되는 강유전성 메모리 셀에 대한 히스테리시스 곡선(300-a 및 300-b)을 갖는 비선형 전기 특성의 일례를 도시한다. 히스테리시스 곡선(300-a 및 300-b)은 각각 예시적인 강유전성 메모리 셀 기록 및 판독 프로세스를 도시한다. 히스테리시스 곡선(300-a 및 300-b)은 전압 차(V)의 함수로서 강유전성 커패시터(예를 들어, 도 2의 커패시터(205))에 저장된 전하(Q)를 도시한다.
강유전성 물질은 자발적인 전기 분극을 특징으로 하며, 즉 강유전성 물질은 전기장이 없는 경우 0이 아닌 전기 분극을 유지한다. 강유전성 물질의 예는 티탄산바륨(BaTiO3), 티탄산납(PbTiO3), 티탄산납지르코늄(PZT) 및 탄탈산스트론튬비스무트(SBT)를 포함한다. 본 명세서에 기재된 강유전성 커패시터는 이들 또는 다른 강유전성 물질을 포함할 수 있다. 강유전성 커패시터 내 전기 분극은 강유전성 물질의 표면에서 순 전하를 생성하고, 커패시터 단자를 통해 반대 전하를 끌어 당긴다. 따라서, 전하는 강유전성 물질과 커패시터 단자의 계면에 저장된다. 비교적 긴 시간 동안, 심지어 무기한 동안, 외부에서 인가되는 전기장이 없는 경우에 전기 분극이 유지될 수 있기 때문에, 예를 들어 DRAM 어레이에 사용되는 커패시터에 비해 전하 누설이 상당히 감소될 수 있다. 이것은 일부 DRAM 아키텍처의 경우 전술한 리프레시 동작을 수행할 필요성을 감소시킬 수 있다.
히스테리시스 곡선(300-a 및 300-b)은 커패시터의 단일 단자의 관점으로부터 이해될 수 있다. 예로서, 강유전성 물질이 음의 분극을 갖는 경우, 양전하가 단자에 축적된다. 마찬가지로, 강유전성 물질이 양의 분극을 갖는 경우, 음전하가 단자에 축적된다. 추가적으로, 히스테리시스 곡선(300-a 및 300-b)의 전압은 커패시터 양단의 전압 차이를 나타내고 방향성이 있는 것으로 이해된다. 예를 들어, 양의 전압은 해당 단자(예를 들어, 셀 플레이트(230))에 양의 전압을 인가하고 제2 단자(예를 들어, 셀 바닥(215))를 접지(또는 대략 0 볼트(0V))에 유지함으로써 실현될 수 있다. 음의 전압은 해당 단자를 접지에 유지하고 양의 전압을 제2 단자에 인가함으로써 인가될 수 있으며, 즉 양의 전압이 해당 단자를 음으로 분극화하기 위해 인가될 수 있다. 유사하게, 2개의 양의 전압, 2개의 음의 전압, 또는 양 및 음의 전압의 임의의 조합이 적절한 커패시터 단자에 인가되어 히스테리시스 곡선(300-a 및 300-b)에 도시된 전압 차이를 생성할 수 있다.
히스테리시스 곡선(300-a)에 도시된 바와 같이, 강유전성 물질은 0 전압 차이로 양 또는 음의 분극을 유지할 수 있으며, 그 결과 일부 경우에 2개의 가능한 메모리 상태, 즉 메모리 상태(305)(상태(B)) 및 메모리 상태(310)(상태(C))를 초래할 수 있다. 도 3의 예에 따르면, 메모리 상태(305)(상태(B))는 논리 0을 나타내고, 메모리 상태(310)(상태(C))는 논리 1을 나타낸다. 일부 예에서, 각각의 메모리 상태의 논리 값은 메모리 셀을 동작시키는 다른 방식을 수용하기 위해 역전(reversed)될 수 있다.
전압을 인가함으로써 강유전성 물질의 전기 분극을 제어함으로써 논리 0 또는 1이 메모리 셀에 기록될 수 있다. 예를 들어, 커패시터 양단에 순 양의 바이어싱 전압(315)을 인가하면 메모리 상태(340)(상태(A))에 도달할 때까지 전하 축적이 발생한다. 바이어싱 전압(315)을 제거하면, 메모리 상태(340)(상태(A))는 메모리 셀이 0의 전압에서 메모리 상태(305)(상태(B))에 도달할 때까지 경로(320)를 따른다. 유사하게, 메모리 상태(310)(상태(C))는 순 음의 바이어싱 전압(325)을 인가함으로써 기록되고, 그 결과 메모리 상태(345)(상태(D))가 된다. 음의 전압(325)을 제거한 후, 메모리 상태(345)(상태(D))는 메모리 셀이 0의 전압에서 메모리 상태(310)(상태(C))에 도달할 때까지 경로(330)를 따른다. 메모리 상태(340)(상태(A)) 및 메모리 상태(345)(상태(D))는 또한 잔류 분극(Pr) 값, 즉 외부 바이어스(예를 들어, 전압)를 제거할 때 남아있는 분극(또는 전하)이라고 지칭될 수 있다. 보자력 전압은 전하(또는 분극)가 0인 때의 전압이다.
강유전성 커패시터의 저장된 상태를 판독하거나 감지하기 위해, 전압이 커패시터 양단에 인가될 수 있다. 이에 응답하여, 저장된 전하량(Q)이 변하고 변하는 정도는 초기 전하 상태에 의존하는데, 즉 최종 저장된 전하량(Q)은 메모리 상태(305-a 또는 310-a)가 초기에 저장되었는지 여부에 의존한다. 예를 들어, 히스테리시스 곡선(300-b)은 2개의 가능한 저장된 메모리 상태(305-a 및 310-a)를 도시한다. 바이어싱 전압(335)은 도 2를 참조하여 논의된 커패시터에 걸쳐 인가될 수 있다. 다른 경우에, 고정 전압이 셀 플레이트에 인가될 수 있고, 비록 양의 전압인 것으로 도시되어 있지만, 바이어싱 전압(335)은 음일 수 있다. 바이어싱 전압(335)에 응답하여, 메모리 상태(305-a)는 경로(350)를 따를 수 있다. 마찬가지로, 메모리 상태(310-a)가 초기에 저장된 경우, 메모리 상태는 경로(355)를 따른다. 메모리 상태(360) 및 메모리 상태(365)의 최종 위치는 특정 감지 방식 및 회로를 포함하는 다수의 요인에 의존한다.
일부 경우에, 최종 메모리 상태는 메모리 셀에 연결된 디지트 라인의 고유 커패시턴스에 의존할 수 있다. 예를 들어, 커패시터가 디지트 라인에 전기적으로 연결되고 전압(335)이 인가되면, 디지트 라인의 전압은 고유 커패시턴스로 인해 상승할 수 있다. 따라서 감지 구성 요소에서 측정된 전압은 전압(335)과 동일하지 않을 수 있고 대신 디지트 라인의 전압에 의존할 수 있다. 히스테리시스 곡선(300-b) 상의 최종 메모리 상태(360, 365)의 위치는 디지트 라인의 커패시턴스에 의존할 수 있고 부하-라인 분석을 통해 결정될 수 있는데, 즉, 메모리 상태(360, 365)는 디지트 라인 커패시턴스에 대해 한정될 수 있다. 결과적으로, 커패시터의 전압, 전압(370) 또는 전압(375)은 상이할 수 있고, 커패시터의 초기 상태에 의존할 수 있다.
디지트 라인 전압을 기준 전압과 비교함으로써, 커패시터의 초기 상태가 결정될 수 있다. 디지트 라인 전압은 전압(335)과 커패시터 양단의 최종 전압, 전압(370) 또는 전압(375) 사이의 차이, 즉 (전압(335) - 전압(370)) 또는 (전압(335) - 전압(375))일 수 있다. 저장된 논리 상태를 결정하기 위해, 즉, 디지트 라인 전압이 기준 전압보다 더 높거나 더 낮은지를 결정하기 위해, 그 크기가 2개의 가능한 디지트 라인 전압의 2개의 가능한 전압 사이에 있도록 기준 전압이 생성될 수 있다. 예를 들어, 기준 전압은 2개의 양의 평균(전압(335) - 전압(370)) 및 (전압(335) - 전압(375))일 수 있다. 감지 구성 요소에 의해 비교하면, 감지된 디지트 라인 전압은 기준 전압보다 더 높거나 더 낮은 것으로 결정될 수 있고, 강유전성 메모리 셀의 저장된 논리 값(즉, 논리 0 또는 1)이 결정될 수 있다. 일부 예에서, 메모리 셀의 액세스 절차(예를 들어, 판독 또는 기록)는 단일 메모리 셀에 저장된 다수의 비트를 설명하도록 수정될 수 있다.
위에서 논의된 바와 같이, 강유전성 커패시터를 사용하지 않는 메모리 셀을 판독하면 저장된 논리 상태를 열화시키거나 파괴할 수 있다. 그러나, 강유전성 메모리 셀은 판독 동작 후에 초기 논리 상태를 유지할 수 있다. 예를 들어, 메모리 상태(305-a)가 저장되면, 메모리 상태는 판독 동작 동안 경로(350)를 따라 메모리 상태(360)로 진행할 수 있고, 전압(335)을 제거한 후, 전하 상태는 반대 방향으로의 경로(350)를 따르는 것에 의해 초기 메모리 상태(305-a)로 복귀할 수 있다.
일부 경우에, 강유전성 메모리 셀은 2개 초과의 메모리 상태를 유지하도록 구성될 수 있다. 일부 예에서, 2개 초과의 메모리 상태를 유지하기 위해, 강유전성 메모리 셀은 분극 상태(예를 들어, 안정된 상태) 및 유전체 전하 상태(예를 들어, 휘발성 상태)를 저장하도록 구성될 수 있다. 분극 상태는 강유전성 물질의 특성(즉, 셀의 분극)과 관련될 수 있고, 유전체 전하 상태는 커패시터에 저장된 전압 또는 전하와 관련될 수 있다. 메모리 셀의 복수의 논리 상태는 복수의 안정된 상태, 복수의 휘발성 상태 또는 이들의 조합을 포함할 수 있다.
예를 들어, 강유전성 메모리 셀은 4개의 메모리 상태, 즉 메모리 상태(305)(상태(B)), 메모리 상태(310)(상태(C)), 메모리 상태(340)(상태(A)) 및 메모리 상태(345)(상태(D))를 저장하도록 구성될 수 있다. 일부 예에서, 메모리 셀에 저장된 논리 값은 분극 상태(예를 들어, 안정된 상태)와 유전체 전하(예를 들어, 휘발성 상태)의 조합에 기초할 수 있다. 일부 예에서, 메모리 셀에 저장될 수 있는 논리 값의 수는 분극 상태 및 유전체 전하 상태의 가능한 조합의 수에 기초한다. 메모리 상태(305)(상태(B))는 양의 분극 상태 및 유전체 전하 상태에 대해 0의 값을 갖는 메모리 셀에 기초할 수 있다. 메모리 상태(310)(상태(C))는 음의 분극 상태 및 유전체 전하 상태에 대해 0의 값을 갖는 메모리 셀에 기초할 수 있다. 메모리 상태(340)(상태(A))는 양의 분극 상태 및 유전체 전하 상태에 대해 0이 아닌 양의 전압 또는 전하를 갖는 메모리 셀에 기초할 수 있다. 메모리 상태(345)(상태(D))는 음의 분극 상태 및 유전체 전하 상태에 대해 음의 0이 아닌 전압 또는 전하를 갖는 메모리 셀에 기초할 수 있다.
메모리 셀에 분극 상태 및 유전체 전하 상태를 모두 저장하기 위해, 메모리 어레이의 다양한 동작이 변경될 수 있다. 예를 들어, 기록 동작 동안, 메모리 제어기는 메모리 셀의 중간 전극을 방전시키지 않을 수 있다. 이러한 예에서, 메모리 셀은 0이 아닌 유전체 전하 상태를 유지할 수 있다.
메모리 셀이 2개의 메모리 상태를 포함할 때, 단일 비트의 논리가 메모리 셀에 의해 저장될 수 있다. 그러나, 메모리 셀이 2개 초과의 메모리 상태를 포함하는 경우, 추가 비트의 논리가 메모리 셀에 의해 저장될 수 있다. 예를 들어, 메모리 셀이 4개의 메모리 상태를 포함하는 경우, 2 비트의 논리가 메모리 셀에 저장될 수 있다. 분극 상태 값과 유전체 전하 상태 값(예를 들어, 메모리 상태(360) 및 메모리 상태(365))의 상이한 조합에 기초하여 추가 메모리 상태가 메모리 셀에 저장될 수 있는 것으로 이해된다.
도 4는 본 발명의 다양한 실시형태에 따라 메모리 셀의 시간 기반 액세스를 지원하는 상태도(400)의 일례를 도시한다. 시간 기반 감지는 메모리 셀의 복수의 상이한 유형의 메모리 상태를 식별하는데 사용될 수 있다. 예를 들어, 상태도(400-a)에 도시된 바와 같이, 메모리 셀은 분극에 기초하여 2개 초과의 메모리 상태를 포함할 수 있다. 다른 예에서, 상태도(400-b)에 도시된 바와 같이, 메모리 셀은 유전체 전하에 기초하여 2개 초과의 메모리 상태를 포함할 수 있고, 일부 예에서, 메모리 상태는 분극 및 유전체 전하에 모두 기초할 수 있다.
상태도(400-a)는 복수의 분극 메모리 상태(405)를 포함하는 것을 포함하는 메모리 셀에 대한 메모리 상태를 도시한다. 복수의 분극 메모리 상태(405)는 제1 메모리 상태(410), 제2 메모리 상태(415), 제3 메모리 상태(420), 및 제4 메모리 상태(425)를 포함할 수 있다. 4개의 메모리 상태만이 도시되어 있지만, 메모리 셀은 2개의 메모리 상태, 3개의 메모리 상태, 4개의 메모리 상태 등을 포함하는 임의의 수의 메모리 상태를 포함할 수 있다. 각 메모리 상태(410, 415, 420, 425)는 강유전성 메모리 셀의 분극에 기초할 수 있다. 일부 예에서, 각각의 메모리 상태(410, 415, 420, 425)는 0의 유전체 전하를 포함할 수 있다. 메모리 상태(410, 415, 420, 425)는 0이 아닌 분극 값 및 0의 유전체 전하 값을 갖는 것을 특징으로 할 수 있다.
메모리 상태(410)를 얻기 위해, 바이어싱 전압이 강유전성 메모리 셀에 인가되어 메모리 셀을 히스테리시스 곡선의 지점(430)으로 이동시킬 수 있다. 바이어싱 전압이 해제된 후, 강유전성 메모리 셀은 메모리 상태(410)에서 0의 유전체 전하 상태로 다시 이완될 수 있다. 유사하게, 메모리 상태(425)는 음의 바이어싱 전압을 강유전성 메모리 셀에 인가함으로써 획득될 수 있다. 메모리 상태(415, 420)를 얻기 위해, 바이어싱 전압 및/또는 기록 동작의 타이밍이 변경될 수 있다. 예를 들어, 메모리 셀은 히스테리시스 곡선 상의 지점(435)과는 다른 지점으로 바이어싱될 수 있고, 및/또는 음 및 양의 전압의 시퀀스가 인가될 수 있다. 일부 예에서, 양 및 음의 전압의 절대 값은 프로그래밍 펄스 시퀀스 동안 감소할 수 있다. 도 5와 관련하여 더 상세히 논의된 바와 같이. 시간 기반 감지 기법은 메모리 상태(410, 415, 420, 425)를 구별하도록 구성될 수 있다.
상태도(400-b)는 복수의 유전체 전하 메모리 상태(440) 및 복수의 결합 분극 및 유전체 전하 메모리 상태(445)를 포함하는 메모리 셀에 대한 메모리 상태를 도시한다. 유전체 전하 메모리 상태(440)는 제1 메모리 상태(450), 제2 메모리 상태(455), 제3 메모리 상태(460), 및 제4 메모리 상태(465)를 포함할 수 있다. 단 4개의 메모리 상태만이 도시되어 있지만, 메모리 셀은 2개의 메모리 상태, 3개의 메모리 상태, 4개의 메모리 등을 포함하는 임의의 수의 메모리 상태를 포함할 수 있다. 각각의 메모리 상태는 메모리 셀의 유전체 전하량에 기초할 수 있다. 이러한 예에서, 0이 아닌 유전체 전하를 갖는 메모리 상태는 커패시터에 저장된 대응하는 전압을 가질 수 있다. 일부 경우에 전하량과 전압 사이에 선형 관계(Q = CV)가 존재할 수 있다. 라인(490)은 유전체 전하 상태에 대한 선형 관계의 일례를 나타낸다. 일부 예에서, 유전체 전하는 메모리 셀의 커패시터에 저장된다. 일부 예에서, 유전체 전하는 중간 전극 메모리 셀에 저장된다. 일부 예에서, 유전체 전하는 메모리 셀의 커패시터 및 중간 전극에 모두 저장된다. 일부 예에서, 유전체 전하 상태는 음의 전압 및/또는 음의 전하와 관련될 수 있다. 메모리 상태(450, 455, 460, 465) 각각은 메모리 셀의 유전체 전하에 기초할 수 있다. 일부 예에서, 각각의 메모리 상태(450, 455, 460, 465)는 분극되지 않을 수 있다. 이와 같이, 유전체 커패시터(예를 들어, DRAM) 또는 강유전성 커패시터는 메모리 상태(450, 455, 460, 465)를 저장하도록 구성될 수 있다. 일부 예에서, 강유전성 메모리 셀은 순수한 DRAM 메모리 셀로서 사용될 수 있다. 상태도(440-b)에 도시된 예에서, 강유전성 메모리 셀은 0이 아닌 분극 상태가 존재한다는 점에서 순수한 DRAM 셀과 상이할 수 있으나; 이 차이는 메모리 셀의 다중 레벨(휘발성) 저장 동작의 일부 예에서 무시될 수 있다.
메모리 상태(450, 455, 460, 465) 중 하나를 얻기 위해, 특정 메모리 상태와 관련된 전압이 메모리 셀의 커패시터에 인가될 수 있다. 다른 전압을 사용하여 다른 메모리 상태를 얻을 수 있다. 일부 예에서, 특정 메모리 상태와 관련된 전압을 인가한 후, 메모리 셀은 선택 해제될 수 있다(예를 들어, 커패시터는 디지트 라인으로부터 절연될 수 있다).
결합된 메모리 상태(445)는 제1 메모리 상태(470), 제2 메모리 상태(475), 제3 메모리 상태(480) 및 제4 메모리 상태(485)를 포함할 수 있다. 4개의 메모리 상태만이 도시되어 있지만, 메모리 셀은 2개의 메모리 상태, 3개의 메모리 상태, 4개의 메모리 상태 등을 포함하는 임의의 수의 메모리 상태를 포함할 수 있다. 각각의 메모리 상태는 메모리 셀의 분극 및 유전체 전하에 모두 기초할 수 있다. 일부 메모리 상태는 분극 또는 유전체 전하가 0의 값일 수 있는 것을 나타낸다.
메모리 상태(470, 475, 480, 485) 중 하나를 얻기 위해, 특정 메모리 상태와 관련된 하나 이상의 바이어싱 전압이 메모리 셀의 커패시터에 인가될 수 있다. 상이한 메모리 상태를 얻기 위해 상이한 바이어싱 전압 및 상이한 타이밍이 사용될 수 있다. 일부 예에서, 특정 결합된 메모리 상태와 관련된 전압을 인가한 후, 메모리 셀은 선택 해제될 수 있고(예를 들어, 커패시터는 디지트 라인으로부터 절연될 수 있음), 커패시터는 이에 축적된 유전체 전하를 저장할 수 있다.
일부 예에서, 유전체 전하 메모리 상태(440) 및 결합된 메모리 상태(445)는 양의 바이어싱 전압과 관련될 수 있다. 이러한 예에서, 단일 전류 생성기는 시간 기반 판독 동작 동안 디지트 라인을 충전하도록 구성될 수 있다. 일부 예에서, 유전체 전하 메모리 상태(440) 및 결합된 메모리 상태(445)는 음 및 양의 바이어싱 전압(예를 들어, 메모리 상태(305, 310, 340, 345))과 관련될 수 있다. 이러한 예 중 일부에서, 추가의 구성 요소를 사용하여 메모리 셀에 액세스 동작을 실행할 수 있다.
본 명세서에서 사용되는 바와 같이, 메모리 상태는 메모리 셀의 상태를 지칭할 수 있다. 예를 들어, 메모리 상태는 분극 및 유전체 전하를 포함할 수 있다. 본 명세서에서 사용된 논리 상태는 메모리 셀의 메모리 상태와 관련된 디지털 논리를 지칭할 수 있다. 예를 들어, 논리 상태는 논리 '0', 논리 '1', 논리 '00', 논리 '01', 논리 '10', 논리 '11'등을 포함할 수 있다. 논리 상태는 메모리 상태에 매핑될 수 있다. 일부 예에서, 논리 상태와 메모리 상태 사이에 일대일 매핑이 존재한다. 본 명세서에서 사용된 메모리 상태라는 용어는 논리 상태라는 용어와 상호 교환 가능하게 사용될 수 있다. 이와 같이, 일부 예에서, 논리 상태는 분극 상태 또는 유전체 전하 상태 또는 이들의 조합을 포함할 수 있다.
도 5는 본 발명의 다양한 실시형태에 따라 메모리 셀의 시간 기반 액세스를 지원하는 타이밍도(500)의 일례를 도시한다. 일부 경우에, 메모리 셀의 판독 동작은 시간 및 지속 기간에 기초하여 논리 상태를 구별할 수 있다. 예를 들어, 메모리 셀(105) 및/또는 그 관련된 디지트 라인(115)을 바이어싱한 후에, 감지 구성 요소는 메모리 셀의 메모리 상태에 기초하여 상이한 응답을 검출할 수 있다. 메모리 셀(105)에 저장된 논리 상태(또는 메모리 셀(105)의 메모리 상태)는 바이어싱을 적용하는 것과 메모리 셀의 전압이 전압 임계값(505)을 충족시키는 것 사이의 지속 기간을 검출함으로써 결정될 수 있다.
타이밍도(500)는 도 3의 히스테리시스 곡선(300-a)과 관련하여 도시되고 설명된 메모리 상태와 관련된다. 이와 같이, 타이밍도(500)는 강유전성 메모리 셀의 메모리 상태와 관련될 수 있다. 그러나, 다른 타이밍도는 메모리 셀의 메모리 상태에 기초하여 본 발명에 포함되는 것으로 이해된다. 예를 들어, 상이한 타이밍도가 유전체 메모리 셀과 관련될 수 있다.
예시적인 타이밍도(500)는 제1 응답 신호(510), 제2 응답 신호(515), 제3 응답 신호(520) 및 제4 응답 신호(525)를 포함한다. 각각의 응답 신호는 히스테리시스 곡선(300-a)에 도시된 메모리 상태 중 하나와 관련될 수 있다. 예를 들어, 제1 응답 신호는 메모리 상태(A)(예를 들어, 메모리 상태(340)(상태(A)))를 저장하는 메모리 셀과 관련될 수 있다. 제2 응답 신호(515)는 메모리 상태(B)(예를 들어, 메모리 상태(305)(상태(B)))를 저장하는 메모리 셀과 관련될 수 있다. 제3 응답 신호(520)는 메모리 상태(C)(예를 들어, 메모리 상태(310)(상태(C)))를 저장하는 메모리 셀과 관련될 수 있다. 제4 응답 신호(525)는 메모리 상태(D)(예를 들어, 메모리 상태(345)(상태(D)))를 저장하는 메모리 셀과 관련될 수 있다.
판독 동작 동안, 전력 공급원(예를 들어, 전류 생성기)은 메모리 셀(105)을 미리 결정된 전압 레벨로 충전할 수 있다. 미리 결정된 전압 레벨과 관련된 전압 임계값(505)에 도달하기 위해 메모리 셀로부터 취한 시간의 양에 기초하여, 메모리 제어기(140)는 메모리 셀(105)에 저장된 메모리 상태를 결정하도록 구성될 수 있다. 일부 예에서, 미리 결정된 전압 레벨은 상태(예를 들어, 전압(315))를 얻기 위해 사용되는 바이어싱 전압일 수 있다. 일부 예에서, 미리 결정된 전압 레벨은 메모리 상태(A)와 관련된 유전체 전하 전압일 수 있다.
판독 동작 동안 전압 임계값(505)을 충족시키는 데 필요한 지속 기간은 메모리 셀의 메모리 상태에 기초할 수 있다. 시각(t0)에서, 메모리 셀에 전압 또는 전류가 인가되어 메모리 셀을 미리 결정된 전압 레벨로 충전할 수 있다. 시간(t1)에서, 메모리 셀의 메모리 상태(A)와 관련된 제1 응답 신호(510)는 전압 임계값(505)을 충족시킨다. 시간(t0)과 시간(t1) 사이에 한정된 지속 기간(530)은 메모리 셀(105)이 메모리 상태(A)에 있는지 여부를 결정하는데 사용된 지속 기간일 수 있다. 일부 예에서, 메모리 상태(A)는 메모리 상태(A)에서 메모리 셀의 유전체 전하로 인해 양의 전압(535)에서 시작한다. 일부 예에서, 메모리 셀이 충전되는 미리 결정된 전압 레벨은 메모리 상태(A)와 관련된 양의 전압(535)에 기초한다. 일부 예에서, 전압 임계값(505)은 메모리 상태(A)와 관련된 양의 전압(535)에 기초한다. 이러한 예에서, 지속 기간(530)은 이 관계로 인해 상당히 작을 수 있다. 일부 예에서, 전압 임계값(505)이 양의 전압(535)보다 더 작게 설정되기 때문에 지속 기간(530)은 0일 수 있다.
메모리 셀이 미리 결정된 양의 전압 레벨로 충전될 때, 메모리 셀의 메모리 상태(A)는 히스테리시스 곡선(300-b)에 도시된 경로(350)를 따르는 히스테리시스 곡선을 따라 진행할 수 있다. 메모리 상태(A)가 미리 결정된 양의 전압 레벨에 가까이 위치되기 때문에, 지속 기간(530)은 작을 수 있다. 일부 예에서, 지속 기간(530)은 약 0 나노초일 수 있다.
시간(t2)에서, 메모리 셀(105)의 메모리 상태(B)와 관련된 제2 응답 신호(515)는 전압 임계값(505)을 충족시킬 수 있다. 시간(t0)과 시간(t2) 사이에 한정된 지속 기간(540)은 메모리 셀(105)이 메모리 상태(B)에 있는지 여부를 결정하는데 사용되는 지속 기간일 수 있다. 일부 예에서, 메모리 상태(B)는 메모리 상태(B)를 저장하는 메모리 셀이 유전체 전하를 전혀 포함하지 않기 때문에 0의 전압(545)에서 시작한다.
메모리 셀이 미리 결정된 양의 전압 레벨로 충전될 때, 메모리 셀의 메모리 상태(B)는 히스테리시스 곡선(300-b)에 도시된 경로(350)를 따르는 히스테리시스 곡선을 따라 진행할 수 있다. 지속 기간(540)은 미리 결정된 양의 전압 레벨에 도달하기 전에 메모리 상태(B)가 이동할 수 있는 히스테리시스 곡선의 길이에 적어도 부분적으로 기초할 수 있다. 일부 예에서, 지속 기간(540)은 메모리 셀을 충전하는데 사용되는 일정한 전류 레벨에 적어도 부분적으로 기초할 수 있다.
시간(t3)에서, 메모리 셀(105)의 메모리 상태(C)와 관련된 제3 응답 신호(520)는 전압 임계값(505)을 충족시킬 수 있다. 시간(t0)과 시간(t3) 사이에 한정된 지속 기간(550)은 메모리 셀(105)이 메모리 상태(C)에 있는지 여부를 결정하는데 사용되는 지속 기간일 수 있다. 일부 예에서, 메모리 상태(C)를 저장하는 메모리 셀은 유전체 전하를 전혀 포함하지 않기 때문에 메모리 상태(C)는 0의 전압(545)에서 시작한다.
메모리 셀이 미리 결정된 양의 전압 레벨로 충전될 때, 메모리 셀의 메모리 상태(C)는 히스테리시스 곡선(300-b)에 도시된 경로(355)를 따르는 히스테리시스 곡선을 따라 진행할 수 있다. 지속 기간(550)은 미리 결정된 양의 전압 레벨에 도달하기 전에 메모리 상태(C)가 이동할 수 있는 히스테리시스 곡선의 길이에 적어도 부분적으로 기초할 수 있다. 일부 예에서, 지속 기간(550)은 메모리 셀을 충전하는데 사용되는 일정한 전류 레벨에 적어도 부분적으로 기초할 수 있다. 일부 예에서, 제2 응답 신호(515) 및 제3 응답 신호(520) 모두에 대한 시작 전압은 동일하지만 지속 기간(540)은 지속 기간(550)과 상이하다. 이러한 현상은 상이한 분극 상태의 결과일 수 있다. 메모리 상태(C)는 히스테리시스 곡선을 따라 상이한 경로를 이동하여 미리 결정된 전압 레벨에 도달할 수 있고, 그리하여 디지트 라인(115)이 전압 임계값(505)을 충족시키는데 더 오래 걸릴 수 있다(예를 들어, 지속 기간(550)은 지속 기간(540)보다 더 길 수 있다). 일부 예에서, 메모리 셀이 메모리 상태(310)(상태(C))에 있는 경우, 메모리 셀에 주입된 전하 중 일부는 그 분극 상태를 플립시키는데 사용될 수 있고, 일부 전하는 메모리 셀을 충전하는데 사용되어, 메모리 상태(305)(상태(B))의 메모리 셀에 응답하여 전압 임계값(505)을 충족시키기 위해 더 많은 전하량(또는 시간)이 사용될 수 있다.
시간(t4)에서, 메모리 셀(105)의 메모리 상태(D)와 관련된 제4 응답 신호(525)는 전압 임계값(505)을 충족시킬 수 있다. 시간(t0)과 시간(t4) 사이에 한정된 지속 기간(555)은 메모리 셀(105)이 메모리 상태(D)에 있는지 여부를 결정하는데 사용되는 지속 기간일 수 있다. 일부 예에서, 메모리 상태(D)를 저장하는 메모리 셀이 음의 유전체 전하를 포함하기 때문에 메모리 상태(D)는 음의 전압(560)에서 시작한다.
메모리 셀이 미리 결정된 양의 전압 레벨로 충전될 때, 메모리 셀의 메모리 상태(D)는 히스테리시스 곡선(300-b)에 도시된 경로(355)를 따르는 히스테리시스 곡선을 따라 진행하고, 히스테리시스 곡선을 따라 미리 결정된 메모리 상태로 계속될 수 있다. 지속 기간(555)은 미리 결정된 양의 전압 레벨에 도달하기 전에 메모리 상태(D)가 이동할 수 있는 히스테리시스 곡선의 길이에 적어도 부분적으로 기초할 수 있다. 일부 예에서, 지속 기간(555)은 메모리 셀을 충전하는데 사용되는 일정한 전류 레벨에 적어도 부분적으로 기초할 수 있다.
일부 경우에, 메모리 제어기(140)는 시간(t3) 이후에 메모리 셀(105)에 저장된 논리 상태를 결정하도록 구성될 수 있다. 예를 들어, 전압 임계값(505)이 시간(t3)에 의해 충족되지 않았다면, 메모리 제어기(140)는 메모리 셀(105)이 메모리 상태(D)에 있다고 추론하여 결정할 수 있다. 이러한 추론을 하기 위해, 일부 예에서, 메모리 제어기(140)는 판독 동작 동안 시간 임계값(565)을 한정한다. 시간 임계값(565)이 충족될 때 전압 임계값(505)이 충족되지 않으면, 메모리 제어기(140)는 메모리 셀(105)이 특정 메모리 상태에 있다고 (추론하는 것에 의해) 결정할 수 있다. 도 5의 예시적인 예에서, 시간 임계값(565)은 시간(t3)에서 또는 시간(t3) 직후에 설정될 수 있고, 시간 임계값(565)은 메모리 셀(105)이 메모리 상태(D)에 있다고 (추론하는 것에 의해) 결정하는데 사용될 수 있다. 시간 임계값(565)을 사용하면 판독 동작을 수행하는데 사용되는 총 시간의 양을 감소시킬 수 있다. 예를 들어, 판독 동작 동안, 메모리 제어기(140)는 시간 임계값(565)에 기초하여 전압 임계값(505)이 충족되는지 여부를 검출하려고 시도하는 시간의 양을 감소시킬 수 있다.
일부 예에서, 응답 신호(도 5에 도시되지 않음)는 임의의 주어진 메모리 상태에 대해 (예를 들어, 메모리 셀의 분극 상태 및 유전체 전하 상태의 모든 가능한 조합을 나타내는 Q-V 선도에서 임의의 주어진 지점에 대해) 존재할 수 있다. 임의의 주어진 메모리 상태에 대해, 응답 신호는 메모리 셀 커패시터를 유전체 충전(및/또는 방전)하는 것과 관련된 하나 이상의 선형 부분, 및 커패시터의 분극을 수정하는 것에 대응하는 하나 이상의 다른 부분(일반적으로 더 느린 기울기를 가짐)을 가질 수 있다. 각 부분의 지속 기간(유전체 충전 또는 분극)은 초기 메모리 상태(예를 들어, 커패시터에 저장된 분극과 유전체 전하량의 조합) 및/또는 메모리 셀을 미리 결정된 전압 레벨로 충전하는데 사용되는 전류에 적어도 부분적으로 기초할 수 있다.
도 6은 본 발명의 다양한 실시형태에 따라 메모리 셀의 시간 기반 액세스를 지원하는 회로(600)의 일례를 도시한다. 회로(600)는 시간 기반 액세스 동작(예를 들어, 판독 동작 및 기록 동작)을 수행하도록 구성될 수 있다.
회로(600)는 디지트 라인(604) 및 플레이트 라인(606)에 결합된 메모리 셀(602)을 포함할 수 있다. 메모리 셀(602)은 커패시터(608) 및 선택 구성 요소(610)를 포함할 수 있다. 일부 예에서, 중간 전극은 커패시터(608)와 선택 소자(610) 사이에 한정될 수 있다. 일부 예에서, 커패시터(608)는 강유전성 커패시터일 수 있다. 일부 예에서, 커패시터(608)는 유전체 커패시터일 수 있다. 선택 구성 요소(610)는 메모리 제어기로부터 수신된 명령에 기초하여 선택 구성 요소(610)를 활성화시키도록 구성된 액세스 라인(612)(예를 들어, 워드 라인)에 결합될 수 있다. 메모리 셀(602)은 도 1 내지 도 5를 참조하여 설명된 메모리 셀의 일례일 수 있다. 디지트 라인(604)은 도 1 내지 도 5를 참조하여 설명된 디지트 라인(115)의 일례일 수 있다. 플레이트 라인(606)은 도 2를 참조하여 설명된 플레이트 라인(210)의 일례일 수 있다. 커패시터(608)는 도 2를 참조하여 설명된 커패시터(205)의 일례일 수 있다. 선택 구성 요소(610)는 도 2를 참조하여 설명된 선택 구성 요소(220)의 일례일 수 있다. 액세스 라인(612)은 도 1 및 도 2를 참조하여 설명된 워드 라인(110)의 일례일 수 있다.
제1 노드(node)(620)에서, 메모리 셀(602)은 디지트 라인(604)에 결합될 수 있다. 충전 구성 요소(622)는 제1 노드(620)에서 디지트 라인(604)에 결합될 수 있다. 충전 구성 요소(622)는 시간 기반 판독 동작을 수행하기 위해 메모리 셀(602) 및/또는 디지트 라인(604)을 충전하도록 구성될 수 있다. 충전 구성 요소(622)는 제어 라인(624)에 결합될 수 있다. 제어 라인(624)은 메모리 셀(602)을 충전할지 여부에 관해 메모리 제어기(140)로부터 명령을 전달할 수 있다. 충전 구성 요소(622)는 메모리 제어기(140)로부터의 명령에 기초하여 활성화될 수 있다. 일부 예에서, 충전 구성 요소(622)는 전류 생성기이다. 일부 예에서, 충전 구성 요소(622)는 캐스코드(cascode)이다. 일부 예에서, 충전 구성 요소(622)는 하나 이상의 트랜지스터를 포함할 수 있다.
절연 구성 요소(626)는 제2 노드(628)(노드)에서 충전 구성 요소(622)에 결합될 수 있다. 절연 구성 요소(626)는 제어 라인(632)에 의해 메모리 제어기(140)로부터 수신된 명령에 기초하여 제2 노드(628)를 전압 공급원(630)(Vpp)에 선택적으로 결합하도록 구성될 수 있다. 일부 예에서, 절연 구성 요소(626)는 트랜지스터 또는 다른 스위칭 구성 요소의 일례일 수 있다.
감지 구성 요소(634)는 충전 구성 요소(622)에 결합될 수 있다. 일부 예에서, 감지 구성 요소(634)는 제2 노드(628)에 결합될 수 있다. 도 7을 참조하여 더 설명된 바와 같이, 감지 구성 요소(634)는 제1 노드(620)에서 디지트 라인(604)이 미리 결정된 전압 레벨로 충전되는 때를 검출하도록 구성될 수 있다. 감지 구성 요소(634)는 제2 노드(628)에서의 전압 레벨이 임계 전압을 충족시킬 때를 검출하도록 구성될 수 있다. 일부 예에서, 감지 구성 요소(634)는 전압 공급원(630)에 결합될 수 있다. 일부 예에서, 감지 구성 요소(634)는 인버터일 수 있다. 일부 예에서, 감지 구성 요소(634)는 제2 노드(628)의 전압 레벨을 전압 임계값(예를 들어, 전압 임계값(505))과 비교하도록 구성된 구성 요소 또는 회로일 수 있다. 감지 구성 요소(634)는 제2 노드의 전압 레벨이 임계값을 충족시키는 것에 기초하여 제3 노드(636)에 신호를 출력할 수 있다. 일부 예에서, 감지 구성 요소(634)는 제2 노드(628)에서 전압 레벨을 감지할 수 있다. 일부 예에서, 감지 구성 요소(634)는 제1 노드(620)에서 디지트 라인(604)에 결합될 수 있다.
제1 래치(640)는 감지 구성 요소(634)에 결합될 수 있다. 일부 예에서, 제1 래치(640)는 제3 노드(636)에 결합될 수 있다. 제1 래치(640)는 선택된 메모리 셀(602)에 저장된 논리 상태의 값을 출력하도록 구성될 수 있다. 제1 래치(640)는 제1 래치(640)에 의해 출력된 값이 판독 동작이 시작된 이후의 지속 기간에 기초하거나 또는 메모리 셀(602)이 충전되기 시작된 이후의 지속 기간에 기초할 수 있는 시간 기반 판독 동작의 일부로서 사용될 수 있다.
제1 래치(640)는 액세스 라인에 의해 제1 시변 신호(642)("F1 신호")에 결합될 수 있다. 제1 시변 신호(642)는 메모리 셀(602) 또는 디지트 라인(604)을 충전하기 시작하는 것과 감지 구성 요소(634)로부터 출력된 신호를 수신하는 것 사이의 지속 기간에 기초하여 메모리 셀(602)의 논리 상태를 나타내도록 구성될 수 있다. 감지 구성 요소(634)로부터 신호가 출력되는 것은 전압 레벨이 임계값을 충족시키는 것에 기초할 수 있다. 제1 시변 신호(642)는 적어도 3개의 논리 상태를 한정하도록 구성될 수 있다. 일부 예에서, 제1 시변 신호(642)는 적어도 2개의 논리 상태를 한정하도록 구성될 수 있다. 일부 예에서, 제1 시변 신호(642)는 적어도 4개의 논리 상태, 또는 일부 경우에 4개 초과의 논리 상태를 한정하도록 구성될 수 있다.
일부 예에서, 메모리 제어기(140)는 메모리 셀(602) 또는 디지트 라인(604)이 충전 구성 요소(622)에 의해 충전되기 시작할 때 제1 시변 신호(642)를 제1 래치(640)에 인가할 수 있다. 제1 시변 신호(642)는 메모리 셀(602)의 예상 논리 상태에 기초하여 미리 결정된 시변 신호일 수 있다. 제1 시변 신호(642)는 미리 결정된 시간 구간에 걸쳐 미리 결정된 방식으로 변할 수 있다. 일부 예에서, 제1 시변 신호(642)는 메모리 제어기(140)로부터 수신될 수 있다.
제1 시변 신호(642)는 메모리 셀(602)의 메모리 상태와 메모리 셀(602)의 논리 상태 사이의 매핑을 한정할 수 있다. 판독 동작 동안, 충전 구성 요소(622)는 메모리 셀(602)을 충전할 수 있다. 메모리 셀(602)의 메모리 상태(예를 들어, 그 분극 및/또는 유전체 전하)에 기초하여, 메모리 셀(602)과 관련된 전압이 전압 임계값(예를 들어, 전압 임계값(505))을 충족시키는데 특정 시간 지속 기간이 걸릴 수 있다. 제1 시변 신호(642)는 메모리 셀(602)의 가능한 논리 상태를 순환하도록 구성될 수 있다. 메모리 셀(602)이 제1 메모리 상태(A)에 있다면, 제1 시변 신호(642)는 시간 서브-구간 동안 제1 메모리 상태(A)와 관련된 제1 논리 상태를 나타내도록 구성될 수 있다. 시간 서브-구간은 메모리 상태(A)일 때 메모리 셀(602)을 충전하는데 걸리는 예상 지속 기간과 관련된다. 제1 시변 신호(642)는 총 전체 구간의 서브-구간 동안 메모리 셀(602)의 각 메모리 상태에 대한 논리 상태를 한정할 수 있다. 예를 들어, 제1 시변 신호(642)는 메모리 상태(A)와 관련된 논리 상태를 한정하는 제1 서브-구간을 포함할 수 있다. 제1 서브-구간 후에, 제1 시변 신호(642)는 메모리 상태(B)와 관련된 논리 상태를 한정하는 제2 서브-구간을 포함할 수 있다. 이러한 패턴은 메모리 셀(602)의 메모리 상태/논리 상태가 제1 시변 신호(642)에 의해 표현될 때까지 계속될 수 있다. 일부 예에서, 서브-구간은 지속 기간이 실질적으로 동일하다. 그러나, 다른 예에서, 서브-구간은 메모리 셀(602)의 예상 충전 지속 기간에 기초하여 상이한 지속 기간일 수 있다.
일부 예에서, 제2 래치(644)는 메모리 셀(602)의 논리 상태를 한정하기 위해 제1 래치(640)와 협력할 수 있다. 제2 래치(644)는 제3 노드(636) 및 제2 시변 신호(646)(F2 신호)에 결합될 수 있다. 제2 시변 신호(646)는 메모리 셀(602)의 논리 상태를 한정하기 위해 제1 시변 신호(642)와 협력할 수 있다. 이러한 예는 도 8을 참조하여 더 상세히 설명된다. 일부 예에서, 추가 래치(도 6에 도시되지 않음)가 존재할 수 있다. 추가 래치는 판독 시간 지속 기간을 더 세분화된 시간 서브-구간으로 나누어 메모리 셀의 더 많은 논리 상태를 한정하기 위해 제1 래치 및 제2 래치와 협력할 수 있다.
제어기(660)는 데이터 라인(648)에 의해 제1 래치(640)에 결합되고 데이터 라인(650)에 의해 제2 래치(644)에 결합될 수 있다. 제어기(660)는 제1 래치(640)로부터 수신된 제1 시변 신호(642)의 값에 기초하여 메모리 셀(602)의 논리 상태를 식별하도록 구성될 수 있다. 일부 예에서, 메모리 셀(602)의 논리 상태를 식별하는 것은 제2 래치(644)로부터 수신된 제1 시변 신호(642) 및 제2 시변 신호(646)에 모두 기초할 수 있다. 제어기(660)는 또한 판독 동작의 일부로서 라이트백(write back) 동작을 실행하도록 구성될 수 있다. 일부 예에서, 제어기(660)는 논리 상태의 제2 비트를 식별하기 전에 논리 상태의 제1 비트를 식별하도록 구성될 수 있다. 예를 들어, 메모리 셀(602)이 4개의 논리 상태(00, 01, 10, 11)를 저장할 수 있는 경우, 제어기(660)는 다른 비트의 값을 식별하기 전에 메모리 식별자의 최상위 비트가 논리 '1'인지 또는 논리 '0'인지 여부를 식별하도록 구성될 수 있다.
제어기(660)는 또한 판독 동작의 라이트백 부분을 수행하기 위해 스위칭 구성 요소(662, 664, 666)를 동작시킬 수 있다. 일부 예에서, 제어기(660)는 정상적인 기록 동작의 일부로서 기록 동작을 수행하도록 구성될 수 있다. 제어기(660)는 제1 제어 라인(668)에 의해 스위칭 구성 요소(662, 664)에 결합될 수 있다. 제어기(660)는 제2 제어 라인(670)에 의해 스위칭 구성 요소(666)에 결합될 수 있다. 일부 예에서, 스위칭 구성 요소(662, 664, 666)를 동작시키기 위해 제어기(660)에 의해 임의의 수의 제어 라인이 사용될 수 있다.
스위칭 구성 요소(662)는 전압 공급원(672)(Vo)에 결합될 수 있다. 스위칭 구성 요소(662)는 기록 동작 또는 라이트백 동작 동안 플레이트 라인(606)을 하이로 (예를 들어, 전압 공급원(672)으로) 바이어싱하도록 구성될 수 있다. 스위칭 구성 요소(662)는 트랜지스터 또는 다른 유형의 스위칭 구성 요소일 수 있다.
스위칭 구성 요소(664)는 접지(674)에 결합될 수 있다. 스위칭 구성 요소(664)는 기록 동작 또는 라이트백 동작 동안 플레이트 라인(606)을 로우로 (예를 들어, 접지로) 바이어싱하도록 구성될 수 있다. 일부 예에서, 접지(674)는 Vss에서 전압 공급원인 접지 또는 가상으로 접지일 수 있다.
동일한 제어 라인을 사용하여 스위칭 구성 요소(662) 및 스위칭 구성 요소(664)(예를 들어, 제1 제어 라인(668))를 모두 제어하는 경우, 스위칭 구성 요소(664)가 비활성화될 때 스위칭 구성 요소(662)가 활성화되도록 구성될 수 있다. 이와 같이, 스위칭 구성 요소(662)는 로우 신호에 기초하여 활성화되도록 구성될 수 있는 반면, 스위칭 구성 요소(664)는 하이 신호에 기초하여 활성화되도록 구성될 수 있으며, 그 역도 가능하다.
스위칭 구성 요소(666)는 접지(674)에 결합될 수 있다. 스위칭 구성 요소(664)는 기록 동작 또는 라이트백 동작 동안 디지트 라인(604)을 로우로 (예를 들어, 접지 또는 가상 접지로) 바이어싱하도록 구성될 수 있다. 일부 예에서, 제어기는 기록 동작 또는 라이트백 동작 동안 워드 라인(612)으로 구성될 수 있다. 워드 라인(612)의 이러한 제어는 메모리 셀(602)의 유전체 충전 후에 워드 라인(612)이 비활성화될 때 사용될 수 있다.
일부 예에서, 제어기(660)는 다른 스위칭 구성 요소에 결합되어 기록 동작 또는 라이트백 동작 동안 디지트 라인(604)을 하이로 바이어싱할 수 있다. 일부 예에서, 충전 구성 요소(622)는 기록 동작 또는 라이트백 동작 동안 디지트 라인(604)을 하이로 바이어싱하도록 동작될 수 있다.
일부 경우에, 제어기(660)는 메모리 제어기(140)의 일례일 수 있다. 일부 경우에, 제어기(660)는 본 명세서에 설명된 기능을 수행하도록 구성된 전용 구성 요소, 전용 회로 또는 전용 논리 회로일 수 있다. 일부 경우에, 제어기(660)는 메모리 제어기(140)에 결합될 수 있고, 본 명세서에 설명된 다양한 기능을 수행하기 위해 메모리 제어기(140)와 협력하도록 구성될 수 있다. 예를 들어, 제어기(660)는 본 명세서에 설명된 기능 부분을 수행할 수 있고, 메모리 제어기(140)는 일부 예에서 본 명세서에 설명된 기능의 다른 일부를 수행할 수 있다.
도 7은 본 발명의 다양한 실시형태에 따라 메모리 셀의 시간 기반 액세스를 지원하는 타이밍도(700)의 일례를 도시한다. 타이밍도(700)는 제1 노드(620)에서 디지트 라인(604)의 디지트 라인 전압 신호(705) 및 회로(600)의 제2 노드(628)에서의 노드 전압 신호(710)를 도시한다. 디지트 라인 전압 신호(705) 및 노드 전압 신호(710)는 메모리 셀(602)의 판독 동작 동안 전압을 나타낼 수 있다. 보다 구체적으로, 신호(705, 710)는 판독 동작의 감지 부분 동안의 전압을 나타낼 수 있다.
메모리 셀(602)에 수행되는 판독 동작은 전처리 부분, 감지 부분, 라이트백 동작 및 프리차지 부분을 포함할 수 있다. 시각(t0)에서, 메모리 제어기(140)는 판독 동작의 감지 부분을 개시할 수 있다. 메모리 셀(602)로부터의 신호를 생성하기 위해, 메모리 제어기(140)는 충전 구성 요소(622)를 활성화시켜 메모리 셀(602) 또는 디지트 라인(604)을 도 7의 Vdl로 표시된 미리 결정된 전압 레벨(715)로 충전할 수 있다. 메모리 셀(602)의 전압 레벨은 시작 전압 레벨(720)(도 7에서 Vst로 표시됨)로부터 미리 결정된 전압 레벨(715)(Vdl)로 상승한다.
노드 전압 신호(710)로 표시된, 제2 노드(628)의 전압 레벨은 또한 메모리 셀(602)이 충전되는 것에 기초하여 시작 전압 레벨로부터 상승한다. 제2 노드(628)의 시작 전압 레벨은 디지트 라인(604) 및/또는 메모리 셀(602)의 시작 전압 레벨에 기초할 수 있다. 일부 예에서, 제2 노드(628)의 시작 전압 레벨은 디지트 라인(604) 및/또는 메모리 셀(602)의 시작 전압 레벨과 동일할 수 있다. 일부 예에서, 제2 노드(628)의 시작 전압 레벨은 디지트 라인(604) 및/또는 메모리 셀(602)의 시작 전압 레벨과 상이할 수 있다. 일부 예에서 시작 전압은 충전되는 메모리 셀(602)의 메모리 상태에 기초하여 변한다.
전압 임계값(725)은 (노드 전압 신호(710)로 표시된) 제2 노드(628)의 전압 레벨에 대해 한정될 수 있다. 전압 임계값(725)은 디지트 라인(604) 및/또는 메모리 셀(602)의 전압 레벨이 미리 결정된 전압 레벨(715)에 도달할 때와 관련될 수 있다. 전압 임계값(725)은 제2 노드(628)의 전압 레벨과 제1 노드(620)의 전압 레벨 사이의 식별된 관계에 기초하여 선택될 수 있다. 일부 예에서, 전압 임계값(725)은 도 5를 참조하여 설명된 전압 임계값(505)의 일례일 수 있다.
시간(t1)에서, 제2 노드(628)에서의 전압 레벨은 전압 임계값(725)을 충족시킬 수 있다. 회로(600)는 일부 예에서 감지 구성 요소(634)를 사용하여 이러한 결정을 할 수 있다. 일부 경우에, 감지 구성 요소(634)는 제2 노드(628)에서 검출된 전압 레벨을 기준 전압과 비교하여 전압 임계값(725)이 충족되는지 여부를 식별할 수 있다. 시간(t1)에서, 감지 구성 요소(634)는 제2 노드(628)에서의 전압 레벨이 전압 임계값(725)을 충족시키는 것에 기초하여 신호를 래치(640)에 출력할 수 있다. 전압 임계값(725)은 회로 동작 또는 액세스 동작의 변화에 기초하여 수정되거나 변경될 수 있다.
시간(t0)에서 디지트 라인(604) 및/또는 메모리 셀(602)을 충전하기 시작하는 것과 시간(t1)에서 전압 레벨이 전압 임계값(725)을 충족시키는 것 사이의 지속 기간(730)이 한정될 수 있다. 지속 기간(730)은 도 5를 참조하여 설명된 지속 기간들 중 하나에 대응할 수 있다. 지속 기간(730)은 충전이 시작되는 시간(t0)에 메모리 셀(602)의 메모리 상태에 기초하여 변할 수 있다. 디지트 라인(604) 및 제2 노드(628) 모두의 시작 전압 레벨은 또한 충전이 시작되는 시간(t0)에 메모리 셀(602)의 메모리 상태에 기초하여 변할 수 있다. 예를 들어, (도 3 및 도 5를 참조하여 설명된) 메모리 상태(A)의 시작 전압 레벨은 (도 3 및 도 5를 참조하여 설명된) 메모리 상태(D)보다 더 높을 수 있다. 일부 예에서, 신호(705, 710)는 충전이 시작되는 시간(t0)에 메모리 셀(602)의 메모리 상태에 기초하여 변할 수 있다.
일부 예에서, 회로(600)의 감지 구성 요소(634)는 제1 노드(620)에서 디지트 라인(604)에 결합될 수 있다. 이 예에서, 전압 임계값(725)은 디지트 라인(604) 및/또는 메모리 셀(602)이 충전되고 있는 미리 결정된 전압 레벨(715)에서 또는 그 근처에서 설정될 수 있다. 감지 구성 요소(634)가 본 명세서에 설명된 기능을 수행하도록 디지트 라인(604)에 결합될 때 감지 구성 요소(634)의 요소들이 수정될 수 있는 것으로 이해된다.
일부 예에서, 디지트 라인(604)은 판독 동작을 시작하기 전에 바이어싱될 수 있다. 디지트 라인(604)을 바이어싱시키면 디지트 라인(604)에 또한 결합된 선택되지 않은 메모리 셀의 논리 상태의 교란을 감소시킬 수 있다. 판독 동작을 수행하기 전에 디지트 라인(604)을 바이어싱시키면 일부 경우에 판독 동작의 감지 부분 동안 디지트 라인(604)을 충전하는데 걸리는 지속 기간을 변경하지 않을 수 있다.
일부 경우에, 시간 기반 판독 동작은 래치 및/또는 시변 신호 없이 메모리 셀(602)에 수행될 수 있다. 일부 경우에, 제어기(660) 또는 메모리 제어기(140)는 메모리 셀(602)을 충전하기 시작하는 것과 전압 임계값(725)이 충족될 때 사이의 지속 기간을 결정할 수 있다. 제어기(660) 또는 메모리 제어기(140)는 지속 기간을 룩업 테이블의 값과 비교할 수 있다. 룩업 테이블은 지속 기간을 특정 논리 상태에 매핑하도록 구성될 수 있다. 일부 예에서, 타이머는 메모리 셀(602)이 충전되기 시작할 때 개시될 수 있다. 판독 동작의 감지 부분의 지속 기간은 전압 임계값이 충족될 때 타이머의 값에 기초할 수 있다.
판독 동작의 라이트백 부분은 메모리 셀(602)의 논리 상태가 식별된 후에 시작될 수 있다. 제어기(660)는 시간(t1) 전 또는 후 메모리 셀(602)의 논리 상태를 식별할 수 있다. 제어기(660)는 식별된 논리 상태에 기초하여 메모리 셀에 기록되어야 하는 메모리 상태를 결정할 수 있다. 일부 예에서, 라이트백될 메모리 상태는 제어기(660)에 의해 식별된 것과 동일한 메모리 상태이다.
시간 기반 판독 동작의 감지 부분 동안, 디지트 라인(604)은 고전압으로 충전되거나 바이어싱될 수 있다. 메모리 상태를 메모리 셀(602)에 기록하기 위해, 메모리 셀(602)은 디지트 라인(604) 및 플레이트 라인(606)에 의해 바이어싱될 수 있다. 일부 메모리 상태를 메모리 셀(602)에 기록하기 위해, 디지트 라인(604)은 하이일 수 있고 플레이트 라인(606)은 로우일 수 있다. 다른 메모리 상태를 메모리 셀(602)에 기록하기 위해, 디지트 라인(604)은 로우일 수 있고 플레이트 라인(606)은 하이일 수 있다.
이와 같이, 일부 메모리 상태를 메모리 셀(602)에 기록하기 위해, 제어기(660)는 플레이트 라인(606)을 접지(674)에 결합시키기 위해 스위칭 구성 요소(664)를 활성화시킬 수 있다. 디지트 라인(604)은 판독 동작의 감지 부분 동안 충전되는 것으로 인해 이미 하이일 수 있기 때문에, 메모리 셀(602)은 특정 메모리 상태를 메모리 셀(602)에 라이트백하도록 바이어싱될 수 있다.
일부 경우에, 디지트 라인(604)은 기록 동작의 시작에서 또는 판독 동작의 라이트백 부분에서 하이이지 않을 수 있다. 이러한 경우에, 제어기(660)는 디지트 라인(604)을 전압 공급원에 결합시키기 위해 하나 이상의 스위칭 구성 요소(도시되지 않음)를 활성화시킬 수 있고, 스위칭 구성 요소(664)는 플레이트 라인(606)을 접지에 결합시키도록 활성화될 수 있다. 예를 들어, 정상 기록 동작 동안, 디지트 라인(604)은 기록 동작의 시작에서 로우 값일 수 있다. 다른 예에서, 디지트 라인(604)은 감지 구성 요소가 임계값이 충족된 것을 검출한 후에 접지에 결합될 수 있다. 판독 동작의 일부 동안 메모리 셀(602)을 스위치 오프하면 메모리 셀(602)의 스트레스를 감소시킬 수 있다. 이러한 예에서, 디지트 라인(604)은 디지트 라인(604)을 접지에 선택적으로 결합시키는 하나 이상의 스위칭 구성 요소에 결합될 수 있다.
다른 메모리 상태를 메모리 셀(602)에 기록하기 위해, 제어기(660)는 플레이트 라인(606)을 전압 공급원에 결합시키기 위해 스위칭 구성 요소(662)를 활성화시킬 수 있고, 디지트 라인(604)을 접지(674)에 결합시키기 위해 스위칭 구성 요소(666)를 활성화시킬 수 있다. 일부 경우에, 스위칭 구성 요소(666)를 활성화시키기 전에, 충전 구성 요소(622)는 비활성화될 수 있다.
일부 예에서, 제어기(660)는 기록 동작 또는 라이트백 동작 동안 선택 구성 요소(610)를 비활성화시킬 수 있다. 이러한 예에서, 선택 구성 요소(610)는 플레이트 라인(606) 또는 디지트 라인(604)이 하이인 동안 비활성화될 수 있다. 선택 구성 요소(610)를 비활성화시키면 메모리 셀(602)의 중간 전극이 유전체 전하를 저장할 수 있다. 일부 예에서, 선택 구성 요소(610)를 비활성화시키면 커패시터(608)가 유전체 전하를 저장할 수 있다. 일부 예에서, 강유전성 메모리 셀은 기록 동작 또는 라이트백 동작 후에 중간 전극을 방전시키지 않음으로써 분극 상태 및 유전체 전하 상태를 모두 저장하도록 구성될 수 있다.
일부 예에서, 메모리 셀(602)은 복수의 메모리 상태를 저장하도록 구성될 수 있다. 이와 같이, 제어기(660)는 복수의 전압 공급원에 결합된 복수의 스위칭 구성 요소에 결합될 수 있다. 이들 전압 공급원의 다양한 조합이 메모리 셀(602)에 대해 적절한 바이어싱을 얻기 위해 사용될 수 있다. 예를 들어, 메모리 셀(602)은 디지트 라인(604)을 제1 전압에 결합시키고 플레이트 라인(606)을 이 전압과는 다른 제2 전압에 결합시킴으로써 메모리 상태가 기록될 수 있다. 제1 전압 및 제2 전압은 임의의 전압일 수 있다. 회로(600)는 다양한 메모리 상태를 메모리 셀(602)에 적절히 기록하기 위해 임의의 수의 제어 라인 및 스위칭 구성 요소를 포함할 수 있다.
도 8은 본 발명의 다양한 실시형태에 따라 메모리 셀의 시간 기반 액세스를 지원하는 타이밍도(800)의 일례를 도시한다. 타이밍도(800)는 적어도 하나의 래치(예를 들어, 래치(640))에 입력된 시변 신호의 일례를 도시한다. 타이밍도(800)는 제1 시변 신호(805) 및 제2 시변 신호(810)를 포함한다. 일부 예에서, 시변 신호(805, 810)는 단일 래치(예를 들어, 제1 래치(640))에 입력될 수 있다. 일부 예에서, 시변 신호(805, 810)는 2개의 래치(예를 들어, 제1 래치(640) 및 제2 래치(644))에 입력될 수 있다. 제1 시변 신호(805)는 도 6을 참조하여 설명된 제1 시변 신호(642)의 일례일 수 있다. 제2 시변 신호(810)는 도 6을 참조하여 설명된 제2 시변 신호(646)의 일례일 수 있다. 일부 예에서, 신호(805, 810)의 진폭은 시간에 따라 변할 수 있다. 다른 예에서, 신호(805, 810)의 다른 특성은 시간에 따라 변할 수 있다.
제1 및 제2 시변 신호(805, 810)는 메모리 셀(602)에 저장된 논리 상태를 한정하도록 구성될 수 있다. 제1 및 제2 시변 신호(805, 810)는 고전압 및 저전압 값에 기초하여 논리 '1' 및 논리 '0'을 나타내도록 구성될 수 있다. 예를 들어, 시변 신호(805, 810)의 고전압 값은 논리 '1'을 나타낼 수 있고, 저전압 값은 논리 '0'을 나타낼 수 있다.
시간 기반 판독 동작에서, 메모리 셀(602)을 미리 결정된 전압 레벨(예를 들어, 전압 레벨(715))로 충전하기 시작하는 것과 전압 임계값(예를 들어, 전압 임계값(725))을 충족시키는 것 사이의 지속 기간은 하나 이상의 래치(예를 들어, 래치(640, 644))를 활성화시키는데 사용될 수 있다. 래치가 활성화되는 시간에 시변 신호(805, 810)의 값은 메모리 셀(602)의 논리 상태를 식별하는데 사용될 수 있다. 예를 들어, 메모리 셀(602)의 충전이 시간(t0)에서 시작되고 전압 임계값이 시간(t1)에서 충족되면, 제1 시변 신호(805)의 값은 메모리 셀(602)의 논리 상태의 제1 비트가 논리 '0'이고 제2 비트가 논리 '0'이라는 것을 나타낼 수 있다.
제1 및 제2 시변 신호(805, 810)는 협력하여, 판독 동작 동안 메모리 셀(602)을 충전하는 지속 기간에 기초하여 메모리 셀(602)의 논리 상태를 메모리 셀(602)의 관련된 메모리 상태에 매핑할 수 있다. 이러한 시간 기반 판독 동작은 다른 메모리 셀에서 이전에 구별될 수 없었던 메모리 상태들을 구별하는데 사용될 수 있다. 예를 들어, 시간 기반 판독 동작은 0의 분극과 제1 레벨의 유전체 전하에 의해 한정된 제1 메모리 상태와, 제1 분극과 제1 레벨의 유전체 전하에 의해 한정된 제2 메모리 상태를 구별할 수 있다. 일부 예에서, 시간 기반 판독 동작은 상이한 레벨의 유전체 전하들을 구별 하거나 또는 상이한 레벨의 분극들을 구별하거나 또는 이들 둘 모두의 변화를 구별하도록 구성될 수 있다.
제1 및 제2 시변 신호(805, 810)는 메모리 셀(602)의 상이한 메모리 상태와 관련된 예상 충전 지속 기간에 기초할 수 있다. 도 8에 사용된 시간(t1)은 메모리 셀(602)이 메모리 상태(A)를 저장할 때 판독 동작 동안 전압이 전압 임계값을 충족시키는 시간을 나타낼 수 있다. 시간(t0)과 시간(t1) 사이에 한정된 지속 기간(815)은 도 5를 참조하여 설명된 지속 기간(530)에 대응할 수 있다. 도 8에 사용된 시간(t2)은 메모리 셀(602)이 메모리 상태(B)를 저장할 때 판독 동작 동안 전압이 전압 임계값을 충족시키는 시간을 나타낼 수 있다. 시간(t0)과 시간(t2) 사이에 한정된 지속 기간(820)은 도 5를 참조하여 설명된 지속 기간(540)에 대응할 수 있다. 도 8에 사용된 시간(t3)은 메모리 셀(602)이 메모리 상태(C)를 저장할 때 판독 동작 동안 전압이 전압 임계값을 충족시키는 시간을 나타낼 수 있다. 시간(t0)과 시간(t3) 사이에 한정된 지속 기간(825)은 도 5를 참조하여 설명된 지속 기간(550)에 대응할 수 있다. 도 8에 사용된 시간(t4)은 메모리 셀(602)이 메모리 상태(D)를 저장할 때 판독 동작 동안 전압이 전압 임계값을 충족시키는 시간을 나타낼 수 있다. 시간(t0)과 시간(t4) 사이에 한정된 지속 기간(830)은 도 5를 참조하여 설명된 지속 기간(555)에 대응할 수 있다.
제1 및 제2 시변 신호(805, 810)는 전체 구간(835) 동안 연장되도록 구성될 수 있다. 전체 구간(835)은 다수의 서브-구간을 포함할 수 있다. 각각의 서브-구간은 메모리 셀(602)의 고유 논리 상태를 한정할 수 있다. 예를 들어, 메모리 셀(602)이 4개의 메모리 상태를 저장하도록 구성된 예에서, 제1 및 제2 시변 신호(805, 810)는 4개의 서브-구간을 한정할 수 있다. 각각의 서브-구간은 메모리 셀(602)의 개별 메모리 상태와 관련될 수 있다. 각 서브-구간은 메모리 셀(602)의 개별 메모리 상태에 대한 예상 충전 지속 기간과 관련될 수 있다.
서브-구간은 메모리 셀(602)의 단일 논리 상태가 하나 이상의 시변 신호로 표현되는 시간 기간을 나타낼 수 있다. 예시적인 예에서, 2개의 시변 신호는 메모리 셀(602)의 가능한 논리 상태를 나타내는 데 사용된다. 그러나, 다른 예에서, 다른 수의 시변 신호는 메모리 셀(602)의 가능한 논리 상태(예를 들어, 1개의 시변 신호, 3개의 시변 신호 등)를 나타내는 데 사용될 수 있다. 제1 및 제2 시변 신호(805, 810)는 제1 서브-구간(840), 제2 서브-구간(845), 제3 서브-구간(850) 및 제4 서브-구간(855)을 포함할 수 있다. 도 8의 대표적인 예에서, 제1 서브-구간(840)은 논리 '00'을 나타낼 수 있고, 제2 서브-구간(845)은 논리 '01'을 나타낼 수 있고, 제3 서브-구간(850)은 논리 '10'을 나타낼 수 있고, 제4 서브-구간(855)은 논리 '11'을 나타낼 수 있다. 일부 예에서, 제1 시변 신호(805)는 논리 상태 식별자의 최상위 비트를 나타낼 수 있고, 제2 시변 신호(810)는 논리 상태 식별자의 최하위 비트를 나타낼 수 있다. 일부 예에서, 단일 시변 신호는 논리 상태 식별자의 2개 초과의 비트를 나타낼 수 있다.
각 서브-구간은 전이에 의해 분리될 수 있다. 전이는 시변 신호들 중 하나의 시변 신호 또는 시변 신호들 모두의 전압 레벨의 변화를 지칭할 수 있다. 전압 레벨의 변화는 논리 상태의 변화가 하나 이상의 시변 신호로 표현될 수 있다는 것을 나타낼 수 있다. 제1 서브-구간은 시간(t0)에서의 초기 전이(예를 들어, 시변 신호를 인가하기 시작하는 것)와 제1 전이(860) 사이에서 연장될 수 있다. 제2 서브-구간(845)은 제1 전이(860)와 제2 전이(865) 사이에서 연장될 수 있다. 제3 서브-구간(850)은 제2 전이(865)와 제3 전이(870) 사이에서 연장될 수 있다. 제4 서브-구간(855)은 제3 전이(870)와 제4 전이(875) 또는 종료 전이 사이에서 연장될 수 있다.
제1 전이(860)에서, 제1 시변 신호(805)는 그 전압 값을 변경하지 않을 수 있고, 제2 시변 신호(810)는 그 전압 값을 저전압 값으로부터 고전압 값으로 변경할 수 있다. 제2 전이(865)에서, 제1 시변 신호(805)는 그 전압 값을 로우로부터 하이로 변경할 수 있고, 제2 시변 신호(810)는 그 전압 값을 하이로부터 로우로 변경할 수 있다. 제3 전이(870)에서, 제1 시변 신호(805)는 그 전압 값을 변경하지 않을 수 있고, 제2 시변 신호(810)는 그 전압 값을 로우로부터 하이로 변경할 수 있다. 제4 전이(875)에서, 제1 시변 신호(805)는 그 전압 값을 하이로부터 로우로 변경할 수 있고, 제2 시변 신호(810)는 그 전압 값을 하이로부터 로우로 변경할 수 있다.
일부 예에서, 서브-구간은 동일한 시간 길이에 걸쳐 있을 수 있다. 그러나, 다른 예에서, 서브-구간은 상이한 시간 길이에 걸쳐 있을 수 있다. 논리 상태들 사이의 시변 신호의 전이는 메모리 셀(602)의 메모리 상태들을 구별하도록 위치될 수 있다. 판독 동작은 전압 임계값을 충족시키는 지속 기간이 동일한 간격으로 이격되어 있지 않을 수 있기 때문에, 유사하게 논리 상태들 사이의 임계값은 동일한 간격으로 이격되어 있지 않을 수 있다.
제1 및 제2 시변 신호(805, 810)는 도 3 및 도 5를 참조하여 도시되고 설명된 메모리 상태(A-D)와 함께 사용될 수 있다. 이러한 예에서, 서브-구간(840)은 메모리 상태(A)(예를 들어, 메모리 상태(340)(상태(A)))와 관련될 수 있고, 서브-구간(845)은 메모리 상태(B)(예를 들어, 메모리 상태(305)(상태(B)))와 관련될 수 있고, 서브-구간(850)은 메모리 상태(C)(예를 들어, 메모리 상태(310)(상태(C)))와 관련될 수 있고, 서브-구간(855)은 메모리 상태(D)(예를 들어, 메모리 상태(345)(상태(D)))와 관련될 수 있다. 이와 같이, 이 예에서, 메모리 상태(A)는 논리 '00'에 매핑될 수 있고, 메모리 상태(B)는 논리 '01'에 매핑될 수 있고, 메모리 상태(C)는 논리 '10'에 매핑될 수 있으며, 메모리 상태(D)는 논리 '11'에 매핑될 수 있다. 일부 예에서, 시변 신호는 메모리 상태를 임의의 논리 상태에 매핑하도록 구성될 수 있다. 도 8에 도시된 매핑은 설명 목적으로만 제공된다.
일부 예에서, 시변 신호(들)는 논리 상태 식별자의 제1 비트가 논리 상태 식별자의 제2 비트를 결정하기 위해 제2 지속 기간보다 짧은 제1 지속 기간 후에 식별될 수 있도록 구성될 수 있다. 예를 들어, 전이(865)에서 제어기(660)는 비트들 중 하나가 논리 '1'인지 또는 논리 '0'인지 여부를 결정할 수 있다. 전압 임계값이 전이(865)에 의해 충족되지 않았다면, 제어기(660)는 제1 비트가 논리 '1'이라고 결정할 수 있다. 이러한 유형의 결정은 추론을 통해 수행될 수 있다. 일부 예에서, 전이(870)에 의해 전압 임계값이 충족되지 않았다면, 제어기(660)는 논리 상태 식별자가 논리 '11'이라고 결정할 수 있다. 이러한 결정은 시간 기반 감지 동안 타이밍도(800)에 표현된 다른 3개의 논리 상태 중 임의의 것이 메모리 셀(602)에 의해 저장되는 것을 결정하는 능력이 더 이상 없기 때문에 추론에 의해 수행될 수 있다. 일부 예에서, 시변 신호의 전체 구간(835)은 전이(870)에서 종료될 수 있다. 이와 같이, 시변 신호는 3개의 서브-구간(840, 845, 850)을 포함할 수 있고 서브-구간(855)을 포함하지 않을 수 있다. 그러나, 다른 예에서, 시변 신호는 판독 동작 동안 에러가 발생했는지 여부를 식별하기 위해 전이(875)로 연장된다. 구간(835) 동안 전압 임계값이 전혀 충족되지 않은 경우, 제어기(660)는 판독 동작에서 에러가 발생했다고 결정할 수 있다.
도 9는 본 발명의 다양한 실시형태에 따라 메모리 셀의 시간 기반 액세스를 지원하는 타이밍도(900)의 일례를 도시한다. 타이밍도(900)는 메모리 셀(602)의 다양한 메모리 상태에 대한 예상 충전 지속 기간을 나타낸다. 타이밍도(900-a)는 충전 구성 요소(622)가 판독 동작의 일부로서 디지트 라인(604)에 일정한 전류를 인가할 때 예상 충전 지속 기간을 나타낼 수 있다. 타이밍도(900-b)는 충전 구성 요소(622)가 판독 동작의 일부로서 디지트 라인(604)에 시변 전류를 인가할 때 예상 충전 지속 기간을 나타낼 수 있다.
디지트 라인(604) 및/또는 메모리 셀(602)을 충전하는데 걸리는 지속 기간은 메모리 디바이스의 구성 요소의 특성에 기초할 수 있다. 메모리 디바이스의 구성 요소의 특성(예를 들어, 커패시턴스)은 정해져 있기 때문에, 메모리 셀(602)을 충전하는 지속 기간은 이 메모리 상태가 회로의 구성 요소의 다른 정해진 특성과 상호 작용하는 방식 및 메모리 셀(602)의 메모리 상태에 기초할 수 있다.
예를 들어, 회로와 관련된 커패시턴스는 정해져 있고 충전 구성 요소는 충전 동안 일정한 전류 또는 일정한 전력 공급을 인가하면, 각각의 메모리 상태와 관련된 지속 기간의 예상 값이 결정될 수 있다. 시간(t0)에서, 판독 동작의 감지 부분의 일부로서 메모리 셀(602)의 충전이 시작된다. 시간(t1)에서, 메모리 상태(A)(예를 들어, 메모리 상태(340)(상태(A)))를 갖는 메모리 셀(602)은 전압 임계값을 충족시킨다. 일부 예에서, 시간(t0)과 시간(t1) 사이에 한정된 지속 기간(905)은 약 0 나노초이다. 일부 경우에, 지속 기간(905)은 0 나노초 초과일 수 있는데, 예를 들어, 0.2 나노초, 0.4 나노초, 0.6 나노초, 0.8 나노초, 1.0 나노초 등일 수 있다. 종종, 충전을 위한 전압 임계값 및 미리 결정된 전압은 메모리 셀(602)의 메모리 상태 중 하나에 기초하여 설정될 수 있다. 이와 같이, 메모리 셀(602)의 메모리 상태들 중 하나는 충전이 시작된 후 신속히 그리고 때로는 충전이 시작되는 것과 동시에 전압 임계값을 충족시킬 수 있다. 시간(t1)은 단지 예시를 위해 시간(t0)과 다른 것으로 도시되어 있다. 일부 예에서, 시간(t1)은 시간(t0)에서 또는 시간(t0) 직후에 발생한다.
시간(t2)에서, 메모리 상태(B)(예를 들어, 메모리 상태(305)(상태(B)))를 갖는 메모리 셀(602)은 전압 임계값을 충족시킨다. 일부 예에서, 시간(t0)과 시간(t2) 사이에 한정된 지속 기간(910)은 약 10 나노초이다. 일부 경우에, 지속 기간(910)은 7 나노초 내지 13 나노초, 7.5 나노초 내지 12.5 나노초, 8 나노초 내지 12 나노초, 8.5 나노초 내지 11.5 나노초, 9.0 나노초 내지 11 나노초, 또는 9.5 나노초 내지 10.5 나노초의 범위일 수 있다.
시간(t3)에서, 메모리 상태(C)(예를 들어, 메모리 상태(310)(상태(C)))를 갖는 메모리 셀(602)은 전압 임계값을 충족시킨다. 일부 예에서, 시간(t0)과 시간(t3) 사이에 한정된 지속 기간(615)은 약 42 나노초이다. 일부 경우에, 지속 기간(915)은 35 나노초 내지 49 나노초, 36 나노초 내지 48 나노초, 37 나노초 내지 47 나노초, 38 나노초 내지 46 나노초, 39 나노초 내지 45 나노초, 40 나노초 내지 44 나노초, 41.0 나노초 내지 43 나노초, 또는 41.5 나노초 내지 42.5 나노초의 범위일 수 있다.
시간(t4)에서, 메모리 상태(D)(예를 들어, 메모리 상태(345)(상태(D)))를 갖는 메모리 셀(602)은 전압 임계값을 충족시킨다. 일부 예에서, 시간(t0)과 시간(t4) 사이에 한정된 지속 기간(920)은 약 52 나노초이다. 일부 경우에, 지속 기간(920)은 45 나노초 내지 59 나노초, 46 나노초 내지 58 나노초, 47 나노초 내지 57 나노초, 48 나노초 내지 56 나노초, 49 나노초 내지 55 나노초, 50 나노초 내지 54 나노초, 51.0 나노초 내지 53 나노초, 또는 51.5 나노초 내지 52.5 나노초의 범위일 수 있다.
지속 기간(910, 915, 920) 사이의 관계는 회로의 커패시턴스에 기초할 수 있다. 회로의 설계 및 이 회로 구성 요소의 특성은 비교적 일정하기 때문에, 일정한 전류를 인가하면 메모리 상태에 기초하여 메모리 셀(602)을 충전하는데 예측 가능한 지속 기간을 산출할 수 있다. 전술한 지속 기간 및 범위 값은 메모리 셀(602) 및/또는 디지트 라인(604)을 충전하는데 사용된 전류의 값에 기초할 수 있다. 따라서, 일부 경우에, 높이가 높을수록 임계값을 충족시키는 시간이 더 짧아질 수 있다(예를 들어, 전류를 두 배로 하면 임계값을 충족시키는 시간을 절반으로 할 수 있다).
이해되는 바와 같이, 타이밍도(900-a)의 지속 기간은 일부 메모리 상태를 구별하는 것이 다른 메모리 상태를 구별하는 것보다 더 어렵게 할 수 있다. 메모리 상태(A)(시간(t1))와 메모리 상태(B)(시간(t2)) 사이의 시간에 기초한 제1 감지 창(925)은 이 예에서 약 10 나노초일 수 있다. 메모리 상태(B)(시간(t2))와 메모리 상태(C)(시간(t3)) 사이의 시간에 기초한 제2 감지 창(930)은 약 32 나노초일 수 있다. 메모리 상태(C)(시간(t3))와 메모리 상태(D)(시간(t4)) 사이의 시간에 기초한 제3 감지 창(935)은 약 10 나노초일 수 있다.
감지 창(925, 930, 935)의 상대적 지속 기간으로 인해, 시간 기반 판독 동작에서 메모리 상태를 구별하는 것이 더 어렵거나 덜 어려울 수 있다. 예를 들어, 제1 감지 창(925)은 약 10 나노초이고 제2 감지 창(930)은 제1 감지 창의 크기의 약 3배이기 때문에, 메모리 상태(A)와 메모리 상태(B)를 구별하는 것보다 메모리 상태(B)와 메모리 상태(C)를 구별하는 것이 더 쉬울 수 있다.
일부 예에서, 판독 동작의 감지 부분 동안 메모리 셀(602)에 인가된 전류 또는 전력 공급원은 시간에 따라 변할 수 있다. 이러한 시변 전류는 충전 지속 기간을 미리 결정된 방식으로 분배하도록 구성될 수 있다. 예를 들어, 충전 구성 요소(622)에 의해 인가된 시변 전류는 시간에 기초하여 동일한 크기의 감지 창을 제공하도록 구성될 수 있다. 일부 예에서, 전류의 진폭은 시간에 따라 변할 수 있다. 다른 예에서, 전류의 다른 특성은 시간에 따라 변할 수 있다.
타이밍도(900-b)는 시간 기반 판독 동작의 감지 부분과 관련된 지속 기간 및 감지 창을 도시한다. 판독 동작에서는 시변 전류가 인가된다. 시변 전류는 다른 메모리 상태와 관련된 충전 시간을 변화시키도록 구성된다. 예를 들어, 메모리 상태(B)와 관련된 지속 기간(950)은 지속 기간(910)보다 더 길 수 있다. 다른 예에서, 메모리 상태(C)와 관련된 지속 기간(955)은 지속 기간(915)보다 더 짧을 수 있다. 일부 예에서, 메모리 상태(D)와 관련된 지속 기간(960)은 지속 기간(920)과 상이할 수 있다. 일부 예에서, 시변 전류는 지속 기간(960)을 지속 기간(920)보다 더 짧게 하여 판독 동작의 감지 부분 동안 취해진 전체 시간을 감소시키도록 구성될 수 있다. 일부 예에서, 시변 전류는 미리 결정된 감지 창을 제공하도록 구성될 수 있고 그리하여 지속 기간(960)은 지속 기간(920)보다 더 길 수 있다.
타이밍도(900-b)에서 감지 창(965, 970, 975)은 시간 길이가 대략 동일할 수 있다. 감지 창(965, 970, 975)의 시간 길이는 메모리 셀(602)을 충전하는 동안 인가된 시변 전류의 구성에 기초할 수 있다. 일부 예에서, 지속 기간 및 감지 창의 다른 구성은 메모리 셀(602)을 충전하는 동안 인가된 시변 전류의 상이한 전류 프로파일에 기초할 수 있다.
도 10은 본 발명의 다양한 실시형태에 따라 메모리 셀의 시간 기반 액세스를 지원하는 메모리 어레이(1005)의 블록도(1000)를 도시한다. 메모리 어레이(1005)는 전자 메모리 장치라고 지칭될 수 있고, 도 1을 참조하여 설명된 메모리 제어기(140)의 구성 요소의 일례일 수 있다.
메모리 어레이(1005)는 하나 이상의 메모리 셀(1010), 메모리 제어기(1015), 워드 라인(1020), 플레이트 라인(1025), 기준 구성 요소(1030), 감지 구성 요소(1035), 디지트 라인(1040) 및 래치(1045)를 포함할 수 있다. 이들 구성 요소는 서로 전자 통신할 수 있고, 본 명세서에 설명된 하나 이상의 기능을 수행할 수 있다. 일부 경우에, 메모리 제어기(1015)는 바이어싱 구성 요소(1050) 및 타이밍 구성 요소(1055)를 포함할 수 있다. 일부 예에서, 메모리 제어기(1015)는 도 1을 참조하여 설명된 메모리 제어기(140)의 일례일 수 있다. 일부 예에서, 메모리 제어기(1015)는 도 6을 참조하여 설명된 제어기(660)의 일례일 수 있다. 일부 예에서, 메모리 제어기(1015)는 메모리 제어기(140) 및 제어기(660)의 일례일 수 있다.
메모리 제어기(1015)는 도 1 및 도 2를 참조하여 설명된 워드 라인(110), 디지트 라인(115), 감지 구성 요소(125) 및 플레이트 라인(210)의 일례일 수 있는, 워드 라인(1020), 디지트 라인(1040), 감지 구성 요소(1035) 및 플레이트 라인(1025)과 전자 통신할 수 있다. 메모리 어레이(1005)는 또한 기준 구성 요소(1030) 및 래치(1045)를 포함할 수 있다. 메모리 어레이(1005)의 구성 요소는 서로 전자 통신할 수 있고, 도 1 내지 도 9를 참조하여 설명된 기능 부분을 수행할 수 있다. 일부 경우에, 기준 구성 요소(1030), 감지 구성 요소(1035) 및 래치(1045)는 메모리 제어기(1015)의 구성 요소일 수 있다.
일부 예에서, 디지트 라인(1040)은 감지 구성 요소(1035), 및 강유전성 메모리 셀(1010)의 강유전성 커패시터와 전자 통신한다. 강유전성 메모리 셀(1010)은 논리 상태(예를 들어, 제1 또는 제2 논리 상태)로 기록될 수 있다. 워드 라인(1020)은 메모리 제어기(1015), 및 강유전성 메모리 셀(1010)의 선택 구성 요소와 전자 통신할 수 있다. 플레이트 라인(1025)은 메모리 제어기(1015), 및 강유전성 메모리 셀(1010)의 강유전성 커패시터의 플레이트와 전자 통신할 수 있다. 감지 구성 요소(1035)는 메모리 제어기(1015), 디지트 라인(1040), 래치(1045), 및 기준 라인(1060)과 전자 통신할 수 있다. 기준 구성 요소(1030)는 메모리 제어기(1015) 및 기준 라인(1060)과 전자 통신할 수 있다. 감지 제어 라인(1065)은 감지 구성 요소(1035) 및 메모리 제어기(1015)와 전자 통신할 수 있다. 이들 구성 요소는 또한 다른 구성 요소, 연결부 또는 버스를 통해 상기 나열되지 않은 구성 요소에 더하여 메모리 어레이(1005)의 내부 및 외부의 다른 구성 요소와 전자 통신할 수 있다.
메모리 제어기(1015)는 이러한 다양한 노드에 전압을 인가함으로써 워드 라인(1020), 플레이트 라인(1025) 또는 디지트 라인(1040)을 활성화시키도록 구성될 수 있다. 예를 들어, 바이어싱 구성 요소(1050)는 전술한 바와 같이 메모리 셀(1010)을 동작시켜 메모리 셀(1010)을 판독 또는 기록하기 위해 전압을 인가하도록 구성될 수 있다. 일부 경우에, 메모리 제어기(1015)는 도 1을 참조하여 설명된 행 디코더, 열 디코더, 또는 이들 둘 다를 포함할 수 있다. 이것은 메모리 제어기(1015)가 하나 이상의 메모리 셀(105)에 액세스할 수 있게 한다. 바이어싱 구성 요소(1050)는 감지 구성 요소(1035)에 대해 기준 신호를 생성하기 위해 기준 구성 요소(1030)에 전압 전위를 제공할 수 있다. 추가적으로, 바이어싱 구성 요소(1050)는 감지 구성 요소(1035)를 동작시키는 전압 전위를 제공할 수 있다.
일부 경우에, 메모리 제어기(1015)는 타이밍 구성 요소(1055)를 사용하여 그 동작을 수행할 수 있다. 예를 들어, 타이밍 구성 요소(1055)는 본 명세서에 논의된, 판독 및 기록과 같은 메모리 기능을 수행하기 위해 스위칭 및 전압 인가를 위한 타이밍을 포함하여 다양한 워드 라인 선택 또는 플레이트 바이어싱 타이밍을 제어할 수 있다. 일부 경우에, 타이밍 구성 요소(1055)는 바이어싱 구성 요소(1050)의 동작을 제어할 수 있다. 일부 예에서, 타이밍 구성 요소(1055)는 F1 신호 및/또는 F2 신호를 생성하도록 협력할 수 있다.
기준 구성 요소(1030)는 감지 구성 요소(1035)에 대한 기준 신호를 생성하기 위한 다양한 구성 요소를 포함할 수 있다. 기준 구성 요소(1030)는 기준 신호를 생성하도록 구성된 회로를 포함할 수 있다. 일부 경우에, 기준 구성 요소(1030)는 다른 강유전성 메모리 셀(105)을 사용하여 구현될 수 있다. 감지 구성 요소(1035)는 (디지트 라인(1040)을 통해) 메모리 셀(1010)로부터의 신호를 기준 구성 요소(1030)로부터의 기준 신호와 비교할 수 있다. 논리 상태를 결정할 때 감지 구성 요소는 출력을 래치(1045)에 저장할 수 있고, 여기서 출력은 메모리 어레이(1005)가 일부인 전자 디바이스의 동작에 따라 사용될 수 있다. 감지 구성 요소(1035)는 래치 및 강유전성 메모리 셀과 전자 통신하는 감지 증폭기를 포함할 수 있다.
메모리 제어기(1015)는 도 12를 참조하여 설명된 메모리 제어기(1215)의 일부의 일례일 수 있다. 메모리 제어기(1015) 및/또는 그 다양한 서브-구성 요소 중 적어도 일부는 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 메모리 제어기(1015) 및/또는 그 다양한 서브-구성 요소 중 적어도 일부의 기능은 범용 프로세서, 디지털 신호 프로세서(digital signal processor: DSP), 주문형 집적 회로(application-specific integrated circuit: ASIC), 전계 프로그래밍 가능한 게이트 어레이(field-programmable gate array: FPGA) 또는 다른 프로그래밍 가능 논리 디바이스, 이산 게이트 또는 트랜지스터 논리 회로, 이산 하드웨어 구성 요소, 또는 본 발명에 설명된 기능을 수행하도록 설계된 이들의 임의의 조합에 의해 실행될 수 있다. 메모리 제어기(1015) 및/또는 그 다양한 서브-구성 요소 중 적어도 일부는 기능의 일부가 하나 이상의 물리적 디바이스에 의해 상이한 물리적 위치에서 구현되도록 분산되는 것을 포함하여 다양한 위치에 물리적으로 위치될 수 있다. 일부 예에서, 메모리 제어기(1015) 및/또는 그 다양한 서브-구성 요소 중 적어도 일부는 본 발명의 다양한 실시형태에 따라 분리되고 별개의 구성 요소일 수 있다. 다른 예에서, 메모리 제어기(1015) 및/또는 그 다양한 서브-구성 요소 중 적어도 일부는 I/O 구성 요소, 트랜시버, 네트워크 서버, 다른 컴퓨팅 디바이스, 본 명세서에서 설명된 하나 이상의 다른 구성 요소, 또는 본 발명의 다양한 실시형태에 따른 이들의 조합을 포함하지만 이들로 제한되지 않는 하나 이상의 다른 하드웨어 구성 요소와 결합될 수 있다.
메모리 제어기(1015)는 메모리 셀에 결합된 디지트 라인을 제1 전압 레벨로 충전하고, 디지트 라인이 제1 전압 레벨로 충전되는 지속 기간을 결정하고, 디지트 라인이 제1 전압 레벨에 도달하는 지속 기간에 기초하여 메모리 셀의 논리 상태를 식별할 수 있다. 메모리 제어기(1015)는 또한 디지트 라인에 결합된 강유전성 메모리 셀로서, 적어도 3개의 논리 상태를 저장하도록 구성된 강유전성 메모리 셀에 전류를 강제하고, 디지트 라인과 다른 노드에서 디지트 라인의 제1 전압 레벨에 기초하는 전압을 감지하고, 전압이 전압 임계값을 충족시키는 것에 기초하여 적어도 3개의 논리 상태로부터 강유전성 메모리 셀의 논리 상태를 식별할 수 있다. 메모리 제어기(1015)는 또한 메모리 셀에 판독 동작을 개시한 후 래치에 시변 신호를 인가하고, 메모리 셀에 결합된 디지트 라인이 판독 동작의 일부로서 제1 전압 레벨로 충전되는 것에 기초하여 래치를 활성화시키고, 래치가 활성화될 때 래치에 존재하는 시변 신호의 값에 기초하여 메모리 셀의 논리 상태를 식별할 수 있다. 메모리 제어기(1015)는 또한 강유전성 메모리 셀에서 강유전성 커패시터의 제1 상태를 감지하고, 제1 상태와는 상이한 강유전성 커패시터의 제2 상태를 감지하고, 제1 상태 및 제2 상태에 기초하여 적어도 3개의 논리 상태로부터 강유전성 메모리 셀의 논리 상태를 식별할 수 있다. 메모리 제어기(1015)는 또한 강유전성 메모리 셀의 선택 구성 요소를 활성화시키고, 선택 구성 요소가 활성화되는 동안 전압이 강유전성 메모리 셀에 인가되는 것에 기초하여 강유전성 메모리 셀의 강유전성 커패시터의 제1 상태를 수정하고, 선택 구성 요소를 비활성화시키고, 전압이 강유전성 메모리 셀에 인가되는 동안 선택 구성 요소가 비활성화되는 것에 기초하여 강유전성 커패시터의 제2 상태를 수정할 수 있다.
일부 경우에, 메모리 어레이(1005)는 메모리 어레이(1005)를 동작시키기 위한 다양한 수단을 포함할 수 있다. 예를 들어, 메모리 어레이(1005) 및/또는 메모리 제어기(1015)는 도 13을 참조하여 전술한 기능을 수행하기 위한 수단을 포함할 수 있다.
메모리 어레이(1005)는 메모리 셀에 결합된 디지트 라인을 제1 전압 레벨로 충전하기 위한 수단, 디지트 라인이 제1 전압 레벨로 충전되는 지속 기간을 결정하기 위한 수단, 및 디지트 라인이 제1 전압 레벨에 도달하는 지속 기간에 적어도 부분적으로 기초하여 메모리 셀의 논리 상태를 식별하기 위한 수단을 포함할 수 있다.
전술한 메모리 어레이(1005)의 일부 예는 시간에 따라 디지트 라인에 인가된 전류의 진폭을 변화시키기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있으며, 여기서 지속 기간은 시변 전류에 적어도 부분적으로 기초한다. 전술한 메모리 어레이(1005)의 일부 예는 개시되는 판독 동작에 적어도 부분적으로 기초하여 복수의 메모리 셀로부터 메모리 셀을 선택하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다.
전술한 메모리 어레이(1005)의 일부 예는 메모리 셀에 판독 동작을 수행하는 것에 적어도 부분적으로 기초하여 타이머를 개시하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있으며, 여기서 지속 기간은 타이머에 적어도 기초하여 결정될 수 있다. 전술한 메모리 어레이(1005)의 일부 예에서, 지속 기간은 타이머가 시작하는 것과 디지트 라인이 제1 전압 레벨로 충전되는 것 사이에 경과된 지속 기간에 적어도 부분적으로 기초하여 결정될 수 있다.
전술한 메모리 어레이(1005)의 일부 예는 디지트 라인과는 다른 노드에서의 제2 전압 레벨이 전압 임계값을 충족시킨다고 결정하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있으며, 여기서 지속 기간은 제2 전압 레벨이 전압 임계값을 충족시키는 것에 적어도 부분적으로 기초할 수 있다.
전술한 메모리 어레이(1005)의 일부 예는 노드에서 제2 전압 레벨을 감지 구성 요소에 의해 감지하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있으며, 여기서 논리 상태는 제2 전압 레벨이 임계값을 충족시키는 것에 적어도 부분적으로 기초하여 식별될 수 있다. 전술한 메모리 어레이(1005)의 일부 예에서, 전압 임계값은 메모리 셀에 안정된 상태를 생성하는데 사용되는 바이어싱 전압보다 더 작을 수 있다.
전술한 메모리 어레이(1005)의 일부 예는 지속 기간에 적어도 부분적으로 기초하여 시변 신호의 값을 식별하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있으며, 여기서 논리 상태는 시변 신호의 값에 적어도 부분적으로 기초할 수 있다. 전술한 메모리 어레이(1005)의 일부 예는 디지트 라인을 제1 전압 레벨로 충전하기 전에 디지트 라인을 바이어싱하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다.
전술한 메모리 어레이(1005)의 일부 예는 지속 기간 미만의 제2 지속 기간 이후 논리 상태의 제1 비트를 식별하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다. 전술한 메모리 어레이(1005)의 일부 예는 지속 기간 이후 논리 상태의 제2 비트를 식별하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다. 전술한 메모리 어레이(1005)의 일부 예에서, 디지트 라인이 충전될 수 있는 제1 전압 레벨은 메모리 셀의 복수의 가능한 전하 상태 중 적어도 하나에 적어도 부분적으로 기초하여 미리 결정된 전압 레벨일 수 있다.
전술한 메모리 어레이(1005)의 일부 예에서, 디지트 라인은 디지트 라인 및 감지 구성 요소에 결합된 캐스코드에 의해 충전될 수 있다. 전술한 메모리 어레이(1005)의 일부 예에서, 지속 기간은 메모리 셀의 커패시터의 안정된 상태 및 메모리 셀의 커패시터의 휘발성 상태에 적어도 부분적으로 기초할 수 있다.
전술한 메모리 어레이(1005)의 일부 예에서, 메모리 셀은 강유전성 커패시터를 포함한다. 전술한 메모리 어레이(1005)의 일부 예에서, 메모리 셀은 유전체 커패시터를 포함한다. 전술한 메모리 어레이(1005)의 일부 예에서, 메모리 셀은 적어도 3개의 논리 상태를 저장하도록 구성될 수 있다. 전술한 메모리 어레이(1005)의 일부 예에서, 메모리 셀은 2개의 논리 상태를 저장하도록 구성될 수 있다.
메모리 어레이(1005)는 디지트 라인에 결합된 강유전성 메모리 셀로서, 적어도 3개의 논리 상태를 저장하도록 구성된 강유전성 메모리 셀에 전류를 인가하기 위한 수단, 디지트 라인과는 다른 노드에서 상기 디지트 라인의 제1 전압 레벨에 적어도 부분적으로 기초하여 전압을 감지하기 위한 수단, 및 전압이 전압 임계값을 충족시키는 것에 적어도 부분적으로 기초하여 적어도 3개의 논리 상태로부터 강유전성 메모리 셀의 논리 상태를 식별하기 위한 수단을 포함할 수 있다.
전술한 메모리 어레이(1005)의 일부 예는 노드에 존재하는 제2 전압 레벨이 전압 임계값을 충족시키는 지속 기간을 식별하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있고, 여기서 논리 상태는 지속 기간에 적어도 부분적으로 기초하여 식별될 수 있다.
전술한 메모리 어레이(1005)의 일부 예에서, 지속 기간은 강유전성 메모리 셀의 강유전성 커패시터에 저장된 총 전하에 적어도 부분적으로 기초할 수 있다. 전술한 메모리 어레이(1005)의 일부 예에서, 총 전하는 강유전성 커패시터의 휘발성 전하 및 강유전성 커패시터의 안정된 전하를 포함한다.
전술한 메모리 어레이(1005)의 일부 예는 강유전성 메모리 셀의 강유전성 커패시터의 분극 상태 및 강유전성 메모리 셀의 강유전성 커패시터의 전하 상태에 적어도 부분적으로 기초할 수 있는 강유전성 메모리 셀의 논리 상태를 식별하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다.
전술한 메모리 어레이(1005)의 일부 예는 전압이 전압 임계값을 충족시키는 것에 적어도 부분적으로 기초하여 신호를 감지 구성 요소에 의해 출력하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다. 전술한 메모리 어레이(1005)의 일부 예는 전압이 전압 임계값을 충족시키는 것에 적어도 부분적으로 기초하여 제1 래치를 활성화시키기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다. 전술한 메모리 어레이(1005)의 일부 예는 전압이 전압 임계값을 충족시키는 것에 적어도 부분적으로 기초하여 제1 래치와는 다른 제2 래치를 활성화시키기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다.
전술한 메모리 어레이(1005)의 일부 예는 제1 시변 신호를 제1 래치에 적용하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다. 전술한 메모리 어레이(1005)의 일부 예는 제1 시변 신호와는 다른 제2 시변 신호를 제2 래치에 인가하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있으며, 여기서 강유전성 메모리 셀의 논리 상태는 제1 래치 및 제2 래치가 활성화될 수 있을 때 제1 시변 신호 및 제2 시변 신호의 값에 적어도 부분적으로 기초할 수 있다.
전술한 메모리 어레이(1005)의 일부 예는 강유전성 메모리 셀의 선택 구성 요소를 활성화시키기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있으며, 여기서 전류는 선택 구성 요소가 활성화되는 것에 적어도 부분적으로 기초하여 강제될 수 있다.
전술한 메모리 어레이(1005)의 일부 예는 강유전성 메모리 셀의 선택 구성 요소를 활성화시키기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있고, 강유전성 메모리 셀에 결합된 플레이트 라인 및 디지트 라인은 접지되거나 또는 가상으로 접지될 수 있다.
전술한 메모리 어레이(1005)의 일부 예는 강유전성 메모리 셀의 식별된 논리 상태에 적어도 부분적으로 기초하여 강유전성 메모리 셀에 라이트백 동작을 수행하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다. 전술한 메모리 어레이(1005)의 일부 예에서, 전류는 강유전성 메모리 셀에 판독 동작을 수행하는 것에 적어도 부분적으로 기초하여 강제될 수 있다.
전술한 메모리 어레이(1005)의 일부 예는 전류를 인가하는 것에 적어도 부분적으로 기초하여 디지트 라인을 제1 전압 레벨로 전류 생성기에 의해 충전하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다. 전술한 메모리 어레이(1005)의 일부 예에서, 전류는 디지트 라인 및 노드에 결합된 전류 생성기에 의해 강제될 수 있다.
메모리 어레이(1005)는 메모리 셀에 판독 동작을 개시한 후 래치에 시변 신호를 인가하기 위한 수단, 메모리 셀에 결합된 디지트 라인이 판독 동작의 일부로서 제1 전압 레벨로 충전되는 것에 적어도 부분적으로 기초하여 래치를 활성화시키는 수단, 및 래치가 활성화될 때 래치에 존재하는 시변 신호의 값에 적어도 부분적으로 기초하여 메모리 셀의 논리 상태를 식별하는 수단을 포함할 수 있다.
전술한 메모리 어레이(1005)의 일부 예는 디지트 라인이 판독 동작의 일부로서 제1 전압 레벨로 충전된 후 래치로부터 메모리 셀을 절연하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다.
전술한 메모리 어레이(1005)의 일부 예에서, 메모리 셀은 적어도 3개의 논리 상태를 저장하도록 구성될 수 있다. 전술한 메모리 어레이(1005)의 일부 예에서, 메모리 셀의 식별된 논리 상태는 적어도 3개의 논리 상태로부터 선택될 수 있다.
전술한 메모리 어레이(1005)의 일부 예는 메모리 셀에 판독 동작을 수행하는 것에 적어도 부분적으로 기초하여 제2 시변 신호를 제2 래치에 적용하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있고, 제2 시변 신호는 상기 시변 신호와 다르고, 제2 래치는 상기 래치와 다르다.
전술한 메모리 어레이(1005)의 일부 예는 메모리 셀에 결합될 수 있는 디지트 라인이 제1 전압 레벨로 충전되는 것에 적어도 부분적으로 기초하여 제2 래치를 활성화시키기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있고, 여기서, 메모리 셀의 논리 상태를 식별하는 것은 래치 및 제2 래치가 활성화될 수 있을 때 래치에 존재하는 시변 신호 및 제2 래치에 존재하는 제2 시변 신호에 적어도 부분적으로 기초할 수 있다.
전술한 메모리 어레이(1005)의 일부 예에서, 제2 시변 신호의 구성은 시변 신호의 구성에 적어도 부분적으로 기초할 수 있으며, 여기서 시변 신호 및 제2 시변 신호는 적어도 3개의 논리 상태를 한정하기 위해 협력한다. 전술한 메모리 어레이(1005)의 일부 예는 판독 동작의 일부로서 메모리 셀의 디지트 라인을 충전하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있고, 여기서 시변 신호는 디지트 라인을 충전하기 시작할 때 적용될 수 있다.
전술한 메모리 어레이(1005)의 일부 예는 디지트 라인과는 다른 노드에서 제2 전압 레벨을 감지하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있으며, 여기서 래치는 제2 전압 레벨이 전압 임계값을 충족시키는 것에 적어도 부분적으로 기초하여 활성화될 수 있다. 전술한 메모리 어레이(1005)의 일부 예는 제2 전압 레벨이 전압 임계값을 충족시키는 것에 적어도 부분적으로 기초하여 신호를 출력하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있고, 여기서 래치는 신호에 적어도 부분적으로 기초하여 활성화될 수 있다.
전술한 메모리 어레이(1005)의 일부 예는 판독 동작의 지속 기간이 시간 임계값을 충족시킨다고 결정하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있으며, 여기서 메모리 셀의 논리 상태를 식별하는 것은 지속 기간이 시간 임계값을 충족시키기 전에 래치가 활성화되지 않는 것에 적어도 부분적으로 기초할 수 있다.
전술한 메모리 어레이(1005)의 일부 예에서, 시변 신호의 구성은 메모리 셀의 예상 전하 및 제1 전압 레벨에 적어도 부분적으로 기초할 수 있다. 전술한 메모리 어레이(1005)의 일부 예에서, 시변 신호의 구성은 메모리 셀이 저장할 수 있는 논리 상태의 수에 적어도 부분적으로 기초할 수 있다.
전술한 메모리 어레이(1005)의 일부 예에서, 시변 신호의 구성은 판독 동작에 사용되는 래치의 수에 적어도 부분적으로 기초할 수 있다. 전술한 메모리 어레이(1005)의 일부 예에서, 시변 신호의 구성 및 시변 신호의 구간이 미리 결정될 수 있다. 전술한 메모리 어레이(1005)의 일부 예에서, 시변 신호의 값은 시변 신호의 미리 결정된 구간에 걸쳐 미리 결정된 방식으로 변한다.
메모리 어레이(1005)는 강유전성 메모리 셀에서 강유전성 커패시터의 제1 상태를 감지하기 위한 수단, 제1 상태와는 다른 강유전성 커패시터의 제2 상태를 감지하기 위한 수단, 및 제1 상태 및 제2 상태에 적어도 부분적으로 기초하여 적어도 3개의 논리 상태로부터 강유전성 메모리 셀의 논리 상태를 식별하기 위한 수단을 포함할 수 있다. 일부 예에서, 강유전성 커패시터의 제1 상태를 감지하고 강유전성 커패시터의 제2 상태를 감지하는 것은 감지 커패시터의 결합된 상태를 감지하는 것을 포함할 수 있다. 일부 경우에, 결합된 상태는 분극 상태와 유전체 전하 상태의 결합(또는 중첩)일 수 있다.
전술한 메모리 어레이(1005)의 일부 예에서, 강유전성 커패시터의 제1 상태는 강유전성 커패시터의 분극과 관련될 수 있다. 전술한 메모리 어레이(1005)의 일부 예에서, 강유전성 커패시터의 제2 상태는 강유전성 커패시터에 저장된 유전체 전하와 관련될 수 있다.
전술한 메모리 어레이(1005)의 일부 예는 제1 상태에 적어도 부분적으로 기초하여 논리 상태의 제1 비트를 식별하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다. 전술한 메모리 어레이(1005)의 일부 예는 제2 상태에 적어도 부분적으로 기초하여 논리 상태의 제2 비트를 식별하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다.
전술한 메모리 어레이(1005)의 일부 예는 디지트 라인과는 다른 노드의 전압 레벨이 전압 임계값을 충족시키는 것에 적어도 부분적으로 기초하여 적어도 2개의 래치를 활성화시키기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다.
전술한 메모리 어레이(1005)의 일부 예는 제1 시변 신호를 적어도 2개의 래치 중 하나에 적용하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다. 전술한 메모리 어레이(1005)의 일부 예는 제1 시변 신호와는 다른 제2 시변 신호를 적어도 2개의 래치 중 다른 래치에 인가하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있으며, 여기서 논리 상태는 적어도 2개의 래치를 활성화시킬 때 제1 시변 신호 및 제2 시변 신호의 값에 적어도 부분적으로 기초하여 식별될 수 있다.
전술한 메모리 어레이(1005)의 일부 예는 액세스 동작 동안 디지트 라인의 제1 전압 레벨이 전압 임계값을 충족시키는 지속 기간을 식별하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있고, 이 지속 기간은 강유전성 커패시터의 제1 상태, 강유전성 커패시터의 제2 상태, 및 디지트 라인에 인가된 전압에 적어도 부분적으로 기초한다.
전술한 메모리 어레이(1005)의 일부 예는 디지트 라인과는 다른 노드의 제2 전압 레벨이 전압 임계값을 충족시키는 지속 기간을 식별하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있고, 이 지속 기간은 강유전성 커패시터의 제1 상태 및 강유전성 커패시터의 제2 상태에 적어도 부분적으로 기초한다.
메모리 어레이(1005)는 강유전성 메모리 셀의 선택 구성 요소를 활성화시키기 위한 수단, 선택 구성 요소가 활성화되는 동안 전압이 강유전성 메모리 셀에 인가되는 것에 적어도 부분적으로 기초하여 강유전성 메모리 셀의 강유전성 커패시터의 제1 상태를 수정하기 위한 수단, 선택 구성 요소를 비활성화시키기 위한 수단, 및 전압이 강유전성 메모리 셀에 인가되는 동안 선택 구성 요소가 비활성화되는 것에 적어도 부분적으로 기초하여 강유전성 커패시터의 제2 상태를 수정하기 위한 수단을 포함할 수 있다.
전술한 메모리 어레이(1005)의 일부 예는 강유전성 메모리 셀에 결합된 플레이트 라인 및 디지트 라인이 접지되거나 가상으로 접지될 수 있는 동안 선택 구성 요소를 활성화시키기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다. 전술한 메모리 어레이(1005)의 일부 예에서, 강유전성 커패시터의 제1 상태를 수정하는 것은 강유전성 커패시터에 제1 전압을 인가하는 것을 포함한다.
전술한 메모리 어레이(1005)의 일부 예에서, 강유전성 커패시터에 제1 전압을 인가하는 것은 강유전성 메모리 셀에 결합된 디지트 라인에 제2 전압을 인가하는 것을 포함한다. 전술한 메모리 어레이(1005)의 일부 예는 강유전성 메모리 셀에 결합된 플레이트 라인에 제3 전압을 인가하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있고, 여기서 제3 전압은 제2 전압과 상이하며, 여기서 제1 전압은 제2 전압 및 제3 전압에 적어도 부분적으로 기초할 수 있다. 전술한 메모리 어레이(1005)의 일부 예에서, 강유전성 커패시터의 제2 상태를 수정하는 것은 강유전성 커패시터에 제4 전압을 인가하는 것을 포함한다.
전술한 메모리 어레이(1005)의 일부 예에서, 강유전성 커패시터에 제4 전압을 인가하는 것은 강유전성 메모리 셀에 결합된 디지트 라인에 제5 전압을 인가하는 것을 포함하고, 여기서 제5 전압이 강유전성 메모리 셀에 인가되는 동안 선택 구성 요소는 비활성화될 수 있고, 선택 구성 요소는 강유전성 메모리 셀에 결합된 플레이트 라인과 강유전성 커패시터 사이에 위치될 수 있다.
전술한 메모리 어레이(1005)의 일부 예에서, 강유전성 커패시터에 제4 전압을 인가하는 것은 강유전성 메모리 셀에 결합된 플레이트 라인에 제6 전압을 인가하는 것을 포함하고, 여기서 제6 전압이 강유전성 메모리 셀에 인가되는 동안 선택 구성 요소는 비활성화될 수 있고, 선택 구성 요소는 강유전성 메모리 셀에 결합된 디지트 라인과 강유전성 커패시터 사이에 위치될 수 있다.
전술한 메모리 어레이(1005)의 일부 예에서, 강유전성 메모리 셀은 강유전성 커패시터의 제1 상태 및 강유전성 커패시터의 제2 상태에 적어도 부분적으로 기초하여 적어도 3개의 논리 상태를 저장하도록 구성될 수 있다. 전술한 메모리 어레이(1005)의 일부 예에서, 제1 상태는 강유전성 커패시터의 분극 상태일 수 있다. 전술한 메모리 어레이(1005)의 일부 예에서, 제2 상태는 강유전성 커패시터의 유전체 전하 상태일 수 있다.
도 11은 본 발명의 다양한 실시형태에 따라 메모리 셀의 시간 기반 액세스를 지원하는 메모리 제어기(1115)의 블록도(1100)를 도시한다. 메모리 제어기(1115)는 도 1, 도 10, 및 도 12를 참조하여 설명된 메모리 제어기(1215) 부분의 일례일 수 있다. 메모리 제어기(1115)는 바이어싱 구성 요소(1120), 타이밍 구성 요소(1125), 충전 구성 요소(1130), 감지 관리자(1135), 논리 결정기(1140), 신호 관리자(1145), 래치 관리자(1150), 셀 관리자(1155), 타이밍 관리자(1160) 및 임계값 관리자(1165)를 포함할 수 있다. 이들 모듈 각각은 (예를 들어, 하나 이상의 버스를 통해) 서로 직접 또는 간접 통신할 수 있다.
바이어싱 구성 요소(1120)는 디지트 라인을 제1 전압 레벨로 충전하기 전에 디지트 라인을 바이어싱할 수 있다.
타이밍 구성 요소(1125)는 메모리 셀의 판독 동작과 관련된 지속 기간을 결정하도록 구성될 수 있다. 예를 들어, 타이밍 구성 요소는 메모리 셀의 디지트 라인을 충전하기 시작하는 것과 래치를 발사하는 것 사이의 지속 기간을 결정하도록 구성될 수 있다. 일부 경우에, 지속 기간은 타이머를 개시하는 것과 디지트 라인이 제1 전압 레벨로 충전되는 것 사이에 경과된 시간 기간에 기초하여 결정된다.
충전 구성 요소(1130)는 메모리 셀에 결합된 디지트 라인을 제1 전압 레벨로 충전하고, 디지트 라인을 충전하기 위해 디지트 라인에 인가된 전류를 시간에 따라 변화시킨 시변 전류로서, 메모리 셀의 특정 논리 상태와 관련된 시간 구간을 수정하도록 구성된 시변 전류를 디지트 라인에 인가하고, 디지트 라인에 결합된 강유전성 메모리 셀로서, 적어도 3개의 논리 상태를 저장하도록 구성된 강유전성 메모리 셀에 전류를 강제하고, 전류 생성기에 의해 전류를 인가하는 것에 기초하여 디지트 라인을 제1 전압 레벨로 충전하고, 메모리 셀의 디지트 라인을 판독 동작의 일부로서 충전할 수 있고, 여기서 디지트 라인이 충전되기 시작할 때 시변 신호가 인가된다. 일부 경우에, 디지트 라인이 충전되는 제1 전압 레벨은 메모리 셀의 가능한 전하 상태 세트 중 적어도 하나에 기초하여 미리 결정된 전압 레벨이다. 일부 경우에, 디지트 라인은 디지트 라인 및 감지 구성 요소에 결합된 캐스코드에 의해 충전된다. 일부 경우에, 전류는 강유전성 메모리 셀에 판독 동작을 수행하는 것에 기초하여 강제된다. 일부 경우에, 전류는 디지트 라인 및 노드에 결합된 전류 생성기에 의해 강제된다.
감지 관리자(1135)는 디지트 라인이 제1 전압 레벨로 충전되는 지속 기간을 결정하고, 디지트 라인과는 다른 노드에 디지트 라인의 제1 전압 레벨에 기초하는 전압을 감지하고, 감지 구성 요소에 의해, 전압이 전압 임계값을 충족시키는 것에 기초하여 신호를 출력하고, 디지트 라인과는 다른 노드에서 제2 전압 레벨을 감지하고, 여기서 제2 전압 레벨이 전압 임계값을 충족시키는 것에 기초하여 래치가 활성화되고, 제2 전압 레벨이 전압 임계값을 충족시키는 것에 기초하여 신호를 출력하고, 여기서 신호에 기초하여 래치가 활성화되고, 강유전성 메모리 셀에서 강유전성 커패시터의 제1 상태를 감지하고, 제1 상태와는 다른 강유전성 커패시터의 제2 상태를 감지할 수 있다.
논리 결정기(1140)는 디지트 라인이 제1 전압 레벨에 도달하는 지속 기간에 기초하여 메모리 셀의 논리 상태를 식별할 수 있고, 지속 기간에 기초하여 시변 신호의 값을 식별하고, 여기서 논리 상태는 시변 신호의 값에 기초하고, 지속 기간보다 더 작은 제2 지속 기간 이후에 논리 상태의 제1 비트를 식별하고, 지속 기간 이후에 논리 상태의 제2 비트를 식별하고, 전압이 전압 임계값을 충족시키는 것에 기초하여 적어도 3개의 논리 상태로부터 강유전성 메모리 셀의 논리 상태를 식별하고, 강유전성 메모리 셀의 강유전성 커패시터의 분극 상태 및 강유전성 메모리 셀의 강유전성 커패시터의 전하 상태에 기초하여 강유전성 메모리 셀의 논리 상태를 식별하고, 래치가 활성화될 때 래치에 존재하는 시변 신호의 값에 기초하여 메모리 셀의 논리 상태를 식별하고, 제1 상태 및 제2 상태에 기초하여 적어도 3개의 논리 상태로부터 강유전성 메모리 셀의 논리 상태를 식별하고, 제1 상태에 기초하여 논리 상태의 제1 비트를 식별하고, 제2 상태에 기초하여 논리 상태의 제2 비트를 식별할 수 있다.
신호 관리자(1145)는 메모리 셀에 판독 동작을 개시한 후 시변 신호를 래치에 인가하고, 메모리 셀에 판독 동작을 수행하는 것에 기초하여 제2 시변 신호를 제2 래치에 인가하고, 여기서 제2 시변 신호는 시변 신호와는 다르고, 제2 래치는 래치와는 다르고, 적어도 2개의 래치 중 하나에 제1 시변 신호를 인가하고, 제1 시변 신호와는 다른 제2 시변 신호를 적어도 2개의 래치 중 다른 것에 인가할 수 있고, 여기서 논리 상태는 적어도 2개의 래치를 활성화시킬 때 제1 시변 신호 및 제2 시변 신호의 값에 기초하여 식별된다. 일부 경우에, 제2 시변 신호의 구성은 시변 신호의 구성에 기초하고, 여기서 시변 신호 및 제2 시변 신호는 협력하여 적어도 3개의 논리 상태를 한정한다. 일부 경우에, 시변 신호의 구성은 메모리 셀의 예상 전하 및 제1 전압 레벨에 기초한다. 일부 경우에, 시변 신호의 구성은 메모리 셀이 저장할 수 있는 논리 상태의 수에 기초한다. 일부 경우에, 시변 신호의 구성은 판독 동작에 사용된 래치의 수에 기초한다. 일부 경우에, 시변 신호의 구성 및 시변 신호의 구간이 미리 결정된다. 일부 경우에, 시변 신호의 값은 시변 신호의 미리 결정된 구간에 걸쳐 미리 결정된 방식으로 변한다.
래치 관리자(1150)는 전압이 전압 임계값을 충족시키는 것에 기초하여 제1 래치를 활성화시키고, 전압이 전압 임계값을 충족시키는 것에 기초하여 제1 래치와는 다른 제2 래치를 활성화시키며, 제1 시변 신호를 제1 래치에 인가하고, 제1 시변 신호와는 다른 제2 시변 신호를 제2 래치에 적용하며, 여기서 강유전성 메모리 셀의 논리 상태는 제1 래치 및 제2 래치가 활성화될 때 제1 시변 신호 및 제2 시변 신호의 값에 기초하고, 메모리 셀에 결합된 디지트 라인이 판독 동작의 일부로서 제1 전압 레벨로 충전되는 것에 기초하여 래치를 활성화시키고, 메모리 셀에 결합된 디지트 라인이 제1 전압 레벨로 충전되는 것에 기초하여 제2 래치를 활성화시키고, 여기서 메모리 셀의 논리 상태를 식별하는 것은 래치 및 제2 래치가 활성화될 때 래치에 존재하는 시변 신호 및 제2 래치에 존재하는 제2 시변 신호에 기초하고, 디지트 라인과는 다른 노드의 전압 레벨이 전압 임계값을 충족시키는 것에 기초하여 적어도 2개의 래치를 활성화시킬 수 있다.
셀 관리자(1155)는 개시되는 판독 동작에 기초하여 메모리 셀 세트로부터 메모리 셀을 선택하고, 강유전성 메모리 셀의 선택 구성 요소를 활성화시키며, 여기서 활성화되는 선택 구성 요소에 기초하여 전류가 강제되고, 강유전성 메모리 셀에 결합된 플레이트 라인 및 디지트 라인이 접지 또는 가상으로 접지되는 동안, 강유전성 메모리 셀의 선택 구성 요소를 활성화시키고, 강유전성 메모리 셀의 식별된 논리 상태에 기초하여 강유전성 메모리 셀에 라이트백 동작을 수행하고, 디지트 라인이 판독 동작의 일부로서 제1 전압으로 충전된 후 래치로부터 메모리 셀을 절연시키고, 선택 구성 요소가 활성화되는 동안 강유전성 전압이 메모리 셀에 인가되는 것에 기초하여 강유전성 메모리 셀의 강유전성 커패시터의 제1 상태를 수정하고, 선택 구성 요소를 비활성화시키고, 전압이 강유전성 메모리 셀에 인가되는 동안 선택 구성 요소가 비활성화되는 것에 기초하여 강유전성 커패시터의 제2 상태를 수정하고, 강유전성 메모리 셀에 결합된 플레이트 라인 및 디지트 라인이 접지되거나 가상으로 접지되는 동안 선택 구성 요소를 활성화시키고, 제2 전압과는 다른 제3 전압을 강유전성 메모리 셀에 결합된 플레이트 라인에 인가하고, 여기서 제1 전압은 제2 전압 및 제3 전압에 기초하고, 강유전성 메모리 셀의 선택 구성 요소를 활성화시킬 수 있다. 일부 경우에, 제2 상태는 강유전성 커패시터의 유전체 전하 상태이다. 일부 경우에, 메모리 셀은 강유전성 커패시터를 포함한다. 일부 경우에, 메모리 셀은 유전체 커패시터를 포함한다. 일부 경우에, 메모리 셀은 적어도 3개의 논리 상태를 저장하도록 구성된다. 일부 경우에, 메모리 셀은 2개의 논리 상태를 저장하도록 구성된다. 일부 경우에, 메모리 셀은 적어도 3개의 논리 상태를 저장하도록 구성된다. 일부 경우에, 메모리 셀의 식별된 논리 상태는 적어도 3개의 논리 상태로부터 선택된다. 일부 경우에, 강유전성 커패시터의 제1 상태는 강유전성 커패시터의 분극과 관련된다. 일부 경우에, 강유전성 커패시터의 제2 상태는 강유전성 커패시터에 저장된 유전체 전하와 관련된다. 일부 경우에, 지속 기간은 메모리 셀의 커패시터의 안정 상태, 및 메모리 셀의 커패시터의 휘발성 상태에 기초한다. 일부 경우에, 강유전성 커패시터의 제1 상태를 수정하는 것은 강유전성 커패시터에 제1 전압을 인가하는 것을 포함한다. 일부 경우에, 제1 전압을 강유전성 커패시터에 인가하는 것은 강유전성 메모리 셀에 결합된 디지트 라인에 제2 전압을 인가하는 것을 포함한다. 일부 경우에, 강유전성 커패시터의 제2 상태를 수정하는 것은 강유전성 커패시터에 제4 전압을 인가하는 것을 포함한다. 일부 경우에, 강유전성 커패시터에 제4 전압을 인가하는 것은 강유전성 메모리 셀에 결합된 디지트 라인에 제5 전압을 인가하는 것을 포함하고, 제5 전압이 강유전성 메모리 셀에 인가되는 동안 선택 구성 요소는 비활성화되고, 여기서 선택 구성 요소는 강유전성 메모리 셀에 결합된 플레이트 라인과 강유전성 커패시터 사이에 위치된다. 일부 경우에, 강유전성 커패시터에 제4 전압을 인가하는 것은 강유전성 메모리 셀에 결합된 플레이트 라인에 제6 전압을 인가하는 것을 포함하고, 제6 전압이 강유전성 메모리 셀에 인가되는 동안 선택 구성 요소는 비활성화되고, 여기서 선택 구성 요소는 강유전성 메모리 셀에 결합된 디지트 라인과 강유전성 커패시터 사이에 위치된다. 일부 경우에, 강유전성 메모리 셀은 강유전성 커패시터의 제1 상태 및 강유전성 커패시터의 제2 상태에 기초하여 적어도 3개의 논리 상태를 저장하도록 구성된다. 일부 경우에, 제1 상태는 강유전성 커패시터의 분극 상태이다.
타이밍 관리자(1160)는 메모리 셀에 판독 동작을 수행하는 것에 기초하여 타이머를 개시하고, 여기서 지속 기간은 타이머에 기초하여 결정되고, 노드에 존재하는 제2 전압 레벨이 전압 임계값을 충족시키는 지속 기간을 식별하고, 여기서 논리 상태는 지속 기간에 기초하여 식별되고, 판독 동작의 지속 기간이 시간 임계값을 충족시킨다고 결정하고, 여기서 메모리 셀의 논리 상태를 식별하는 것은 지속 기간이 시간 임계값을 충족시키기 전에 래치가 활성화되지 않는 것에 기초하고, 액세스 동작 동안 디지트 라인의 제1 전압 레벨이 전압 임계값을 충족시키는 지속 기간을 식별하고, 여기서 지속 기간은 강유전성 커패시터의 제1 상태, 강유전성 커패시터의 제2 상태, 및 디지트 라인에 인가된 전압에 기초하고, 디지트 라인과는 다른 노드의 제2 전압 레벨이 전압 임계값을 충족시키는 지속 기간을 식별할 수 있고, 여기서 지속 기간은 강유전성 커패시터의 제1 상태 및 강유전성 커패시터의 제2 상태에 기초할 수 있다. 일부 경우에, 지속 기간은 강유전성 메모리 셀의 강유전성 커패시터에 저장된 총 전하에 기초한다. 일부 경우에, 총 전하는 강유전성 커패시터의 휘발성 전하 및 강유전성 커패시터의 안정적인 전하를 포함한다.
임계값 관리자(1165)는 디지트 라인과는 다른 노드에서의 제2 전압 레벨이 전압 임계값을 충족시키는 것으로 결정할 수 있고, 여기서 지속 기간은 제2 전압 레벨이 전압 임계값을 충족시키는 것에 기초하고, 감지 구성 요소에 의해 제2 노드에서의 전압 레벨을 감지할 수 있고, 여기서 논리 상태는 제2 전압 레벨에 기초하여 식별된다. 일부 경우에, 전압 임계값은 메모리 셀의 안정적인 상태를 생성하는데 사용되는 바이어싱 전압보다 더 작다.
도 12는 본 발명의 다양한 실시형태에 따라 메모리 셀의 시간 기반 액세스를 지원하는 디바이스(1205)를 포함하는 시스템(1200)의 블록도를 도시한다. 디바이스(1205)는 예를 들어, 도 10을 참조하여 전술된 메모리 제어기(1015)의 구성 요소의 일례이거나 이를 포함할 수 있다. 디바이스(1205)는 메모리 제어기(1215), 메모리 셀(1220), 기본 입력/출력 시스템(BIOS) 구성 요소(1225), 프로세서(1230), I/O 제어기(1235) 및 주변 장치 구성 요소(1240)를 포함하여 통신을 송수신하기 위한 구성 요소를 포함하는 양방향 음성 및 데이터 통신을 위한 구성 요소를 포함할 수 있다. 이들 구성 요소는 하나 이상의 버스(예를 들어, 버스(1210))를 통해 전자 통신할 수 있다. 메모리 셀(1220)은 본 명세서에 설명된 정보(즉, 논리 상태의 형태의 정보)를 저장할 수 있다.
BIOS 구성 요소(1225)는 다양한 하드웨어 구성 요소를 초기화하고 실행할 수 있는 펌웨어로서 동작된 BIOS를 포함하는 소프트웨어 구성 요소이다. BIOS 구성 요소(1225)는 또한 프로세서 및 다양한 다른 구성 요소, 예를 들어 주변 장치 구성 요소, 입력/출력 제어 구성 요소 등 사이의 데이터 흐름을 관리할 수 있다. BIOS 구성 요소(1225)는 판독 전용 메모리(ROM), 플래시 메모리, 또는 임의의 다른 비 휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
프로세서(1230)는 지능형 하드웨어 디바이스(예를 들어, 범용 프로세서, DSP, 중앙 처리 유닛(CPU), 마이크로 제어기, ASIC, FPGA, 프로그래밍 가능 논리 디바이스, 이산 게이트 또는 트랜지스터 논리 구성 요소, 이산 하드웨어 구성 요소, 또는 이들의 임의의 조합)를 포함할 수 있다. 일부 경우에, 프로세서(1230)는 메모리 제어기를 사용하여 메모리 어레이를 동작시키도록 구성될 수 있다. 다른 경우에, 메모리 제어기는 프로세서(1230)에 통합될 수 있다. 프로세서(1230)는 다양한 기능(예를 들어, 메모리 셀의 시간 기반 액세스를 지원하는 기능 또는 작업)을 수행하기 위해 메모리에 저장된 컴퓨터 판독 가능 명령을 실행하도록 구성될 수 있다.
I/O 제어기(1235)는 디바이스(1205)에 대한 입력 및 출력 신호를 관리할 수 있다. I/O 제어기(1235)는 또한 디바이스(1205)에 통합되지 않은 주변 장치를 관리할 수 있다. 일부 경우에, I/O 제어기(1235)는 외부 주변 장치와의 물리적 연결부 또는 포트를 나타낼 수 있다. 일부 경우에, I/O 제어기(1235)는 iOS
Figure pat00001
, ANDROID
Figure pat00002
, MS-DOS
Figure pat00003
, MS-WINDOWS
Figure pat00004
, OS/2
Figure pat00005
, UNIX
Figure pat00006
, LINUX
Figure pat00007
또는 다른 알려진 운영 체제와 같은 운영 체제를 이용할 수 있다. 다른 경우에, I/O 제어기(1235)는 모뎀, 키보드, 마우스, 터치 스크린 또는 유사한 디바이스를 나타내거나 이와 상호 작용할 수 있다. 일부 경우에, I/O 제어기(1235)는 프로세서의 일부로서 구현될 수 있다. 일부 경우에, 사용자는 I/O 제어기(1235)를 통해 또는 I/O 제어기(1235)에 의해 제어되는 하드웨어 구성 요소를 통해 디바이스(1205)와 상호 작용할 수 있다.
주변 구성 요소(1240)는 임의의 입력 또는 출력 디바이스를 포함하거나 또는 이러한 디바이스를 위한 인터페이스를 포함할 수 있다. 예는 디스크 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, 범용 직렬 버스(universal serial bus: USB) 제어기, 직렬 또는 병렬 포트 또는 주변 장치 카드 슬롯(peripheral card slot), 예를 들어, 주변 장치 상호 연결부(Peripheral Component Interconnect: PCI) 또는 가속 그래픽 포트(Accelerated Graphics Port: AGP) 슬롯을 포함할 수 있다.
도 13은 본 발명의 다양한 실시형태에 따라 메모리 셀에 시간 기반으로 액세스하는 방법(1300)을 예시하는 흐름도를 도시한다. 방법(1300)의 동작은 본 명세서에 설명된 메모리 제어기(1015) 또는 그 구성 요소에 의해 구현될 수 있다. 예를 들어, 방법(1300)의 동작은 도 10 내지 도 12를 참조하여 설명된 메모리 제어기에 의해 수행될 수 있다. 일부 예에서, 메모리 제어기(1015)는 후술하는 기능을 수행하기 위해 디바이스의 기능 요소를 제어하기 위해 일련의 코드를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 제어기(1015)는 특수 목적 하드웨어를 사용하여 아래에 설명된 기능 부분을 수행할 수 있다.
블록(1305)에서, 메모리 제어기(1015)는 메모리 셀에 판독 동작을 개시한 후 시변 신호를 래치에 인가할 수 있다. 블록(1305)의 동작은 도 1 내지 도 9를 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1305)의 동작 부분은 도 10 내지 도 12를 참조하여 설명된 신호 관리자에 의해 수행될 수 있다.
블록(1310)에서, 메모리 제어기(1015)는 메모리 셀에 결합된 디지트 라인이 판독 동작의 일부로서 제1 전압 레벨로 충전되는 것에 적어도 부분적으로 기초하여 래치를 활성화시킬 수 있다. 블록(1310)의 동작은 도 1 내지 도 9를 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1310)의 동작 부분은 도 10 내지 도 12를 참조하여 설명된 래치 관리자에 의해 수행될 수 있다.
블록(1315)에서, 메모리 제어기(1015)는 래치가 활성화될 때 래치에 존재하는 시변 신호의 값에 적어도 부분적으로 기초하여 메모리 셀의 논리 상태를 식별할 수 있다. 블록(1315)의 동작은 도 1 내지 도 9를 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1315)의 동작 부분은 도 10 내지 도 12를 참조하여 설명된 논리 결정기에 의해 수행될 수 있다.
일부 경우에, 시변 신호의 값은 시변 신호의 미리 결정된 구간에 걸쳐 미리 결정된 방식으로 변한다. 일부 경우에, 메모리 셀은 적어도 3개의 논리 상태를 저장하도록 구성된다. 일부 경우에, 메모리 셀의 식별된 논리 상태는 적어도 3개의 논리 상태로부터 선택된다. 일부 경우에, 제2 시변 신호의 구성은 시변 신호의 구성에 적어도 부분적으로 기초하며, 여기서 시변 신호 및 제2 시변 신호는 적어도 3개의 논리 상태를 한정하도록 협력한다. 일부 경우에, 시변 신호의 구성은 메모리 셀의 예상 전하 및 제1 전압 레벨에 적어도 부분적으로 기초한다. 일부 경우에, 시변 신호의 구성은 메모리 셀이 저장할 수 있는 논리 상태의 수에 적어도 부분적으로 기초한다. 일부 경우에, 시변 신호의 구성은 판독 동작에 사용된 래치의 수에 적어도 부분적으로 기초한다. 일부 경우에, 시변 신호의 구성 및 시변 신호의 구간이 미리 결정된다.
방법(1300)을 수행하기 위한 장치가 설명된다. 장치는 메모리 셀에 판독 동작을 개시한 후 래치에 시변 신호를 인가하기 위한 수단, 메모리 셀에 결합된 디지트 라인이 판독 동작의 일부로서 제1 전압 레벨로 충전되는 것에 적어도 부분적으로 기초하여 래치를 활성화시키는 수단, 및 래치가 활성화될 때 래치에 존재하는 시변 신호의 값에 적어도 부분적으로 기초하여 메모리 셀의 논리 상태를 식별하기 위한 수단을 포함할 수 있다.
전술한 방법(1300) 및 장치의 예는 디지트 라인이 판독 동작의 일부로서 제1 전압 레벨로 충전된 후 래치로부터 메모리 셀을 절연시키기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다. 전술한 방법(1300) 및 장치의 일부 예에서, 메모리 셀은 적어도 3개의 논리 상태를 저장하도록 구성되고, 메모리 셀의 식별된 논리 상태는 적어도 3개의 논리 상태로부터 선택된다.
전술한 방법(1300) 및 장치의 일부 예는 메모리 셀에 판독 동작을 수행하는 것에 적어도 부분적으로 기초하여 제2 시변 신호를 제2 래치에 인가하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있고, 제2 시변 신호는 시변 신호와 다르고, 제2 래치는 래치와 다르다. 전술한 방법(1300) 및 장치의 일부 예는 메모리 셀에 결합된 디지트 라인이 제1 전압 레벨로 충전되는 것에 적어도 부분적으로 기초하여 제2 래치를 활성화시키기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다. 일부 경우에, 메모리 셀의 논리 상태를 식별하는 것은 래치 및 제2 래치가 활성화될 때 래치에 존재하는 시변 신호 및 제2 래치에 존재하는 제2 시변 신호에 적어도 부분적으로 기초한다.
전술한 방법(1300) 및 장치의 일부 예에서, 제2 시변 신호의 구성은 시변 신호의 구성에 적어도 부분적으로 기초한다. 일부 경우에, 시변 신호 및 제2 시변 신호는 적어도 3개의 논리 상태를 한정하기 위해 협력한다.
전술한 방법(1300) 및 장치의 일부 예는 판독 동작의 일부로서 메모리 셀의 디지트 라인을 충전하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다. 일부 경우에 시변 신호는 디지트 라인이 충전되기 시작될 때 인가된다. 전술한 방법(1300) 및 장치의 일부 예는 디지트 라인과는 다른 노드에서 제2 전압 레벨을 감지하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다. 일부 경우에, 래치는 제2 전압 레벨이 전압 임계값을 충족시키는 것에 적어도 부분적으로 기초하여 활성화된다.
전술한 방법(1300) 및 장치의 일부 예는 제2 전압 레벨이 전압 임계값을 충족시키는 것에 적어도 부분적으로 기초하여 신호를 출력하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다. 일부 경우에, 래치는 신호에 적어도 부분적으로 기초하여 활성화된다. 전술한 방법(1300) 및 장치의 일부 예는 판독 동작의 지속 기간이 시간 임계값을 충족시키는 것을 결정하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다. 일부 경우에, 메모리 셀의 논리 상태를 식별하는 것은 지속 기간이 시간 임계값을 충족시키기 전에 래치가 활성화되지 않는 것에 적어도 부분적으로 기초한다.
전술한 방법(1300) 및 장치의 일부 예에서 시변 신호의 구성은 메모리 셀의 예상 전하 및 제1 전압 레벨에 적어도 부분적으로 기초한다. 전술한 방법(1300) 및 장치의 일부 예에서, 시변 신호의 구성은 메모리 셀이 저장할 수 있는 논리 상태의 수에 적어도 부분적으로 기초한다.
전술한 방법(1300) 및 장치의 일부 예에서, 시변 신호의 구성은 판독 동작에 사용된 래치의 수에 적어도 부분적으로 기초한다. 전술한 방법(1300) 및 장치의 일부 예에서, 시변 신호의 값은 시변 신호의 미리 결정된 구간에 걸쳐 미리 결정된 방식으로 변한다.
도 14는 본 발명의 다양한 실시형태에 따라 메모리 셀을 시간 기반으로 액세스하는 방법(1400)을 예시하는 흐름도를 도시한다. 방법(1400)의 동작은 본 명세서에 설명된 메모리 제어기(1015) 또는 그 구성 요소에 의해 구현될 수 있다. 예를 들어, 방법(1400)의 동작은 도 10 내지 도 12를 참조하여 설명된 메모리 제어기에 의해 수행될 수 있다. 일부 예에서, 메모리 제어기(1015)는 후술하는 기능을 수행하기 위해 디바이스의 기능 요소를 제어하기 위해 일련의 코드를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 제어기(1015)는 특수 목적 하드웨어를 사용하여 아래에 설명된 기능 부분을 수행할 수 있다.
블록(1405)에서, 메모리 제어기(1015)는 강유전성 메모리 셀에서 강유전성 커패시터의 제1 상태를 감지할 수 있다. 블록(1405)의 동작은 도 1 내지 도 9를 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1405)의 동작 부분은 도 10 내지 도 12를 참조하여 설명된 감지 관리자에 의해 수행될 수 있다.
블록(1410)에서, 메모리 제어기(1015)는 제1 상태와는 다른 강유전성 커패시터의 제2 상태를 감지할 수 있다. 블록(1410)의 동작은 도 1 내지 도 9를 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1410)의 동작 부분은 도 10 내지 도 12를 참조하여 설명된 감지 관리자에 의해 수행될 수 있다.
블록(1415)에서, 메모리 제어기(1015)는 제1 상태 및 제2 상태에 적어도 부분적으로 기초하여 적어도 3개의 논리 상태로부터 강유전성 메모리 셀의 논리 상태를 식별할 수 있다. 블록(1415)의 동작은 도 1 내지 도 9를 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1415)의 동작 부분은 도 10 내지 도 12를 참조하여 설명된 논리 결정기에 의해 수행될 수 있다.
일부 경우에, 강유전성 커패시터의 제1 상태는 강유전성 커패시터의 분극과 관련된다. 일부 경우에, 강유전성 커패시터의 제2 상태는 강유전성 커패시터에 저장된 유전체 전하와 관련된다. 일부 예에서, 강유전성 커패시터의 제1 상태를 감지하고 강유전성 커패시터의 제2 상태를 감지하는 것은 감지 커패시터의 결합된 상태를 감지하는 것을 포함할 수 있다. 일부 경우에, 결합된 상태는 분극 상태와 유전체 전하 상태의 결합(또는 중첩)일 수 있다.
방법(1400)을 수행하기 위한 장치가 설명된다. 장치는 강유전성 메모리 셀에서 강유전성 커패시터의 제1 상태를 감지하기 위한 수단, 상기 제1 상태와는 다른 강유전성 커패시터의 제2 상태를 감지하기 위한 수단, 및 제1 상태 및 제2 상태에 적어도 부분적으로 기초하여 적어도 3개의 논리 상태로부터 상기 강유전성 메모리 셀의 논리 상태를 식별하기 위한 수단을 포함할 수 있다.
전술한 방법(1400) 및 장치의 일부 예에서, 강유전성 커패시터의 제1 상태는 강유전성 커패시터의 분극과 관련된다. 전술한 방법(1400) 및 장치의 일부 예에서, 강유전성 커패시터의 제2 상태는 강유전성 커패시터에 저장된 유전체 전하와 관련된다.
전술한 방법(1400) 및 장치의 일부 예는 제1 상태에 적어도 부분적으로 기초하여 논리 상태의 제1 비트를 식별하고 제2 상태에 적어도 부분적으로 기초하여 논리 상태의 제2 비트를 식별하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다. 전술한 방법(1400) 및 장치의 일부 예는 디지트 라인과는 다른 노드의 전압 레벨이 전압 임계값을 충족시키는 것에 적어도 부분적으로 기초하여 적어도 2개의 래치를 활성화시키기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다.
전술한 방법(1400) 및 장치의 일부 예는 적어도 2개의 래치 중 하나의 래치에 제1 시변 신호를 인가하고, 제1 시변 신호와는 다른 제2 시변 신호를 적어도 2개의 래치 중 다른 래치에 인가하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다. 일부 경우에, 논리 상태는 적어도 2개의 래치를 활성화시킬 때 제1 시변 신호 및 제2 시변 신호의 값에 적어도 부분적으로 기초하여 식별된다.
전술한 방법(1400) 및 장치의 일부 예는 디지트 라인의 제1 전압 레벨이 액세스 동작 동안 전압 임계값을 충족시키는 지속 기간을 식별하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있고, 여기서 지속 기간은 강유전성 커패시터의 제1 상태, 강유전성 커패시터의 제2 상태, 및 디지트 라인에 인가된 전압에 적어도 부분적으로 기초한다.
전술한 방법(1400) 및 장치의 일부 예는 디지트 라인과는 다른 노드의 제2 전압 레벨이 전압 임계값을 충족시키는 지속 기간을 식별하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있고, 여기서 지속 기간은 강유전성 커패시터의 제1 상태 및 강유전성 커패시터의 제2 상태에 적어도 부분적으로 기초한다.
도 15는 본 발명의 다양한 실시형태에 따라 메모리 셀을 시간 기반으로 액세스하는 방법(1500)을 예시하는 흐름도를 도시한다. 방법(1500)의 동작은 본 명세서에 설명된 메모리 제어기(1015) 또는 그 구성 요소에 의해 구현될 수 있다. 예를 들어, 방법(1500)의 동작은 도 10 내지 도 12를 참조하여 설명된 메모리 제어기에 의해 수행될 수 있다. 일부 예에서, 메모리 제어기(1015)는 후술하는 기능을 수행하기 위해 디바이스의 기능 요소를 제어하기 위해 일련의 코드를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 제어기(1015)는 특수 목적 하드웨어를 사용하여 아래에 설명된 기능 부분을 수행할 수 있다.
블록(1505)에서, 메모리 제어기(1015)는 강유전성 메모리 셀의 선택 구성 요소를 활성화시킬 수 있다. 블록(1505)의 동작은 도 1 내지 도 9를 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1505)의 동작 부분은 도 10 내지 도 12를 참조하여 설명된 셀 관리자에 의해 수행될 수 있다.
블록(1510)에서, 메모리 제어기(1015)는 선택 구성 요소가 활성화되는 동안 전압이 강유전성 메모리 셀에 인가되는 것에 적어도 부분적으로 기초하여 강유전성 메모리 셀의 강유전성 커패시터의 제1 상태를 수정할 수 있다. 블록(1510)의 동작은 도 1 내지 도 9를 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1510)의 동작 부분은 도 10 내지 도 12를 참조하여 설명된 셀 관리자에 의해 수행될 수 있다.
블록(1515)에서, 메모리 제어기(1015)는 선택 구성 요소를 비활성화시킬 수 있다. 블록(1515)의 동작은 도 1 내지 도 9를 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1515)의 동작 부분은 도 10 내지 도 12를 참조하여 설명된 셀 관리자에 의해 수행될 수 있다.
블록(1520)에서, 메모리 제어기(1015)는 전압이 강유전성 메모리 셀에 인가되는 동안 선택 구성 요소가 비활성화되는 것에 적어도 부분적으로 기초하여 강유전성 커패시터의 제2 상태를 수정할 수 있다. 블록(1520)의 동작은 도 1 내지 도 9를 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1520)의 동작 부분은 도 10 내지 도 12를 참조하여 설명된 셀 관리자에 의해 수행될 수 있다.
일부 경우에, 제2 상태는 강유전성 커패시터의 유전체 전하 상태이다. 일부 경우에, 강유전성 커패시터의 제1 상태를 수정하는 것은 강유전성 커패시터에 제1 전압을 인가하는 것을 포함한다. 일부 경우에, 제1 전압을 강유전성 커패시터에 인가하는 것은 강유전성 메모리 셀에 결합된 디지트 라인에 제2 전압을 인가하는 것을 포함한다. 일부 경우에, 강유전성 커패시터의 제2 상태를 수정하는 것은 강유전성 커패시터에 제4 전압을 인가하는 것을 포함한다.
일부 경우에, 강유전성 커패시터에 제4 전압을 인가하는 것은 선택 구성 요소가 비활성화되는 동안 강유전성 메모리 셀에 결합된 디지트 라인에 제5 전압을 인가하는 것을 포함하고, 선택 구성 요소는 강유전성 메모리 셀에 결합된 플레이트 라인과 강유전성 커패시터 사이에 위치된다.
일부 경우에, 강유전성 커패시터에 제4 전압을 인가하는 것은 선택 구성 요소가 비활성화되는 동안 강유전성 메모리 셀에 결합된 플레이트 라인에 제6 전압을 인가하는 것을 포함하고, 선택 구성 요소는 강유전성 메모리 셀에 결합된 디지트 라인과 강유전성 커패시터 사이에 위치된다.
일부 경우에, 강유전성 메모리 셀은 강유전성 커패시터의 제1 상태 및 강유전성 커패시터의 제2 상태에 적어도 부분적으로 기초하여 적어도 3개의 논리 상태를 저장하도록 구성된다. 일부 경우에, 제1 상태는 강유전성 커패시터의 분극 상태이다.
방법(1500)을 수행하기 위한 장치가 설명된다. 장치는 강유전성 메모리 셀의 선택 구성 요소를 활성화시키기 위한 수단, 선택 구성 요소가 활성화되는 동안 전압이 강유전성 메모리 셀에 인가되는 것에 적어도 부분적으로 기초하여 강유전성 메모리 셀의 강유전성 커패시터의 제1 상태를 수정하기 위한 수단, 선택 구성 요소를 비활성화시키는 수단, 및 상기 전압이 강유전성 메모리 셀에 인가되는 동안 선택 구성 요소가 비활성화되는 것에 적어도 부분적으로 기초하여 상기 강유전성 커패시터의 제2 상태를 수정하기 위한 수단을 포함할 수 있다.
전술한 방법(1500) 및 장치의 일부 예는 강유전성 메모리 셀에 결합된 플레이트 라인 및 디지트 라인이 접지되거나 가상으로 접지되는 동안 선택 구성 요소를 활성화시키기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다. 전술한 방법(1500) 및 장치의 일부 예는 강유전성 커패시터에 제1 전압을 인가하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다.
전술한 방법(1500) 및 장치의 일부 예는 강유전성 메모리 셀에 결합된 디지트 라인에 제2 전압을 인가하고, 강유전성 메모리 셀에 결합된 플레이트 라인에 제3 전압을 인가하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있고, 제3 전압은 제2 전압과는 다르다. 일부 경우에, 제1 전압은 제2 전압 및 제3 전압에 적어도 부분적으로 기초한다.
전술한 방법(1500) 및 장치의 일부 예는 강유전성 커패시터에 제4 전압을 인가하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다. 전술한 방법(1400) 및 장치의 일부 예는 강유전성 메모리 셀에 결합된 디지트 라인에 제5 전압을 인가하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있으며, 여기서 선택 구성 요소는 제5 전압이 강유전성 메모리 셀에 인가되는 동안 비활성화된다. 일부 경우에, 선택 구성 요소는 강유전성 메모리 셀에 결합된 플레이트 라인과 강유전성 커패시터 사이에 위치된다.
전술한 방법(1500) 및 장치의 일부 예는 강유전성 메모리 셀에 결합된 플레이트 라인에 제6 전압을 인가하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있으며, 여기서 선택 구성 요소는 제6 전압이 강유전성 메모리 셀에 인가되는 동안 비활성화된다. 일부 경우에, 선택 구성 요소는 강유전성 메모리 셀에 결합된 디지트 라인과 강유전성 커패시터 사이에 위치된다.
전술한 방법(1500) 및 장치의 일부 예에서, 강유전성 메모리 셀은 강유전성 커패시터의 제1 상태 및 강유전성 커패시터의 제2 상태에 적어도 부분적으로 기초하여 적어도 3개의 논리 상태를 저장하도록 구성된다.
전술한 방법(1500) 및 장치의 일부 예에서, 제1 상태는 강유전성 커패시터의 분극 상태이고, 제2 상태는 강유전성 커패시터의 유전체 전하 상태이다.
전술한 방법은 가능한 구현예를 설명하고, 동작 및 단계는 재배열되거나 수정될 수 있고, 다른 구현예들도 가능한 것으로 이해된다. 또한, 2개 초과의 방법의 실시형태가 결합될 수 있다.
본 명세서에 설명된 정보 및 신호는 다양한 다른 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령, 커맨드, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 장 또는 입자, 또는 이들의 임의의 조합으로 표현될 수 있다. 일부 도면은 신호를 단일 신호로서 도시할 수 있으나; 이 기술 분야에 통상의 지식을 가진 자라면 신호는 신호의 버스를 나타낼 수 있으며, 버스는 다양한 비트 폭을 가질 수 있는 것으로 이해된다.
본 명세서에 사용된 "가상 접지"라는 용어는 대략 0 볼트(0V)의 전압에서 유지되지만 접지와 직접 연결되지 않은 전기 회로의 노드를 지칭한다. 따라서 가상 접지의 전압이 일시적으로 변동하고 정상 상태에서 약 0V로 복귀될 수 있다. 가상 접지는 연산 증폭기 및 저항기로 구성된 전압 분배기와 같은 다양한 전자 회로 요소를 사용하여 구현될 수 있다. 다른 구현예도 가능하다. "가상 접지" 또는 "가상으로 접지된" 것이란 약 0V에 연결된 것임을 의미한다.
"전자 통신" 및 "결합된"이라는 용어는 구성 요소들 사이의 전자 흐름을 지원하는 구성 요소들 간의 관계를 지칭한다. 이것은 구성 요소들 간의 직접 연결을 포함하거나 중간 구성 요소를 포함할 수 있다. 전자 통신에서 또는 서로 결합된 구성 요소는 (예를 들어, 통전된 회로에서) 전자 또는 신호를 능동적으로 교환하거나 또는 (예를 들어, 비-통전된 회로에서) 전자 또는 신호를 능동적으로 교환하지 않을 수 있지만, 회로가 통전될 때 전자 또는 신호를 교환하고 교환하도록 동작 가능하도록 구성될 수 있다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 2개의 구성 요소는 전자 통신 중이거나 또는 스위치의 상태(즉, 개방 또는 폐쇄)에 관계없이 결합될 수 있다.
본 명세서에서 사용된 "실질적으로"라는 용어는 수식된 특성(예를 들어, 실질적으로 용어에 의해 수식된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 장점을 달성하기에 충분히 가까운 것을 의미한다.
본 명세서에 사용된 "전극"이라는 용어는 전기 전도체를 지칭할 수 있고, 일부 경우에는 메모리 셀 또는 메모리 어레이의 다른 구성 요소에 대한 전기 접점으로서 사용될 수 있다. 전극은 메모리 어레이(100)의 요소 또는 구성 요소 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
"절연된"이라는 용어는 구성 요소들 사이에 전자가 현재 흐를 수 없는 관계를 지칭하고; 구성 요소들 간에 개방 회로가 있는 경우 구성 요소는 서로 절연된다. 예를 들어, 스위치로 물리적으로 연결된 두 구성 요소는 스위치가 개방될 때 서로 절연될 수 있다.
본 명세서에서 사용된 "단락"이라는 용어는 해당 두 구성 요소 사이의 단일 중간 구성 요소의 활성화를 통해 구성 요소들 사이에 전도성 경로가 수립되는 구성 요소들 사이의 관계를 지칭한다. 예를 들어, 제2 구성 요소로 단락된 제1 구성 요소는 두 구성 요소 사이의 스위치가 닫힐 때 제2 구성 요소와 전자를 교환할 수 있다. 따라서, 단락은 전자 통신에 있는 구성 요소(또는 라인)들 사이에 전하 흐름을 가능하게 하는 동적 동작일 수 있다.
메모리 어레이(100)를 포함하여 본 명세서에 논의된 디바이스는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 실리콘-온-절연체(silicon-on-insulator: SOI) 기판, 예를 들어, 실리콘-온-글래스(silocon-on-glass: SOG) 또는 실리콘-온-사파이어(silicon-on-sapphire: SOP), 또는 다른 기판 상의 반도체 물질의 에피택셜 층일 수 있다. 기판 또는 기판의 서브-영역의 전도성은 인, 붕소 또는 비소를 포함하지만 이에 제한되지 않는 다양한 화학종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 나타낼 수 있고, 소스, 드레인 및 게이트를 포함하는 3개의 단자 디바이스를 포함할 수 있다. 단자는 전도성 물질, 예를 들어 금속을 통해 다른 전자 구성 요소에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고, 고농도로 도핑된, 예를 들어 축퇴된 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저농도로 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n형인 경우(즉, 다수의 캐리어가 전자인 경우), FET는 n형 FET라고 지칭될 수 있다. 채널이 p형인 경우(즉, 다수의 캐리어는 정공인 경우), FET는 p형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, 양의 전압 또는 음의 전압을 n형 FET 또는 p형 FET에 각각 인가하면 채널이 전도성이 될 수 있다. 트랜지스터의 임계 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "온(on)" 또는 "활성화"될 수 있다. 트랜지스터의 임계 전압보다 더 낮은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "오프(off)" 또는 "비활성화"될 수 있다.
첨부된 도면과 관련하여 본 명세서에 제시된 설명은 예시적인 구성을 설명하고, 구현될 수 있거나 청구범위 내에 있는 모든 예를 나타내는 것은 아니다. 본 명세서에 사용된 "예시적인"이라는 용어는 "예, 경우 또는 예시로서 제공되는" 것을 의미하며, "바람직한" 또는 "다른 예보다 유리한" 것을 나타내는 것이 아닌 것을 의미한다. 상세한 설명은 설명된 기법의 이해를 제공하기 위한 구체적인 상세를 포함한다. 그러나, 이들 기법은 이들 특정 상세 없이 실시될 수 있다. 일부 경우에, 잘 알려진 구조 및 디바이스는 설명된 예의 개념을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면에서, 유사한 구성 요소 또는 특징은 동일한 기준 라벨을 가질 수 있다. 나아가, 동일한 유형의 다양한 구성 요소는 유사한 구성 요소를 구별하는 대시 및 제2 라벨로 기준 라벨을 따름으로써 구별될 수 있다. 명세서에 제1 기준 라벨만이 사용되는 경우, 설명은 제2 기준 라벨에 상관없이 동일한 제1 기준 라벨을 갖는 유사한 구성 요소 중 임의의 것에 적용될 수 있다.
본 명세서에 설명된 정보 및 신호는 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전체에 걸쳐 참조될 수 있는 데이터, 명령, 커맨드, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 장 또는 입자, 또는 이들의 임의의 조합으로 표현될 수 있다.
본 발명과 관련하여 설명된 다양한 예시적인 블록 및 모듈은 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그래밍 가능한 논리 디바이스, 이산 게이트 또는 트랜지스터 논리, 이산 하드웨어 구성 요소, 또는 본 명세서에 설명된 기능을 수행하도록 설계된 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안적으로 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스의 조합(예를 들어, 디지털 신호 프로세서(digital signal processor: DSP) 및 마이크로프로세서의 조합, 다중 마이크로프로세서, DSP 코어와 연계된 하나 이상의 마이크로프로세서, 또는 임의의 다른 이러한 구성)으로서 구현될 수 있다.
본 명세서에 설명된 기능은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능은 컴퓨터 판독 가능 매체 상에 하나 이상의 명령 또는 코드로서 저장되거나 전송될 수 있다. 다른 예 및 구현은 본 발명 및 첨부된 청구범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 전술한 기능은 프로세서, 하드웨어, 펌웨어, 하드와이어 또는 이들 중 임의의 조합에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능을 구현하는 특징은 또한 기능의 일부가 상이한 물리적 위치에서 구현되도록 분산되는 것을 포함하여 다양한 위치에 물리적으로 위치될 수 있다. 또한, 청구범위를 포함하여 본 명세서에 사용된 항목 목록(예를 들어, "적어도 하나" 또는 "하나 이상"과 같은 어구로 시작되는 항목 목록)에서 사용된 "또는"이라는 용어는 예를 들어, A, B 또는 C 중 적어도 하나의 항목이 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하는 포괄적인 항목을 나타낸다. 또한, 본 명세서에 사용된 "~에 기초하여"라는 어구는 닫힌 조건 세트를 언급하는 것으로 해석되지 않아야 한다. 예를 들어, "조건 A에 기초하여"로 설명된 예시적인 단계는 본 발명의 범위를 벗어나지 않고 조건 A 및 조건 B에 기초할 수 있다. 다시 말해서, 본 명세서에 사용된 "~에 기초하여"라는 어구는 "~에 적어도 부분적으로 기초하여"라는 어구와 동일한 방식으로 해석되어야 한다.
컴퓨터 판독 가능 매체는 하나의 장소로부터 다른 장소로 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 비-일시적인 컴퓨터 저장 매체 및 통신 매체를 모두 포함한다. 비-일시적인 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 비-제한적으로, 비-일시적인 컴퓨터 판독 가능 매체는 RAM, ROM, 전기적으로 소거 가능한 프로그래밍 가능 판독 전용 메모리(EEPROM), 콤팩트 디스크(CD) ROM 또는 다른 광 디스크 저장 디바이스, 자기 디스크 저장 디바이스 또는 다른 자기 저장 디바이스, 또는 명령 또는 데이터 구조의 형태로 원하는 프로그램 코드 수단을 운반 또는 저장하는데 사용될 수 있고 범용 또는 특수 목적 컴퓨터 또는 범용 목적 또는 특수 목적 프로세서에 의해 액세스될 수 있는 임의의 다른 비-일시적인 매체를 포함할 수 있다. 또한, 임의의 연결은 컴퓨터 판독 가능 매체라고 적절히 지칭된다. 예를 들어 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스트 페어(twisted pair), 디지털 가입자 회선(Digital Subscriber Line: DSL), 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술을 사용하여, 웹 사이트, 서버 또는 다른 원격 소스로부터 전송되는 경우, 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 회선(DSL), 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술이 매체의 정의에 포함된다. 본 명세서에 사용된 디스크(disk) 및 디스크(disc)는 CD, 레이저 디스크, 광 디스크, 디지털 다용도 디스크(digital versatile disc: DVD), 플로피 디스크 및 블루레이 디스크를 포함되고, 여기서 디스크(disk)는 일반적으로 자기적으로 데이터를 재생하는 것인 반해, 디스크(disc)는 레이저로 광학적으로 데이터를 재생하는 것을 말한다. 상기의 조합은 또한 컴퓨터 판독 가능 매체의 범위 내에 포함된다.
본 명세서의 설명은 이 기술 분야에 통상의 지식을 가진 자라면 본 발명을 제조하거나 사용할 수 있도록 제공된다. 본 발명에 대한 다양한 수정은 이 기술 분야에 통상의 지식을 가진 자에게 명백할 것이며, 본 명세서에 한정된 일반적인 원리는 본 발명의 범위를 벗어나지 않고 다른 변형에 적용될 수도 있다. 따라서, 본 발명은 본 명세서에 설명된 예 및 설계로 제한되지 않고, 본 명세서에 개시된 원리 및 신규한 특징과 일치하는 최광의 범위에 따라야 한다.

Claims (20)

  1. 방법으로서,
    메모리 셀에 판독 동작을 개시한 후 시변 신호(time-varying signal)를 래치에 인가하는 단계;
    상기 메모리 셀에 결합된 디지트 라인이 상기 판독 동작의 일부로서 제1 전압 레벨로 충전되는 것에 적어도 부분적으로 기초하여 상기 래치를 활성화시키는 단계; 및
    상기 래치가 활성화될 때 상기 래치에 존재하는 상기 시변 신호의 값에 적어도 부분적으로 기초하여 상기 메모리 셀의 논리 상태를 식별하는 단계를 포함하는, 방법.
  2. 청구항 1에 있어서,
    상기 디지트 라인이 상기 판독 동작의 일부로서 상기 제1 전압으로 충전된 후에 상기 래치로부터 상기 메모리 셀을 절연시키는 단계를 더 포함하는, 방법.
  3. 청구항 1에 있어서,
    상기 메모리 셀은 적어도 3개의 논리 상태를 저장하도록 구성되고;
    상기 메모리 셀의 식별된 논리 상태는 상기 적어도 3개의 논리 상태로부터 선택되는, 방법.
  4. 청구항 3에 있어서,
    상기 메모리 셀에 상기 판독 동작을 수행하는 것에 적어도 부분적으로 기초하여 제2 시변 신호를 제2 래치에 인가하는 단계를 더 포함하되, 상기 제2 시변 신호는 상기 시변 신호와는 상이하며, 상기 제2 래치는 상기 래치와는 상이한, 방법.
  5. 청구항 4에 있어서,
    상기 메모리 셀에 결합된 상기 디지트 라인이 상기 제1 전압 레벨로 충전되는 것에 적어도 부분적으로 기초하여 상기 제2 래치를 활성화시키는 단계를 더 포함하되, 상기 메모리 셀의 논리 상태를 식별하는 단계는 상기 래치 및 상기 제2 래치가 활성화될 때 상기 래치에 존재하는 상기 시변 신호 및 상기 제2 래치에 존재하는 제2 시변 신호에 적어도 부분적으로 기초하는, 방법.
  6. 청구항 4에 있어서,
    상기 제2 시변 신호의 구성은 상기 시변 신호의 구성에 적어도 부분적으로 기초하고, 상기 시변 신호 및 상기 제2 시변 신호는 적어도 3개의 논리 상태를 한정하도록 협력하는, 방법.
  7. 청구항 1에 있어서,
    상기 판독 동작의 일부로서 상기 메모리 셀의 상기 디지트 라인을 충전하는 단계를 더 포함하되, 상기 시변 신호는 상기 디지트 라인이 충전되기 시작될 때 인가되는, 방법.
  8. 청구항 1에 있어서,
    상기 디지트 라인과는 다른 노드에서 제2 전압 레벨을 감지하는 단계를 더 포함하되, 상기 래치는 상기 제2 전압 레벨이 전압 임계값을 충족시키는 것에 적어도 부분적으로 기초하여 활성화되는, 방법.
  9. 청구항 8에 있어서,
    상기 제2 전압 레벨이 상기 전압 임계값을 충족시키는 것에 적어도 부분적으로 기초하여 신호를 출력하는 단계를 더 포함하되, 상기 래치는 상기 신호에 적어도 부분적으로 기초하여 활성화되는, 방법.
  10. 청구항 1에 있어서,
    상기 판독 동작의 지속 기간이 시간 임계값을 충족시킨다고 결정하는 단계를 더 포함하되, 상기 메모리 셀의 논리 상태를 식별하는 것은 상기 지속 기간이 상기 시간 임계값을 충족시키기 전에 상기 래치가 활성화되지 않는 것에 적어도 부분적으로 기초하는, 방법.
  11. 청구항 1에 있어서,
    상기 시변 신호의 구성은 상기 메모리 셀의 예상 전하 및 상기 제1 전압 레벨에 적어도 부분적으로 기초하는, 방법.
  12. 청구항 11에 있어서,
    상기 시변 신호의 구성은 상기 메모리 셀이 저장할 수 있는 논리 상태의 수에 적어도 부분적으로 기초하는, 방법.
  13. 청구항 12에 있어서,
    상기 시변 신호의 구성은 상기 판독 동작에 사용된 래치의 수에 적어도 부분적으로 기초하는, 방법.
  14. 청구항 1에 있어서,
    상기 시변 신호의 값은 상기 시변 신호의 미리 결정된 구간에 걸쳐 미리 결정된 방식으로 변하는, 방법.
  15. 방법으로서,
    강유전성 메모리 셀과 결합된 래치에 시변 신호(time-varying signal)를 인가하는 단계;
    강유전성 메모리 셀에서 강유전성 커패시터의 제1 상태 및 상기 제1 상태와는 다른 제2 상태를 감지하는 단계로서, 상기 제1 상태, 상기 제2 상태, 또는 둘다를 감지하는 것은 상기 래치에 상기 시변 신호를 인가하는 것에 적어도 부분적으로 기초하는, 단계; 및
    상기 강유전성 커패시터의 상기 제1 상태 및 상기 강유전성 커패시터의 상기 제2 상태에 적어도 부분적으로 기초하여 적어도 3개의 논리 상태로부터 상기 강유전성 메모리 셀의 논리 상태를 식별하는 단계를 포함하는, 방법.
  16. 청구항 15에 있어서,
    상기 강유전성 커패시터의 제1 상태는 상기 강유전성 커패시터의 분극과 관련된, 방법.
  17. 청구항 15에 있어서,
    상기 강유전성 커패시터의 제2 상태는 상기 강유전성 커패시터에 저장된 유전체 전하와 관련된, 방법.
  18. 청구항 15에 있어서,
    상기 강유전성 커패시터의 상기 제1 상태를 감지하는 것 및 상기 강유전성 커패시터의 상기 제2 상태를 감지하는 것은, 상기 래치에 상기 시변 신호를 인가한 후에 일어나며, 상기 방법은:
    상기 제1 상태에 적어도 부분적으로 기초하여 상기 논리 상태의 제1 비트를 식별하는 단계; 및
    상기 제2 상태에 적어도 부분적으로 기초하여 상기 논리 상태의 제2 비트를 식별하는 단계를 더 포함하는, 방법.
  19. 청구항 15에 있어서,
    디지트 라인과는 다른 노드의 전압 레벨이 전압 임계값을 충족시키는 것에 적어도 부분적으로 기초하여 상기 래치 및 제2 래치를 활성화시키는 단계를 더 포함하는, 방법.
  20. 장치로서,
    메모리 셀;
    상기 메모리 셀과 결합된 디지트 라인;
    상기 디지트 라인과 결합된 래치; 및
    상기 메모리 셀 및 상기 래치와 결합된 제어기를 포함하며, 상기 제어기는 상기 장치로 하여금:
    상기 메모리 셀에 판독 동작을 개시한 후 시변 신호(time-varying signal)를 상기 래치에 인가하게 하고;
    상기 메모리 셀에 결합된 상기 디지트 라인이 상기 판독 동작의 일부로서 제1 전압 레벨로 충전되는 것에 적어도 부분적으로 기초하여 상기 래치를 활성화시키게 하며;
    상기 래치가 활성화될 때 상기 래치에 존재하는 상기 시변 신호의 값에 적어도 부분적으로 기초하여 상기 메모리 셀의 논리 상태를 식별하게 하도록
    동작 가능한, 장치.
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