JP7023351B2 - ランダム・アクセス及び強誘電体メモリのためのウェア・レベリング - Google Patents

ランダム・アクセス及び強誘電体メモリのためのウェア・レベリング Download PDF

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Description

［クロス・リファレンス］
本特許出願は、２０１７年８月３０日に出願された、Ｆａｃｋｅｎｔｈａｌらによる「Ｗｅａｒ Ｌｅｖｅｌｉｎｇ ｆｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ ａｎｄ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｍｅｍｏｒｙ」という名称の米国特許出願第１５／６９１，４５４号に対する優先権を主張する２０１８年８月２３日に出願された、Ｆａｃｋｅｎｔｈａｌらによる「Ｗｅａｒ Ｌｅｖｅｌｉｎｇ ｆｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ ａｎｄ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｍｅｍｏｒｙ」という名称のＰＣＴ出願番号ＰＣＴ／ＵＳ２０１８／０４７７９０に対する優先権を主張するものであり、それらの各々は、本発明の譲受人に譲渡され、参照によりその全体が明白に組み込まれる。
以下は、包括的には、メモリ・アレイに関し、より具体的には、ランダム・アクセス及び強誘電体メモリのためのウェア・レベリングに関する。
メモリ・デバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタル・ディスプレイなどの種々の電子デバイスにおいて情報を記憶するために広く使用されている。情報は、メモリ・セルの異なる状態をプログラムすることによって記憶される。例えば、２値メモリ・セルは、多くの場合に論理「１」又は論理「０」によって表される、２つの状態を有する。他のシステムでは、３つ以上の状態が記憶される場合がある。記憶された情報にアクセスするために、電子デバイスの構成要素が、メモリ・セル内に記憶された状態を読み出すか、又は検知することができる。情報を記憶するために、電子デバイスの構成要素が、メモリ・セル内に状態を書き込むか、又はプログラムすることができる。
磁気ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗性ＲＡＭ（ＲＲＡＭ（登録商標））、フラッシュ・メモリ、相変化メモリ（ＰＣＭ）、３次元（３Ｄ）クロスポイント・メモリ（３Ｄ ＸＰｏｉｎｔ（商標）メモリ）、３ＤＮｏｔ－ＡＮＤ（ＮＡＮＤ）メモリなどを含む、種々のタイプのメモリ・デバイスが存在する。メモリ・デバイスは揮発性又は不揮発性とすることができる。不揮発性メモリ・デバイス、例えば、ＦｅＲＡＭは、外部電源が存在しない場合でも、長期間にわたって、記憶された論理状態を保持することができる。揮発性メモリ・デバイス、例えば、ＤＲＡＭは、外部電源によって周期的にリフレッシュされない限り、記憶された状態を経時的に失う場合がある。ＦｅＲＡＭは、揮発性メモリと類似のデバイスアーキテクチャを使用する場合があるが、記憶デバイスとして強誘電体キャパシタを使用することに起因して、不揮発性を有することができる。ＦｅＲＡＭは、それゆえ、他の不揮発性及び揮発性メモリ・デバイスに比べて、改善された性能を有することができる。
メモリ・デバイスを改善することは、一般に、数ある指標の中でも、メモリ・セル密度を高めること、読み出し／書き込み速度を上げること、信頼性を高めること、データ保持を長くすること、電力消費量を削減すること、又は製造コストを削減することを含むことができる。しかしながら、場合によっては、プログラム及び消去のサイクル持続能力が限られることに起因して、メモリ・セルの信頼性に関して限界があることが、消費者が経験するメモリ・デバイスの性能及び寿命に悪影響を及ぼす場合がある。
本明細書における開示は、以下の図を参照し、それらの図を含む。
本開示の実施形態による、ランダム・アクセス及び強誘電体メモリのためのウェア・レベリングをサポートするメモリ・セルのアレイを有するメモリ・デバイスの一例を示す図である。 本開示の実施形態による、ランダム・アクセス及び強誘電体メモリのためのウェア・レベリングをサポートする強誘電体メモリ・セル及び回路構成要素の一例を示す図である。 本開示の実施形態による、ランダム・アクセス及び強誘電体メモリのためのウェア・レベリングをサポートする強誘電体メモリ・セルのためのヒステリシス曲線を伴う非線形電気的特性の一例を示す図である。 本開示の実施形態による、ランダム・アクセス及び強誘電体メモリのためのウェア・レベリングをサポートする動作の図である。 本開示の実施形態による、ランダム・アクセス及び強誘電体メモリのためのウェア・レベリングをサポートする動作を示す図である。 本開示の実施形態による、ランダム・アクセス及び強誘電体メモリのためのウェア・レベリングをサポートする動作を示す図である。 本開示の実施形態による、ランダム・アクセス及び強誘電体メモリのためのウェア・レベリングをサポートするメモリ・デバイスのブロック図である。 本開示の実施形態による、ランダム・アクセス及び強誘電体メモリのためのウェア・レベリングのための方法を示すフローチャートである。 本開示の実施形態による、ランダム・アクセス及び強誘電体メモリのためのウェア・レベリングのための方法を示すフローチャートである。
ウェア・レベリングは、限られたサイクル性能を示す場合がある不揮発性メモリ・デバイス、例えば、ＦｅＲＡＭの使用可能寿命を延長することができる。ウェア・レベリングは、ある論理アドレスに対応するメモリ・セルの特定のサブセットが、メモリ・セルの残りの部分と比べて多くのプログラム及び消去サイクル回数を経験するのを回避するために、１組の異なるメモリ・セル（すなわち、ウェア・レベリング・プール）にわたってプログラム及び消去サイクルの回数を分散させることができる。
ウェア・レベリング・アプリケーションにおいて、ウェア・レベリング・プールが大きいほど、ウェア・レベリングの実効性を増すことができる。ウェア・レベリング・プールは、データがその中を循環するアレイのページの数を指すことができる。ページは、種々のインターフェースにおいて単位として扱われるデータの数を指すことができ、メモリ・アレイのセクションに共通のワード線に関連付けられるデータのグループに関連付けることができる。例えば、ＦｅＲＡＭ内のページの通常のサイズは６４バイトとすることができる。例えば、１２８バイト、２５６バイト、５１２バイトなどの他のサイズのページも実現可能な場合がある。一例として、ウェア・レベリング・プールが１０００ページである場合には、そして、顧客が１つの論理ページを絶えずヒットする場合には、その顧客サイクルはウェア・レベリング・プール内の１０００ページに広がる場合があり、それゆえ、各ページが経験する物理的なサイクルカウントが、１０００分の１に減少する場合がある。一方、ウェア・レベリング・プールが３２０００ページである場合には、各ページが経験する物理的なサイクルカウントは３２０００分の１に減少する場合がある。それゆえ、不揮発性メモリ・デバイスが示す場合がある限られたサイクル能力に関連付けられるリスクを軽減するために、より大きいサイズのウェア・レベリング・プールにわたるウェア・レベリングを助長しようとする動機につながる場合がある。
ウェア・レベリング・アプリケーションにおいて、ページ・コピー動作が実行される場合があり、その場合に、１つのページ（すなわち、ソースページ）の内容をメモリ・アレイの１つのセクションからコピーし、その内容を別のページ（すなわち、宛先ページ）に移動させる。ページ・コピー動作中に、ソースページ及び宛先ページに共通である１組の感知構成要素及びラッチが使用される場合があり、それにより、ソースページ及び宛先ページが、共通の１組の感知構成要素及びラッチで構成される同じセクション内に存在するように制限されることを余儀なくされる場合がある。そのような制限は、ウェア・レベリング・プールのサイズを制限し、それにより、より大きいサイズのウェア・レベリング・プールを有するという利点を妨げる場合がある。
ウェア・レベリング・アプリケーションにおける別の検討事項は、ソースページの内容の中に存在する場合がある１つ以上の誤りビットに関連する場合がある。誤りビットを含むソースページの内容が宛先ページにコピーされるとき、宛先ページの内容が、複製された誤りビットを含む場合があり、それにより、結果として、宛先ページに割り当てられた誤り訂正能力の低下につながることがある。この問題は、誤り伝搬問題と呼ばれる場合がある。あるページに関連付けられる一定の数の誤りビットは、誤り訂正符号（ＥＣＣ）ロジックを通して、ページの内容をスクラブすることによって訂正することができる。ＥＣＣロジックは、メモリ・アレイとともにチップ上に存在することができる。場合によっては、ＥＣＣロジックは、メモリ・アレイのバンク・レベル・ロジック内の任意のセクションからのデータ・セットに対してＥＣＣ機能を実行するように構成することができる。それゆえ、ＥＣＣロジックが、ソースページの内容の中に存在する場合がある１つ又は複数の誤りビットを訂正し、誤り伝搬問題を回避するために、ソースページの内容が、メモリ・アレイのそのセクションに関連付けられる１組の感知構成要素及びラッチを越えて動かされる場合がある。
ランダム・アクセス及び強誘電体メモリのためのウェア・レベリングをサポートする技法が本明細書において説明され、それらの技法は、消費する電力を少なくし、一定の遅延時間、例えば、行リフレッシュ時間（ｔＲＦＣ）を短縮しながら、ウェア・レベリング・プールのサイズを拡張するという利点を提供することができる。更に、ウェア・レベリング・アプリケーション中にソースページから宛先ページにページの内容を移動させながら、誤り訂正を成し遂げることができる。本明細書において使用されるときに、それらの技法は、他のサポート回路構成要素（例えば、感知構成要素、ラッチ、ＥＣＣロジック、内部論理回路など）とともに、３つのアドレス線、すなわち、プレート線、ディジット線及びワード線を備える強誘電体メモリ・セルを用いて説明される。サポート回路構成要素のいくつかは、いくつかの例において、強誘電体メモリ・セルのアレイのマルチデッキの下方に、すなわち、アレイ下方の相補型金属酸化膜半導体（ＣＭＯＳ）の一部として配置される場合がある。
上記で導入された開示の特徴が、メモリ・デバイスとの関連において以下に更に説明される。その後、ランダム・アクセス及び強誘電体メモリのためのウェア・レベリングに関連するメモリ・アレイ及びメモリ部分に関する具体例が説明される。本開示のこれらの特徴及び他の特徴が、ランダム・アクセス及び強誘電体メモリのためのウェア・レベリングに関連する装置図、システム図及びフローチャートによって更に例示され、それらの図を参照しながら更に説明される。
図１は、本開示の実施形態による、ランダム・アクセス及び強誘電体メモリのためのウェア・レベリングをサポートするメモリ・セルのアレイを有するメモリ・デバイス１００の図の一例を示す。図１は、メモリ・デバイス１００の種々の構成要素及び特徴の例示的な概略的表現であり、それゆえ、他の構成要素を示さない場合がある。したがって、メモリ・デバイス１００の構成要素及び特徴は、メモリ・デバイス１００内の実際の物理的配置ではなく、ランダム・アクセス及び強誘電体メモリのためのウェア・レベリングをサポートする機能的な相互関係を例示するために図示されることを理解されたい。メモリ・デバイス１００は、電子メモリ装置と呼ばれる場合もある。メモリ・デバイス１００は、異なる状態を記憶するようにプログラム可能であるメモリ・セル１０５のアレイを含む。メモリ・セル１０５のアレイは、メモリ・アレイ、メモリ・コアなどと呼ばれる場合がある。場合によっては、メモリ・セル１０５は強誘電体メモリ・セルとすることができ、そのメモリ・セルは、絶縁材料として強誘電体材料を備えるキャパシタを含むことができる。場合によっては、そのキャパシタは、強誘電体コンテナ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｃｏｎｔａｉｎｅｒ）と呼ばれる場合がある。各メモリ・セル１０５は、論理０及び論理１として表される、２つの状態を記憶するようにプログラム可能とすることができる。各メモリ・セル１０５は積重される場合があり、結果として、２デッキ（ｔｗｏ－ｄｅｃｋｓ）のメモリ・セル１４５が形成される。それゆえ、図１の例は、例示にすぎないが、２デッキのメモリ・アレイを表す例とすることができる。いくつかの例では、単一デッキのメモリ・アレイが、本開示の実施形態による、ランダム・アクセス及び強誘電体メモリのためのウェア・レベリングをサポートすることができる。
場合によっては、メモリ・セル１０５は、３つ以上の論理状態を記憶するように構成される。メモリ・セル１０５は、キャパシタのプログラム可能な状態を表す電荷を蓄積することができる。例えば、充電されたキャパシタ及び充電されていないキャパシタがそれぞれ２つの論理状態を表すことができる。ＤＲＡＭアーキテクチャは一般にそのような設計を使用することができ、利用されるキャパシタは、絶縁体として、常誘電性又は線形分極特性を有する誘電体材料を含むことができる。それに対して、強誘電体メモリ・セルは、絶縁材料として、強誘電体材料を備えるキャパシタを含むことができる。強誘電体キャパシタの異なる電荷レベルが異なる論理状態を表すことができる。強誘電体材料は、非線形分極特性を有する。強誘電体メモリ・セル１０５のいくつかの細部及び利点が以下に論じられる。
アクセス動作と呼ばれる場合がある、読み出し及び書き込みのような動作は、ワード線１１０及びディジット線１１５をアクティブ化するか、又は選択することによって、メモリ・セル１０５上で実行することができる。ワード線１１０は、行線、センス線又はアクセス線として知られる場合もある。ディジット線１１５は、ビット線、列線又はアクセス線として知られる場合もある。ワード線及びディジット線、又はそれらの類似物への参照は、理解を失うことなく、又は論理演算を否定することなく、入れ替えることができる。ワード線１１０及びディジット線１１５は、メモリ・セルのアレイを作り出すために、互いに垂直（又は概ね垂直）にすることができる。メモリ・セルのタイプ（例えば、ＦｅＲＡＭ、ＲＲＡＭなど）によっては、例えば、プレート線などの、他方のアクセス線が存在する場合もある（図示せず）。メモリ・デバイスの厳密な動作は、メモリ・デバイスにおいて使用されるメモリ・セルのタイプ及び具体的なアクセス線に基づいて変更される場合があることは理解されたい。
ワード線１１０又はディジット線１１５をアクティブ化又は選択することは、それぞれの線に対して電圧を印加することを含むことができる。ワード線１１０及びディジット線１１５は、金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）など）、合金、炭素、導電性にドープされた半導体などの導電性材料、又は他の導電性材料、合金、化合物などから形成することができる。
図１の例によれば、メモリ・セル１０５の各行は単一のワード線１１０に接続され、メモリ・セル１０５の各列は単一のディジット線１１５に接続される。１つのワード線１１０及び１つのディジット線１１５をアクティブ化する（例えば、ワード線１１０又はディジット線１１５に電圧を印加する）ことによって、その交差部にある単一のメモリ・セル１０５にアクセスすることができる。メモリ・セル１０５にアクセスすることは、メモリ・セル１０５を読み出すこと、又は書き込むことを含むことができる。ワード線１１０及びディジット線１１５の交差部は、メモリ・セルのアドレスと呼ばれる場合がある。
いくつかのアーキテクチャでは、セルの論理記憶デバイス、例えば、キャパシタは、セレクタ・デバイスによってディジット線から電気的に切り離すことができる。ワード線１１０は、セレクタ・デバイスに接続することができ、セレクタ・デバイスを制御することができる。例えば、セレクタ・デバイスはトランジスタ（例えば、薄膜トランジスタ（ＴＦＴ）又は金属酸化膜半導体（ＭＯＳ）トランジスタ）とすることができ、ワード線１１０はトランジスタのゲートに接続することができる。ワード線１１０をアクティブ化する結果として、メモリ・セル１０５のキャパシタと対応するディジット線１１５との間に電気的接続又は閉回路が形成される。その際、メモリ・セル１０５を読み出すか、又は書き込むために、ディジット線にアクセスすることができる。更に、図２において以下に説明されるように、強誘電体メモリ・セルのアクセス動作は、プレート線を介して、強誘電体メモリ・セルのノード、すなわち、セル・プレート（ＣＰ）ノードへの更なる接続を必要とする場合がある。
メモリ・セル１０５へのアクセスは、行デコーダ１２０及び列デコーダ１３０を通して制御することができる。例えば、行デコーダ２１０が、メモリ・コントローラ１４０から行アドレスを受信し、受信した行アドレスに基づいて、適切なワード線１１０をアクティブ化することができる。同様に、列デコーダ１３０が、メモリ・コントローラ１４０から列アドレスを受信し、適切なディジット線１１５をアクティブ化する。例えば、メモリ・デバイス１００は、ＷＬ＿１～ＷＬ＿Ｍを付された複数のワード線１１０と、ＤＬ＿１～ＤＬ＿Ｎを付された複数のディジット線１１５とを含むことができる。ただし、Ｍ及びＮはアレイ・サイズによって決まる。したがって、ワード線１１０及びディジット線１１５、例えば、ＷＬ＿２及びＤＬ＿３をアクティブ化することによって、それらの交差部にあるメモリ・セル１０５にアクセスすることができる。更に、強誘電体メモリ・セルのアクセス動作は、プレート線デコーダ（図示せず）に関連付けられる、メモリ・セル１０５のための対応するプレート線をアクティブ化することが必要な場合がある。
アクセスすると、メモリ・セル１０５の記憶された状態を特定するために、感知構成要素１２５によってメモリ・セル１０５を読み出すか、又は検知することができる。例えば、メモリ・セル１０５にアクセスした後に、メモリ・セル１０５の強誘電体キャパシタは、その対応するディジット線１１５上に放電することができる。強誘電体キャパシタを放電することは、強誘電体キャパシタにバイアスをかけること、すなわち、電圧を印加することから生じることができる。放電することにより、ディジット線１１５の電圧に変化が生じる場合があり、メモリ・セル１０５の記憶された状態を特定するために、感知構成要素１２５がその電圧を基準電圧（図示せず）と比較することができる。例えば、ディジット線１１５が基準電圧より高い電圧を有する場合には、感知構成要素１２５は、メモリ・セル１０５内の記憶された状態が論理１であったと判断することができ、その逆もあり得る。感知構成要素１２５は、信号の差を検出及び増幅するために、種々のトランジスタ又は増幅器を含むことができ、これはラッチングと呼ばれる場合がある。場合によっては、ラッチ１２７は、本開示の実施形態による、ウェア・レベリング動作中に感知構成要素が検出するメモリ・セル１０５の論理状態を記憶することができる。メモリ・セル１０５の検出された論理状態は、その後、出力１３５として列デコーダ１３０を通して出力することができる。場合によっては、感知構成要素１２５は、列デコーダ１３０又は行デコーダ１２０の一部とすることができる。又は、感知構成要素１２５は、列デコーダ１３０又は行デコーダ１２０に接続することができるか、又は電子通信することができる。
関連するワード線１１０及びディジット線１１５を同様にアクティブ化することによって、メモリ・セル１０５を設定するか、又はメモリ・セル１０５に書き込むことができ、すなわち、メモリ・セル１０５に論理値を記憶することができる。列デコーダ１３０又は行デコーダ１２０は、メモリ・セル１０５に書き込まれるべきデータ、例えば、入力／出力１３５を受け取ることができる。強誘電体メモリ・セル１０５は、強誘電体キャパシタにわたって電圧を印加することによって書き込むことができる。このプロセスは以下に更に詳細に論じられる。
いくつかのメモリアーキテクチャでは、メモリ・セル１０５にアクセスすることにより、記憶された論理状態が劣化するか、又は破壊される場合があり、リライト又はリフレッシュ動作を実行して、メモリ・セル１０５を元の論理状態に戻す場合がある。例えば、ＤＲＡＭでは、検知動作中にキャパシタが部分的に、又は完全に放電し、記憶された論理状態が損なわれる場合がある。したがって、検知動作後に論理状態をリライトすることができる。場合によっては、メモリ・セル１０５に論理状態をライトバックすることは、プリチャージすると呼ばれる場合がある。更に、単一のワード線１１０をアクティブ化する結果として、行内の全てのメモリが放電される場合がある。したがって、行内のいくつか、又は全てのメモリ・セル１０５のリライト又はプリチャージが必要とされる場合がある。
ＤＲＡＭを含む、いくつかのメモリアーキテクチャでは、メモリ・セルが外部電源によって周期的にリフレッシュされない限り、自らの記憶した状態を経時的に失うことがある。例えば、充電されたキャパシタが、漏れ電流を通して経時的に放電される場合があり、結果として、記憶された情報が失われる場合がある。これらのいわゆる揮発性メモリ・デバイスのリフレッシュ・レートは比較的高い場合があり、例えば、ＤＲＡＭアレイの場合、毎秒数十回のリフレッシュ動作になり、結果として、著しい電力消費量が生じる可能性がある。メモリ・アレイが大きくなるにつれて、電力消費量が増加するので、電池のような限られた電源に頼るモバイル・デバイスの場合に特に、メモリ・アレイの配置又は動作が抑制される場合がある（例えば、電力供給、発熱、材料限界など）。以下に論じられるように、強誘電体メモリ・セル１０５は、有益な特性を有することができ、結果として、他のメモリアーキテクチャに比べて性能を改善することができる。
メモリ・コントローラ１４０は、種々の構成要素、例えば、行デコーダ１２０、列デコーダ１３０、感知構成要素１２５及びラッチ１２７を通して、メモリ・セル１０５の動作（例えば、読み出し、書き込み、リライト、放電、プリチャージなど）を制御することができる。また、メモリ・コントローラ１４０は、本開示の実施形態による、ウェア・レベリング動作中に、ＥＣＣロジックとともに、ウェア・レベリング及びＥＣＣ機能に関連付けられる動作を制御することもできる。メモリ・コントローラ１４０は、メモリ・アレイと同じ基板上に存在する内部論理回路とすることができる。場合によっては、行デコーダ１２０、列デコーダ１３０、感知構成要素１２５及びラッチ１２７のうちの１つ以上が、メモリ・コントローラ１４０と同一の場所に配置される場合がある。メモリ・コントローラ１４０は、所望のワード線１１０及びディジット線１１５をアクティブ化するために、行アドレス信号及び列アドレス信号を生成することができる。また、メモリ・コントローラ１４０は、メモリ・デバイス１００の動作中に使用される種々の電圧又は電流を生成及び制御することもできる。例えば、メモリ・コントローラは、１つ以上のメモリ・セル１０５にアクセスした後に、ワード線１１０又はディジット線１１５に放電電圧を印加することができる。
一般に、本明細書において論じられる印加される電圧又は電流の振幅、形状又は持続時間は、調整又は変更することができ、動作中のメモリ・デバイス１００において論じられる種々の動作ごとに異なる場合がある。更に、メモリ・デバイス１００内の１つの、複数の、又は全てのメモリ・セル１０５が同時にアクセスされる場合がある。例えば、全てのメモリ・セル１０５、又はメモリ・セル１０５のグループが単一の論理状態に設定又はリセットされるアクセス（又は書き込み若しくはプログラム）動作中に、メモリ・デバイス１００のうちの複数の、又は全てのセルが同時にアクセスされる場合がある。メモリ・デバイスの厳密な動作は、メモリ・デバイスにおいて使用されるメモリ・セルのタイプ及び／又は具体的なアクセス線に基づいて変更される場合があることは理解されたい。他のアクセス線、例えば、プレート線が存在する場合があるいくつかの例では（図示せず）、対応するプレート線が、ワード線及びディジット線と協調して、メモリ・アレイの特定のメモリ・セル１０５にアクセスするためにアクティブ化されることが必要な場合がある。メモリ・デバイスの厳密な動作は、メモリ・デバイスにおいて使用されるメモリ・セルのタイプ及び／又は具体的なアクセス線に基づいて異なる場合があることは理解されたい。
図２は、本開示の実施形態による、ランダム・アクセス及び強誘電体メモリのためのウェア・レベリングをサポートする強誘電体メモリ・セル及び回路構成要素の一例を示す。回路２００は、メモリ・セル１０５－ａ、ワード線１１０－ａ、ディジット線１１５－ａ、感知構成要素１２５－ａ、ＩＳＯデバイス２９５及びラッチ１２７－ａを含み、それらはそれぞれ、図１を参照しながら説明されたような、メモリ・セル１０５、ワード線１１０、ディジット線１１５、感知構成要素１２５及びラッチ１２７の例とすることができる。メモリ・セル１０５－ａは、キャパシタ２０５のような論理記憶構成要素を含むことができ、キャパシタ２０５は、第１のプレート、すなわち、セル・プレート２３０と、第２のプレート、すなわち、セル底部２１５とを有する。セル・プレート２３０及びセル底部２１５は、その間に位置決めされる強誘電体材料を通して容量性結合することができる。セル・プレート２３０及びセル底部２１５の配置は、メモリ・セル１０５－ａの動作を変更することなく、入れ替えることができる。また、回路２００は、セレクタ・デバイス２２０及び基準線２２５を含む。セル・プレート２３０は、プレート線２１０（ＰＬ）を介してアクセスすることができ、セル底部２１５はディジット線１１５－ａ（ＤＬ）を介してアクセスすることができる。上記のように、キャパシタ２０５を充電又は放電することによって、種々の状態を記憶することができる。
キャパシタ２０５の記憶された状態は、回路２００内に表される種々の要素を動作させることによって読み出すか、又は検知することができる。キャパシタ２０５は、ディジット線１１５－ａと電子通信することができる。例えば、キャパシタ２０５は、セレクタ・デバイス２２０が非アクティブ化されるときにディジット線１１５－ａから切り離すことができ、セレクタ・デバイス２２０がアクティブ化されるときにディジット線１１５－ａに接続することができる。セレクタ・デバイス２２０をアクティブ化することは、メモリ・セル１０５－ａを選択することを指すことができる。場合によっては、セレクタ・デバイス２２０はトランジスタ（例えば、薄膜トランジスタ（ＴＦＴ）又は金属酸化膜半導体（ＭＯＳ）トランジスタ）であり、その動作は、トランジスタ・ゲートに電圧を印加することによって制御され、その電圧の大きさは、トランジスタの閾値電圧の大きさより大きい。ワード線１１０－ａ（ＷＬ）がセレクタ・デバイス２２０をアクティブ化することができる。例えば、ワード線１１０－ａに印加される電圧がトランジスタ・ゲートに印加され、キャパシタ２０５をディジット線１１５－ａと接続する。
他の例では、セレクタ・デバイス２２０及びキャパシタ２０５の位置を入れ替えることができ、それにより、セレクタ・デバイス２２０がプレート線２１０とセル・プレート２３０との間に接続され、キャパシタ２０５がディジット線１１５－ａとセレクタ・デバイス２２０の他方の端子との間に接続される。この実施形態では、セレクタ・デバイス２２０は、キャパシタ２０５を通して、ディジット線１１５－ａと電子通信したままにすることができる。この構成は、読み出し及び書き込み動作の場合に代替的なタイミング及びバイアスに関連付けることができる。
キャパシタ２０５のプレート間にある強誘電体材料に起因して、そして以下に更に詳細に論じられるように、キャパシタ２０５は、ディジット線１１５－ａに接続しても放電しない場合がある。１つの方式では、強誘電体キャパシタ２０５によって記憶される論理状態を検知するために、ワード線１１０－ａにバイアスをかけてメモリ・セル１０５－ａを選択することができ、プレート線２１０に電圧を印加することができる。場合によっては、ディジット線１１５－ａは仮想的に接地され、その後、プレート線２１０及びワード線１１０－ａにバイアスをかける前に、仮想接地から切り離され、それは「浮いている」と言われる場合もある。プレート線２１０にバイアスをかける結果として、キャパシタ２０５にわたって電圧差（例えば、プレート線２１０の電圧－ディジット線１１５－ａの電圧）が生じる場合がある。電圧差はキャパシタ２０５上に蓄積される電荷の変化をもたらす場合があり、蓄積される電荷の変化の大きさは、キャパシタ２０５の初期状態によって、例えば、初期状態が論理１を記憶したか、論理０を記憶したかによって決まる場合がある。これにより、キャパシタ２０５上に蓄積される電荷に基づいて、ディジット線１１５－ａの電圧の変化を引き起こすことができる。セル・プレート２３０への電圧を変更することによるメモリ・セル１０５－ａの動作は、「移動セル・プレート（ｍｏｖｉｎｇ ｃｅｌｌ ｐｌａｔｅ）」と呼ばれる場合がある。
ディジット線１１５－ａの電圧の変化は、その固有キャパシタンスによって決まる場合がある。すなわち、ディジット線１１５－ａを通って電荷が流れるのに応じて、有限の電荷がディジット線１１５－ａ内に蓄積される場合があり、結果として生じる電圧が固有キャパシタンスによって決まる場合がある。固有キャパシタンスは、ディジット線１１５－ａの、寸法を含む、物理的特性に依存する場合がある。ディジット線１１５－ａは、数多くのメモリ・セル１０５を接続する場合があるので、ディジット線１１５－ａは、無視できない（例えば、ピコファラッド（ｐＦ）オーダの）キャパシタンスを生成する長さを有する場合がある。ディジット線１１５－ａの結果として生じる電圧は、メモリ・セル１０５－ａ内の記憶された論理状態を特定するために、その後、感知構成要素１２５－ａによって基準（例えば、基準線２２５の電圧）と比較することができる。他の検知プロセスが使用される場合もある。
感知構成要素１２５－ａは、信号の差を検出及び増幅するために種々のトランジスタ又は増幅器を含むことができ、これはラッチングと呼ばれる場合がある。感知構成要素１２５－ａは、ディジット線１１５－ａの電圧と、基準電圧とすることができる基準線２２５の電圧とを受信及び比較する感知増幅器を含むことができる。感知増幅器出力は、比較に基づいて、高い方（例えば、正）の供給電圧、又は低い方（例えば、負又は接地）の供給電圧にドライブすることができる。例えば、ディジット線１１５－ａが基準線２２５より高い電圧を有する場合には、感知増幅器出力は、正の供給電圧にドライブすることができる。場合によっては、感知増幅器は更に、ディジット線１１５－ａを供給電圧にドライブすることができる。感知構成要素１２５－ａは、その後、感知増幅器の出力及び／又はディジット線１１５－ａの電圧をラッチすることができ、それらを用いて、メモリ・セル１０５－ａ内の記憶された状態、例えば、論理１を特定することができる。代替的には、ディジット線１１５－ａが基準線２２５より低い電圧を有する場合には、感知増幅器出力は、負の電圧又は接地電圧にドライブすることができる。感知増幅器１２５－ａは、同様に、感知増幅器出力をラッチして、メモリ・セル１０５－ａ内の記憶された状態、例えば、論理０を特定することができる。メモリ・セル１０５－ａのラッチされた論理状態は、その後、例えば、列デコーダ１３０を通して、図１において参照された出力１３５として出力することができる。場合によっては、ラッチ１２７－ａは、感知増幅器１２５－ａが検出するメモリ・セル１０５の論理状態を記憶するために種々のトランジスタ及び他の回路要素を含むことができる。
ＩＳＯデバイス２９５は、本開示の実施形態による、ランダム・アクセス及び強誘電体メモリのためのウェア・レベリング動作中に、メモリ・セル１０５－ａのディジット線１１５－ａ（ＤＬ）から、感知増幅器１２５のディジット線ノードを切り離すことができる。感知構成要素１２５がメモリ・セル１０５－ａから切り離されるとき、メモリ・セルは、他の動作が進行中に、ある論理状態にプログラムされるか、又はあらかじめ書き込まれる場合がある。それゆえ、あるページに関連付けられるメモリ・セルが切り離されるとき、ウェア・レベリング・アプリケーション中に、そのページのメモリ・セル全体が単一の論理状態にあらかじめ書き込まれる場合がある。セル又はセルのグループを書き込むときに伴う時間遅延を短縮する（又は少なくとも部分的に、「隠す」）ために、メモリ・セルに単一の論理状態をあらかじめ書き込むことができる。時間遅延短縮は、セルをプログラムするのが本来非対称性であること、又はプログラムされることになるデータの正味の量を削減すること、又はその両方の組み合わせに起因して達成することができる。例えば、強誘電体メモリ・セルでは、０の論理状態をプログラムすることは、１の論理状態をプログラムすることより高速である場合がある。更に、メモリ・セルに記憶されることになるデータ（例えば、０の論理状態）があらかじめ書き込まれたデータ（例えば、１の論理状態）と異なるときにのみ、メモリ・セルのプログラムが必要とされる場合がある。ＩＳＯ２９５によって、以下に説明されるように、ウェア・レベリング動作中に少なくとも２つ以上のステップが並列に動作できるようになる。
メモリ・セル１０５－ａを書き込むために、キャパシタ２０５にわたって電圧を印加することができる。種々の方法が使用される場合がある。一例において、キャパシタ２０５をディジット線１１５－ａに電気的に接続するために、ワード線１１０－ａを通してセレクタ・デバイス２２０をアクティブ化することができる。セル・プレート２３０の電圧を、（プレート線２１０を通して）ＣＰドライバ２３５によって、及び（ディジット線１１５－ａを通して）セル底部２１５によって制御することにより、キャパシタ２０５にわたって電圧を印加することができる。論理０を書き込むために、セル・プレート２３０をハイにすることができ、すなわち、（プレート線２１０を通して）ＣＰドライバ２３５によってプレート線２１０に正の電圧を印加することができ、セル底部２１５をローにすることができ、例えば、ディジット線１１５－ａを仮想的に接地するか、又はディジット線１１５－ａに負の電圧を印加することができる。論理１を書き込むために逆のプロセスが実行され、セル・プレート２３０がローにされ、セル底部２１５がハイにされる。
図３は、本開示の実施形態による、ランダム・アクセス及び強誘電体メモリのためのウェア・レベリングをサポートする強誘電体メモリ・セルのためのヒステリシス曲線３００－ａ及び３００－ｂを伴う非線形電気的特性の一例を示す。ヒステリシス曲線３００－ａ及び３００－ｂはそれぞれ、一例の強誘電体メモリ・セルの書き込みプロセス及び読み出しプロセスを示す。ヒステリシス曲線３００は、強誘電体キャパシタ（例えば、図２のキャパシタ２０５）上に蓄積される電荷Ｑを、強誘電体キャパシタにわたる電圧差Ｖの関数として表す。
強誘電体材料は自発電気分極によって特徴付けられ、すなわち、強誘電体材料は、電界が存在しなくても、非ゼロの電気分極を保持する。例示的な強誘電体材料は、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）及びタンタル酸ストロンチウムビスマス（ＳＢＴ）を含む。本明細書において説明される強誘電体キャパシタは、これらの、又は他の強誘電体材料を含むことができる。強誘電体キャパシタ内の電気分極は、結果として強誘電体材料表面において正味の電荷を生成し、キャパシタ端子を通して反対の電荷を引き付ける。このようにして、強誘電体材料とキャパシタ端子との界面に電荷が蓄積される。外部から印加される電界がなくても、比較的長時間にわたって、更には無期限に電気分極を保持することができるので、例えば、ＤＲＡＭアレイにおいて利用されるキャパシタと比較すると、電荷の漏れを著しく減少させることができる。これは、いくつかのＤＲＡＭアーキテクチャに関して、上記のようなリフレッシュ動作を実行する必要性を低減することができる。
ヒステリシス曲線３００は、キャパシタの単一の端子の観点から理解することができる。一例として、強誘電体材料が負の分極を有する場合には、その端子に正の電荷が蓄積する。同様に、強誘電体材料が正の分極を有する場合には、その端子に負の電荷が蓄積する。更に、ヒステリシス曲線３００における電圧は、キャパシタにわたる電圧差を表し、方向性を有することを理解されたい。例えば、当該端子（例えば、セル・プレート２３０）に正の電圧を印加し、第２の端子（例えば、セル底部２１５）を接地しておく（又は、約０ボルト（０Ｖ）に保持する）ことによって、正の電圧を実現することができる。当該端子を接地しておき、第２の端子に正の電圧を印加することによって、負の電圧を印加することができ、すなわち、当該端子を負に分極させるために正の電圧を印加することができる。同様に、ヒステリシス曲線３００に図示される電圧差を生成するために、２つの正の電圧、２つの負の電圧、又は正の電圧と負の電圧との任意の組み合わせを適切なキャパシタ端子に印加することができる。
ヒステリシス曲線３００に表されるように、強誘電体材料は、ゼロの電圧差で正又は負の分極を保持することができ、結果として、２つの取り得る充電された状態：電荷状態３０５及び電荷状態３１０が生成される。図３の例によれば、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す。いくつかの例では、メモリ・セルを動作させるための他の方式に対応するために、それぞれの電荷状態の論理値を入れ替えることができる。
電圧を印加することによって、強誘電体材料の電気分極を、それゆえ、キャパシタ端子上の電荷を制御することによって、メモリ・セルに論理０又は論理１を書き込むことができる。例えば、キャパシタにわたって正味の正の電圧３１５を印加する結果として、電荷状態３０５－ａに達するまで電荷が蓄積される。電圧３１５を取り除くと、ゼロ電圧において電荷状態３０５に達するまで、電荷状態３０５－ａが経路３２０に従う。同様に、正味の負の電圧３２５を印加することによって電荷状態３１０が書き込まれ、結果として、電荷状態３１０－ａが生じる。負の電圧３２５を取り除いた後に、ゼロ電圧において電荷状態３１０に達するまで、電荷状態３１０－ａが経路３３０に従う。電荷状態３０５－ａ及び３１０－ａは、残留分極（Ｐｒ）値と呼ばれる場合もあり、すなわち、外部バイアス（例えば、電圧）を取り除いても残留する分極（又は、電荷）である。抗電圧は、電荷（又は分極）がゼロである電圧である。
強誘電体キャパシタの記憶された状態を読み出すか、又は検知するために、キャパシタにわたって電圧を印加することができる。それに応答して、蓄積された電荷Ｑが変化し、その変化の度合いは、初期の電荷状態に依存し、すなわち、最終的に蓄積される電荷（Ｑ）は、電荷状態３０５－ｂ、３１０－ｂのいずれが初期に蓄積されていたかによって決まる。例えば、ヒステリシス曲線３００－ｂは、２つの取り得る蓄積された電荷状態３０５－ｂ及び３１０－ｂを示す。図２を参照しながら論じられたように、キャパシタにわたって電圧３３５を印加することができる。他の場合には、セル・プレートに一定の電圧を印加することができ、それは正の電圧として表されるが、電圧３３５は負であってもよい。電圧３３５に応答して、電荷状態３０５－ｂが経路３４０に従うことができる。同様に、電荷状態３１０－ｂが初期に記憶された場合には、それは経路３４５に従う。電荷状態３０５－ｃ及び電荷状態３１０－ｃの最終的な位置は、具体的な検知方式及び回路を含む、いくつかの要因によって決まる。
場合によっては、最終的な電荷は、メモリ・セルに接続されるディジット線の固有キャパシタンスによって決まる場合がある。例えば、キャパシタがディジット線に電気的に接続され、電圧３３５が印加される場合には、ディジット線の電圧は、その固有キャパシタンスに起因して上昇する場合がある。したがって、感知構成要素において測定される電圧が、電圧３３５に等しくない場合があり、代わりに、ディジット線の電圧に依存する場合がある。それゆえ、ヒステリシス曲線３００－ｂ上の最終的な電荷状態３０５－ｃ及び３１０－ｃの位置は、ディジット線のキャパシタンスによって決まる場合があり、負荷線解析を通して特定される場合があり、すなわち、電荷状態３０５－ｃ及び３１０－ｃは、ディジット線キャパシタンスに対して規定される場合がある。結果として、キャパシタの電圧、電圧３５０又は電圧３５５は異なる場合があり、それはキャパシタの初期状態によって決まる場合がある。
ディジット線電圧を基準電圧と比較することによって、キャパシタの初期状態を特定することができる。ディジット線電圧は、電圧３３５と、キャパシタにわたる最終的な電圧、電圧３５０又は電圧３５５との間の差、すなわち、（電圧３３５－電圧３５０）又は（電圧３３５－電圧３５５）とすることができる。記憶された論理状態を特定するために、すなわち、ディジット線電圧が基準電圧より高い場合でも、低い場合でも、その大きさが２つの取り得るディジット線電圧の２つの取り得る電圧間にあるように、基準電圧を生成することができる。例えば、基準電圧は、２つの量、（電圧３３５－電圧３５０）及び（電圧３３５－電圧３５５）の平均とすることができる。感知構成要素によって比較されると、検知されたディジット線電圧が基準電圧より高いか、低いかを判断することができ、強誘電体メモリ・セルの記憶された論理値（すなわち、論理０又は１）を特定することができる。
上記で論じられたように、強誘電体キャパシタを使用しないメモリ・セルを読み出すことにより、記憶された論理状態が劣化するか、又は破壊される場合がある。しかしながら、強誘電体メモリ・セルは、読み出し動作後にその初期論理状態を保持することができる。例えば、電荷状態３０５－ｂが記憶される場合には、読み出し動作中に、電荷状態は電荷状態３０５－ｃまで経路３４０に従うことができ、電圧３３５を取り除いた後に、電荷状態は、逆方向に経路３４０に従うことによって、初期電荷状態３０５－ｂに戻ることができる。本開示の実施形態による、ウェア・レベリング動作中に、セル又はセルのグループを書き込むときに伴う時間遅延を短縮する（又はホスト又はアプリケーションに対して「隠す」）ために、ＦｅＲＡＭメモリ・セルに単一の論理状態をあらかじめ書き込むことができる。いくつかの例において、宛先ページ内のＦｅＲＡＭメモリ・セルが、論理状態１をあらかじめ書き込まれる場合がある。その後、削減されたエネルギー消費量でウェア・レベリング動作の高速実行を成し遂げるために、宛先ページ内のＦｅＲＡＭメモリ・セルは、ＦｅＲＡＭメモリ・セルに記憶されることになるデータ（例えば、０の論理状態）があらかじめ書き込まれたデータ（例えば、１の論理状態）と異なるときにしか、プログラムされる必要がない場合がある。
図４は、本開示の実施形態による、ランダム・アクセス及び強誘電体メモリのためのウェア・レベリングをサポートする動作の図を示す。図４００は、メモリ・タイル４０５、感知部４１０、ソースページ４２０、宛先ページ４２５及び誤り訂正符号（ＥＣＣ）ロジック４３０を含む。ソースページ４２０及び宛先ページ４２５は、同じメモリ・タイル内に存在しても、存在しなくてもよい。
メモリ・タイル４０５は、種々の数のメモリ・セルを含むように構成することができる。場合によっては、メモリ・タイル４０５は、２次元マトリックスに配置される１０２４×１０２４メモリ・セルを含むことができる。メモリ・タイルの他の構成、例えば、２０４８×２０４８、又は１０２４×２０４８メモリ・セルが実現可能な場合がある。場合によっては、メモリ・タイル４０５の水平配列は、メモリ・アレイのセクション（図示せず）と呼ばれる場合がある。場合によっては、水平方向はワード線方向とすることができる。場合によっては、セクションの垂直配列（すなわち、タイルの２次元配列）は、メモリ・アレイのバンク（図示せず）と呼ばれる場合がある。場合によっては、垂直方向はディジット線方向とすることができる。
感知部４１０は、感知構成要素及びラッチを含むことができる。感知部４１０内の感知構成要素は、図１及び図２を参照しながら説明されたような感知構成要素１２５の一例とすることができる。感知部４１０内のラッチは、図１及び図２を参照しながら説明されたようなラッチ１２７の一例とすることができる。場合によっては、感知部４１０は、メモリ・アレイのセクションに関連付けることができる。一例として、感知部４１０－ｅは、メモリ・タイル４０５－ｃに関連付けられるセクションを検知するように構成される場合があり、メモリ・アレイの他のセクション（例えば、メモリ・タイル４０５－ｄ）を検知するように構成されない場合がある。感知部４１０は、垂直又はディジット線方向において、メモリ・タイル４０５の片側又は両側に位置することができる。
ＥＣＣロジック４３０は、メモリ・アレイとともにチップ上に位置することができる。ＥＣＣロジック４３０は、データ・セット内に存在する場合がある一定の数の誤りを検出及び訂正するように構成される種々のトランジスタ及び他の回路要素を含むことができる。ＥＣＣロジック４３０は、メモリ・アレイのバンク・レベル・ロジックの任意のセクション（例えば、メモリ・タイル４０５－ｃ又はメモリ・タイル４０５－ｄ）からのデータ・セットに関してＥＣＣ機能を実行するように構成することができる。場合によっては、ＥＣＣロジック４３０は、データのページからのデータのサブセットに関してＥＣＣ機能を実行するように構成することができる。ＥＣＣロジック４３０がＥＣＣ機能を実行するデータのサブセットは、コードワードと呼ばれる場合がある。
図４００－ａ及び４００－ｂに示されるように、ソースページ４２０及び宛先ページ４２５はいずれも同じタイル（例えば、メモリ・タイル４０５－ａ又は４０５－ｂ）内に、それゆえ、メモリ・アレイの同じセクション（図示せず）内に位置する場合がある。ソースページ４２０は、メモリ・セルに共通のワード線に関連付けられるメモリ・セル（すなわち、ウェア・レベリング動作中にデータがそこからコピーされるメモリ・セル）を含むことができる。場合によっては、ソースページ４２０は、図１及び図２を参照しながら説明されたように、ワード線に接続される１０２４個のメモリ・セルの行を含むことができる。１０２４個のメモリ・セルはそれぞれ、図１及び図２を参照しながら説明されたように、感知部４１０に接続することができるディジット線に関連付けることができる。宛先ページ４２５は、メモリ・セルのために共通に構成される別のワード線に関連付けられる、ソースページ（例えば、１０２４個のメモリ・セルの行）と同じ数のメモリ・セル（すなわち、ウェア・レベリング動作中にデータがそこにコピーされるメモリ・セル）を含むことができる。ソースページ４２０内のメモリ・セル及び宛先ページ４２５内のメモリ・セルは、図１及び図２を参照しながら説明されたように、共通のビット線に関連付けることができる。
図４００－ａは、ウェア・レベリング動作中に実行されるページ・コピー動作の一例を示すことができる。感知部４１０－ａ及び／又は４１０－ｂにおいてソースページ４２０－ａ内に記憶されるデータを取り込むために、ソースページ４２０－ａをアクティブ化することができる（すなわち、ソースページ４２０－ａに関連付けられるワード線及びディジット線が選択されるか、又はオンに切り替えられる）。データの復号化、検知及び取り込みは、図１～図３を参照しながら上記したような手順に従って実行することができる。ソースページ４２０－ａから感知部４１０－ａへのデータの取り込みは、経路４５０－ａによって示すことができる。ソースページ４２０－ａから感知部４１０－ｂへのデータの取り込みは、例示を簡単にするために省略される。
感知部４１０－ａ及び／又は４１０－ｂにおけるソースページ４２０－ａからのデータの取り込みに基づいて、例えば、ソースページ４２０－ａに関連付けられるワード線及びディジット線を選択解除することができるか、又はオフに切り替えることができる。ソースページ４２０－ａに関連付けられるワード線及びディジット線をオフに切り替えるのに基づいて、宛先ページ４２５－ａに関連付けられるワード線及びディジット線を選択するか、又はオンに切り替えることができる。宛先ページ４２５－ａに関連付けられるワード線及びディジット線をオンに切り替えること、すなわち、宛先ページ４２５－ａをイネーブルにすることに基づいて、感知部４１０－ａ及び／又は４１０－ｂに記憶されるか、又は取り込まれたデータを、宛先ページ４２５－ａ内のメモリ・セルに書き込むことができる。場合によっては、感知部４１０－ａ及び／又は４１０－ｂから宛先ページ４２５－ａにデータを書き込むことは、宛先ページ４２５－ａをプリチャージすると言われる場合がある。感知部４１０－ａから宛先ページ４２５－ａにデータを書き込むこと、すなわち、宛先ページ４２５－ａをプリチャージすることは、経路４６０－ａで示すことができる。感知部４１０－ｂから宛先ページ４２５－ａにデータを書き込むことは、例示を簡単にするために省略される。
上記のシーケンスは、ウェア・レベリング動作中にソースページ４２０－ａから宛先ページ４２５－ａにデータを移動させることができる。感知部４１０－ａ及び／又は４１０－ｂは、データを移動させるシーケンスを助長することができる。そのシーケンスは、ウェア・レベリング・プール内のいくつかのページ（例えば、１０２４個の異なる物理的なページ・ロケーション）にわたってサイクル・イベントを実効的に分散させるように、別の物理的なページ（例えば、宛先ページ４２５－ａ内のメモリ・セル）を利用することによって、特定の物理的なページ（例えば、ソースページ４２０－ａ）において繰り返し循環（ソースページ４２０－ａ内のメモリ・セルのプログラム及び消去）が生じるのを回避する。データの論理アドレスは、ウェア・レベリング・プール内にデータが実際に存在するページの物理的なロケーションに関わらず、同じままにすることができる。そこからデータを取り込んだ後にソースページ４２０－ａのプリチャージを行わないことに起因して、ソースページ４２０－ａ内に存在するデータは、もはや有効でないか、又は信頼性がない場合がある。ウェア・レベリング・アプリケーションにおいて、ソースページ４２０－ａは新たな空きページ、すなわち、宛先ページとしての役割を果たすために利用可能なメモリ・ページになることができる。
図４００－ａに示されるように、感知部４１０－ａ及び／又は４１０－ｂを利用することは、あるセクション内でのウェア・レベリング動作を可能にする場合があるが、感知部４１０はそのセクションのメモリ・セル専用になるように構成されるので、ウェア・レベリング・プールは、そのセクション内に存在するページ（例えば、１０２４ページ）の中に限定される場合がある。
図４００－ｂは、ソースページ４２０－ｂ内に１つ又は複数の誤りが存在する場合があるときに、ウェア・レベリング動作中に上記のシーケンスに伴うデータの移動を示すことができる。１つ又は複数の誤りは、ページ内の欠陥があるか、又は誤りのある１つ又は複数のメモリ・セルの内容に関連付けることができる。１つ又は複数の誤りは図４００－ｂ内の記号Ｘとして表される。ウェア・レベリング動作は、図４００－ａを参照しながら上記されたのと同じシーケンスを含む。ソースページ４２０－ｂから感知部４１０－ｃへの１つ又は複数の誤りを含むデータの取り込みは、経路４５０－ｂで示すことができる。感知部４１０－ｃから宛先ページ４２５－ｂへの１つ又は複数の誤りを含むデータの書き込み、すなわち、宛先ページ４２５－ｂをプリチャージすることは、経路４６０－ｂで示すことができる。図４００－ｂの例において、１つ又は複数の誤りが、データの一部としてソースページ４２０－ｂから宛先ページ４２５－ｂにコピーされる場合がある。宛先ページ４２５－ｂは、欠陥があるか、又は誤りのある１つ又は複数のメモリ・セルに起因して、１つ又は複数の自らの誤りを有する場合があるので、そのような誤りの伝搬は、宛先ページ４２５－ｂに関連付けられる誤り訂正能力を消耗する場合がある。ソースページ４２０－ｂの内容を宛先ページ４２５－ｂに記憶する前に、ソースページ４２０－ｂ内の欠陥があるか、又は誤りのある１つ又は複数のメモリ・セルの内容を誤り訂正動作が訂正している場合がある。
図４００－ｃは、記号Ｘによって示されるような、ソースページ４２０－ｃ内に存在する場合がある１つ又は複数の誤りを訂正するＥＣＣロジック４３０とともに、ウェア・レベリング動作中に別のシーケンスに伴うデータの移動を示すことができる。経路４５０－ｃによって示されるように、ソースページ４２０－ｃからの１つ又は複数の誤りを含むデータが感知部４１０－ｅにおいて検知され、取り込まれた後に、ソースページ４２０－ｃからのデータのサブセットを感知部４１０－ｅからＥＣＣロジック４３０に送信し、ＥＣＣロジック４３０によって１つずつ「スクラブする」ことができる。場合によっては、そのサブセットはコードワード（例えば、ページの一部）とすることができる。スクラブすることは、経路４５５－ｃによって示されるように、各コードワードをＥＣＣロジック４３０を通して処理し、コードワード内に存在する場合がある誤りを訂正することを意味することができる。一例として、ページあたり８つのコードワードが存在した場合には、各コードワードを感知部４１０－ｅから取り出し、ＥＣＣロジック４３０を通して処理することができる。それゆえ、ＥＣＣロジック４３０を介してＥＣＣ機能を実行するシーケンスのこの部分は、８つのシーケンス又は動作のループにおいて実行することができる。
感知部４１０－ｅに取り込まれたデータをスクラブすることは、ＥＣＣロジック４３０を通して各コードワードを処理することを含むことができる。メモリ・アレイのバンク・レベル・ロジック内に存在する場合があるＥＣＣロジック４３０に達するために、データ・トラフィック動作がセクション・レベルを越えるので、これは、図４００－ａ及び図４００－ｂにおいて示されるような、ソースページ４２０及び宛先ページ４２５を同じセクション（例えば、タイル４０５）内に保持することに関連付けられる利点を制限する場合がある。しかしながら、ウェア・レベリング・プールが大きいほど、ウェア・レベリングが実効性を増すことができるので、ページ・コピー動作が異なるセクションにわたって達成される場合があるときに、ウェア・レベリング・プールのサイズを大きくすることができる。このようにして、ＥＣＣロジック４３０を通して各コードワードを処理することによってスクラブ処理を実行することができ、その一方で、ＥＣＣロジック４３０によってスクラブされた各コードワードを、経路４５６－ｃによって示されるように、タイル４０５－ｄに関連付けられる感知部４１０－ｇに保存することができる。
タイル４０５－ｄは、宛先ページ４２５－ｃを含む異なるタイルとすることができ、感知部４１０－ｇ又は４１０－ｈに関連付けることができる。その後、ＥＣＣロジック４３０によってスクラブされた、感知部４１０－ｇ内のデータは、経路４６０－ｃによって示されるように、タイル４０５－ｄ内の宛先ページ４２５－ｃ内に保存することができる。結果として、ソースページ４２０－ｃの内容は、その誤りがＥＣＣロジック４３０を介して訂正されており、メモリ・アレイの異なるセクション内に存在する場合がある宛先ページ４２５－ｃに転送することができる。ＥＣＣロジック４３０によって実行される誤り訂正機能に起因して、宛先ページ４２５－ｃ内に記憶されているデータの内容は、宛先ページ４２５－ｃ内に記号Ｘがないことによって示されるように、誤りを含まない場合がある。本開示の実施形態による、図４００－ｃを参照しながら説明されたようなウェア・レベリング動作の更なる詳細が、以下に図５Ａ及び図５Ｂにおいて説明される。
図５Ａ及び図５Ｂは、本開示の実施形態による、ランダム・アクセス及び強誘電体メモリのためのウェア・レベリングをサポートする動作を示す。図５００は、メモリ・タイル５０５、感知部５１０、ソースページ５２０、宛先ページ５２５及びＥＣＣロジック５３０を含む。
メモリ・タイル５０５は、図４を参照しながら説明されたようなメモリ・タイル４０５の一例とすることができる。上記のように、場合によっては、メモリ・タイル５０５の水平配列は、メモリ・アレイのセクション（図示せず）と呼ばれる場合がある。場合によっては、水平方向はワード線方向とすることができる。場合によっては、セクションの垂直配列（すなわち、タイルの２次元配列）は、メモリ・アレイのバンクと呼ばれる場合がある。場合によっては、垂直方向はディジット線方向とすることができる。図５Ａ及び図５Ｂを参照しながら説明されるシーケンスはメモリ・アレイの同じセクション内にあるソースページ及び宛先ページには限定されない場合があるので、メモリ・アレイのあるセクションから別のセクションにデータを移動させることを例示するために、図５Ａ及び図５Ｂには複数のメモリ・タイル５０５が示される。
感知部５１０は、図４を参照しながら説明されたような感知部４１０の一例とすることができる。場合によっては、感知部５１０－ａ及び／又は５１０－ｂが、５０５－ｂ、５０５－ｃ又は５０５－ｄのようなメモリ・アレイの異なるセクションの他のタイルを検知するために利用されない場合があるように、感知部５１０－ａ及び／又は５１０－ｂは、メモリ・アレイのタイル５０５－ａ（又はタイル５０５－ａを含むセクション、図示せず）に関連付けることができる。図４を参照しながら上記で説明されたように、感知部５１０は、垂直又はディジット線方向においてメモリ・タイル５０５の片側又は両側に位置することができる。
ＥＣＣロジック５３０は、図４を参照しながら説明されたようなＥＣＣロジック４３０の一例とすることができる。ＥＣＣロジック５３０は、メモリ・アレイのバンク・レベル内の任意のセクションからのデータ・セットに関してＥＣＣ機能を実行するように構成することができる。それゆえ、ＥＣＣロジック５３０は、タイル５０５－ａ、５０５－ｂ、５０５－ｃ又は５０５－ｄからのデータ・セットに関してＥＣＣ機能を実行することができる。
図５００－ａのステップ１は、アクティブ化（ＡＣＴ）ステップを表すことができる。ＡＣＴステップ中に、ソースページ５２０－ａをアクティブ化して（すなわち、ソースページ５２０－ａに関連付けられるワード線及びディジット線を選択するか、又はオンに切り替えて）、ソースページ５２０－ａ内に記憶されたデータを検知し、感知部５１０－ａ及び／又は５１０－ｂに取り込むことができる。ソースページ５２０－ａ内の記号Ｘは、ソースページ５２０－ａ内のデータの内容に存在する１つ又は複数の誤りを表すことができる。ソースページ５２０－ａから感知部５１０－ａ及び／又は５１０－ｂへのデータの取り込みは、経路５５０－ａ及び／又は５５０－ｂで示すことができる。
図５００－ａのステップ２は、ＨＯＬＤステップを表すことができる。ＨＯＬＤステップ中に、感知部５１０－ａ及び５１０－ｂの感知構成要素を停止することができる。更に、ソースページ５２０－ａからのデータが感知部５１０－ａ及び５１０－ｂのラッチ内に依然として保持される場合があることを除いて、ワード線及びディジット線のための選択回路及びメモリ・アレイに関連付けられる他の制御回路を非アクティブ化することができる。それゆえ、ＨＯＬＤステップは、感知部５１０－ａ及び５１０－ｂのラッチがその中にデータを保持することができること除いて、アイドル状態と見なすことができる。感知部５１０－ｂ内の記号Ｘは、ソースページ５２０－ａから伝搬したデータの内容に存在する１つ又は複数の誤りを表すことができる。更に、ソースページ５２０－ａ内のデータは、その中にデータをプリチャージしないことに起因して、もはや有効でないか、又は信頼性がない場合がある。上記のように、ソースページ５２０－ａは、新たな空きページ、すなわち、ウェア・レベリング・アプリケーション中に宛先ページとしての役割を果たすために利用可能なメモリ・ページになることができる。
図５００－ａのステップ３はＰｒｅ－Ｓｅｔステップを表すことができる。Ｐｒｅ－Ｓｅｔステップ中に、異なるセクション内に位置するタイル、すなわち、タイル５０５－ｄ内の宛先ページ５２５－ａ内のいくつかの、又は全てのメモリ・セルをある論理状態にプログラムすることができる。場合によっては、その論理状態は論理１に対応する場合がある。宛先ページ５２５－ａは、ソースページ５２０－ａが位置するタイル（又はセクション）とは異なるタイル（又はセクション）内に存在する場合があり、それにより、ウェア・レベリング・プール・サイズが拡張されることを理解されたい。Ｐｒｅ－Ｓｅｔステップ中に、宛先ページ５２５－ａに関連付けられるＩＳＯデバイスを非アクティブ化することができる。図２を参照しながら上記で説明されたように、ＩＳＯデバイスは、非アクティブ化されるときに、メモリ・アレイのディジット線から、感知構成要素のディジット線ノードを切り離すことができる。宛先ページ５２５－ａのメモリ・セルは、宛先ページ５２５－ａに関連付けられるＩＳＯデバイスが非アクティブ化される間に、単一の論理状態にあらかじめ書き込むことができる。場合によっては、あらかじめ書き込まれる論理状態は１の論理状態に対応することができる。
図４Ｂの図５００－ｂのステップ４は、ソースページ５２０－ａの内容をスクラブするために、ＥＣＣロジック５３０を介して、感知部５１０－ａ及び／又は５１０－ｂのラッチ内に記憶されるソースページ５２０－ａの全てのコードワードを処理する動作を表すことができる。感知部５１０－ａ及び／又は５１０－ｂからＥＣＣロジック５３０にコードワードを送信することによってコードワードをスクラブすることは、経路５５５－ａ及び／又は５５５－ｂとして示すことができる。その後、各コードワードは、宛先ページ５２５－ａに関連付けられる感知部５１０－ｃ及び／又は５１０－ｄ内のラッチに記憶することができる。ＥＣＣロジック５３０から感知部５１０－ｃ及び／又は５１０－ｄ内のラッチにコードワードを記憶することは、経路５６０－ａ及び／又は５６０－ｂとして示すことができる。宛先ページ５２５－ａに関連付けられる感知部５１０－ｃ及び／又は５１０－ｄ内に記憶されるデータの内容に記号Ｘがないことは、ＥＣＣロジック５３０がＥＣＣ機能を実行することに起因して、ソースページ５２０－ａの内容のデータに１つ又は複数の誤りがない場合があることを示す。
ステップ４の動作は、ステップ３の動作と同時に実行されてもよいことは理解されたい。タイル５０５－ｄに関連付けられるＩＳＯデバイスは、非アクティブ化されるときに、タイル５０５－ｄ内のメモリ・セル、それゆえ、宛先ページ５２５－ａのメモリ・セルから感知部５１０－ｃ及び／又は５１０－ｄを切り離す。ステップ３の動作（例えば、宛先ページ５２５－ａ内のメモリ・セルのためのＰｒｅ－Ｓｅｔステップ）は、ＩＳＯデバイスが非アクティブ化されることに起因して、ステップ４の動作（例えば、ＥＣＣロジックを通してコードワードを処理し、スクラブされたコードワードを感知部５１０－ｃ及び／又は５１０－ｄ内のラッチに記憶すること）から独立している場合があるので、ステップ３及びステップ４の動作は並列に実行することができる。ステップ３及びステップ４の動作を並列にすることは、ウェア・レベリング動作に関連付けられる全時間を削減する（又は少なくとも部分的に「隠す」）ことができる。
図５００－ｂのステップ５は、ソースページ５２０－ａをプリチャージすることなく、感知部５１０－ａ及び／又は５１０－ｂ内のラッチを閉じることに関連付けられる動作を表すことができる。ステップ５の完了時に、すなわち、感知部５１０－ａ及び／又は５１０－ｂのラッチを閉じると、感知部５１０－ｃ及び／又は５１０－ｄは、ソースページ５２０－ａからの有効なデータをもはや表さない。また、ソースページ５２０－ａはウェア・レベリング動作中に空きページとしての役割を果たすことができるので、ソースページ５２０－ａのプリチャージは不要な場合がある。ソースページ５２０－ａのプリチャージを省くことにより、ウェア・レベリング・アプリケーションに関連付けられる全時間を短縮し、エネルギーを削減することができる。
図５００－ｂのステップ６は、感知部５１０－ｃ及び／又は５１０－ｄに記憶されたデータを宛先ページ５２５－ａに書き込むことを表すことができる。場合によっては、宛先ページ５２５－ａに書き込むことは、宛先ページ５２５－ａをプリチャージすると言われる場合がある。感知部５１０－ｃ及び／又は５１０－ｄから宛先ページ５２５－ａにデータをプリチャージすることは、経路５６５－ａ及び／又は５６５－ｂで示すことができる。宛先ページ５２５－ａにデータをプリチャージすることは、上記のようなステップ３において確立されたあらかじめ書き込まれた論理状態とは異なる論理状態を記憶する、宛先ページ５２５－ａ内のメモリ・セルにのみ、データのサブセットを書き込むことを含むことができる。例えば、メモリ・セルが論理状態「１」にあらかじめ書き込まれるとき、宛先ページ５２５－ａ内の、論理状態「０」を記憶すべきメモリ・セルのみが、論理「０」でプログラムされることが必要な場合がある。宛先ページ５２５－ａのプリチャージ中にメモリ・セルの数を削減することにより、ウェア・レベリング・アプリケーションに関連付けられる全時間を短縮し、エネルギーを削減することができる。
図５Ａ及び図５Ｂを参照しながら上記で説明されたステップ１～ステップ６は、メモリ・アレイの同じセクション内にあるべきというソースページ及び宛先ページの両方に関する制約を回避することによって、より大きいウェア・レベリング・プール・サイズを用いてウェア・レベリングを可能にする。更に、誤り訂正を実行して、ソースページの内容をスクラブし、誤り伝搬問題に起因して宛先ページの誤り訂正能力を消耗するのを回避することができる。更に、効率的なウェア・レベリング動作を実現するために、全時間を短縮し、エネルギー消費量を削減することができる。
図６は、本開示の実施形態による、ランダム・アクセス及び強誘電体メモリのためのウェア・レベリングをサポートするメモリ・デバイス１００－ａのブロック図６００を示す。メモリ・デバイス１００－ａは、電子メモリ装置と呼ばれる場合があり、メモリ・コントローラ１４０－ａ及びメモリ・セル１０５－ｂを含むことができ、それらは図１を参照しながら説明されたメモリ・コントローラ１４０及びメモリ・セル１０５の例とすることができる。メモリ・コントローラ１４０－ａは、メモリ・セル１０５－ｂのアレイと同じ基板上に存在する内部論理回路とすることができる。メモリ・コントローラ１４０－ａは、本開示の実施形態による、ウェア・レベリング動作中にＥＣＣロジックとともに、ウェア・レベリング及びＥＣＣ機能に関連付けられる動作を制御することもできる。メモリ・コントローラ１４０－ａは、バイアス構成要素６１０及びタイミング構成要素６１５を含むことができ、図１を参照しながら説明されたように、メモリ・デバイス１００－ａを動作させることができる。メモリ・コントローラ１４０－ａは、ワード線１１０－ｂ、ディジット線１１５－ｂ、プレート線２１０－ａ及び感知構成要素１２５－ｂと電子通信することができ、それらは、図１及び図２を参照しながら説明されたワード線１１０、ディジット線１１５、プレート線２１０及び感知構成要素１２５の例とすることができる。
メモリ・デバイス１００－ａは、基準構成要素６２０、ラッチ６２５及びＥＣＣロジック６３０を含むこともできる。感知部６４０が、感知構成要素１２５－ｂ及びラッチ６２５を含むことができる。ラッチ６２５は、図１及び図２を参照しながら説明されたラッチ１２７の一例とすることができる。また、メモリ・デバイス１００－ａはＩＳＯデバイス６９５を含むことができ、それは図２を参照しながら説明されたＩＳＯデバイス２９５の一例とすることができる。ＩＳＯデバイス６９５は、本開示の実施形態による、ウェア・レベリング動作中に、メモリ・セル１０５－ｂのディジット線（ＤＬ）から感知構成要素１２５－ｂのディジット線ノードを切り離すことができる。ＩＳＯデバイス６９５は、本開示の実施形態による、図５Ａ及び図５Ｂを参照しながら上記で説明されたようなステップ３及びステップ４の同時実行を可能にする。メモリ・デバイス１００－ａの構成要素は、互いに電子通信することができ、図１～図５を参照しながら説明された機能を実行することができる。場合によっては、基準構成要素６２０、感知構成要素１２５－ｂ及びラッチ６２５は、メモリ・コントローラ１４０－ａの構成要素とすることができる。
メモリ・コントローラ１４０－ａは、ワード線１１０－ｂ、プレート線２１０－ａ又はディジット線１１５－ｂの種々のノードに電圧を印加することによって、それらの線をアクティブ化するように構成することができる。例えば、バイアス構成要素６１０は、上記のように、メモリ・セル１０５－ｂを読み出すか、書き込むか、又はプリチャージするために、電圧を印加してメモリ・セル１０５－ｂを動作させるように構成することができる。場合によっては、メモリ・コントローラ１４０－ａは、図１を参照しながら説明されたように、行デコーダ、列デコーダ、又は両方を含むことができる。これにより、メモリ・コントローラ１４０－ａは、１つ以上のメモリ・セル１０５にアクセスできるようになる場合がある。また、バイアス構成要素６１０は、感知構成要素１２５－ｂのための基準信号を生成するために、基準構成要素６２０に電位を与えることができる。更に、バイアス構成要素６１０は、感知構成要素１２５－ｂの動作のための電位を与えることができる。
場合によっては、メモリ・コントローラ１４０－ａは、タイミング構成要素６１５を用いて、自らの動作を実行することができる。例えば、タイミング構成要素６１５は、本明細書において論じられる、読み出し、書き込み又はプリチャージなどのメモリ機能を実行するために、スイッチング及び電圧印加に関するタイミングを含む、種々のワード線選択又はプレート線バイアスのタイミングを制御することができる。場合によっては、タイミング構成要素６１５は、バイアス構成要素６１０の動作を制御することができる。
基準構成要素６２０は、感知構成要素１２５－ｂのための基準信号を生成する種々の構成要素を含むことができる。基準構成要素６２０は、基準信号を生成するように構成される回路を含むことができる。場合によっては、基準構成要素６２０は、他の強誘電体メモリ・セル１０５を含むことができる。いくつかの例では、基準構成要素６２０は、図３を参照しながら説明されたように、２つの感知電圧間の値を有する電圧を出力するように構成することができる。又は、基準構成要素６２０は、仮想接地電圧（すなわち、約０Ｖ）を出力するように設計することができる。
感知構成要素１２５－ｂは、（ディジット線１１５－ｂ経由の）メモリ・セル１０５－ｂからの信号を基準構成要素６２０からの基準信号と比較することができる。論理状態を特定すると、感知構成要素は、その後、ラッチ６２５内に出力を記憶することができ、それは、メモリ・デバイス１００－ａがその一部である電子デバイスの動作に従って使用することができる。
場合によっては、電子メモリ・デバイスは、それぞれのセクションが１組の感知構成要素及び１組のラッチに関連付けられる、強誘電体メモリ・セルの複数のセクションを含むメモリ・アレイと、メモリ・アレイ外部の周辺部にある誤り訂正回路と、メモリ・アレイ、１組の感知構成要素、１組のラッチ及び誤り訂正回路と電子通信するコントローラとを含むことができ、コントローラは、第１の組のラッチにメモリ・アレイの第１のセクションから第１の組のデータを受信させることであって、第１の組のラッチはメモリ・アレイの第１のセクションに関連付けられる、受信させることと、誤り訂正回路を通して第１の組のデータを第２の組のラッチに送信することであって、第２の組のラッチはメモリ・アレイの第２のセクションに関連付けられる、送信することと、誤り訂正回路を通して第１の組のデータを第２の組のラッチに送信することであって、第２の組のラッチはメモリ・アレイの第２のセクションに関連付けられる、送信することと、第１の組のデータをメモリ・アレイの第２のセクションに記憶することとを行うように動作可能とすることができる。
場合によっては、コントローラは第１のセクションのメモリ・セルの行をアクティブ化することであって、メモリ・セルの行は第１の組のデータに対応する、アクティブ化することと、第１のセクションに関連付けられる第１の組の感知構成要素を用いて、メモリ・セルのアクティブ化された行から第１の組のデータを検知することと、第１の組のデータを第１の組のラッチに記憶することとを行うように動作可能とすることができる。場合によっては、コントローラは、第１の組のデータを第１の組のラッチ内に保持しながら、第１のセクションのメモリ・セルの行を非アクティブ化するように動作可能とすることができる。場合によっては、コントローラは、メモリ・アレイの第２のセクションに関連付けられるアイソレーション・デバイスを非アクティブ化するのに基づいて、第２のセクションのメモリ・セルを切り離すことと、第２のセクションの切り離されたメモリ・セルの行を第１の論理状態にあらかじめ書き込むこととを行うように動作可能とすることができる。
場合によっては、コントローラは、第１の組のデータを第１の組のラッチから誤り訂正回路に転送することと、誤り訂正回路に第１の組のデータに対する誤り訂正動作を実行させることと、第１の組のデータを誤り訂正回路から第２の組のラッチに転送することとを行うように動作可能とすることができる。場合によっては、コントローラは、第１の組のデータをデータの複数のサブセットに分割することと、データの複数のサブセットの各サブセットを誤り訂正回路を通して順次第２の組のラッチに送信することとを行うように動作可能とすることができる。
場合によっては、コントローラは、第１の組のデータを送信することと、第２のセクションの切り離されたメモリ・セルの行をあらかじめ書き込むこととを同時に行うように動作可能とすることができる。場合によっては、コントローラは、メモリ・アレイの第１のセクションの行をプリチャージすることなく、第１の組のラッチを閉じるように動作可能とすることができる。場合によっては、コントローラは、メモリ・アレイの第２のセクションのあらかじめ書き込まれた行を第２の組のラッチ内の第１の組のデータでプリチャージするように動作可能とすることができる。
いくつかの実施形態では、装置が説明される。その装置は、第１の組のラッチにメモリ・アレイの第１のセクションから第１の組のデータを受信させるための手段であって、第１の組のラッチはメモリ・アレイの第１のセクションに関連付けられる、受信させるための手段と、誤り訂正回路を通して第１の組のデータを第２の組のラッチに送信するための手段であって、第２の組のラッチはメモリ・アレイの第２のセクションに関連付けられる、送信するための手段と、第１の組のデータをメモリ・アレイの第２のセクションに記憶するための手段とを含むことができる。場合によっては、その装置は、第１のセクションのメモリ・セルの行をアクティブ化するための手段であって、メモリ・セルの行は第１の組のデータに対応する、アクティブ化するための手段と、第１のセクションに関連付けられる第１の組の感知構成要素を用いて、メモリ・セルのアクティブ化された行から第１の組のデータを検知するための手段と、第１の組のデータを第１の組のラッチに記憶するための手段とを更に含むことができる。場合によっては、その装置は、第１の組のデータを第１の組のラッチ内に保持しながら、第１のセクションのメモリ・セルの行を非アクティブ化するための手段を更に含むことができる。
場合によっては、その装置は、メモリ・アレイの第２のセクションに関連付けられるアイソレーション・デバイスを非アクティブ化するのに基づいて、第２のセクションのメモリ・セルを切り離すための手段と、第２のセクションの切り離されたメモリ・セルの行を第１の論理状態にあらかじめ書き込むための手段とを更に含むことができる。場合によっては、その装置は、第１の組のデータを第１の組のラッチから誤り訂正回路に転送するための手段と、誤り訂正回路に第１の組のデータに対する誤り訂正動作を実行させるための手段と、第１の組のデータを誤り訂正回路から第２の組のラッチに転送するための手段とを更に含むことができる。
場合によっては、その装置は、第１の組のデータをデータの複数のサブセットに分割するための手段と、データの複数のサブセットの各サブセットを誤り訂正回路を通して順次第２の組のラッチに送信するための手段とを更に含むことができる。場合によっては、その装置は、第１の組のデータを送信することと、第２のセクションの切り離されたメモリ・セルの行をあらかじめ書き込むこととを同時に行うための手段を更に含むことができる。場合によっては、その装置は、メモリ・アレイの第１のセクションの行をプリチャージすることなく、第１の組のラッチを閉じるための手段を更に含むことができる。場合によっては、その装置は、メモリ・アレイの第２のセクションのあらかじめ書き込まれた行を第２の組のラッチ内の第１の組のデータでプリチャージするための手段を更に含むことができる。
場合によっては、電子メモリ・デバイスは、それぞれのセクションが１組の感知構成要素及び１組のラッチに関連付けられる、強誘電体メモリ・セルの複数のセクションを含むメモリ・アレイと、メモリ・アレイ外部の周辺部にある誤り訂正回路と、メモリ・アレイ、１組の感知構成要素、１組のラッチ及び誤り訂正回路と電子通信するコントローラとを含むことができ、コントローラは、第１の組のラッチにおいて第１の組のデータを受信するために、第１の組のデータに対応するメモリ・セルの行をアクティブ化することであって、第１の組のラッチはメモリ・アレイの第１のセクションに関連付けられ、第１のセクションはメモリ・セルの行を含む、アクティブ化することと、第１の組のデータを第１の組のラッチ内に保持しながら、第１のセクションのメモリ・セルの行を非アクティブ化することと、メモリ・アレイの第２のセクションに関連付けられるアイソレーション・デバイスを非アクティブ化するのに基づいて、第２のセクションのメモリ・セルを切り離した後に、第２のセクションのメモリ・セルの行に第１の論理状態をあらかじめ書き込むことと、誤り訂正回路を通して第１の組のデータを第２の組のラッチに送信することであって、第２の組のラッチは第２のセクションに関連付けられる、送信することと、第１のセクションのメモリ・セルの行をプリチャージすることなく、第１の組のラッチを閉じることと、第２のセクションのメモリ・セルのあらかじめ書き込まれた行を第２の組のラッチ内の第１の組のデータでプリチャージすることとを行うように動作可能とすることができる。
いくつかの実施形態において、装置が説明される。その装置は、第１の組のラッチにおいて第１の組のデータを受信するために、第１の組のデータに対応するメモリ・セルの行をアクティブ化するための手段であって、第１の組のラッチはメモリ・アレイの第１のセクションに関連付けられ、第１のセクションはメモリ・セルの行を含む、アクティブ化するための手段と、第１の組のデータを第１の組のラッチ内に保持しながら、第１のセクションのメモリ・セルの行を非アクティブ化するための手段と、メモリ・アレイの第２のセクションに関連付けられるアイソレーション・デバイスを非アクティブ化するのに基づいて、第２のセクションのメモリ・セルを切り離した後に、第２のセクションのメモリ・セルの行に第１の論理状態をあらかじめ書き込むための手段と、誤り訂正回路を通して第１の組のデータを第２の組のラッチに送信するための手段であって、第２の組のラッチは第２のセクションに関連付けられる、送信するための手段と、第１のセクションのメモリ・セルの行をプリチャージすることなく、第１の組のラッチを閉じるための手段と、第２のセクションのメモリ・セルのあらかじめ書き込まれた行を第２の組のラッチ内の第１の組のデータでプリチャージするための手段とを含むことができる。
図７は、本開示の実施形態による、ランダム・アクセス及び強誘電体メモリのためのウェア・レベリングのための方法７００を例示するフローチャートを示す。方法７００の動作は、本明細書において説明されたような、メモリ・コントローラ１４０、又はその構成要素によって実施することができる。いくつかの例において、メモリ・コントローラ１４０は、デバイスの機能要素を制御し、以下に説明される機能を実行するために、１組のコードを実行することができる。それに加えて、又はその代わりに、メモリ・コントローラ１４０は、専用ハードウェアを用いて、以下に説明される機能のうちのいくつか又は全てを実行することができる。
ブロック７０５において、メモリ・コントローラ１４０が、第１の組のラッチにおいて、メモリ・アレイの第１のセクションから第１の組のデータを受信することができ、第１の組のラッチはメモリ・アレイの第１のセクションに関連付けられる。ブロック７０５の動作は、図１～図６を参照しながら説明された方法に従って実行することができる。
ブロック７１０において、メモリ・コントローラ１４０が、メモリ・アレイ外部の周辺部にある誤り訂正回路を通して、第１の組のデータを第２の組のラッチに送信することができ、第２の組のラッチはメモリ・アレイの第２のセクションに関連付けられる。ブロック７１０の動作は、図１～図６を参照しながら説明された方法に従って実行することができる。
ブロック７１５において、メモリ・コントローラ１４０が、第１の組のデータをメモリ・アレイの第２のセクションに記憶することができる。ブロック７１５の動作は、図１～図６を参照しながら説明された方法に従って実行することができる。
いくつかの実施形態において、方法７００のような、ランダム・アクセス及び強誘電体メモリのためのウェア・レベリングのための方法が開示される。その方法は、第１の組のラッチにおいて、メモリ・アレイの第１のセクションから第１の組のデータを受信することであって、第１の組のラッチはメモリ・アレイの第１のセクションに関連付けられる、受信することと、メモリ・アレイ外部の周辺部にある誤り訂正回路を通して、第１の組のデータを第２の組のラッチに送信することであって、第２の組のラッチはメモリ・アレイの第２のセクションに関連付けられる、送信することと、第１の組のデータをメモリ・アレイの第２のセクションに記憶することとを含むことができる。
方法７００のような、１つ又は複数の方法を実行するための装置が説明される。その装置は、第１の組のラッチにおいて、メモリ・アレイの第１のセクションから第１の組のデータを受信するための手段であって、第１の組のラッチはメモリ・アレイの第１のセクションに関連付けられる、受信するための手段と、メモリ・アレイ外部の周辺部にある誤り訂正回路を通して、第１の組のデータを第２の組のラッチに送信するための手段であって、第２の組のラッチはメモリ・アレイの第２のセクションに関連付けられる、送信するための手段と、第１の組のデータをメモリ・アレイの第２のセクションに記憶するための手段とを含むことができる。
方法７００のような、１つ又は複数の方法を実行するための別の装置が説明される。その装置は、メモリ・アレイと、メモリ・アレイと電子通信するメモリ・コントローラとを含むことができ、メモリ・コントローラは、第１の組のラッチにおいて、メモリ・アレイの第１のセクションから第１の組のデータを受信することであって、第１の組のラッチはメモリ・アレイの第１のセクションに関連付けられる、受信することと、メモリ・アレイ外部の周辺部にある誤り訂正回路を通して、第１の組のデータを第２の組のラッチに送信することであって、第２の組のラッチはメモリ・アレイの第２のセクションに関連付けられる、送信することと、第１の組のデータをメモリ・アレイの第２のセクションに記憶することとを行うように動作可能とすることができる。
本明細書において説明される方法７００及び装置のいくつかの例において、受信することは、第１のセクションのメモリ・セルの行をアクティブ化することであって、メモリ・セルの行は第１の組のデータに対応する、アクティブ化することと、第１のセクションに関連付けられる第１の組の感知構成要素を用いて、メモリ・セルのアクティブ化された行から第１の組のデータを検知することと、第１の組のデータを第１の組のラッチに記憶することとを行うためのプロセス、機構、手段又は命令を更に含むことができる。本明細書において説明される方法７００及び装置のいくつかの例は、第１の組のデータを第１の組のラッチ内に保持しながら、第１のセクションのメモリ・セルの行を非アクティブ化するためのプロセス、機構、手段又は命令を更に含むことができる。
本明細書において説明される方法７００及び装置のいくつかの例は、メモリ・アレイの第２のセクションに関連付けられるアイソレーション・デバイスを非アクティブ化することに基づいて、第２のセクションのメモリ・セルを切り離すことと、第２のセクションの切り離されたメモリ・セルの行を第１の論理状態にあらかじめ書き込むこととを行うためのプロセス、機構、手段又は命令を更に含むことができる。本明細書において説明される方法７００及び装置のいくつかの例において、第１の論理状態は１の論理状態に対応することができる。本明細書において説明される方法７００及び装置のいくつかの例において、送信することは、第１の組のデータを第１の組のラッチから誤り訂正回路に転送することと、誤り訂正回路に第１の組のデータに対する誤り訂正動作を実行させることと、第１の組のデータを誤り訂正回路から第２の組のラッチに転送することとを行うためのプロセス、機構、手段又は命令を更に含むことができる。
本明細書において説明される方法７００及び装置のいくつかの例は、第１の組のデータをデータの複数のサブセットに分割することと、データの複数のサブセットの各サブセットを誤り訂正回路を通して順次第２の組のラッチに送信することとを行うためのプロセス、機構、手段又は命令を更に含むことができる。本明細書において説明される方法７００及び装置のいくつかの例において、第１の組のデータを送信することと、第２のセクションの切り離されたメモリ・セルの行をあらかじめ書き込むこととは同時に行うことができる。本明細書において説明される方法７００及び装置のいくつかの例は、メモリ・アレイの第１のセクションの行をプリチャージすることなく、第１の組のラッチを閉じるためのプロセス、機構、手段又は命令を更に含むことができる。本明細書において説明される方法７００及び装置のいくつかの例は、メモリ・アレイの第２のセクションのあらかじめ書き込まれた行を第２の組のラッチ内の第１の組のデータでプリチャージするためのプロセス、機構、手段又は命令を更に含むことができる。本明細書において説明される方法７００及び装置のいくつかの例において、第２のセクションのあらかじめ書き込まれた行をプリチャージすることは、第１の組のデータが、あらかじめ書き込まれた第１の論理状態と異なるときに、第２の論理状態を書き込むためのプロセス、機構、手段又は命令を更に含むことができる。本明細書において説明される方法７００及び装置のいくつかの例において、第２の論理状態は、０の論理状態に対応することができる。
図８は、本開示の実施形態による、ランダム・アクセス及び強誘電体メモリのためのウェア・レベリングのための方法８００を例示するフローチャートを示す。方法８００の動作は、本明細書において説明されたような、メモリ・コントローラ１４０、又はその構成要素によって実施することができる。いくつかの例において、メモリ・コントローラ１４０は、デバイスの機能要素を制御し、以下に説明される機能を実行するために、１組のコードを実行することができる。それに加えて、又はその代わりに、メモリ・コントローラ１４０は、専用ハードウェアを用いて、以下に説明される機能のうちのいくつか又は全てを実行することができる。
ブロック８０５において、メモリ・コントローラ１４０が、第１の組のラッチにおいて第１の組のデータを受信するために、第１の組のデータに対応するメモリ・セルの行をアクティブ化することができ、第１の組のラッチはメモリ・アレイの第１のセクションに関連付けられ、第１のセクションはメモリ・セルの行を含む。ブロック８０５の動作は、図１～図６を参照しながら説明された方法に従って実行することができる。
ブロック８１０において、メモリ・コントローラ１４０が、第１の組のデータを第１の組のラッチ内に保持しながら、第１のセクションのメモリ・セルの行を非アクティブ化することができる。ブロック８１０の動作は、図１～図６を参照しながら説明された方法に従って実行することができる。
ブロック８１５において、メモリ・コントローラ１４０が、メモリ・アレイの第２のセクションに関連付けられるアイソレーション・デバイスを非アクティブ化するのに基づいて、第２のセクションのメモリ・セルを切り離した後に、第２のセクションのメモリ・セルの行に第１の論理状態をあらかじめ書き込むことができる。ブロック８１５の動作は、図１～図６を参照しながら説明された方法に従って実行することができる。
ブロック８２０において、メモリ・コントローラが、メモリ・アレイ外部の周辺部にある誤り訂正回路を通して、第１の組のデータを第２の組のラッチに送信することができ、第２の組のラッチは第２のセクションに関連付けられる。ブロック８２０の動作は、図１～図６を参照しながら説明された方法に従って実行することができる。
ブロック８２５において、メモリ・コントローラ１４０が、第１のセクションのメモリ・セルの行をプリチャージすることなく、第１の組のラッチを閉じることができる。ブロック８２５の動作は、図１～図６を参照しながら説明された方法に従って実行することができる。
ブロック８３０において、メモリ・コントローラ１４０が、第２のセクションのメモリ・セルのあらかじめ書き込まれた行を第２の組のラッチ内の第１の組のデータでプリチャージすることができる。ブロック８３０の動作は、図１～図６を参照しながら説明された方法に従って実行することができる。
いくつかの実施形態において、方法８００のような、ランダム・アクセス及び強誘電体メモリのためのウェア・レベリングのための方法が開示される。その方法は、第１の組のラッチにおいて第１の組のデータを受信するために、第１の組のデータに対応するメモリ・セルの行をアクティブ化することであって、第１の組のラッチはメモリ・アレイの第１のセクションに関連付けられ、第１のセクションはメモリ・セルの行を含む、アクティブ化することと、第１の組のデータを第１の組のラッチ内に保持しながら、第１のセクションのメモリ・セルの行を非アクティブ化することと、メモリ・アレイの第２のセクションに関連付けられるアイソレーション・デバイスを非アクティブ化するのに基づいて、第２のセクションのメモリ・セルを切り離した後に、第２のセクションのメモリ・セルの行に第１の論理状態をあらかじめ書き込むことと、メモリ・アレイ外部の周辺部にある誤り訂正回路を通して第１の組のデータを第２の組のラッチに送信することであって、第２の組のラッチは第２のセクションに関連付けられる、送信することと、第１のセクションのメモリ・セルの行をプリチャージすることなく、第１の組のラッチを閉じることと、第２のセクションのメモリ・セルのあらかじめ書き込まれた行を第２の組のラッチ内の第１の組のデータでプリチャージすることとを含むことができる。
方法８００のような、１つ又は複数の方法を実行するための装置が説明される。その装置は、第１の組のラッチにおいて第１の組のデータを受信するために、第１の組のデータに対応するメモリ・セルの行をアクティブ化するための手段であって、第１の組のラッチはメモリ・アレイの第１のセクションに関連付けられ、第１のセクションはメモリ・セルの行を含む、アクティブ化するための手段と、第１の組のデータを第１の組のラッチ内に保持しながら、第１のセクションのメモリ・セルの行を非アクティブ化するための手段と、メモリ・アレイの第２のセクションに関連付けられるアイソレーション・デバイスを非アクティブ化するのに基づいて、第２のセクションのメモリ・セルを切り離した後に、第２のセクションのメモリ・セルの行に第１の論理状態をあらかじめ書き込むための手段と、メモリ・アレイ外部の周辺部にある誤り訂正回路を通して第１の組のデータを第２の組のラッチに送信するための手段であって、第２の組のラッチは第２のセクションに関連付けられる、送信するための手段と、第１のセクションのメモリ・セルの行をプリチャージすることなく、第１の組のラッチを閉じるための手段と、第２のセクションのメモリ・セルのあらかじめ書き込まれた行を第２の組のラッチ内の第１の組のデータでプリチャージするための手段とを含むことができる。
方法８００のような、１つ又は複数の方法を実行するための別の装置が説明される。その装置は、メモリ・アレイと、メモリ・アレイと電子通信するメモリ・コントローラとを含むことができ、メモリ・コントローラは、第１の組のラッチにおいて第１の組のデータを受信するために、第１の組のデータに対応するメモリ・セルの行をアクティブ化することであって、第１の組のラッチはメモリ・アレイの第１のセクションに関連付けられ、第１のセクションはメモリ・セルの行を含む、アクティブ化することと、第１の組のデータを第１の組のラッチ内に保持しながら、第１のセクションのメモリ・セルの行を非アクティブ化することと、メモリ・アレイの第２のセクションに関連付けられるアイソレーション・デバイスを非アクティブ化するのに基づいて、第２のセクションのメモリ・セルを切り離した後に、第２のセクションのメモリ・セルの行に第１の論理状態をあらかじめ書き込むことと、メモリ・アレイ外部の周辺部にある誤り訂正回路を通して第１の組のデータを第２の組のラッチに送信することであって、第２の組のラッチは第２のセクションに関連付けられる、送信することと、第１のセクションのメモリ・セルの行をプリチャージすることなく、第１の組のラッチを閉じることと、第２のセクションのメモリ・セルのあらかじめ書き込まれた行を第２の組のラッチ内の第１の組のデータでプリチャージすることとを行うように動作可能とすることができる。
本明細書において説明される方法８００及び装置のいくつかの例において、アクティブ化することは、第１のセクションに関連付けられる第１の組の感知構成要素を用いて、メモリ・セルのアクティブ化された行から第１の組のデータを検知することと、第１の組のデータを第１の組のラッチに記憶することとを行うためのプロセス、機構、手段又は命令を更に含むことができる。場合によっては、送信することは、第１の組のデータをデータの複数のサブセットに分割することと、複数のサブセットの各サブセットを順次誤り訂正回路に転送することと、誤り訂正回路に複数のサブセットの各サブセットに対する誤り訂正動作を実行させることと、複数のサブセットの各サブセットを誤り訂正回路から第２の組のラッチに転送することとを行うためのプロセス、機構、手段又は命令を更に含むことができる。
本明細書において説明される情報及び信号は、様々な異なる技術及び技法のいずれかを用いて表すことができる。例えば、上記の説明全体を通じて参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光学粒子、又はそれらの任意の組み合わせによって表すことができる。いくつかの図面は、信号を単一の信号として示す場合がある。しかしながら、信号は信号のバスを表す場合があり、バスが様々なビット幅を有する場合があることは、当業者は理解することができる。
本明細書において使用されるとき、「仮想接地」という用語は、約ゼロ・ボルト（０Ｖ）の電圧に保持されるが、接地と直接には接続されていない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し、定常状態において約０Ｖに戻る場合がある。仮想接地は、演算増幅器及び抵抗器からなる分圧器などの種々の電子回路要素を用いて実現することができる。他の実施例も可能である。「仮想接地する」又は「仮想的に接地される」は、約０Ｖに接続されることを意味する。
「電子通信」及び「結合される」という用語は、構成要素間の電子の流れをサポートする構成要素間の関係を指す。これは、構成要素間の直接接続を含む場合があるか、又は中間構成要素を含む場合がある。互いに電子通信するか、又は結合される構成要素は、電子若しくは信号を（例えば、電圧を印加された回路において）能動的に交換している場合があるか、又は電子若しくは信号を（例えば、電圧を印加されない回路において）能動的に交換していない場合があるが、回路が電圧を印加されると、電子若しくは信号を交換するように構成し、動作可能にすることができる。一例として、スイッチ（例えば、トランジスタ）を介して物理的に接続される２つの構成要素は、スイッチの状態に関わらず（すなわち、開いていても、閉じていても）電子通信しているか、又は結合される場合がある。
本明細書において使用されるときに、「実質的に」という用語は、修飾される特徴（例えば、「実質的に」という用語によって修飾される動詞又は形容詞）が、完全である必要はないが、その特徴の利点を達成するほど十分に近いことを意味する。
「切り離される」という用語は、電子が構成要素間を流れることがその時点で不可能である構成要素間の関係を指す。構成要素は、それらの構成要素間に開回路がある場合、互いから切り離される。例えば、スイッチによって物理的に接続された２つの構成要素は、スイッチが開いているとき、互いから切り離される場合がある。
メモリ・デバイス１００を含む、本明細書において論じられるデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ガリウムヒ素、窒化ガリウムなどの半導体基板上に形成することができる。場合によっては、基板は、半導体ウェハである。他の場合には、基板は、シリコン・オン・ガラス（ＳＯＧ）又はシリコン・オン・サファイア（ＳＯＳ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板とすることができるか、又は別の基板上の半導体材料のエピタキシャル層とすることができる。基板又は基板のサブ領域の導電性は、限定はしないが、リン、ホウ素又はヒ素を含む、種々の化学種を使用するドーピングを通して制御することができる。ドーピングは、基板の初期形成又は成長中に、イオン注入によって、又は任意の他のドーピング手段によって実行することができる。
本明細書において論じられる１つ又は複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し、ソース、ドレイン及びゲートを含む３端子デバイスを含むことができる。それらの端子は、導電性材料、例えば、金属を通して、他の電子要素に接続される場合がある。ソース及びドレインは導電性とすることができ、高濃度にドープされた、例えば、縮退した、半導体領域を備えることができる。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離することができる。チャネルがｎ型である（すなわち、多数キャリアが電子である）場合には、ＦＥＴは、ｎ型ＦＥＴと呼ばれる場合がある。チャネルがｐ型である（すなわち、多数キャリアが正孔である）場合には、ＦＥＴは、ｐ型ＦＥＴと呼ばれる場合がある。チャネルは、絶縁性ゲート酸化物によって覆われる場合がある。チャネル導電性は、ゲートに電圧を印加することによって制御することができる。例えば、ｎ型ＦＥＴ又はｐ型ＦＥＴにそれぞれ正の電圧又は負の電圧を印加する結果として、チャネルを導電性にすることができる。トランジスタの閾値電圧以上の電圧がトランジスタ・ゲートに印加されるとき、トランジスタを「オン」にすることができるか、又は「アクティブ化」することができる。トランジスタの閾値電圧未満の電圧がトランジスタ・ゲートに印加されるとき、トランジスタを「オフ」にすることができるか、又は「非アクティブ化」することができる。
添付の図面に関連して、本明細書において記述される説明は、例示的な構成を説明しており、実現することができるか、又は特許請求の範囲内にある全ての例を表すとは限らない。本明細書において使用されるときに、「例示的な」という用語は、「例、事例又は例示としての役割を果たす」ことを意味しており、他の例より「好ましい」か、又は「有利である」ことを意味するものではない。詳細な説明は、説明される技法を理解してもらうために具体的な細部を含む。しかしながら、これらの技法は、これらの具体的な細部を用いることなく実施することもできる。場合によっては、説明される例の概念を曖昧にするのを避けるために、周知の構造及びデバイスはブロック図の形で示される。
添付の図において、類似の構成要素又は特徴が同じ参照ラベルを有する場合がある。更に、同じタイプの種々の構成要素が、参照ラベルの後に、ダッシュと、類似の構成要素を区別する第２のラベルとを続けることによって区別される場合がある。本明細書において、少なくとも第１の参照ラベルが使用されれば、その説明は、第２の参照ラベルに関わらず、同じ第１の参照レベルを有する類似の構成要素のいずれにも適用可能である。
本明細書において説明される情報及び信号は、様々な異なる技術及び技法のいずれかを使用して表すことができる。例えば、上記の説明全体を通じて参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光学粒子、又はそれらの任意の組み合わせによって表すことができる。
本明細書における開示に関連して説明される種々の例示的なブロック及びモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ又は他のプログラマブル論理デバイス、個別のゲート又はトランジスタロジック、個別のハードウェア構成要素、又は本明細書において説明される機能を実行するように設計されるその任意の組み合わせで実現又は実行することができる。汎用プロセッサはマイクロプロセッサとすることができるが、代替形態では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又は状態機械とすることができる。また、プロセッサは、コンピューティング・デバイスの組み合わせ（例えば、デジタル・シグナル・プロセッサ（ＤＳＰ）及びマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと関連する１つ以上のマイクロプロセッサ、又は任意の他のそのような構成）として実現することもできる。
本明細書において説明される機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせにおいて実現することができる。プロセッサによって実行されるソフトウェアにおいて実施される場合には、それらの機能は、１つ又は複数の命令又はコードとしてコンピュータ可読媒体上に記憶されるか、又はコンピュータ可読媒体を介して送信することができる。他の例及び実施例も本開示及び添付の特許請求の範囲内にある。例えば、ソフトウェアの性質により、上記で説明された機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、又はこれらのいずれかの組み合わせを用いて実現することができる。また、それらの機能を実施する機構は、機能の部分が異なる物理的な場所において実施されるように分散させることを含む、種々の位置に物理的に位置することができる。また、特許請求の範囲内を含む本明細書で使用されるときに、項目のリスト（例えば、「のうちの少なくとも１つ」又は「のうちの１つ以上」などの言い回しが前に置かれた項目のリスト）内で使用される「又は」は包括的なリストを示しており、したがって、例えば、Ａ、Ｂ又はＣのうちの少なくとも１つというリストは、Ａ、又はＢ、又はＣ、又はＡＢ、又はＡＣ、又はＢＣ、又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味する。また、本明細書において使用されるときに、「に基づいて」という言い回しは、閉じた１組の条件への参照と解釈されない場合がある。例えば、「条件Ａに基づいて」として説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａ及び条件Ｂの両方に基づく場合がある。言い換えると、「に基づいて」という言い回しは、「少なくとも部分的に基づいて」という言い回しと同じように解釈することができる。
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータ・プログラムの転送を容易にする任意の媒体を含む、非一時的コンピュータ記憶媒体及び通信媒体の両方を含む。非一時的記憶媒体は、汎用コンピュータ又は専用コンピュータによってアクセスできる任意の入手可能な媒体とすることができる。一例であって、限定はしないが、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、コンパクト・ディスク（ＣＤ）ＲＯＭ若しくは他の光ディスク記憶装置、磁気ディスク記憶装置若しくは他の磁気記憶デバイス、又は命令若しくはデータ構造の形で所望のプログラム・コード手段を搬送若しくは記憶するために使用することができ、汎用コンピュータ若しくは専用コンピュータ、又は汎用プロセッサ若しくは専用プロセッサによってアクセスすることができる他の任意の非一時的媒体を含むことができる。また、あらゆる接続が、コンピュータ可読媒体と呼ばれるのが適切である。例えば、ソフトウェアが、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線及びマイクロ波などのワイヤレス技術を用いてウェブサイト、サーバ又は他のリモート・ソースから送信される場合には、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線及びマイクロ波などのワイヤレス技術が、媒体の定義に含まれる。ディスク（ｄｉｓｋ）及びディスク（ｄｉｓｃ）は、本明細書において使用されるときに、ＣＤ、レーザ・ディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー・ディスク及びＢｌｕ－ｒａｙ（登録商標）ディスクを含み、ディスク（ｄｉｓｋ）は通常、データを磁気的に再生し、一方、ディスク（ｄｉｓｃ）はレーザを用いて光学的にデータを再生する。上記の組み合わせも、コンピュータ可読媒体の範囲内に含まれる。
本明細書における説明は、当業者が本開示を作製又は使用することを可能にするために提供される。本開示に対する種々の変更形態が、当業者には容易に明らかになる場合がある。本明細書において規定される一般的原理は、本開示の範囲から逸脱することなく、他の変形形態に適用することができる。したがって、本開示は、本明細書において説明される例及び設計には限定されず、本明細書において開示される原理及び新規の特徴に合致する最も広い範囲が与えられるべきである。

Claims (43)

  1. 第１の組のラッチにおいて、メモリ・アレイの第１のセクションから第１の組のデータを受信することであって、前記第１の組のラッチは前記メモリ・アレイの前記第１のセクションに関連付けられる、受信することと、
    前記メモリ・アレイの第２のセクションに関連付けられるアイソレーション・デバイスを非アクティブ化することに基づいて、前記第２のセクションのメモリ・セルを、対応する感知構成要素のデジット線ノードから切り離すことと、
    前記第２のセクションの前記切り離されたメモリ・セルの行に第１の論理状態をあらかじめ書き込むことと、
    前記メモリ・アレイ外部の周辺部にある誤り訂正回路を通して、前記第１の組のデータを第２の組のラッチに送信することであって、前記第２の組のラッチは前記メモリ・アレイの前記第２のセクションに関連付けられる、送信することと、
    前記第１の組のデータを前記メモリ・アレイの前記第２のセクションに記憶することと
    を含む動作を電子メモリ装置が実行する方法。
  2. 前記受信することは、
    前記第１のセクションのメモリ・セルの行をアクティブ化することであって、前記メモリ・セルの行は前記第１の組のデータに対応する、アクティブ化することと、
    前記第１のセクションに関連付けられる第１の組の感知構成要素を用いて、前記メモリ・セルのアクティブ化された行から前記第１の組のデータを検知することと、
    前記第１の組のデータを前記第１の組のラッチに記憶することとを含む、請求項１に記載の方法。
  3. 前記第１の組のデータを前記第１の組のラッチ内に保持しながら、前記第１のセクションの前記メモリ・セルの行を非アクティブ化することを更に含む、請求項２に記載の方法。
  4. 前記第１の論理状態は１の論理状態に対応する、請求項１に記載の方法。
  5. 前記送信することは、
    前記第１の組のデータを前記第１の組のラッチから前記誤り訂正回路に転送することと、
    前記誤り訂正回路に前記第１の組のデータに対する誤り訂正動作を実行させることと、
    前記第１の組のデータを前記誤り訂正回路から前記第２の組のラッチに転送することと
    を含む、請求項１に記載の方法。
  6. 前記第１の組のデータをデータの複数のサブセットに分割することと、
    データの前記複数のサブセットの各サブセットを前記誤り訂正回路を通して順次前記第２の組のラッチに送信することとを更に含む、請求項５に記載の方法。
  7. 前記第１の組のデータを前記送信することと、前記第２のセクションの前記切り離されたメモリ・セルの行をあらかじめ書き込むこととは同時に行われる、請求項５に記載の方法。
  8. 前記メモリ・アレイの前記第１のセクションの前記行をプリチャージすることなく、前記第１の組のラッチを閉じることを更に含む、請求項５に記載の方法。
  9. 前記メモリ・アレイの前記第２のセクションの前記あらかじめ書き込まれた行を前記第２の組のラッチ内の前記第１の組のデータでプリチャージすることを更に含む、請求項８に記載の方法。
  10. 前記第２のセクションの前記あらかじめ書き込まれた行を前記プリチャージすることは、
    前記第１の組のデータが前記あらかじめ書き込まれた第１の論理状態と異なるときに、第２の論理状態を書き込むことを含む、請求項９に記載の方法。
  11. 前記第２の論理状態は０の論理状態に対応する、請求項１０に記載の方法。
  12. 強誘電体メモリ・セルの複数のセクションを備えるメモリ・アレイであって、前記複数のセクションの各セクションは１組の感知構成要素及び１組のラッチに関連付けられる、メモリ・アレイと、
    前記メモリ・アレイ外部の周辺部にある誤り訂正回路と、
    前記メモリ・アレイ、前記１組の感知構成要素、前記１組のラッチ及び前記誤り訂正回路と電子通信するコントローラであって、前記コントローラは、
    第１の組のラッチに、前記メモリ・アレイの第１のセクションから第１の組のデータを受信させることであって、前記第１の組のラッチは前記メモリ・アレイの前記第１のセクションに関連付けられる、受信させることと、
    前記メモリ・アレイの第２のセクションに関連付けられるアイソレーション・デバイスを非アクティブ化することに基づいて、前記第２のセクションのメモリ・セルを、対応する感知構成要素のデジット線ノードから切り離すことと、
    前記第２のセクションの前記切り離されたメモリ・セルの行に第１の論理状態をあらかじめ書き込むことと、
    前記誤り訂正回路を通して前記第１の組のデータを第２の組のラッチに送信することであって、前記第２の組のラッチは前記メモリ・アレイの前記第２のセクションに関連付けられる、送信することと、
    前記第１の組のデータを前記メモリ・アレイの前記第２のセクションに記憶することとを行うように動作可能である、電子メモリ・デバイス。
  13. 前記コントローラは、
    前記第１のセクションのメモリ・セルの行をアクティブ化することであって、前記メモリ・セルの行は前記第１の組のデータに対応する、アクティブ化することと、
    前記第１のセクションに関連付けられる第１の組の感知構成要素を用いて、前記メモリ・セルのアクティブ化された行から前記第１の組のデータを検知することと、
    前記第１の組のデータを前記第１の組のラッチに記憶することとを行うように動作可能である、請求項１２に記載の電子メモリ・デバイス。
  14. 前記コントローラは、
    前記第１の組のデータを前記第１の組のラッチ内に保持しながら、前記第１のセクションの前記メモリ・セルの行を非アクティブ化するように動作可能である、請求項１３に記載の電子メモリ・デバイス。
  15. 前記コントローラは、
    前記第１の組のデータを前記第１の組のラッチから前記誤り訂正回路に転送することと、
    前記誤り訂正回路に前記第１の組のデータに対する誤り訂正動作を実行させることと、
    前記第１の組のデータを前記誤り訂正回路から前記第２の組のラッチに転送することと
    を行うように動作可能である、請求項１２に記載の電子メモリ・デバイス。
  16. 前記コントローラは、
    前記第１の組のデータをデータの複数のサブセットに分割することと、
    データの前記複数のサブセットの各サブセットを前記誤り訂正回路を通して順次前記第２の組のラッチに送信することとを行うように動作可能である、請求項１５に記載の電子メモリ・デバイス。
  17. 前記コントローラは、
    前記第１の組のデータを送信することと、前記第２のセクションの前記切り離されたメモリ・セルの行をあらかじめ書き込むこととを同時に行うように動作可能である、請求項１５に記載の電子メモリ・デバイス。
  18. 前記コントローラは、
    前記メモリ・アレイの前記第１のセクションの前記行をプリチャージすることなく、前記第１の組のラッチを閉じるように動作可能である、請求項１５に記載の電子メモリ・デバイス。
  19. 前記コントローラは、
    前記メモリ・アレイの前記第２のセクションの前記あらかじめ書き込まれた行を前記第２の組のラッチ内の前記第１の組のデータでプリチャージするように動作可能である、請求項１８に記載の電子メモリ・デバイス。
  20. 第１の組のラッチにおいて第１の組のデータを受信するために、前記第１の組のデータに対応するメモリ・セルの行をアクティブ化することであって、前記第１の組のラッチはメモリ・アレイの第１のセクションに関連付けられ、前記第１のセクションは前記メモリ・セルの行を含む、アクティブ化することと、
    前記第１の組のデータを前記第１の組のラッチ内に保持しながら、前記第１のセクションの前記メモリ・セルの行を非アクティブ化することと、
    前記メモリ・アレイの第２のセクションに関連付けられるアイソレーション・デバイスを非アクティブ化することに基づいて、前記第２のセクションのメモリ・セルを、対応する感知構成要素のデジット線ノードから切り離した後に、前記第２のセクションのメモリ・セルの行に第１の論理状態をあらかじめ書き込むことと、
    前記メモリ・アレイ外部の周辺部にある誤り訂正回路を通して前記第１の組のデータを第２の組のラッチに送信することであって、前記第２の組のラッチは前記第２のセクションに関連付けられる、送信することと、
    前記第１のセクションの前記メモリ・セルの行をプリチャージすることなく、前記第１の組のラッチを閉じることと、
    前記第２のセクションの前記メモリ・セルの前記あらかじめ書き込まれた行を前記第２の組のラッチ内の前記第１の組のデータでプリチャージすることとを含む動作を電子メモリ装置が実行する方法。
  21. 前記アクティブ化することは、
    前記第１のセクションに関連付けられる第１の組の感知構成要素を用いて、前記メモリ・セルの前記アクティブ化された行から前記第１の組のデータを検知することと、
    前記第１の組のデータを前記第１の組のラッチに記憶することとを含む、請求項２０に記載の方法。
  22. 前記送信することは、
    前記第１の組のデータをデータの複数のサブセットに分割することと、
    前記複数のサブセットの各サブセットを順次前記誤り訂正回路に転送することと、
    前記誤り訂正回路に前記複数のサブセットの各サブセットに対する誤り訂正動作を実行させることと、
    前記複数のサブセットの各サブセットを前記誤り訂正回路から前記第２の組のラッチに転送することとを含む、請求項２０に記載の方法。
  23. 強誘電体メモリ・セルの複数のセクションを備えるメモリ・アレイであって、前記複数のセクションの各セクションは１組の感知構成要素及び１組のラッチに関連付けられる、メモリ・アレイと、
    前記メモリ・アレイ外部の周辺部にある誤り訂正回路と、
    前記メモリ・アレイ、前記１組の感知構成要素、前記１組のラッチ及び前記誤り訂正回路と電子通信するコントローラであって、前記コントローラは、
    第１の組のラッチにおいて第１の組のデータを受信するために、前記第１の組のデータに対応するメモリ・セルの行をアクティブ化することであって、前記第１の組のラッチは前記メモリ・アレイの第１のセクションに関連付けられ、前記第１のセクションは前記メモリ・セルの行を含む、アクティブ化することと、
    前記第１の組のデータを前記第１の組のラッチ内に保持しながら、前記第１のセクションの前記メモリ・セルの行を非アクティブ化することと、
    前記メモリ・アレイの第２のセクションに関連付けられるアイソレーション・デバイスを非アクティブ化することに基づいて、前記第２のセクションのメモリ・セルを、対応する感知構成要素のデジット線ノードから切り離した後に、前記第２のセクションのメモリ・セルの行に第１の論理状態をあらかじめ書き込むことと、
    前記誤り訂正回路を通して前記第１の組のデータを第２の組のラッチに送信することであって、前記第２の組のラッチは前記第２のセクションに関連付けられる、送信することと、
    前記第１のセクションの前記メモリ・セルの行をプリチャージすることなく、前記第１の組のラッチを閉じることと、
    前記第２のセクションの前記メモリ・セルの前記あらかじめ書き込まれた行を前記第２の組のラッチ内の前記第１の組のデータでプリチャージすることとを行うように動作可能である、電子メモリ・デバイス。
  24. 第１の組のラッチにおいて、メモリ・アレイの第１のセクションから第１の組のデータを受信するためのハードウェア手段であって、前記第１の組のラッチは前記メモリ・アレイの前記第１セクションに関連付けられる、受信するためのハードウェア手段と、
    前記メモリ・アレイの第２のセクションに関連付けられるアイソレーション・デバイスを非アクティブ化することに基づいて、前記第２のセクションのメモリ・セルを、対応する感知構成要素のデジット線ノードから切り離すためのハードウェア手段と、
    前記第２のセクションの前記切り離されたメモリ・セルの行に第１の論理状態をあらかじめ書き込むためのハードウェア手段と、
    前記メモリ・アレイ外部の周辺部にある誤り訂正回路を通して前記第１の組のデータを第２の組のラッチに送信するためのハードウェア手段であって、前記第２の組のラッチは前記メモリ・アレイの前記第２のセクションに関連付けられる、送信するためのハードウェア手段と、
    前記第１の組のデータを前記メモリ・アレイの前記第２のセクションに記憶するためのハードウェア手段とを備える、装置。
  25. 前記第１のセクションのメモリ・セルの行をアクティブ化するためのハードウェア手段であって、前記メモリ・セルの行は前記第１の組のデータに対応する、アクティブ化するためのハードウェア手段と、
    前記第１のセクションに関連付けられる第１の組の感知構成要素を用いて、前記メモリ・セルの前記アクティブ化された行から前記第１の組のデータを検知するためのハードウェア手段と、
    前記第１の組のデータを前記第１の組のラッチに記憶するためのハードウェア手段とを更に備える、請求項２４に記載の装置。
  26. 前記第１の組のデータを前記第１の組のラッチ内に保持しながら、前記第１のセクションの前記メモリ・セルの行を非アクティブ化するためのハードウェア手段を更に備える、請求項２５に記載の装置。
  27. 前記第１の組のデータを前記第１の組のラッチから前記誤り訂正回路に転送するためのハードウェア手段と、
    前記誤り訂正回路に前記第１の組のデータに対する誤り訂正動作を実行させるためのハードウェア手段と、
    前記第１の組のデータを前記誤り訂正回路から前記第２の組のラッチに転送するためのハードウェア手段とを更に備える、請求項２４に記載の装置。
  28. 前記第１の組のデータをデータの複数のサブセットに分割するためのハードウェア手段と、
    データの前記複数のサブセットの各サブセットを前記誤り訂正回路を通して順次前記第２の組のラッチに送信するためのハードウェア手段とを更に備える、請求項２７に記載の装置。
  29. 前記メモリ・アレイの前記第１のセクションの前記行をプリチャージすることなく、前記第１の組のラッチを閉じるためのハードウェア手段を更に備える、請求項２７に記載の装置。
  30. 前記メモリ・アレイの前記第２のセクションの前記あらかじめ書き込まれた行を前記第２の組のラッチ内の前記第１の組のデータでプリチャージするためのハードウェア手段を更に備える、請求項２９に記載の装置。
  31. 前記第１の組のデータが前記あらかじめ書き込まれた第１の論理状態と異なるときに、第２の論理状態を書き込むためのハードウェア手段を更に備える、請求項３０に記載の装置。
  32. 第１の組のラッチに、メモリ・アレイの第１のセクションから第１の組のデータを受信させるためのハードウェア手段であって、前記第１の組のラッチは前記メモリ・アレイの前記第１のセクションに関連付けられる、受信させるためのハードウェア手段と、
    前記メモリ・アレイの第２のセクションに関連付けられるアイソレーション・デバイスを非アクティブ化することに基づいて、前記第２のセクションのメモリ・セルを、対応する感知構成要素のデジット線ノードから切り離すためのハードウェア手段と、
    前記第２のセクションの前記切り離されたメモリ・セルの行に第１の論理状態をあらかじめ書き込むためのハードウェア手段と、
    前記第１の組のデータを誤り訂正回路を通して第２の組のラッチに送信するためのハードウェア手段であって、前記第２の組のラッチは前記メモリ・アレイの前記第２のセクションに関連付けられる、送信するためのハードウェア手段と、
    前記第１の組のデータを前記メモリ・アレイの前記第２のセクションに記憶するためのハードウェア手段とを備える、装置。
  33. 前記第１のセクションのメモリ・セルの行をアクティブ化するためのハードウェア手段であって、前記メモリ・セルの行は前記第１の組のデータに対応する、アクティブ化するためのハードウェア手段と、
    前記第１のセクションに関連付けられる第１の組の感知構成要素を用いて、前記メモリ・セルの前記アクティブ化された行から前記第１の組のデータを検知するためのハードウェア手段と、
    前記第１の組のデータを前記第１の組のラッチに記憶するためのハードウェア手段とを更に備える、請求項３２に記載の装置。
  34. 前記第１の組のデータを前記第１の組のラッチ内に保持しながら、前記第１のセクションの前記メモリ・セルの行を非アクティブ化するためのハードウェア手段を更に備える、請求項３３に記載の装置。
  35. 前記第１の組のデータを前記第１の組のラッチから前記誤り訂正回路に転送するためのハードウェア手段と、
    前記誤り訂正回路に前記第１の組のデータに対する誤り訂正動作を実行させるためのハードウェア手段と、
    前記第１の組のデータを前記誤り訂正回路から前記第２の組のラッチに転送するためのハードウェア手段と
    を更に備える、請求項３２に記載の装置。
  36. 前記第１の組のデータをデータの複数のサブセットに分割するためのハードウェア手段と、
    データの前記複数のサブセットの各サブセットを、前記誤り訂正回路を通して順次前記第２の組のラッチに送信するためのハードウェア手段とを更に備える、請求項３５に記載の装置。
  37. 前記第１の組のデータを送信することと、前記第２のセクションの前記切り離されたメモリ・セルの行をあらかじめ書き込むこととを同時に行うためのハードウェア手段を更に備える、請求項３５に記載の装置。
  38. 前記メモリ・アレイの前記第１のセクションの前記行をプリチャージすることなく、前記第１の組のラッチを閉じるためのハードウェア手段を更に備える、請求項３５に記載の装置。
  39. 前記メモリ・アレイの前記第２のセクションの前記あらかじめ書き込まれた行を前記第２の組のラッチ内の前記第１の組のデータでプリチャージするためのハードウェア手段を更に備える、請求項３８に記載の装置。
  40. 第１の組のラッチにおいて第１の組のデータを受信するために、前記第１の組のデータに対応するメモリ・セルの行をアクティブ化するためのハードウェア手段であって、前記第１の組のラッチはメモリ・アレイの第１のセクションに関連付けられ、前記第１のセクションは前記メモリ・セルの行を含む、アクティブ化するためのハードウェア手段と、
    前記第１の組のデータを前記第１の組のラッチ内に保持しながら、前記第１のセクションの前記メモリ・セルの行を非アクティブ化するためのハードウェア手段と、
    前記メモリ・アレイの第２のセクションに関連付けられるアイソレーション・デバイスを非アクティブ化することに基づいて、前記第２のセクションのメモリ・セルを、対応する感知構成要素のデジット線ノードから切り離した後に、前記第２のセクションのメモリ・セルの行に第１の論理状態をあらかじめ書き込むためのハードウェア手段と、
    前記メモリ・アレイ外部の周辺部にある誤り訂正回路を通して前記第１の組のデータを第２の組のラッチに送信するためのハードウェア手段であって、前記第２の組のラッチは前記第２のセクションに関連付けられる、送信するためのハードウェア手段と、
    前記第１のセクションの前記メモリ・セルの行をプリチャージすることなく、前記第１の組のラッチを閉じるためのハードウェア手段と、
    前記第２のセクションの前記メモリ・セルの前記あらかじめ書き込まれた行を前記第２の組のラッチ内の前記第１の組のデータでプリチャージするためのハードウェア手段とを備える、装置。
  41. 前記第１のセクションに関連付けられる第１の組の感知構成要素を用いて、前記メモリ・セルの前記アクティブ化された行から前記第１の組のデータを検知するためのハードウェア手段と、
    前記第１の組のデータを前記第１の組のラッチに記憶するためのハードウェア手段とを更に備える、請求項４０に記載の装置。
  42. 前記第１の組のデータをデータの複数のサブセットに分割するためのハードウェア手段と、
    前記複数のサブセットの各サブセットを順次誤り訂正回路に転送するためのハードウェア手段と、
    前記誤り訂正回路に前記複数のサブセットの各サブセットに対する誤り訂正動作を実行させるためのハードウェア手段と、
    前記複数のサブセットの各サブセットを前記誤り訂正回路から前記第２の組のラッチに転送するためのハードウェア手段とを更に備える、請求項４０に記載の装置。
  43. 第１の組のラッチにおいて第１の組のデータを受信するために、前記第１の組のデータに対応するメモリ・セルの行をアクティブ化するためのハードウェア手段であって、前記第１の組のラッチはメモリ・アレイの第１のセクションに関連付けられ、前記第１のセクションは前記メモリ・セルの行を含む、アクティブ化するためのハードウェア手段と、
    前記第１の組のデータを前記第１の組のラッチ内に保持しながら、前記第１のセクションの前記メモリ・セルの行を非アクティブ化するためのハードウェア手段と、
    前記メモリ・アレイの第２のセクションに関連付けられるアイソレーション・デバイスを非アクティブ化することに基づいて、前記第２のセクションのメモリ・セルを、対応する感知構成要素のデジット線ノードから切り離した後に、前記第２のセクションのメモリ・セルの行に第１の論理状態をあらかじめ書き込むためのハードウェア手段と、
    誤り訂正回路を通して前記第１の組のデータを第２の組のラッチに送信するための手段であって、前記第２の組のラッチは前記第２のセクションに関連付けられる、送信するためのハードウェア手段と、
    前記第１のセクションの前記メモリ・セルの行をプリチャージすることなく、前記第１の組のラッチを閉じるためのハードウェア手段と、
    前記第２のセクションの前記メモリ・セルの前記あらかじめ書き込まれた行を前記第２の組のラッチ内の前記第１の組のデータでプリチャージするためのハードウェア手段とを備える、装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10388351B2 (en) * 2017-08-30 2019-08-20 Micron Technology, Inc. Wear leveling for random access and ferroelectric memory
FR3074317B1 (fr) * 2017-11-27 2019-11-22 Idemia Identity & Security France Procede d'acces a une zone memoire non volatile de type flash d'un element securise, tel qu'une carte a puce
US10606743B2 (en) * 2017-12-05 2020-03-31 Micron Technology, Inc. Data movement operations in non-volatile memory
KR102492033B1 (ko) * 2018-03-26 2023-01-26 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US10636469B2 (en) * 2018-05-09 2020-04-28 Micron Technology, Inc. Cell voltage accumulation discharge
US11322218B2 (en) * 2020-06-08 2022-05-03 Micron Technology, Inc. Error control for memory device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050172086A1 (en) 2004-01-30 2005-08-04 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and electric device with the same
JP2007080429A (ja) 2005-09-15 2007-03-29 Toshiba Corp 半導体記憶装置
JP2008524748A (ja) 2004-12-21 2008-07-10 サンディスク コーポレイション メモリシステムにおけるデータ再配置
WO2009009303A2 (en) 2007-07-06 2009-01-15 Micron Technology, Inc. Data storage with an outer block code and a stream-based inner code
JP2019525375A (ja) 2016-06-21 2019-09-05 マイクロン テクノロジー，インク． メモリセルのインプリント回避

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5835436A (en) * 1995-07-03 1998-11-10 Mitsubishi Denki Kabushiki Kaisha Dynamic type semiconductor memory device capable of transferring data between array blocks at high speed
NO315959B1 (no) * 2002-04-16 2003-11-17 Thin Film Electronics Asa Fremgangsmåter til lagring av data i et ikke-flyktig minne
JP4156985B2 (ja) * 2003-06-30 2008-09-24 株式会社東芝 半導体記憶装置
US8296628B2 (en) * 2009-03-06 2012-10-23 Texas Instruments Incorporated Data path read/write sequencing for reduced power consumption
US9032269B2 (en) 2011-07-22 2015-05-12 Sandisk Technologies Inc. Systems and methods of storing data
KR101893145B1 (ko) * 2011-12-06 2018-10-05 삼성전자주식회사 메모리 시스템들 및 그것들의 블록 복사 방법들
US9329948B2 (en) * 2012-09-15 2016-05-03 Seagate Technology Llc Measuring cell damage for wear leveling in a non-volatile memory
JP2015036995A (ja) * 2013-08-12 2015-02-23 マイクロン テクノロジー， インク． 半導体装置及びエラー訂正情報書き込み方法
KR102140784B1 (ko) 2013-12-03 2020-08-03 삼성전자주식회사 비휘발성 메모리 장치의 데이터 기록 방법
US9875156B2 (en) 2015-10-01 2018-01-23 Sandisk Technologies Llc Data storage device with a memory die that includes an interleaver
KR102648774B1 (ko) * 2016-11-10 2024-03-19 에스케이하이닉스 주식회사 랜더마이즈 동작을 수행하는 반도체 메모리 장치
US10388351B2 (en) * 2017-08-30 2019-08-20 Micron Technology, Inc. Wear leveling for random access and ferroelectric memory

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050172086A1 (en) 2004-01-30 2005-08-04 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and electric device with the same
JP2005216434A (ja) 2004-01-30 2005-08-11 Toshiba Corp 不揮発性半導体記憶装置
JP2008524748A (ja) 2004-12-21 2008-07-10 サンディスク コーポレイション メモリシステムにおけるデータ再配置
JP2007080429A (ja) 2005-09-15 2007-03-29 Toshiba Corp 半導体記憶装置
WO2009009303A2 (en) 2007-07-06 2009-01-15 Micron Technology, Inc. Data storage with an outer block code and a stream-based inner code
JP2019525375A (ja) 2016-06-21 2019-09-05 マイクロン テクノロジー，インク． メモリセルのインプリント回避

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