CN111149165B - 用于随机存取和铁电存储器的损耗均衡 - Google Patents

用于随机存取和铁电存储器的损耗均衡 Download PDF

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Abstract

本申请涉及用于随机存取和铁电存储器的损耗均衡。描述与用于随机存取和铁电存储器的损耗均衡相关的方法、系统和装置。例如铁电随机存取存储器FeRAM之类的非易失性存储器装置可以利用损耗均衡来通过避免由于循环能力有限引起的可靠性问题而延长存储器装置的寿命。可以通过放宽或避免对存储器阵列的同一部分内的源页面和目标页面的限制来扩展损耗平衡池或用于损耗平衡应用的单元数量。另外，在将数据从所述源页面移动到所述目标页面时，可以应用纠错码以避免复制所述源页面中存在的错误。

Description

用于随机存取和铁电存储器的损耗均衡
交叉引用
本专利申请要求Fackenthal等人在2018年8月23日提交的标题为“用于随机存取和铁电存储器的损耗均衡(Wear Leveling for Random Access and FerroelectricMemory)”的PCT申请第PCT/US2018/047790号的优先权，所述PCT申请要求Fackenthal等人在2017年8月30日提交的标题为“用于随机存取和铁电存储器的损耗均衡(Wear Levelingfor Random Access and Ferroelectric Memory)”的美国专利申请第15/691,454号的优先权，前述专利中的每一个被转让给本申请的受让人，并且其中每一个通过引用而明确地以整体并入本文。
技术领域
本技术领域涉及用于随机存取和铁电存储器的损耗均衡。
背景技术
以下总体上涉及存储器阵列，并且更具体地涉及用于随机存取和铁电存储器的损耗均衡。
存储器装置被广泛用于在诸如计算机、无线通信装置、相机、数字显示器等之类的各种电子装置中存储信息。通过对存储器单元的不同状态进行编程来存储信息。例如，二进制存储器单元具有两种状态，通常由逻辑“1”或逻辑“0”表示。在其它系统中，可以存储两种以上的状态。为了访问存储的信息，电子装置的部件可以读取或感测存储器单元中的存储状态。为了存储信息，电子装置的部件可以在存储器单元中写入状态或对所述状态进行编程。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、闪速存储器、相变存储器(PCM)、三维(3D)交叉点存储器(3D XPointTM存储器)、3D非与(NAND)存储器等等。存储器装置可以是易失性的或非易失性的。即使在缺少外部电源的情况下，非易失性存储器装置，例如FeRAM，也可以长时间维持其存储的逻辑状态。易失性存储器装置，例如DRAM，可能会随时间丢失其存储状态，除非它们由外部电源定期刷新。FeRAM可以使用与易失性存储器类似的装置架构，但是由于使用铁电电容器作为存储器装置而可以具有非易失性性质。与其它非易失性和易失性存储器装置相比，FeRAM装置因此可具有改善的性能。
通常，改善存储器装置可以包含增大存储器单元密度，提高读/写速度，提高可靠性，增加数据保留，减少功耗或降低制造成本等等指标。然而，在一些情况下，由于编程和擦除循环耐受能力有限而导致的对存储器单元可靠性的限制可能不利地影响客户体验的存储器装置的性能和寿命。
发明内容
描述一种方法。所述方法可以涉及在第一锁存器集合处从存储器阵列的第一部分接收第一数据集，其中所述第一锁存器集合与所述存储器阵列的所述第一部分相关联。所述方法可以涉及通过所述存储器阵列外部的外围中的纠错电路将所述第一数据集发送到第二锁存器集合，其中所述第二锁存器集合与所述存储器阵列的第二部分相关联；以及将所述第一数据集存储在所述存储器阵列的所述第二部分中。
描述一种电子存储器装置。所述电子存储器装置可以包含存储器阵列，其具有铁电存储器单元的多个部分，所述多个部分中的每个部分与感测部件集合和锁存器集合相关联。所述电子存储器装置可以包含纠错电路，所述纠错电路位于所述存储器阵列外部的外围。所述电子存储器装置可以包含控制器，所述控制器与所述存储器阵列、所述感测部件集合、所述锁存器集合和所述纠错电路进行电子通信，其中所述控制器可操作以：使第一锁存器集合从所述存储器阵列的第一部分接收第一数据集，其中所述第一锁存器集合与所述存储器阵列的所述第一部分相关联，通过所述纠错电路将所述第一数据集发送到第二锁存器集合，其中所述第二锁存器集合与所述存储器阵列的第二部分相关联；以及将所述第一数据集存储在所述存储器阵列的所述第二部分中。
描述一种方法。所述方法可以涉及激活与第一数据集相对应的存储器单元行以在第一锁存器集合处接收所述第一数据集，其中所述第一锁存器集合与存储器阵列的第一部分相关联，所述第一部分包含所述存储器单元行。所述方法可以涉及：在将所述第一数据集保持在所述第一锁存器集合中的同时停用所述第一部分的所述存储器单元行；在基于停用与所述存储器阵列的第二部分相关联的隔离装置而隔离所述第二部分的存储器单元之后用第一逻辑状态预写入所述第二部分的存储器单元行；通过所述存储器阵列外部的外围的纠错电路将所述第一数据集发送到第二锁存器集合，其中所述第二锁存器集合与所述第二部分相关联；在不预填充所述第一部分的所述存储器单元行的情况下关闭所述第一锁存器集合；以及用所述第二锁存器集合中的所述第一数据集预填充所述第二部分的所述预写入的存储器单元行。
描述一种电子存储器装置。所述电子存储器装置可以包含存储器阵列，所述存储器阵列包括铁电存储器单元的多个部分，所述多个部分中的每个部分与感测部件集合和锁存器集合相关联；纠错电路，其位于所述存储器阵列外部的外围；以及控制器，其与所述存储器阵列、所述感测部件集合、所述锁存器集合和所述纠错电路进行电子通信。所述控制器可以操作以：激活与第一数据集相对应的存储器单元行以在第一锁存器集合处接收所述第一数据集，其中所述第一锁存器集合与所述存储器阵列的第一部分相关联，所述第一部分包括所述存储器单元行；在将所述第一数据集保持在所述第一锁存器集合中的同时停用所述第一部分的所述存储器单元行；在基于停用与所述存储器阵列的第二部分相关联的隔离装置而隔离所述第二部分的存储器单元之后用第一逻辑状态预写入所述第二部分的存储器单元行；通过所述纠错电路将所述第一数据集发送到第二锁存器集合，其中所述第二锁存器集合与所述第二部分相关联；在不预填充所述第一部分的所述存储器单元行的情况下关闭所述第一锁存器集合；以及用所述第二锁存器集合中的所述第一数据集预填充所述第二部分的所述预写入的存储器单元行。
描述一种设备。所述设备可以包含用于在第一锁存器集合处从存储器阵列的第一部分接收第一数据集的装置，其中所述第一锁存器集合与所述存储器阵列的所述第一部分相关联；用于通过所述存储器阵列外部的外围中的纠错电路将所述第一数据集发送到第二锁存器集合的装置，其中所述第二锁存器集合与所述存储器阵列的第二部分相关联；以及用于将所述第一数据集存储在所述存储器阵列的所述第二部分中的装置。
描述一种设备。所述设备可以包含：用于使第一锁存器集合从存储器阵列的第一部分接收第一数据集的装置，其中所述第一锁存器集合与所述存储器阵列的所述第一部分相关联；用于通过纠错电路将所述第一数据集发送到第二锁存器集合的装置，其中所述第二锁存器集合与所述存储器阵列的第二部分相关联；以及用于将所述第一数据集存储在所述存储器阵列的所述第二部分中的装置。
描述一种设备。所述设备可以包含：用于激活与第一数据集相对应的存储器单元行以在第一锁存器集合处接收所述第一数据集的装置，其中所述第一锁存器集合与存储器阵列的第一部分相关联，所述第一部分包括所述存储器单元行；用于在将所述第一数据集保持在所述第一锁存器集合中的同时停用所述第一部分的所述存储器单元行的装置；用于在基于停用与所述存储器阵列的第二部分相关联的隔离装置而隔离所述第二部分的存储器单元之后用第一逻辑状态预写入所述第二部分的存储器单元行的装置。所述设备可以包含：用于通过所述存储器阵列外部的外围中的纠错电路将所述第一数据集发送到第二锁存器集合的装置，其中所述第二锁存器集合与所述第二部分相关联；用于在不预填充所述第一部分的所述存储器单元行的情况下关闭所述第一锁存器集合的装置；以及用于用所述第二锁存器集合中的所述第一数据集预填充所述第二部分的所述预写入的存储器单元行的装置。
描述一种设备。所述设备可以包含：用于激活与第一数据集相对应的存储器单元行以在第一锁存器集合处接收所述第一数据集的装置，其中所述第一锁存器集合与存储器阵列的第一部分相关联，所述第一部分包括所述存储器单元行；用于在将所述第一数据集保持在所述第一锁存器集合中的同时停用所述第一部分的所述存储器单元行的装置；用于在基于停用与所述存储器阵列的第二部分相关联的隔离装置而隔离所述第二部分的存储器单元之后用第一逻辑状态预写入所述第二部分的存储器单元行的装置。所述设备可以包含：用于通过纠错电路将所述第一数据集发送到第二锁存器集合的装置，其中所述第二锁存器集合与所述第二部分相关联；用于在不预填充所述第一部分的所述存储器单元行的情况下关闭所述第一锁存器集合的装置；以及用于用所述第二锁存器集合中的所述第一数据集预填充所述第二部分的所述预写入的存储器单元行的装置。
附图说明
本文的公开内容参考并包含以下附图：
图1示出根据本公开的实施例的具有支持用于随机存取和铁电存储器的损耗均衡的存储器单元阵列的存储器装置的示意图的示例。
图2示出根据本公开的实施例的支持用于随机存取和铁电存储器的损耗均衡的铁电存储器单元和电路部件的示例。
图3示出根据本公开的实施例的具有用于支持用于随机存取和铁电存储器的损耗均衡的铁电存储器单元的滞后曲线的非线性电性质的示例。
图4示出根据本公开的实施例的支持用于随机存取和铁电存储器的损耗均衡的操作的图示。
图5A和5B示出根据本公开的实施例的支持用于随机存取和铁电存储器的损耗均衡的操作。
图6示出根据本公开的实施例的支持用于随机存取和铁电存储器的损耗均衡的存储器装置的框图。
图7示出说明根据本公开的实施例的用于随机存取和铁电存储器的损耗均衡的方法的流程图。
图8示出说明根据本公开的实施例的用于随机存取和铁电存储器的损耗均衡的方法的流程图。
具体实施方式
损耗均衡可以延长可能会展现出有限的循环能力的非易失性存储器装置，例如FeRAM，的使用寿命。损耗均衡可以对不同的存储器单元集合(即，损耗均衡池)分配多个编程和擦除周期，以避免与逻辑地址相对应的某个存储器单元子集比存储器单元的其余部分经历更多数量的编程和擦除周期。
在损耗均衡应用中，损耗均衡池越大，损耗均衡的效果就可能越好。耗损均衡池可以指代数据在其中循环的阵列的多个页面。页面可以指代在各种接口处作为一个单元处理的多个数据，并且可以与和存储器阵列的一部分所公用的字线相关联的一组数据有关。例如，FeRAM中的页面的典型大小可以是64个字节。页面的其它大小可能是可行的，例如，128、256、512个字节等。举例而言，如果损耗平衡池为1,000个页面，并且如果客户连续点击一个逻辑页面，则这些客户周期可能分布在损耗均衡池内的1,000个页面上，因此每个页面经历的物理周期计数可能会减少1,000倍。另一方面，如果损耗平衡池为32,000个页面，则每个页面经历的物理周期计数可能会减少32,000倍。因此，可能有动机促进对较大规模的损耗均衡池的损耗均衡，以缓解与非易失性存储器装置可能展现出的有限循环能力相关联的风险。
在损耗均衡应用中，可以执行页面复制操作，其中从存储器阵列的一部分复制一个页面(即，源页面)的内容并将其移动到另一个页面(即，目标页面)。在页面复制操作期间，可以使用源页面和目标页面所公用的感测部件和锁存器的集合，这可能有必要限制源页面和目标页面存在于被配置有感测部件和锁存器的公用集合的同一部分中。此类限制可能会限制损耗平衡池的大小，由此抑制具有较大尺寸的损耗平衡池的优点。
损耗均衡应用中的另一个考虑因素可能涉及源页面的内容中可能存在的一或多个误码。当将包含误码的源页面的内容复制到目标页面时，目标页面的内容可能包含复制的误码，这继而可能导致分配给目标页面的纠错能力降低。该问题可以被称为错误传播问题。与页面相关联的一定数量的误码可以凭借通过纠错码(ECC)逻辑擦洗页面的内容来进行纠正。ECC逻辑可以存在于具有存储器阵列的芯片上。在一些情况下，ECC逻辑可以被配置为对来自存储器阵列的存储体级逻辑内的任何部分的数据集执行ECC功能。因此，可以将源页面的内容带到与存储器阵列的部分相关联的感测部件和锁存器的集合之外，以供ECC逻辑纠正可能存在于源页面的内容中的误码以避免错误传播问题。
本文描述支持用于随机存取和铁电存储器的损耗均衡的技术，所述技术可以提供以下优点：扩展损耗均衡池的大小，同时消耗较少的功率并减少一些延迟时间，例如，行刷新时间(tRFC)。另外，在耗损均衡应用期间，在将页面的内容从源页面移动到目标页面的同时，可以实现纠错。如本文中所使用的，使用具有三种访问线，即，板线、数字线和字线的铁电存储器单元结合其它支持电路部件(例如，感测部件、锁存器、ECC逻辑、内部逻辑电路等)来描述所述技术。在一些示例中，一些支持电路部件可以放置在多层铁电存储器单元阵列下方，即，作为所述阵列下的互补金属氧化物半导体(CMOS)的一部分。
上面介绍的公开内容的特征在存储器装置的背景中在下面进一步描述。然后描述了用于与随机存取和铁电存储器的损耗均衡有关的存储器阵列和存储器部分的具体示例。参考与用于随机存取和铁电存储器的损耗均衡有关的设备图式、系统图式和流程图进一步示出并描述本公开的这些和其它特征。
图1示出根据本公开的实施例的具有支持用于随机存取和铁电存储器的损耗均衡的存储器单元阵列的存储器装置100的示意图的示例。图1是存储器装置100的各种部件和特征的说明性示意图，因此可能未示出其它部件。因此，应当明白，存储器装置100的部件和特征被示为说明支持用于随机存取和铁电存储器的损耗均衡的功能相互关系，而不是它们在存储器装置100内的实际物理位置。存储器装置100也可以被称为电子存储器设备。存储器装置100包含存储器单元105的阵列，所述存储器单元105可编程以存储不同状态。存储器单元105的阵列可以被称为存储器阵列、存储器核心等。在一些情况下，存储器单元105可以是铁电存储器单元，其可以包含以铁电材料作为绝缘材料的电容器。在一些情况下，电容器可以被称为铁电容器。每个存储器单元105可编程以存储两种状态，所述两种状态被表示为逻辑0和逻辑1。每个存储器单元105可以堆叠在彼此的顶部上，从而形成两层存储器单元145。因此，图1的示例可以是仅出于说明性目的描绘了两层存储器阵列的示例。在一些示例中，根据本公开的实施例，单层存储器阵列可以支持用于随机存取和铁电存储器的损耗均衡。
在一些情况下，存储器单元105被配置为存储两种以上的逻辑状态。存储器单元105可以将表示可编程状态的电荷存储在电容器中；例如，带电和不带电的电容器分别表示两种逻辑状态。DRAM架构通常可以使用此类设计，并且所采用的电容器可以包含具有顺电或线性极化性质的介电材料作为绝缘体。相比之下，铁电存储器单元可以包含以铁电材料作为绝缘材料的电容器。铁电电容器的不同电荷水平可以表示不同的逻辑状态。铁电材料具有非线性极化性质；下面讨论铁电存储器单元105的一些细节和优点。
可以通过激活或选择字线110和数字线115对存储器单元105执行诸如读写之类的操作，所述操作可以被称为访问操作。字线110也可以被称为行线、感测线或访问线。数字线115也可以被称为位线、列线或访问线。对字线和数字线或其类似物的引用是可互换的，而不会失去理解或逻辑操作。字线110和数字线115可以彼此垂直(或几乎垂直)以创建存储器单元阵列。例如，取决于存储器单元的类型(例如，FeRAM、RRAM等)，可以存在其它访问线(未示出)，诸如板线。应当明白，可以基于存储器单元的类型和/或在存储器装置中使用的特定访问线来改变存储器装置的确切操作。
激活或选择字线110或数字线115可以包含向相应的线施加电压。字线110和数字线115可以由诸如金属(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)等)、金属合金、碳、掺杂半导体或其它导电材料、合金、化合物等之类的导电材料制成。
根据图1的示例，存储器单元105的每一行连接到单个字线110，并且存储器单元105的每一列连接到单个数字线115。通过激活一个字线110和一个数字线115(例如，向字线110或数字线115施加电压)，可以在它们的交点处访问单个存储器单元105。访问存储器单元105可以包含读取或写入存储器单元105。字线110与数字线115的交点可以被称为存储器单元的地址。
在一些架构中，单元的逻辑存储装置，例如电容器，可以通过选择器装置与数字线电隔离。字线110可以连接到并且可以控制选择器装置。例如，选择器装置可以是晶体管(例如，薄膜晶体管(TFT)或金属氧化物半导体(MOS)晶体管)，并且字线110可以连接到晶体管的栅极。激活字线110导致存储器单元105的电容器与其对应的数字线115之间存在电连接或闭合电路。然后可以访问数字线以读取或写入存储器单元105。另外，如下文在图2中所述，铁电存储器单元的访问操作可能需要经由板线与铁电存储器单元的节点，即，单元板(CP)节点进行附加连接。
可以通过行解码器120和列解码器130控制访问存储器单元105。例如，行解码器120可以从存储器控制器140接收行地址，并且基于所接收的行地址来激活适当的字线110。类似地，列解码器130从存储控制器140接收列地址并激活适当的数字线115。例如，存储器装置100可以包含标记为WL_1至WL_M的多个字线110和标记为DL_1至DL_N的多个数字线115，其中M和N取决于阵列大小。因此，通过激活字线110和数字线115，例如，WL_2和DL_3，可以在它们的交点处访问存储器单元105。另外，铁电存储器单元的访问操作可能需要激活与板线解码器(未示出)相关联的用于存储器单元105的相应板线。
在访问时，感测部件125可以读取或感测存储器单元105以确定存储器单元105的存储状态。例如，在访问存储器单元105之后，存储器单元105的铁电电容器可以放电到其对应的数字线115上。对铁电电容器放电可能是由于偏压或向铁电电容器施加电压而导致的。放电可能导致数字线115的电压发生变化，感测部件125可以将所述电压变化与参考电压(未示出)进行比较以便确定存储器单元105的存储状态。例如，如果数字线115具有高于参考电压的电压，则感测部件125可以确定存储器单元105中的存储状态是逻辑1，反之亦然。感测部件125可以包含各种晶体管或放大器，以便检测和放大信号中的差异，这可以被称为锁存。在一些情况下，根据本公开的实施例，锁存器127可以存储感测部件在损耗均衡操作期间检测到的存储器单元105的逻辑状态。然后可以通过列解码器130将检测到的存储器单元105的逻辑状态输出为输出135。在一些情况下，感测部件125可以是列解码器130或行解码器120的一部分。或者，感测部件125可以与列解码器130或行解码器120连接或进行电子通信。
可以通过类似地激活相关字线110和数字线115来设置或写入存储器单元105，即，逻辑值可以存储在存储器单元105中。列解码器130或行解码器120可以接受将被写入存储器单元105的数据，例如输入/输出135。可以通过在铁电电容器两端施加电压来写入铁电存储器单元105。下面将详细讨论此过程。
在一些存储器架构中，访问存储器单元105可能会劣化或破坏存储的逻辑状态，并且可以执行重写或刷新操作以将原始逻辑状态返回到存储器单元105。例如，在DRAM中，电容器可以在感测操作期间部分或完全放电，从而破坏存储的逻辑状态。因此，逻辑状态可以在感测操作之后被重写。在一些情况下，将逻辑状态写回到存储器单元105可以被称为预填充。另外，激活单个字线110可能导致对所述行中的所有存储器单元进行放电；因此，所述行中的几个或所有存储器单元105可能需要被重写或预填充。
在包含DRAM的一些存储器架构中，存储器单元可能会随着时间推移而丢失其存储状态，除非它们由外部电源定期刷新。例如，带电的电容器可能会随着时间推移而通过泄漏电流进行放电，从而导致丢失存储的信息。这些所谓的易失性存储器装置的刷新速率可能相对较高，例如，对于DRAM阵列而言每秒数十次刷新操作，这可能导致显著的功耗。尤其是对于依赖有限电源(诸如电池)的移动装置而言，随着存储器阵列越来越大，增加的功耗可能会抑制存储器阵列的部署或操作(例如，电源供应、热量产生、材料限制等)。如下文所讨论的，铁电存储器单元105可以具有相对于其它存储器架构可能导致性能改善的有益性质。
存储器控制器140可以通过各种部件，例如，行解码器120、列解码器130、感测部件125和锁存器127来控制存储器单元105的操作(例如，读取、写入、重写、刷新、放电、预填充等)。根据本公开的实施例，存储器控制器140还可以在损耗均衡操作期间结合ECC逻辑来控制与损耗均衡和ECC功能相关联的操作。存储器控制器140可以是与存储器阵列存在于同一基板上的内部逻辑电路。在一些情况下，行解码器120、列解码器130、感测部件125和锁存器127中的一或多个可以与存储器控制器140位于相同位置。存储器控制器140可以产生行和列地址信号，以便激活期望的字线110和数字线115。存储器控制器140还可以产生并控制在存储器装置100的操作期间使用的各种电压或电流。例如，它可以在访问一或多个存储器单元105之后向字线110或数字线115施加放电电压。
通常，本文讨论的施加电压或电流的振幅、形状或持续时间可以进行调整或改变，并且对于操作存储器装置100中讨论的各种操作而言可以是不同的。此外，可以同时访问存储器装置100内的一个、多个或所有存储器单元105；例如，在访问(或写入或编程)操作期间，可以同时访问存储器装置100的多个或所有单元，在所述访问操作中，将所有存储器单元105或一组存储器单元105设置或重置为单一逻辑状态。应当明白，可以基于存储器单元的类型和/或在存储器装置中使用的特定访问线来改变存储器装置的确切操作。在其中可能存在其它访问线(未示出),例如板线，的一些示例中，可能需要激活与字线和数字线协作的对应板线以访问存储器阵列的某个存储器单元105。应当明白，存储器装置的确切操作可以基于存储器单元的类型和/或在存储器装置中使用的特定访问线而改变。
图2示出根据本公开的实施例的支持用于随机存取和铁电存储器的损耗均衡的铁电存储器单元和电路部件的示例。电路200包含存储器单元105-a、字线110-a、数字线115-a、感测部件125-a、ISO装置295和锁存器127-a，它们可以分别是如参考图1描述的存储器单元105、字线110、数字线115、感测部件125和锁存器127的示例。存储器单元105-a可以包含逻辑存储部件，诸如电容器205，所述电容器205具有第一板(单元板230)和第二板(单元底部215)。单元板230和单元底部215可以通过位于它们之间的铁电材料电容耦合。单元板230和单元底部215的定向可以翻转而不改变存储器单元105-a的操作。电路200还包含选择器装置220和参考线225。可以经由板线210(PL)来访问单元板230，并且可以经由数字线115-a(DL)来访问单元底部215。如上所述，可以通过对电容器205进行充电或放电来存储各种状态。
可以通过操作在电路200中表示的各种元件来读取或感测电容器205的存储状态。电容器205可以与数字线115-a进行电子通信。例如，当选择器装置220被停用时，电容器205可以与数字线115-a隔离，而当选择器装置220被激活时，电容器205可以与数字线115-a连接。激活选择器装置220可以被称为选择存储器单元105-a。在一些情况下，选择器装置220是晶体管(例如，薄膜晶体管(TFT)或金属氧化物半导体(MOS)晶体管)，并且其操作通过向晶体管栅极施加电压来控制，其中电压幅度大于晶体管的阈值电压幅度。字线110-a(WL)可以激活选择器装置220；例如，将施加到字线110-a的电压施加到晶体管栅极，从而将电容器205与数字线115-a连接。
在其它示例中，可以切换选择器装置220和电容器205的位置，使得选择器装置220连接在板线210与单元板230之间，并且使得电容器205位于数字线115-a与选择器装置220的另一端子之间。在本实施例中，选择器装置220可以通过电容器205保持与数字线115-a进行电子通信。这种配置可以与用于读写操作的替代时序和偏压相关联。
由于电容器205的板之间的铁电材料，并且如下面更详细地讨论的，电容器205在连接到数字线115-a时不放电。在一种方案中，为了感测由铁电电容器205存储的逻辑状态，可以将字线110-a偏压以选择存储器单元105-a，并且可以将电压施加到板线210。在一些情况下，在将板线210和字线110-a偏压之前，将数字线115-a虚拟接地，然后将其与虚拟接地隔离，所述虚拟接地可以被称为“浮动”。将板线210偏压可能导致电容器205两端存在电压差(例如，板线210电压减去数字线115-a电压)。电压差可以产生电容器205上存储的电荷的变化，其中所存储的电荷的变化的幅度可以取决于电容器205的初始状态，例如，初始状态存储的是逻辑1还是逻辑0。这可能会导致数字线115-a的电压基于存储在电容器205上的电荷而变化。通过改变到单元板230的电压来进行的存储器单元105-a的操作可以被称为“移动单元板”。
数字线115-a的电压变化可以取决于其固有电容。即，当电荷流过数字线115-a时，一些有限的电荷可以存储在数字线115-a中，并且所得电压可以取决于固有电容。固有电容可以取决于数字线115-a的物理特性，包含尺寸。数字线115-a可以连接多个存储器单元105，因此数字线115-a的长度可能导致不可忽略的电容(例如，以微微法拉(pF)为单位)。然后可以通过感测部件125-a将数字线115-a的所得电压与参考(例如，参考线225的电压)进行比较，以便确定存储器单元105-a中存储的逻辑状态。可以使用其它感测过程。
感测部件125-a可以包含各种晶体管或放大器，以检测和放大信号中的差异，这可以被称为锁存。感测部件125-a可以包含感测放大器，所述感测放大器接收数字线115-a和参考线225的电压并将它们进行比较，所述参考线225可以是参考电压。基于比较，可以将感测放大器输出驱动到较高(例如，正)或较低(例如，负或接地)电源电压。例如，如果数字线115-a具有高于参考线225的电压，则可以将感测放大器输出驱动到正电源电压。在一些情况下，感测放大器可以另外将数字线115-a驱动到电源电压。感测部件125-a然后可以锁存感测放大器的输出和/或数字线115-a的电压，所述输出和/或电压可以用于确定存储器单元105-a中的存储状态，例如，逻辑1。替代地，如果数字线115-a具有低于参考线225的电压，则可以将感测放大器输出驱动到负电压或接地电压。感测部件125-a可以类似地锁存感测放大器输出以确定存储器单元105-a中的存储状态，例如，逻辑0。然后，参考图1，例如，可以通过列解码器130将存储器单元105-a的锁存逻辑状态输出为输出135。在一些情况下，锁存器127-a可以包含各种晶体管和其它电路元件以存储感测部件125-a检测到的存储器单元105的逻辑状态。
在根据本公开的实施例的用于随机存取和铁电存储器的损耗均衡操作期间，ISO装置295可以将感测部件125的数字线节点与存储器单元105-a的数字线115-a(DL)隔离。当感测部件125与存储器单元105-a隔离时，可以在进行其它操作的同时将存储器单元编程或预写为逻辑状态。因此，当与页面相关联的存储器单元被隔离时，页面的整个存储器单元可以在损耗均衡应用期间被预写为单一逻辑状态。存储器单元可以被预写入单一逻辑状态以减少(或至少部分地“隐藏”)在写入一个单元或一组单元时所涉及的时间延迟。由于单元编程的固有非对称本质或要编程的数据净量减少或两者的结合，可以实现时间延迟减少。例如，在铁电存储器单元中将逻辑状态编程为0可能比将逻辑状态编程为1更快。另外，仅当要存储在存储器单元中的数据(例如，逻辑状态0)不同于预写数据(例如，逻辑状态1)时，才可能需要对存储器单元进行编程。ISO装置295使得至少两或更多个步骤能够在损耗均衡操作期间并行操作，如下所述。
为了写入存储器单元105-a，可以在电容器205两端施加电压。可以使用各种方法。在一个示例中，选择器装置220可以通过字线110-a激活，以便将电容器205电连接到数字线115-a。通过由CP驱动器235(通过板线210)和单元底部215(通过数字线115-a)控制单元板230的电压，可以在电容器205上施加电压。为了写入逻辑0，单元板230可以被拉高，即，可以通过CP驱动器235(通过板线210)将正电压施加到板线210，并且单元底部215可以被拉低，例如，实际上接地或向数字线115-a施加负电压。执行相反过程以写入逻辑1，其中将单元板230拉低并将单元底部215拉高。
图3示出根据本公开的实施例的具有用于支持用于随机存取和铁电存储器的损耗均衡的铁电存储器单元的滞后曲线300-a和300-b的非线性电性质的示例。滞后曲线300-a和300-b分别示出了示例性铁电存储器单元的写入和读取过程。滞后曲线300描绘了存储在铁电电容器(例如，图2的电容器205)上的电荷Q，所述电荷Q是铁电电容器两端的电压差V的函数。
铁电材料的特征在于自发电极化，即，在不存在电场的情况下，其维持非零电极化。铁电材料的示例包含钛酸钡(BaTiO3)、钛酸铅(PbTiO3)、钛酸锆铅(PZT)和钽酸锶铋(SBT)。本文所述的铁电电容器可以包含这些或其它铁电材料。铁电电容器内的电极化会在铁电材料的表面产生净电荷，并吸引相反电荷通过电容器端子。因此，电荷被存储在铁电材料与电容器端子的界面处。因为可以在没有外部施加的电场的情况下维持较长时间、甚至无期限的电极化，所以与例如在DRAM阵列中采用的电容器相比，电荷泄漏也可以显著减少。这可以减少对一些DRAM架构执行如上所述的刷新操作的需要。
可以从电容器的单个端子的角度理解滞后曲线300。举例而言，如果铁电材料具有负极化，则正电荷累积在端子处。同样地，如果铁电材料具有正极化，则负电荷累积在端子处。另外，应当理解，滞后曲线300中的电压表示电容器两端的电压差并且是有方向性的。例如，可以通过将正电压施加到所讨论的端子(例如，单元板230)并将第二端子(例如，单元底部215)维持接地(或大约零伏(0V))来实现正电压。可以通过将所讨论的端子维持接地并将正电压施加到第二端子来施加负电压，即，可以施加正电压以使所讨论的端子负极化。类似地，可以将两个正电压、两个负电压或正负电压的任意组合施加到适当的电容器端子，以产生在滞后曲线300中所示的电压差。
如滞后曲线300中所描绘的，铁电材料可以维持零电压差的正或负极化，从而导致两种可能的电荷状态：电荷状态305和电荷状态310。根据图3的示例，电荷状态305表示逻辑0，而电荷状态310表示逻辑1。在一些示例中，相应的电荷状态的逻辑值可以颠倒以适应用于操作存储器单元的其它方案。
通过控制铁电材料的电极化并因此通过施加电压来控制电容器端子上的电荷，可以将逻辑0或1写入存储器单元。例如，在电容器两端施加净正电压315导致电荷累积，直到达到电荷状态305-a。在消除电压315时，电荷状态305-a遵循路径320，直到在零电压下达到电荷状态305。类似地，通过施加净负电压325来写入电荷状态310，这导致电荷状态310-a。在消除负电压325之后，电荷状态310-a遵循路径330，直到在零电压下达到电荷状态310。电荷状态305-a和310-a也可以被称为剩余极化(Pr)值，即，在消除外部偏压(例如，电压)时剩余的极化(或电荷)。矫顽电压是电荷(或极化)为零时的电压。
为了读取或感测铁电电容器的存储状态，可以在电容器两端施加电压。作为响应，所存储的电荷Q改变，并且改变的程度取决于初始电荷状态，即，最终所存储的电荷(Q)取决于首先存储电荷状态305-b还是310-b。例如，滞后曲线300-b示出了两种可能的存储电荷状态305-b和310-b。如参考图2所讨论的，可以在电容器两端施加电压335。在其它情况下，可以将固定电压施加到单元板，并且尽管被描绘为正电压，但是电压335可以是负的。响应于电压335，电荷状态305-b可以遵循路径340。同样，如果最初存储的是电荷状态310-b，则其遵循路径345。电荷状态305-c和电荷状态310-c的最终位置取决于多种因素，包含特定的感测方案和电路。
在一些情况下，最终电荷可以取决于连接到存储器单元的数字线的固有电容。例如，如果电容器电连接到数字线并且施加电压335，则数字线的电压可能由于其固有电容而升高。因此，在感测部件处测量的电压可能不等于电压335，而是可能取决于数字线的电压。滞后曲线300-b上的最终电荷状态305-c和310-c的位置因此可以取决于数字线的电容，并且可以通过负载线分析来确定，即，电荷状态305-c和310-c可以关于数字线电容来定义。结果，电容器的电压、电压350或电压355可以不同，并且可以取决于电容器的初始状态。
通过将数字线电压与参考电压进行比较，可以确定电容器的初始状态。数字线电压可以是电压335与电容器两端的最终电压，电压350或电压355之间的差值，即，(电压335-电压350)或(电压335-电压355)。可以产生参考电压，使得所述参考电压的幅度在两个可能的数字线电压中的两个可能的电压之间，以便确定存储的逻辑状态，即，数字线电压是高于还是低于参考电压。例如，参考电压可以是这两个量(电压335-电压350)和(电压335-电压355)的平均值。在通过感测部件进行比较时，可以将感测到的数字线电压确定为高于或低于参考电压，并且可以确定铁电存储器单元的存储逻辑值(即，逻辑0或1)。
如上文所讨论的，读取不使用铁电电容器的存储器单元可能劣化或破坏所存储的逻辑状态。然而，铁电存储器单元可以在读取操作之后维持初始逻辑状态。例如，如果存储的是电荷状态305-b，则在读取操作期间，电荷状态可以遵循路径340达到电荷状态305-c，并且在消除电压335之后，电荷状态可以通过沿相反方向遵循路径340而恢复到初始电荷状态305-b。在根据本公开的实施例的损耗均衡操作期间，可以将FeRAM存储器单元预写为单一逻辑状态以减少(或“隐藏”到主机或应用程序)在写入单元或一组单元时所涉及的时间延迟。在一些示例中，目标页面中的FeRAM存储器单元可以被预写入逻辑状态1。随后，仅当要存储在FeRAM存储器单元中的数据(例如，逻辑状态0)与预写数据(例如，逻辑状态1)不同时，才需要对目标页面中的FeRAM存储器单元进行编程以实现以降低能耗对损耗均衡操作进行快速执行。
图4示出根据本公开的实施例的支持用于随机存取和铁电存储器的损耗均衡的操作的图示。图式400包含存储器图块405、感测部分410、源页面420、目标页面425以及纠错码(ECC)逻辑430。源页面420和目标页面425可以或可以不存在于同一存储器图块中。
存储器图块405可以被配置为包含各种数量的存储器单元。在一些情况下，存储器图块405可以包含以二维矩阵布置的1024×1024个存储器单元。存储器图块的其它配置，例如，2048×2048或1024×2048个存储器单元可能是可行的。在一些情况下，存储器图块405的水平布置可以被称为存储器阵列(未示出)的一部分。在一些情况下，水平方向可以在字线方向上。在一些情况下，所述部分的垂直布置(即，区块的二维布置)可以被称为存储器阵列的存储体(未示出)。在一些情况下，垂直方向可以在数字线方向上。
感测部分410可以包含感测部件和锁存器。感测部分410中的感测部件可以是如参考图1和2所描述的感测部件125的示例。感测部分410中的锁存器可以是如参考图1和2所描述的锁存器127的示例。在一些情况下，感测部分410可以与存储器阵列的一部分相关联。作为示例，感测部分410-e可以被配置为感测与存储器图块405-c相关联的部分，并且可以不被配置为感测存储器阵列的其它部分(例如，存储器图块405-d)。感测部分410可以在垂直或数字线方向上位于存储器图块405的一侧或两侧。
ECC逻辑430可以位于具有存储器阵列的芯片上。ECC逻辑430可以包含各种晶体管和其它电路元件，所述其它电路元件被配置为检测和纠正可能在数据集中存在的一定数量的错误。ECC逻辑430可以被配置为对来自存储器阵列的存储体级逻辑的任何部分(例如，存储器图块405-c或存储器图块405-d)的数据集执行ECC功能。在一些情况下，ECC逻辑430可以被配置为对来自数据页面的数据子集执行ECC功能。ECC逻辑430对其执行ECC功能的数据的子集可以被称为代码字。
如图式400-a和400-b中所示，源页面420和目标页面425都可以位于同一图块(例如，存储器图块405-a或405-b)内，因此位于存储器阵列的同一部分(未示出)内。源页面420可以包含与存储器单元所公用的字线相关联的存储器单元(即，在损耗均衡操作期间从其复制数据的存储器单元)。在一些情况下，源页面420可以包含如参考图1和2所述连接到字线的1024个存储器单元的行。1024个存储器单元中的每个可以与可以如参考图1和2所述连接到感测部分410的数字线相关联。目标页面425可以包含具有与通常为存储器单元配置的另一字线相关联的源页面(例如，1024个存储器单元的行)的相同数目的存储器单元(即，在损耗均衡操作期间将数据所要复制到的存储器单元)。源页面420中的存储器单元和目标页面425中的存储器单元可以与如参考图1和2所述的公用位线相关联。
图式400-a可以示出在损耗均衡操作期间执行的页面复制操作的示例。可以激活源页面420-a(即，选择或接通与源页面420-a相关联的字线和数字线)以在感测部分410-a和/或410-b处捕获存储于源页面420-a中的数据。可以根据如上文参考图1至3描述的过程来执行数据的解码、感测和捕获。从源页面420-a到感测部分410-a的数据捕获可以用路径450-a示出。为了简化说明，省略了从源页面420-a到感测部分410-b的数据捕获。
例如，基于在感测部分410-a和/或410-b中从源页面420-a捕获数据，可以取消选择或断开与源页面420-a相关联的字线和数字线。基于断开与源页面420-a相关联的字线和数字线，可以选择或接通与目标页面425-a相关联的字线和数字线。基于接通与目标页面425-a相关联的字线和数字线，即，启用目标页面425-a，可以将在感测部分410-a和/或410-b中存储或捕获的数据写入目标页面425-a中的存储器单元。在一些情况下，将数据从感测部分410-a和/或410-b写入目标页面425-a可以被称为预填充目标页面425-a。从感测部分410-a到目标页面425-a的数据写入(即，预填充目标页面425-a)可以用路径460-a示出。为了简化说明，省略了从感测部分410-b到目标页面425-a的数据写入。
在损耗均衡操作期间，上述序列可以将数据从源页面420-a移动到目标页面425-a。感测部分410-a和/或410-b可以促进移动数据的序列。所述序列通过利用另一个物理页面(例如，目标页面425-a中的存储器单元)来避免特定的物理页面(例如，源页面420-a)被重复循环(例如，对源页面420-a中的存储器单元进行编程和擦除)，以便将循环事件有效地分布在耗损均衡池中的多个页面上(例如，1024个不同的物理页面位置)。无论数据实际常驻在损耗均衡池中的页面的物理位置如何，数据的逻辑地址都可以保持不变。由于在从源页面420-a捕获数据之后没有预填充源页面420-a，因此源页面420-a中存在的数据可能不再有效或可靠。在损耗均衡应用中，源页面420-a可以变为新的备用页面，即，可用作目标页面的存储器页面。
如图式400-a中所示，利用感测部分410-a和/或410-b可以实现一个部分内的损耗均衡操作，但是损耗均衡池可以被限制在所述部分中存在的页面(例如，1024个页面)中，因为感测部分410被配置为专用于所述部分的存储器单元。
图式400-b可以示出当在源页面420-b中可能存在错误时在损耗均衡操作期间在上述序列中所涉及的数据的移动。错误可能与页面中有缺陷或错误的存储器单元的内容相关联。错误在图式400-b中被描绘为符号X。损耗均衡操作涉及与上文参考图式400-a所述相同的序列。从源页面420-b到感测部分410-c的包含错误的数据的捕获可以用路径450-b示出。从感测部分410-c到目标页面425-b的包含错误的数据的写入，即，预填充目标页面425-b，可以用路径460-b示出。在图式400-b的示例中，可以将错误作为数据的一部分从源页面420-b复制到目标页面425-b。此类错误传播可能会消耗与目标页面425-b相关联的纠错能力，因为目标页面425-b由于有缺陷或错误的存储器单元而可能具有其自身的错误。在将源页面420-b的内容存储到目标页面425-b之前，纠错操作可能已经纠正了源页面420-b中的有缺陷或错误的存储器单元的内容。
图式400-c可以结合ECC逻辑430纠正可能存在于源页面420-c中的错误，如符号X所指示的，来示出在损耗均衡操作期间在另一个序列中所涉及的数据移动。如路径450-c中所指示，在感测部分410-e中感测并捕获到来自源页面420-c的包含错误的数据之后，可以从感测部分410-e一次一个地向ECC逻辑430发送来自源页面420-c的数据子集并通过ECC逻辑430“擦洗”所述数据子集。在一些情况下，所述子集可以是代码字(例如，页面的一部分)。如路径455-c所指示，擦洗可以意味着通过ECC逻辑430处理每个代码字并纠正可能存在于代码字中的错误。举例而言，如果每个页面有八(8)个代码字，则每个代码字可以从感测部分410-e中取出，通过ECC逻辑430进行处理。因此，可以在八个序列或操作的循环中执行经由ECC逻辑430执行ECC功能的序列的这个部分。
擦洗在感测部分410-e中捕获的数据可能涉及通过ECC逻辑430处理每个代码字。这可能会限制与将源页面420和目标页面425保留在与图式400-a和400-b中所示相同的部分(例如，图块405)内相关联的益处，因为数据流量操作超出了要达到可以存在于存储器阵列的存储体级逻辑中的ECC逻辑430的部分级别。然而，当可以在不同部分之间实现页面复制操作时，可以增加损耗均衡池的大小，因为损耗均衡池越大，损耗均衡可能就越有效。因此，在可以凭借通过ECC逻辑430处理每个代码字来执行擦洗的同时，如路径456-c所指示，可以将由ECC逻辑430擦洗的每个代码字保存在与图块405-d相关联的感测部分410-g处。
图块405-d可以是包含目标页面425-c并且与感测部分410-g或410-h相关联的不同图块。随后，如路径460-c所指示，可以将感测部分410-g中已经由ECC逻辑430擦洗的数据保存在图块405-d中的目标页面425-c中。结果，源页面420-c的内容，其错误经由ECC逻辑430被纠正，可以被传输到目标页面425-c，所述目标页面425-c可以存在于存储器阵列的不同部分中。由于由ECC逻辑430执行的纠错功能，因此如目标页面425-c中没有符号X所指示的，存储在目标页面425-c中的数据内容可以没有错误。在下面的图5A和5B中解释了根据本公开的实施例的如参考图式400-c所描述的损耗均衡操作的更多细节。
图5A和5B示出根据本公开的实施例的支持用于随机存取和铁电存储器的损耗均衡的操作的图示。图式500包含存储器图块505、感测部分510、源页面520、目标页面525和ECC逻辑530。
存储器图块505可以是如参考图4描述的存储器图块405的示例。如上所述，在一些情况下，存储器图块505的水平布置可以被称为存储器阵列(未示出)的一部分。在一些情况下，水平方向可以在字线方向上。在一些情况下，所述部分的垂直布置(即，区块的二维布置)可以被称为存储器阵列的存储体。在一些情况下，垂直方向可以在数字线方向上。在图5A和5B中示出了多个存储器图块505以示出将数据从存储器阵列的一部分移动到另一部分，因为参考图5A和5B描述的序列可能不限于存储器阵列的同一部分内的源页面和目标页面。
感测部分510可以是如参考图4描述的感测部分410的示例。在一些情况下，感测部分510-a和/或510-b可以与存储器阵列的图块505-a(或包含图块505-a的部分，未示出)相关联，使得感测部分510-a和/或510-b可能无法用于感测存储器阵列的不同部分的其它图块，诸如505-b、505-c或505-d。感测部分510可以沿垂直或数字线方向位于存储器图块505的一侧或两侧，如上文参考图4所述。
ECC逻辑530可以是如参考图4所描述的ECC逻辑430的示例。ECC逻辑530可以被配置为对来自存储器阵列的存储体级内的任何部分的数据集执行ECC功能。因此，ECC逻辑530可以对来自图块505-a、505-b、505-c或505-d的数据集执行ECC功能。
图式500-a的步骤1可以表示激活(ACT)步骤。在ACT步骤期间，可以激活源页面520-a(即，选择或接通与源页面520-a相关联的字线和数字线)以感测存储在源页面520-a中的数据并将所述数据捕获到感测部分510-a和/或510-b。源页面520-a中的符号X可以表示源页面520-a中的数据内容中存在的错误。从源页面520-a到感测部分510-a和/或510-b的数据捕获可以用路径550-a和/或550-b示出。
图式500-a的步骤2可以表示保持(HOLD)步骤。在保持步骤期间，可以切断感测部分510-a和510-b的感测部件的电源。另外，除了来自源页面520-a的数据仍可以保持在感测部分510-a和510-b的锁存器中之外，可以停用用于字线和数字线的选择电路以及与存储器阵列相关联的其它控制电路。因此，除了感测部分510-a和510-b的锁存器可以将数据保留在其中之外，保持步骤可以被视为空闲状态。感测部分510-b中的符号X可以表示在从源页面520-a传播的数据的内容中存在的错误。另外，源页面520-a中的数据由于缺少预填其中的数据而可能不再有效或可靠。如上所述，源页面520-a可以变为新的备用页面，即，存储器页面在耗损均衡应用期间可用作目标页面。
图式500-a的步骤3可以表示预设(Pre-Set)步骤。在预设步骤期间，可以将图块505-d，位于不同部分中的图块，中的目标页面525-a中的一些或所有存储器单元编程为某个逻辑状态。在一些情况下，逻辑状态可以对应于逻辑1。应当明白，目标页面525-a可以存在于与源页面520-a所处的图块(或部分)不同的图块(或部分)中，由此扩大损耗均衡池大小。在预设步骤中，可以停用与目标页面525-a相关联的ISO装置。如上文参考图2所解释的，ISO装置在停用时可以将感测部件的数字线节点与存储器阵列的数字线隔离。目标页面525-a的存储器单元可以被预写为单一逻辑状态，而与目标页面525-a相关联的ISO装置被停用。在一些情况下，预写的逻辑状态可以对应于逻辑状态1。
图5B中的图式500-b的步骤4可以表示经由ECC逻辑530通过存储在感测部分510-a和/或510-b的锁存器中的源页面520-a的所有代码字进行的处理操作，以擦洗源页面520-a的内容。通过将代码字从感测部分510-a和/或510-b发送到ECC逻辑530来擦洗代码字可以被示为路径555-a和/或555-b。然后，每个代码字可以被存储在与目标页面525-a相关联的感测部分510-c和/或510-d中的锁存器中。从ECC逻辑530到感测部分510-c和/或510-d中的锁存器的代码字存储可以被示为路径560-a和/或560-b。在存储于与目标页面525-a相关联的感测部分510-c和/或510-d中的数据内容中不存在符号X指示所述数据由于ECC逻辑530执行ECC功能而没有源页面520-a的内容中的错误。
应当明白，可以在步骤3中的操作的同时执行步骤4中的操作。与图块505-d相关联的ISO装置在被停用时将感测部分510-c和/或510-d与图块505-d中的存储器单元分离，因此与目标页面525-a的存储器单元分开。可以并行执行步骤3和步骤4中的操作，因为由于停用的ISO装置，步骤3中的操作(例如，针对目标页面525-a中的存储器单元的预设步骤)可以独立于步骤4中的操作(例如，通过ECC逻辑处理代码字，并将擦洗后的代码字存储在感测部分510-c和/或510-d的锁存器中)。步骤3和4的并行同时操作可以减少(或至少部分地“隐藏”)与损耗均衡操作相关联的总时间。
图式500-b的步骤5可以表示与在未预填充源页面520-a的情况下关闭感测部分510-a和/或510-b中的锁存器相关联的操作。在步骤5完成，即，关闭感测部分510-a和/或510-b的锁存器时，感测部分510-a和/或510-b不再表示来自源页面520-a的有效数据。另外，可能不需要预填充源页面520-a，因为源页面520-a可以在损耗均衡操作期间用作备用页面。省略预填充源页面520-a可以减少与损耗均衡应用相关联的总时间和能量。
图式500-b的步骤6可以表示利用存储在感测部分510-c和/或510-d中的数据来写入目标页面525-a。在一些情况下，写入目标页面525-a可以被称为预填充目标页面525-a。将来自感测部分510-c和/或510-d的数据预填充到目标页面525-a可以用路径565-a和/或565-b示出。应当明白，将数据预填充到目标页面525-a可以包含仅将数据子集写入到目标页面525-a中的存储与在如上所述的步骤3中建立的预写逻辑状态不同的逻辑状态的存储器单元中。例如，当存储器单元被预写为逻辑状态“1”时，仅目标页面525-a中用于存储逻辑“0”的存储器单元可能需要被编程为逻辑“0”。在预填充目标页面525-a期间减少存储器单元的数量可以减少与损耗均衡应用相关联的总时间和能量。
上面参考图5A和5B所述的步骤1至6通过避免对源页面和目标页面两者在存储器阵列的同一部分内的限制而在较大损耗均衡池大小的情况下实现损耗均衡。另外，可以执行纠错以擦洗源页面的内容以避免由于错误传播问题而消耗目标页面的纠错能力。另外，可以减少总时间和能量消耗以实现有效的损耗均衡操作。
图6示出根据本公开的实施例的支持用于随机存取和铁电存储器的损耗均衡的存储器装置100-a的框图600。存储器装置100-a可以被称为电子存储器设备，并且包含存储器控制器140-a和存储器单元105-b，其可以是参考图1描述的存储器控制器140和存储器单元105的示例。存储器控制器140-a可以是内部逻辑电路，其与存储器单元105-b的阵列存在于同一基板上。根据本公开的实施例，存储器控制器140-a还可以在损耗均衡操作期间结合ECC逻辑来控制与损耗均衡和ECC功能相关联的操作。存储器控制器140-a可以包含偏压部件610和时序部件615，并且可以如参考图1所描述的那样操作存储器装置100-a。存储器控制器140-a可以与字线110-b、数字线115-b、板线210-a和感测部件125-b，其可以是参考图1和2描述的字线110、数字线115、极线210和感测部件125的示例，进行电子通信。
存储器装置100-a还可以包含参考部件620、锁存器625和ECC逻辑630。感测部分640可以包含感测部件125-b和锁存器625。锁存器625可以是参考图1和2描述的锁存器127的示例。而且，存储器装置100-a可以包含ISO装置695，其可以是参考图2描述的ISO装置295的示例。在根据本公开的实施例的耗损均衡操作期间，ISO装置695可以将感测部件125-b的数字线节点与存储器单元105-b的数字线(DL)隔离。根据本公开的实施例，ISO装置695使得能够同时执行上面参考图5A和5B所解释的步骤3和步骤4。存储器装置100-a的部件可以彼此电子通信并且可以执行参考图1至5描述的功能。在一些情况下，参考部件620、感测部件125-b和锁存器625可以是存储器控制器140-a的部件。
存储器控制器140-a可以被配置为通过向那些各种节点施加电压来激活字线110-b、板线210-a或数字线115-b。例如，偏压部件610可以被配置为施加电压以操作存储器单元105-b以如上所述读取、写入或预填充存储器单元105-b。在一些情况下，存储器控制器140-a可以包含如参考图1所描述的行解码器、列解码器或两者。这可以使得存储器控制器140-a能够访问一或多个存储器单元105。偏压部件610还可以向参考部件620提供电压电势，以便产生用于感测部件125-b的参考信号。另外，偏压部件610可以提供用于感测部件125-b的操作的电压电势。
在一些情况下，存储器控制器140-a可以使用时序部件615执行其操作。例如，时序部件615可以控制各种字线选择或板线偏压的时序，包含用于切换和施加电压以执行诸如本文所讨论的读取、写入或预填充之类的存储器功能的时序。在一些情况下，时序部件615可以控制偏压部件610的操作。
参考部件620可以包含用于产生用于感测部件125-b的参考信号的各种部件。参考部件620可以包含被配置为产生参考信号的电路。在一些情况下，参考部件620可以包含其它铁电存储器单元105。在一些示例中，参考部件620可以被配置为输出具有在如参考图3所描述的两个感测电压之间的值的电压。或者参考部件620可以被设计为输出虚拟接地电压(即，大约0伏)。
感测部件125-b可以将(通过数字线115-b)来自存储器单元105-b的信号与来自参考部件620的参考信号进行比较。在确定逻辑状态时，感测部件然后可以将输出存储在锁存器625中，在所述锁存器625中，所述输出可以根据电子装置的操作来使用，其中存储器装置100-a是所述电子装置的一部分。
在一些情况下，电子存储器装置可以包括：存储器阵列，其包括铁电存储器单元的多个部分，所述多个部分中的每个部分与感测部件集合和锁存器集合相关联；纠错电路，其位于所述存储器阵列的外围；以及控制器，其与所述存储器阵列、所述感测部件集合、所述锁存器集合和所述纠错电路进行电子通信，其中所述控制器可以操作为：使第一锁存器集合从所述存储器阵列的第一部分接收第一数据集，其中所述第一锁存器集合与所述存储器阵列的所述第一部分相关联；通过所述纠错电路将所述第一数据集发送到第二锁存器集合，其中所述第二锁存器集合与所述存储器阵列的第二部分相关联；以及通过所述纠错电路将所述第一数据集发送到第二锁存器集合，其中所述第二锁存器集合与所述存储器阵列的第二部分相关联；以及将所述第一数据集存储在所述存储器阵列的所述第二部分中。
在一些情况下，所述控制器可以操作以激活所述第一部分的存储器单元行，其中所述存储器单元所述行对应于所述第一数据集；使用与所述第一部分相关联的第一感测部件集合来感测来自所述激活的存储器单元行的所述第一数据集；以及将所述第一数据集存储在所述第一锁存器集合中。在一些情况下，所述控制器可以操作以在将所述第一数据集保持在所述第一锁存器集合中的同时，停用所述第一部分的所述存储器单元行。在一些情况下，所述控制器可以操作以基于停用与所述第二部分相关联的隔离装置来隔离所述存储器阵列的所述第二部分的存储器单元；以及将所述第二部分的所述隔离的存储器单元行预写入第一逻辑状态。
在一些情况下，所述控制器可以操作以将所述第一数据集从所述第一锁存器集合传输到所述纠错电路；使所述纠错电路对所述第一数据集执行纠错操作；以及将所述第一数据集从所述纠错电路传输到所述第二锁存器集合。在一些情况下，所述控制器可以操作以将所述第一数据集划分为多个数据子集；以及通过所述纠错电路将所述多个数据子集中的每个子集依次发送到所述第二锁存器集合。
在一些情况下，所述控制器可以操作以同时发送所述第一数据集并预写入所述第二部分的所述隔离的存储器单元行。在一些情况下，所述控制器可以操作以在不预填充所述存储器阵列的所述第一部分的所述行的情况下关闭所述第一锁存器集合。在一些情况下，所述控制器可以操作以用所述第二锁存器集合中的所述第一数据集预填充所述存储器阵列的所述第二部分的所述预写入的行。
在一些实施例中，描述一种设备。所述设备可以包括：用于使第一锁存器集合从存储器阵列的第一部分接收第一数据集的装置，其中所述第一锁存器集合与所述存储器阵列的所述第一部分相关联；用于通过纠错电路将所述第一数据集发送到第二锁存器集合的装置，其中所述第二锁存器集合与所述存储器阵列的第二部分相关联；以及用于将所述第一数据集存储在所述存储器阵列的所述第二部分中的装置。在一些情况下，所述设备可以进一步包括：用于激活所述第一部分的存储器单元行的装置，其中所述存储器单元行对应于所述第一数据集；用于使用与所述第一部分相关联的第一感测部件集合来感测来自所述激活的存储器单元行的所述第一数据集的装置；以及用于将所述第一数据集存储在所述第一锁存器集合中的装置。在一些情况下，所述设备可以进一步包括用于在将所述第一数据集保持在所述第一锁存器集合中的同时停用所述第一部分的所述存储器单元行的装置。
在一些情况下，所述设备可以进一步包括：用于基于停用与所述第二部分相关联的隔离装置来隔离所述存储器阵列的所述第二部分的存储器单元的装置；以及用于将所述第二部分的所述隔离的存储器单元行预写入第一逻辑状态的装置。在一些情况下，所述设备可以进一步包括：用于将所述第一数据集从所述第一锁存器集合传输到所述纠错电路的装置；用于使所述纠错电路对所述第一数据集执行纠错操作的装置；以及用于将所述第一数据集从所述纠错电路传输到所述第二锁存器集合的装置。
在一些情况下，所述设备可以进一步包括：用于将所述第一数据集划分为多个数据子集的装置；以及用于通过所述纠错电路将所述多个数据子集中的每个子集依次发送到所述第二锁存器集合的装置。在一些情况下，所述设备可以进一步包括用于同时发送所述第一数据集并预写入所述第二部分的所述隔离的存储器单元行的装置。在一些情况下，所述设备可以进一步包括用于在不预填充所述存储器阵列的所述第一部分的所述行的情况下关闭所述第一锁存器集合的装置。在一些情况下，所述设备可以进一步包括用于用所述第二锁存器集合中的所述第一数据集预填充所述存储器阵列的所述第二部分的所述预写入的行的装置。
在一些情况下，电子存储器装置可以包括：存储器阵列，其包括铁电存储器单元的多个部分，所述多个部分中的每个部分与感测部件集合和锁存器集合相关联；纠错电路，其位于所述存储器阵列外部的外围；以及控制器，其与所述存储器阵列、所述感测部件集合、所述锁存器集合和所述纠错电路进行电子通信，其中所述控制器可操作以：激活与第一数据集相对应的存储器单元行以在第一锁存器集合处接收所述第一数据集，其中所述第一锁存器集合与所述存储器阵列的第一部分相关联，所述第一部分包括所述存储器单元行；在将所述第一数据集保持在所述第一锁存器集合中的同时，停用所述第一部分的所述存储器单元行；在基于停用与所述存储器阵列的第二部分相关联的隔离装置而隔离所述第二部分的存储器单元之后，用第一逻辑状态预写入所述第二部分的存储器单元行；通过所述纠错电路将所述第一数据集发送到第二锁存器集合，其中所述第二锁存器集合与所述第二部分相关联；在不预填充所述第一部分的所述存储器单元行的情况下关闭所述第一锁存器集合；以及用所述第二锁存器集合中的所述第一数据集预填充所述第二部分的所述预写入的存储器单元行。
在一些实施例中，描述一种设备。所述设备可以包括：用于激活与第一数据集相对应的存储器单元行以在第一锁存器集合处接收所述第一数据集的装置，其中所述第一锁存器集合与存储器阵列的第一部分相关联，所述第一部分包括所述存储器单元行；用于在将所述第一数据集保持在所述第一锁存器集合中的同时停用所述第一部分的所述存储器单元行的装置；用于在基于停用与所述存储器阵列的第二部分相关联的隔离装置而隔离所述第二部分的存储器单元之后用第一逻辑状态预写入所述第二部分的存储器单元行的装置；用于通过纠错电路将所述第一数据集发送到第二锁存器集合的装置，其中所述第二锁存器集合与所述第二部分相关联；用于在不预填充所述第一部分的所述存储器单元行的情况下关闭所述第一锁存器集合的装置；以及用于用所述第二锁存器集合中的所述第一数据集预填充所述第二部分的所述预写入的存储器单元行的装置。
图7示出说明根据本公开的实施例的用于随机存取和铁电存储器的损耗均衡的方法700的流程图。方法700的操作可以由如本文所述的存储器控制器140或其部件来实施。在一些示例中，存储器控制器140可以执行代码集合以控制装置的功能元件以执行下文描述的功能。另外或替代地，存储器控制器140可以使用专用硬件来执行下文描述的一些或全部功能。
在框705处，存储器控制器140可以在第一锁存器集合处从存储器阵列的第一部分接收第一数据集，其中所述第一锁存器集合与存储器阵列的第一部分相关联。可以根据参考图1至6描述的方法来执行框705的操作。
在框710处，存储器控制器140可以通过存储器阵列外部的外围中的纠错电路将第一数据集发送到第二锁存器集合，其中所述第二锁存器集合与存储器阵列的第二部分相关联。可以根据参考图1至6描述的方法来执行框710的操作。
在框715处，存储器控制器140可以将第一数据集存储在存储器阵列的第二部分中。可以根据参考图1至6描述的方法来执行框715的操作。
在一些实施例中，揭示一种用于随机存取和铁电存储器的损耗均衡的方法，诸如方法700。所述方法可以包括：在第一锁存器集合处从存储器阵列的第一部分接收第一数据集，其中所述第一锁存器集合与所述存储器阵列的所述第一部分相关联；通过所述存储器阵列外部的外围的纠错电路将所述第一数据集发送到第二锁存器集合，其中所述第二锁存器集合与所述存储器阵列的第二部分相关联；以及将所述第一数据集存储在所述存储器阵列的所述第二部分中。
描述一种用于执行诸如方法700之类的一或多种方法的设备。所述设备可以包括：用于在第一锁存器集合处从存储器阵列的第一部分接收第一数据集的装置，其中所述第一锁存器集合与所述存储器阵列的所述第一部分相关联；用于通过所述存储器阵列外部的外围的纠错电路将所述第一数据集发送到第二锁存器集合的装置，其中所述第二锁存器集合与所述存储器阵列的第二部分相关联；以及用于将所述第一数据集存储在所述存储器阵列的所述第二部分中的装置。
描述另一种用于执行诸如方法700之类的一或多种方法的设备。所述设备可以包括存储器阵列和与所述存储器阵列进行电子通信的存储器控制器，其中所述存储器控制器可以操作以：在第一锁存器集合处从存储器阵列的第一部分接收第一数据集，其中所述第一锁存器集合与所述存储器阵列的所述第一部分相关联；通过所述存储器阵列外部的外围的纠错电路将所述第一数据集发送到第二锁存器集合，其中所述第二锁存器集合与所述存储器阵列的第二部分相关联；以及将所述第一数据集存储在所述存储器阵列的所述第二部分中。
在本文所述的方法700和设备的一些示例中，所述接收可以进一步包括用于进行以下操作的过程、特征、装置或指令：激活所述第一部分的存储器单元行，其中所述存储器单元行对应于所述第一数据集；使用与所述第一部分相关联的第一感测部件集合来感测来自所述激活的存储器单元行的所述第一数据集；以及将所述第一数据集存储在所述第一锁存器集合中。本文所述的方法700和设备的一些示例可以进一步包括用于进行以下操作的过程、特征、装置或指令：在将所述第一数据集保持在所述第一锁存器集合中的同时停用所述第一部分的所述存储器单元行。
本文所述的方法700和设备的一些示例可以进一步包括用于进行以下操作的过程、特征、装置或指令：基于停用与所述第二部分相关联的隔离装置来隔离所述存储器阵列的所述第二部分的存储器单元；以及将所述第二部分的所述隔离的存储器单元行预写入第一逻辑状态。在本文所述的方法700和设备的一些示例中，所述第一逻辑状态可以对应于逻辑状态一(1)。在本文所述的方法700和设备的一些示例中，所述发送可以进一步包括用于进行以下操作的过程、特征、装置或指令：将所述第一数据集从所述第一锁存器集合传输到所述纠错电路；使所述纠错电路对所述第一数据集执行纠错操作；以及将所述第一数据集从所述纠错电路传输到所述第二锁存器集合。
本文所述的方法700和设备的一些示例可以进一步包括用于进行以下操作的过程、特征、装置或指令：将所述第一数据集划分为多个数据子集；以及通过所述纠错电路将所述多个数据子集中的每个子集依次发送到所述第二锁存器集合。在本文所述的方法700和设备的一些示例中，所述发送所述第一数据集和所述预写入所述第二部分的所述隔离的存储器单元行可以同时发生。本文所述的方法700和设备的一些示例可以进一步包括用于进行以下操作的过程、特征、装置或指令：在不预填充所述存储器阵列的所述第一部分的所述行的情况下关闭所述第一锁存器集合。本文所述的方法700和设备的一些示例可以进一步包括用于进行以下操作的过程、特征、装置或指令：用所述第二锁存器集合中的所述第一数据集预填充所述存储器阵列的所述第二部分的所述预写入的行。在本文所述的方法700和设备的一些示例中，所述预填充所述第二部分的所述预写入的行可以进一步包括用于进行以下操作的过程、特征、装置或指令：当所述第一数据集与所述预写入的第一逻辑状态不同时，写入第二逻辑状态。在本文所述的方法700和设备的一些示例中，所述第二逻辑状态可以对应于逻辑状态零(0)。
图8示出说明根据本公开的实施例的用于随机存取和铁电存储器的损耗均衡的方法800的流程图。方法800的操作可以由如本文所述的存储器控制器140或其部件来实施。在一些示例中，存储器控制器140可以执行代码集合以控制装置的功能元件以执行下文描述的功能。另外或替代地，存储器控制器140可以使用专用硬件来执行下文描述的一些或全部功能。
在框805处，存储器控制器140可以激活与第一数据集相对应的存储器单元行以在第一锁存器集合处接收所述第一数据集，其中所述第一锁存器集合与存储器阵列的第一部分相关联，所述第一部分包含所述存储器单元行。可以根据参考图1至6描述的方法来执行框805的操作。
在框810处，存储器控制器140可以在将所述第一数据集保持在所述第一锁存器集合中的同时，停用所述第一部分的所述存储器单元行。可以根据参考图1至6描述的方法来执行框810的操作。
在框815处，存储器控制器140可以基于停用与所述存储器阵列的第二部分相关联的隔离装置而隔离所述第二部分的存储器单元之后用第一逻辑状态预写入所述第二部分的存储器单元行。可以根据参考图1至6描述的方法来执行框815的操作。
在框820处，存储器控制器可以通过存储器阵列外部的外围中的纠错电路将第一数据集发送到第二锁存器集合，其中所述第二锁存器集合与所述第二部分相关联。可以根据参考图1至6描述的方法来执行框820的操作。
在框825处，存储器控制器140可以在不预填充所述第一部分的所述存储器单元行的情况下关闭所述第一锁存器集合。可以根据参考图1至6描述的方法来执行框825的操作。
在框830处，存储器控制器140可以用所述第二锁存器集合中的所述第一数据集预填充所述第二部分的所述预写入的存储器单元行。可以根据参考图1至6描述的方法来执行框830的操作。
在一些实施例中，揭示一种用于随机存取和铁电存储器的损耗均衡的方法，诸如方法800。所述方法可以包括：激活与第一数据集相对应的存储器单元行以在第一锁存器集合处接收所述第一数据集，其中所述第一锁存器集合与存储器阵列的第一部分相关联，所述第一部分包括所述存储器单元行；在将所述第一数据集保持在所述第一锁存器集合中的同时停用所述第一部分的所述存储器单元行；在基于停用与所述存储器阵列的第二部分相关联的隔离装置而隔离所述第二部分的存储器单元之后用第一逻辑状态预写入所述第二部分的存储器单元行；通过所述存储器阵列外部的外围的纠错电路将所述第一数据集发送到第二锁存器集合，其中所述第二锁存器集合与所述第二部分相关联；在不预填充所述第一部分的所述存储器单元行的情况下关闭所述第一锁存器集合；以及用所述第二锁存器集合中的所述第一数据集预填充所述第二部分的所述预写入的存储器单元行。
描述一种用于执行诸如方法800之类的一或多种方法的设备。所述设备可以包括：用于激活与第一数据集相对应的存储器单元行以在第一锁存器集合处接收所述第一数据集的装置，其中所述第一锁存器集合与存储器阵列的第一部分相关联，所述第一部分包括所述存储器单元行；用于在将所述第一数据集保持在所述第一锁存器集合中的同时停用所述第一部分的所述存储器单元行的装置；用于在基于停用与所述存储器阵列的第二部分相关联的隔离装置而隔离所述第二部分的存储器单元之后用第一逻辑状态预写入所述第二部分的存储器单元行的装置；用于通过所述存储器阵列外部的外围的纠错电路将所述第一数据集发送到第二锁存器集合的装置，其中所述第二锁存器集合与所述第二部分相关联；用于在不预填充所述第一部分的所述存储器单元行的情况下关闭所述第一锁存器集合的装置；以及用于用所述第二锁存器集合中的所述第一数据集预填充所述第二部分的所述预写入的存储器单元行的装置。
描述另一种用于执行诸如方法800之类的一或多种方法的设备。所述设备可以包括存储器阵列和与所述存储器阵列进行电子通信的存储器控制器，其中所述存储器控制器可以操作以：激活与第一数据集相对应的存储器单元行以在第一锁存器集合处接收所述第一数据集，其中所述第一锁存器集合与存储器阵列的第一部分相关联，所述第一部分包括所述存储器单元行；在将所述第一数据集保持在所述第一锁存器集合中的同时停用所述第一部分的所述存储器单元行；在基于停用与所述存储器阵列的第二部分相关联的隔离装置而隔离所述第二部分的存储器单元之后用第一逻辑状态预写入所述第二部分的存储器单元行；通过所述存储器阵列外部的外围的纠错电路将所述第一数据集发送到第二锁存器集合，其中所述第二锁存器集合与所述第二部分相关联；在不预填充所述第一部分的所述存储器单元行的情况下关闭所述第一锁存器集合；以及用所述第二锁存器集合中的所述第一数据集预填充所述第二部分的所述预写入的存储器单元行。
在本文所述的方法800和设备的一些示例中，所述激活可以进一步包括用于进行以下操作的过程、特征、装置或指令：使用与所述第一部分相关联的第一感测部件集合来感测来自所述激活的存储器单元行的所述第一数据集；以及将所述第一数据集存储在所述第一锁存器集合中。在一些情况下，所述发送可以进一步包括用于进行以下操作的过程、特征、装置或指令：将所述第一数据集划分为多个数据子集；将所述多个子集中的每个子集依次传输到所述纠错电路；使所述纠错电路对所述多个子集中的每个子集执行纠错操作；以及将所述多个子集中的每个子集从所述纠错电路传输到所述第二锁存器集合。
本文描述的信息和信号可以使用多种不同技术和工艺中的任何一种来表示。例如，在以上整个说明书中可以引用的数据、指令、命令、信息、信号、位、符号和芯片可以由电压、电流、电磁波、磁场或粒子、光场或粒子或其任意组合来表示。一些附图可以将信号示为单个信号；然而，本领域普通技术人员可以理解，信号可以表示信号总线，其中总线可以具有各种位宽度。
如本文中所使用，术语“虚拟接地”是指电路的被保持在大约零伏(0伏)的电压但不直接与地面连接的节点。因此，在稳定状态下，虚拟接地的电压可能会暂时波动并恢复到大约0伏。可以使用诸如由运算放大器和电阻器组成的分压器之类的各种电子电路元件来实施虚拟接地。其它实施方案也是可能的。“虚拟接地(virtual grounding)”或“虚拟地接地(virtually grounded)”是指连接到大约0伏。
术语“电子通信”和“耦合”是指支持电子在部件之间流动的部件之间的关系。这可以包含部件之间的直接连接，或者可以包含中间部件。电子通信或彼此耦合的部件可能正在主动交换电子或信号(例如，在通电的电路中)，或者可能并未主动交换电子或信号(例如，在断电的电路中)，但是可以被配置和操作为在电路通电时交换电子或信号。举例而言，无论开关的状态(即，断开或闭合)如何，经由开关(例如，晶体管)物理连接的两个部件处于电子通信或可以耦合。
如本文中所使用的，术语“基本上”是指所修饰的特性(例如，由术语基本上修饰的动词或形容词)不必是绝对的，而是足够接近以便实现所述特性的优点。
术语“隔离的”是指电子目前不能在它们之间流动的部件之间的关系；如果部件之间存在断路，则它们彼此隔离。例如，当开关断开时，通过开关物理连接的两个部件可以彼此隔离。
本文讨论的包含存储器装置100的装置可以形成在诸如硅、锗、硅锗合金、砷化镓、氮化镓等之类的半导体衬底上。在一些情况下，衬底是半导体晶片。在其它情况下，衬底可以是绝缘体上硅(SOI)衬底，诸如玻璃上硅(SOG)或蓝宝石上硅(SOS)，或另一衬底上的半导体材料的外延层。可以通过使用各种化学物质(包含但不限于磷、硼或砷)掺杂来控制衬底或衬底的子区域的电导率。可以在衬底的初始形成或生长期间通过离子注入或通过任何其它掺杂方式来执行掺杂。
在本文讨论的一或多个晶体管可以表示场效应晶体管(FET)，并且包括三端装置，其包含源极、漏极和栅极。端子可以通过导电材料，例如金属，连接到其它电子元件。源极和漏极可以是导电的，并且可以包括重掺杂的，例如，劣化的半导体区域。源极和漏极可以被轻掺杂的半导体区域或沟道分离。如果沟道是n型(即，多数载流子是电子)，则FET可以被称为n型FET。如果沟道是p型(即，多数载流子是孔穴)，则FET可以被称为p型FET。沟道可以被绝缘栅氧化物覆盖。可以通过向栅极施加电压来控制沟道电导率。例如，分别向n型FET或p型FET施加正电压或负电压可能会导致沟道导电。当大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可以“导通”或“激活”。当小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可以“断开”或“停用”。
在本文中结合附图阐述的说明描述了示例性配置，并且不表示可以实施的或者在权利要求的范围内的所有示例。本文中使用的术语“示例性”是指“用作示例、实例或说明”，而不是“优选的”或“优于其它示例”。为了提供对所描述的技术的理解，详细描述包含特定细节。然而，可以在没有这些具体细节的情况下实践这些技术。在一些实例中，以框图形式示出了公知的结构和装置以便避免使所描述的示例的概念不清楚。
在附图中，类似部件或特征可具有相同的参考标签。此外，可以通过在参考标签之后加上破折号和区分类似部件的第二标签来区分相同类型的各种部件。如果在说明书中仅使用第一参考标签，则所述描述适用于具有相同的第一参考标签的类似部件中的任何一个，而与第二参考标签无关。
本文描述的信息和信号可以使用多种不同技术和工艺中的任何一种来表示。例如，在以上整个说明书中可以引用的数据、指令、命令、信息、信号、位、符号和芯片可以由电压、电流、电磁波、磁场或粒子、光场或粒子或其任意组合来表示。
与在本文中的公开内容结合描述的各种说明性框和模块可以用以下各项实施或执行：通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、分立门或晶体管逻辑、分立硬件部件、或被设计以用于执行在本文所述的功能的其任何组合。通用处理器可以是微处理器，但是可选地，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器也可以被实施为计算装置的组合(例如，数字信号处理器(DSP)和微处理器的组合、多个微处理器、与DSP核结合的一或多个微处理器，或任何其它处理配置)。
本文描述的功能可以在硬件、由处理器执行的软件、固件或其任何组合中实施。如果以由处理器执行的软件实施，则功能可以作为一或多个指令或代码存储在计算机可读介质上或通过计算机可读介质传输。其它示例和实施方案在本公开和所附权利要求的范围内。例如，由于软件的本质，可以使用由处理器执行的软件、硬件、固件、硬接线或这些的任何组合来实施上述功能。实施功能的特征件还可以物理地位于各种位置，包含被分布使得功能的各部分在不同的物理位置处实施。此外，如本文中所使用的，包含在权利要求中，如在项目列表(例如，以诸如“……中的至少一个”或“……中的一或多个”的短语为开头的项目列表)中使用的“或”指示包括性列表，使得例如A、B或C中的至少一个表示A或B或C或AB或AC或BC或ABC(即，A和B以及C)。此外，如本文中所使用的，短语“基于”不应解释为对闭合条件集合的引用。例如，在不脱离本公开的范围的情况下，被描述为“基于条件A”的示例性步骤可以基于条件A和条件B两者。换句话说，如本文中所使用的，短语“基于”可以与短语“至少部分基于”相同的方式来解释。
计算机可读介质包括非暂时性计算机存储介质和通信介质，包含促进将计算机程序从一处转移到另一处的任何介质。非暂时性存储介质可以为可以由通用或专用计算机访问的任何可用介质。举例而言且无限制，非暂时性计算机可读介质可以包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可以用于携带或存储呈指令或数据结构形式的所需程序代码并且可以通过通用或专用计算机、或通用或专用处理器访问的任何其它介质。此外，将任何连接适当地称为计算机可读介质。例如，如果使用同轴电缆、光缆、双绞线、数字用户线(DSL)或诸如红外线、无线电和微波之类的无线技术从网站、服务器或其它远程源传输软件，则在介质的定义中包含同轴电缆、光缆、双绞线、数字用户线(DSL)或诸如红外线、无线电和微波之类的无线技术。如本文中使用的磁盘和光盘包含CD、激光光盘、光学光盘、数字多功能光盘(DVD)、软盘和蓝光光盘，其中磁盘通常磁性地再现数据，而光盘借助于激光光学地再现数据。上述组合也包含在计算机可读介质的范围内。
提供本文的描述以使得本领域技术人员能够制作或使用本公开。对于本领域技术人员来说，对本公开的各种修改将可以是显而易见的，并且在不脱离本公开的范围的情况下，可以将本文定义的一般原理应用于其它变型。因此，本公开并不限于本文中描述的示例和设计，而是应被赋予与本文中揭示的原理和新颖特征一致的最广泛范围。

Claims (47)

1.一种操作电子存储器装置的方法，包括：
在第一锁存器集合处且作为损耗均衡操作的一部分，从存储器阵列的第一部分接收第一数据集，其中所述第一锁存器集合与所述存储器阵列的所述第一部分相关联；
通过在具有所述存储器阵列的芯片上的纠错电路将所述第一数据集发送到第二锁存器集合，所述纠错电路位于所述存储器阵列外部的外围中，其中所述第二锁存器集合与所述存储器阵列的第二部分相关联；以及
将所述第一数据集存储在所述存储器阵列的所述第二部分中。
2.根据权利要求1所述的方法，其中所述接收包括：
激活所述第一部分的存储器单元行，其中所述存储器单元行对应于所述第一数据集；
使用与所述第一部分相关联的第一感测部件集合来感测来自所述激活的存储器单元行所述第一数据集；以及
将所述第一数据集存储在所述第一锁存器集合中。
3.根据权利要求2所述的方法，进一步包括：
在将所述第一数据集保持在所述第一锁存器集合中的同时，停用所述第一部分的所述存储器单元行。
4.根据权利要求3所述的方法，进一步包括：
至少部分地基于停用与所述第二部分相关联的隔离装置来隔离所述存储器阵列的所述第二部分的存储器单元；以及
将所述第二部分的所述隔离的存储器单元行预写入第一逻辑状态。
5.根据权利要求4所述的方法，其中所述第一逻辑状态对应于逻辑状态一。
6.根据权利要求4所述的方法，其中所述发送包括：
将所述第一数据集从所述第一锁存器集合传输到所述纠错电路；
使所述纠错电路对所述第一数据集执行纠错操作；以及
将所述第一数据集从所述纠错电路传输到所述第二锁存器集合。
7.根据权利要求6所述的方法，进一步包括：
将所述第一数据集划分为多个数据子集；以及
通过所述纠错电路将所述多个数据子集中的每个子集依次发送到所述第二锁存器集合。
8.根据权利要求6所述的方法，其中：
发送所述第一数据集和预写入所述第二部分的所述隔离的存储器单元行同时发生。
9.根据权利要求6所述的方法，进一步包括：
在不预填充所述存储器阵列的所述第一部分的所述行的情况下关闭所述第一锁存器集合。
10.根据权利要求9所述的方法，进一步包括：
用所述第二锁存器集合中的所述第一数据集预填充所述存储器阵列的所述第二部分的所述预写入的行。
11.根据权利要求10所述的方法，其中所述预填充所述第二部分的所述预写入的行包括：
当所述第一数据集与所述预写入的第一逻辑状态不同时，写入第二逻辑状态。
12.根据权利要求11所述的方法，其中所述第二逻辑状态对应于逻辑状态零。
13.一种电子存储器装置，包括：
存储器阵列，其包括铁电存储器单元的多个部分，所述多个部分中的每个部分与感测部件集合和锁存器集合相关联；
在具有所述存储器阵列的芯片上的纠错电路，其位于所述存储器阵列外部的外围；以及
控制器，其与所述存储器阵列、所述感测部件集合、所述锁存器集合和所述纠错电路进行电子通信，其中所述控制器可操作以：
使第一锁存器集合从所述存储器阵列的第一部分接收第一数据集且作为损耗均衡操作的一部分，其中所述第一锁存器集合与所述存储器阵列的所述第一部分相关联；
通过所述纠错电路将所述第一数据集发送到第二锁存器集合，其中所述第二锁存器集合与所述存储器阵列的第二部分相关联；以及
将所述第一数据集存储在所述存储器阵列的所述第二部分中。
14.根据权利要求13所述的电子存储器装置，其中所述控制器可操作以：
激活所述第一部分的存储器单元行，其中所述存储器单元行对应于所述第一数据集；
使用与所述第一部分相关联的第一感测部件集合来感测来自所述激活的存储器单元行的所述第一数据集；以及
将所述第一数据集存储在所述第一锁存器集合中。
15.根据权利要求14所述的电子存储器装置，其中所述控制器可操作以：
在将所述第一数据集保持在所述第一锁存器集合中的同时，停用所述第一部分的所述存储器单元行。
16.根据权利要求15所述的电子存储器装置，其中所述控制器可操作以：
至少部分地基于停用与所述第二部分相关联的隔离装置来隔离所述存储器阵列的所述第二部分的存储器单元；以及
将所述第二部分的所述隔离的存储器单元行预写入第一逻辑状态。
17.根据权利要求16所述的电子存储器装置，其中所述控制器可操作以：
将所述第一数据集从所述第一锁存器集合传输到所述纠错电路；
使所述纠错电路对所述第一数据集执行纠错操作；以及
将所述第一数据集从所述纠错电路传输到所述第二锁存器集合。
18.根据权利要求17所述的电子存储器装置，其中所述控制器可操作以：
将所述第一数据集划分为多个数据子集；以及
通过所述纠错电路将所述多个数据子集中的每个子集依次发送到所述第二锁存器集合。
19.根据权利要求17所述的电子存储器装置，其中所述控制器可操作以：
同时发送所述第一数据集并预写入所述第二部分的所述隔离的存储器单元行。
20.根据权利要求17所述的电子存储器装置，其中所述控制器可操作以：
在不预填充所述存储器阵列的所述第一部分的所述行的情况下关闭所述第一锁存器集合。
21.根据权利要求20所述的电子存储器装置，其中所述控制器可操作以：
用所述第二锁存器集合中的所述第一数据集预填充所述存储器阵列的所述第二部分的所述预写入的行。
22.一种操作电子存储器装置的方法，包括：
激活与第一数据集相对应的存储器单元行以在第一锁存器集合处接收所述第一数据集且作为损耗均衡操作的一部分，其中所述第一锁存器集合与存储器阵列的第一部分相关联，所述第一部分包括所述存储器单元行；
在将所述第一数据集保持在所述第一锁存器集合中的同时，停用所述第一部分的所述存储器单元行；
在至少部分地基于停用与所述存储器阵列的第二部分相关联的隔离装置而隔离所述第二部分的存储器单元之后，用第一逻辑状态预写入所述第二部分的存储器单元行；
通过在具有所述存储器阵列的芯片上的纠错电路将所述第一数据集发送到第二锁存器集合，所述纠错电路位于所述存储器阵列外部的外围中，其中所述第二锁存器集合与所述第二部分相关联；
在不预填充所述第一部分的所述存储器单元行的情况下关闭所述第一锁存器集合；以及
用所述第二锁存器集合中的所述第一数据集预填充所述第二部分的所述预写入的存储器单元行。
23.根据权利要求22所述的方法，其中所述激活包括：
使用与所述第一部分相关联的第一感测部件集合来感测来自所述激活的存储器单元行的所述第一数据集；以及
将所述第一数据集存储在所述第一锁存器集合中。
24.根据权利要求22所述的方法，其中所述发送包括：
将所述第一数据集划分为多个数据子集；
将所述多个子集中的每个子集依次传输到所述纠错电路；
使所述纠错电路对所述多个子集中的每个子集执行纠错操作；以及
将所述多个子集中的每个子集从所述纠错电路传输到所述第二锁存器集合。
25.一种电子存储器装置，包括：
存储器阵列，所述存储器阵列包括铁电存储器单元的多个部分，所述多个部分中的每个部分与感测部件集合和锁存器集合相关联；
在具有所述存储器阵列的芯片上的纠错电路，所述纠错电路位于所述存储器阵列外部的外围；以及
控制器，其与所述存储器阵列、所述感测部件集合、所述锁存器集合和所述纠错电路进行电子通信，其中所述控制器可操作以：
激活与第一数据集相对应的存储器单元行以在第一锁存器集合处接收所述第一数据集且作为损耗均衡操作的一部分，其中所述第一锁存器集合与所述存储器阵列的第一部分相关联，所述第一部分包括所述存储器单元行；
在将所述第一数据集保持在所述第一锁存器集合中的同时，停用所述第一部分的所述存储器单元行；
在至少部分地基于停用与所述存储器阵列的第二部分相关联的隔离装置而隔离所述第二部分的存储器单元之后，用第一逻辑状态预写入所述第二部分的存储器单元行；
通过所述纠错电路将所述第一数据集发送到第二锁存器集合，其中所述第二锁存器集合与所述第二部分相关联；
在不预填充所述第一部分的所述存储器单元行的情况下关闭所述第一锁存器集合；以及
用所述第二锁存器集合中的所述第一数据集预填充所述第二部分的所述预写入的存储器单元行。
26.一种电子存储器设备，包括：
用于在第一锁存器集合处且作为损耗均衡的一部分从存储器阵列的第一部分接收第一数据集的装置，其中所述第一锁存器集合与所述存储器阵列的所述第一部分相关联；
用于通过在具有所述存储器阵列的芯片上的纠错电路将所述第一数据集发送到第二锁存器集合的装置，所述纠错电路位于所述存储器阵列外部的外围中，其中所述第二锁存器集合与所述存储器阵列的第二部分相关联；以及
用于将所述第一数据集存储在所述存储器阵列的所述第二部分中的装置。
27.根据权利要求26所述的电子存储器设备，进一步包括：
用于激活所述第一部分的存储器单元行的装置，其中所述存储器单元行对应于所述第一数据集；
用于使用与所述第一部分相关联的第一感测部件集合来感测来自所述激活的存储器单元行的所述第一数据集的装置；以及
用于将所述第一数据集存储在所述第一锁存器集合中的装置。
28.根据权利要求27所述的电子存储器设备，进一步包括：
用于在将所述第一数据集保持在所述第一锁存器集合中的同时停用所述第一部分的所述存储器单元行的装置。
29.根据权利要求28所述的电子存储器设备，进一步包括：
用于至少部分地基于停用与所述第二部分相关联的隔离装置来隔离所述存储器阵列的所述第二部分的存储器单元的装置；以及
用于将所述第二部分的所述隔离的存储器单元行预写入第一逻辑状态的装置。
30.根据权利要求29所述的电子存储器设备，进一步包括：
用于将所述第一数据集从所述第一锁存器集合传输到所述纠错电路的装置；
用于使所述纠错电路对所述第一数据集执行纠错操作的装置；以及
用于将所述第一数据集从所述纠错电路传输到所述第二锁存器集合的装置。
31.根据权利要求30所述的电子存储器设备，进一步包括：
用于将所述第一数据集划分为多个数据子集的装置；以及
用于通过所述纠错电路将所述多个数据子集中的每个子集依次发送到所述第二锁存器集合的装置。
32.根据权利要求30所述的电子存储器设备，进一步包括：
用于在不预填充所述存储器阵列的所述第一部分的所述行的情况下关闭所述第一锁存器集合的装置。
33.根据权利要求32所述的电子存储器设备，进一步包括：
用于用所述第二锁存器集合中的所述第一数据集预填充所述存储器阵列的所述第二部分的所述预写入的行的装置。
34.根据权利要求33所述的电子存储器设备，进一步包括：
用于当所述第一数据集与所述预写入的第一逻辑状态不同时写入第二逻辑状态的装置。
35.一种电子存储器设备，包括：
用于使第一锁存器集合从存储器阵列的第一部分接收第一数据集且作为损耗均衡操作的一部分的装置，其中所述第一锁存器集合与所述存储器阵列的所述第一部分相关联；
用于通过在具有所述存储器阵列的芯片上的纠错电路将所述第一数据集发送到第二锁存器集合的装置，所述纠错电路位于所述存储器阵列外部的外围中，其中所述第二锁存器集合与所述存储器阵列的第二部分相关联；以及
用于将所述第一数据集存储在所述存储器阵列的所述第二部分中的装置。
36.根据权利要求35所述的电子存储器设备，进一步包括：
用于激活所述第一部分的存储器单元行的装置，其中所述存储器单元行对应于所述第一数据集；
用于使用与所述第一部分相关联的第一感测部件集合来感测来自所述激活的存储器单元行的所述第一数据集的装置；以及
用于将所述第一数据集存储在所述第一锁存器集合中的装置。
37.根据权利要求36所述的电子存储器设备，进一步包括：
用于在将所述第一数据集保持在所述第一锁存器集合中的同时停用所述第一部分的所述存储器单元行的装置。
38.根据权利要求37所述的电子存储器设备，进一步包括：
用于至少部分地基于停用与所述第二部分相关联的隔离装置来隔离所述存储器阵列的所述第二部分的存储器单元的装置；以及
用于将所述第二部分的所述隔离的存储器单元行预写入第一逻辑状态的装置。
39.根据权利要求38所述的电子存储器设备，进一步包括：
用于将所述第一数据集从所述第一锁存器集合传输到所述纠错电路的装置；
用于使所述纠错电路对所述第一数据集执行纠错操作的装置；以及
用于将所述第一数据集从所述纠错电路传输到所述第二锁存器集合的装置。
40.根据权利要求39所述的电子存储器设备，进一步包括：
用于将所述第一数据集划分为多个数据子集的装置；以及
用于通过所述纠错电路将所述多个数据子集中的每个子集依次发送到所述第二锁存器集合的装置。
41.根据权利要求39所述的电子存储器设备，进一步包括：
用于同时发送所述第一数据集并预写入所述第二部分的所述隔离的存储器单元行的装置。
42.根据权利要求39所述的电子存储器设备，进一步包括：
用于在不预填充所述存储器阵列的所述第一部分的所述行的情况下关闭所述第一锁存器集合的装置。
43.根据权利要求42所述的电子存储器设备，进一步包括：
用于用所述第二锁存器集合中的所述第一数据集预填充所述存储器阵列的所述第二部分的所述预写入的行的装置。
44.一种电子存储器设备，包括：
用于激活与第一数据集相对应的存储器单元行以在第一锁存器集合处接收所述第一数据集且作为损耗均衡操作的一部分的装置，其中所述第一锁存器集合与存储器阵列的第一部分相关联，所述第一部分包括所述存储器单元行；
用于在将所述第一数据集保持在所述第一锁存器集合中的同时停用所述第一部分的所述存储器单元行的装置；
用于在至少部分地基于停用与所述存储器阵列的第二部分相关联的隔离装置而隔离所述第二部分的存储器单元之后用第一逻辑状态预写入所述第二部分的存储器单元行的装置；
用于通过在具有所述存储器阵列的芯片上的纠错电路将所述第一数据集发送到第二锁存器集合的装置，所述纠错电路位于所述存储器阵列外部的外围中，其中所述第二锁存器集合与所述第二部分相关联；
用于在不预填充所述第一部分的所述存储器单元行的情况下关闭所述第一锁存器集合的装置；以及
用于用所述第二锁存器集合中的所述第一数据集预填充所述第二部分的所述预写入的存储器单元行的装置。
45.根据权利要求44所述的电子存储器设备，进一步包括：
用于使用与所述第一部分相关联的第一感测部件集合来感测来自所述激活的存储器单元行的所述第一数据集的装置；以及
用于将所述第一数据集存储在所述第一锁存器集合中的装置。
46.根据权利要求44所述的电子存储器设备，进一步包括：
用于将所述第一数据集划分为多个数据子集的装置；
用于将所述多个子集中的每个子集依次传输到所述纠错电路的装置；
用于使所述纠错电路对所述多个子集中的每个子集执行纠错操作的装置；以及
用于将所述多个子集中的每个子集从所述纠错电路传输到所述第二锁存器集合的装置。
47.一种电子存储器设备，包括：
用于激活与第一数据集相对应的存储器单元行以在第一锁存器集合处接收所述第一数据集且作为损耗均衡操作的一部分的装置，其中所述第一锁存器集合与存储器阵列的第一部分相关联，所述第一部分包括所述存储器单元行；
用于在将所述第一数据集保持在所述第一锁存器集合中的同时停用所述第一部分的所述存储器单元行的装置；
用于在至少部分地基于停用与所述存储器阵列的第二部分相关联的隔离装置而隔离所述第二部分的存储器单元之后用第一逻辑状态预写入所述第二部分的存储器单元行的装置；
用于通过在具有所述存储器阵列的芯片上的纠错电路将所述第一数据集发送到第二锁存器集合的装置，所述纠错电路位于所述存储器阵列外部的外围中，其中所述第二锁存器集合与所述第二部分相关联；
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