JPH05250881A - 不揮発性記憶素子 - Google Patents
不揮発性記憶素子Info
- Publication number
- JPH05250881A JPH05250881A JP4579092A JP4579092A JPH05250881A JP H05250881 A JPH05250881 A JP H05250881A JP 4579092 A JP4579092 A JP 4579092A JP 4579092 A JP4579092 A JP 4579092A JP H05250881 A JPH05250881 A JP H05250881A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop circuit
- state
- ferroelectric
- mfsfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【構成】４つのＭＦＳＦＥＴ２４，２５，２６，２７か
らフリップフロップ回路２０を構成し、このフリップフ
ロップ回路２０に一対の書き込み・読み出し用のＦＥＴ
２１，２０をそれぞれ接続する。 【効果】ＭＦＳＦＥＴ２４，２５，２６，２７は、強誘
電体膜２３の残留分極により、チャネル形成状態を保持
するので、電源ＯＦＦ時にも、フリップフロップ回路２
０は電源ＯＦＦ直前の状態を保持することとなる。その
ため、非破壊読み出しが可能となる。
らフリップフロップ回路２０を構成し、このフリップフ
ロップ回路２０に一対の書き込み・読み出し用のＦＥＴ
２１，２０をそれぞれ接続する。 【効果】ＭＦＳＦＥＴ２４，２５，２６，２７は、強誘
電体膜２３の残留分極により、チャネル形成状態を保持
するので、電源ＯＦＦ時にも、フリップフロップ回路２
０は電源ＯＦＦ直前の状態を保持することとなる。その
ため、非破壊読み出しが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性記憶素子の回
路構成に関する。
路構成に関する。
【０００２】
【従来の技術】従来より、強誘電体膜を用いた不揮発性
記憶素子（以下、不揮発性メモリセルという）として、
図１６に示すような、ゲートにワードラインＷＬが、ド
レインにビットラインＢＬがそれぞれ接続された２つの
電界効果トランジスタ（以下、ＦＥＴ(Feild Effect Tr
andistor) という）１，２と、一端が各ＦＥＴ１，２の
ソースに接続され、他端が基板に接地された２つの強誘
電体キャパシタ３，４とによって、ＤＲＡＭと同様の不
揮発性メモリが提案されている（米国特許４８７３６６
４参照）。この不揮発性メモリセルにおいては、強誘電
体キャパシタ３，４の分極反転によりデータ（情報）が
保持される。
記憶素子（以下、不揮発性メモリセルという）として、
図１６に示すような、ゲートにワードラインＷＬが、ド
レインにビットラインＢＬがそれぞれ接続された２つの
電界効果トランジスタ（以下、ＦＥＴ(Feild Effect Tr
andistor) という）１，２と、一端が各ＦＥＴ１，２の
ソースに接続され、他端が基板に接地された２つの強誘
電体キャパシタ３，４とによって、ＤＲＡＭと同様の不
揮発性メモリが提案されている（米国特許４８７３６６
４参照）。この不揮発性メモリセルにおいては、強誘電
体キャパシタ３，４の分極反転によりデータ（情報）が
保持される。
【０００３】しかしながら、図１６のメモリセルにあっ
ては、ＤＲＡＭと同様の構成を有しているため、蓄積さ
れた電荷は、接合リーク電流やトランジスタリーク電流
のために時間と共に減少していき、やがて記憶内容が失
われる。このため、記憶内容を保持しておくには、一定
時間内に内容の再生、すなわちリフレッシュ動作を必要
としている。したがって、スタンバイ時の動作電流が増
大していた。また、このメモリセルは、非破壊読み出し
ではなく破壊読み出しであり、読み出し毎に自己回復(s
elf restore)されるため、強誘電体の分極反転が多く、
強誘電体の劣化が促進され、書き換え可能回数が減少す
る。因みに、分極反転回数が１０12以上になると、強誘
電体の劣化が始まる。
ては、ＤＲＡＭと同様の構成を有しているため、蓄積さ
れた電荷は、接合リーク電流やトランジスタリーク電流
のために時間と共に減少していき、やがて記憶内容が失
われる。このため、記憶内容を保持しておくには、一定
時間内に内容の再生、すなわちリフレッシュ動作を必要
としている。したがって、スタンバイ時の動作電流が増
大していた。また、このメモリセルは、非破壊読み出し
ではなく破壊読み出しであり、読み出し毎に自己回復(s
elf restore)されるため、強誘電体の分極反転が多く、
強誘電体の劣化が促進され、書き換え可能回数が減少す
る。因みに、分極反転回数が１０12以上になると、強誘
電体の劣化が始まる。
【０００４】上記に対処するため、図１７に示すような
４つのＦＥＴ１０，１１，１２，１３から構成され、情
報を記憶するフリップフロップ回路１４と、フリップフ
ロップ回路１４にそれぞれ接続され、フリップフロップ
回路１４に対して情報の書き込み・読み出しを行う一対
のＦＥＴ１５，１６とを用いて、ＳＲＡＭと同様の不揮
発性メモリセルが提案されている（米国特許４８０９２
２５参照）。
４つのＦＥＴ１０，１１，１２，１３から構成され、情
報を記憶するフリップフロップ回路１４と、フリップフ
ロップ回路１４にそれぞれ接続され、フリップフロップ
回路１４に対して情報の書き込み・読み出しを行う一対
のＦＥＴ１５，１６とを用いて、ＳＲＡＭと同様の不揮
発性メモリセルが提案されている（米国特許４８０９２
２５参照）。
【０００５】このメモリセルは、図１７の如く、フリッ
プフロップ回路１４と書き込み・読み出しのＦＥＴ１
５，１６との接続中間点には、ＦＥＴ１９ａ，１９ｂを
介して、電荷を蓄積するための強誘電体キャパシタ１
７，１８がそれぞれ接続されており、各強誘電体キャパ
シタ１７，１８とＦＥＴ１９ａ，１９ｂとの接続中間点
には、ＦＥＴ１９ｃ，１９ｄがそれぞれ接続されてい
る。
プフロップ回路１４と書き込み・読み出しのＦＥＴ１
５，１６との接続中間点には、ＦＥＴ１９ａ，１９ｂを
介して、電荷を蓄積するための強誘電体キャパシタ１
７，１８がそれぞれ接続されており、各強誘電体キャパ
シタ１７，１８とＦＥＴ１９ａ，１９ｂとの接続中間点
には、ＦＥＴ１９ｃ，１９ｄがそれぞれ接続されてい
る。
【０００６】
【発明が解決しようとする課題】図１７に示された不揮
発性メモリセルでは、電源ＯＦＦ時に、強誘電体キャパ
シタ１７，１８がデータを保持し、電源ＯＮ時に、強誘
電体キャパシタ１７，１８に蓄積されたデータがフリッ
プフロップ回路１４に移される。なお、電源ＯＮ状態で
は、通常のＳＲＡＭの動作と同様で、かつ強誘電体キャ
パシタ１７，１８は、フリップフロップ回路１４にデー
タが移された後、クロック信号ＣＬＫ１，ＣＬＫ２，Ｃ
ＬＫ３，ＣＬＫ４に基づき、フリップフロップ回路１４
から切り離される。
発性メモリセルでは、電源ＯＦＦ時に、強誘電体キャパ
シタ１７，１８がデータを保持し、電源ＯＮ時に、強誘
電体キャパシタ１７，１８に蓄積されたデータがフリッ
プフロップ回路１４に移される。なお、電源ＯＮ状態で
は、通常のＳＲＡＭの動作と同様で、かつ強誘電体キャ
パシタ１７，１８は、フリップフロップ回路１４にデー
タが移された後、クロック信号ＣＬＫ１，ＣＬＫ２，Ｃ
ＬＫ３，ＣＬＫ４に基づき、フリップフロップ回路１４
から切り離される。
【０００７】しかしながら、図１７のメモリセルは、ビ
ットラインＢＬ１，ＢＬ２およびワードラインＷＬ１，
ＷＬ２が対になって接続されたいわゆるＳＨＡＤＯＷ
ＳＲＡＭ構成をとっており、１セル当り、通常の６トラ
ンジスタタイプのＳＲＡＭに４トランジスタ／２キャパ
シタが余分に必要となっている。このため、セル面積が
大となり、コストが高くついていた。また、フリップフ
ロップ回路と強誘電体キャパシタとの接続を制御するコ
ントロール回路が必要となり、構造が複雑となってい
た。
ットラインＢＬ１，ＢＬ２およびワードラインＷＬ１，
ＷＬ２が対になって接続されたいわゆるＳＨＡＤＯＷ
ＳＲＡＭ構成をとっており、１セル当り、通常の６トラ
ンジスタタイプのＳＲＡＭに４トランジスタ／２キャパ
シタが余分に必要となっている。このため、セル面積が
大となり、コストが高くついていた。また、フリップフ
ロップ回路と強誘電体キャパシタとの接続を制御するコ
ントロール回路が必要となり、構造が複雑となってい
た。
【０００８】本発明は、上記に鑑み、スタンバイ時の
動作電流を低くできる。非破壊読出が可能になる。
セル面積を縮小できる。構造が簡単となる。といった
種々の利点を有する不揮発性記憶素子の提供を目的とす
る。
動作電流を低くできる。非破壊読出が可能になる。
セル面積を縮小できる。構造が簡単となる。といった
種々の利点を有する不揮発性記憶素子の提供を目的とす
る。
【０００９】
【課題を解決するための手段】本発明請求項１による課
題解決手段は、４つの電界効果トランジスタから構成さ
れ、情報を記憶するフリップフロップ回路と、フリップ
フロップ回路にそれぞれ接続され、フリップフロップ回
路に対して情報の書き込み・読み出しを行う一対の電界
効果トランジスタとを備え、上記フリップフロップ回路
の各電界効果トランジスタは、電荷を蓄積するための強
誘電体膜を有するものである。
題解決手段は、４つの電界効果トランジスタから構成さ
れ、情報を記憶するフリップフロップ回路と、フリップ
フロップ回路にそれぞれ接続され、フリップフロップ回
路に対して情報の書き込み・読み出しを行う一対の電界
効果トランジスタとを備え、上記フリップフロップ回路
の各電界効果トランジスタは、電荷を蓄積するための強
誘電体膜を有するものである。
【００１０】請求項２による課題解決手段は、請求項１
記載の書き込み・読み出し用の電界効果トランジスタ
が、高耐圧性を有するものである。
記載の書き込み・読み出し用の電界効果トランジスタ
が、高耐圧性を有するものである。
【００１１】
【作用】上記請求項１による課題解決手段において、フ
リップフロップ回路内の電界効果ランジスタは、強誘電
体膜の残留分極により、チャネル形成状態を保持するの
で、電源ＯＦＦ時にも、フリップフロップ回路は電源Ｏ
ＦＦ直前の状態を保持することとなる。そのため、非破
壊読出が可能となり、読み出しによるディスターブを防
止できる。
リップフロップ回路内の電界効果ランジスタは、強誘電
体膜の残留分極により、チャネル形成状態を保持するの
で、電源ＯＦＦ時にも、フリップフロップ回路は電源Ｏ
ＦＦ直前の状態を保持することとなる。そのため、非破
壊読出が可能となり、読み出しによるディスターブを防
止できる。
【００１２】また、記憶内容を再生するためのリフレッ
シュ動作を必要としないで済むから、スタンバイ時にお
いて素子内はリーク電流だけの電流となり、スタンバイ
時の動作電流を低減することができる。請求項２では、
書き込み時に、フリップフロップ回路内の電界効果ラン
ジスタの強誘電体膜の反転分極に十分な高電圧を印加す
ることができ、強誘電体膜を十分に分極させることがで
きる。
シュ動作を必要としないで済むから、スタンバイ時にお
いて素子内はリーク電流だけの電流となり、スタンバイ
時の動作電流を低減することができる。請求項２では、
書き込み時に、フリップフロップ回路内の電界効果ラン
ジスタの強誘電体膜の反転分極に十分な高電圧を印加す
ることができ、強誘電体膜を十分に分極させることがで
きる。
【００１３】
【実施例】以下、本発明の一実施例を図１ないし図１４
に基づいて詳述する。まず、本発明に係る不揮発性記憶
素子（以下、不揮発性メモリセルという）を利用した不
揮発性記憶装置（以下、不揮発性メモリという）の基本
的構成について、図２を参照しつつ説明する。図２は不
揮発性メモリの基本的構成を示すブロック図である。
に基づいて詳述する。まず、本発明に係る不揮発性記憶
素子（以下、不揮発性メモリセルという）を利用した不
揮発性記憶装置（以下、不揮発性メモリという）の基本
的構成について、図２を参照しつつ説明する。図２は不
揮発性メモリの基本的構成を示すブロック図である。
【００１４】不揮発性メモリは、図２の如く、不揮発性
メモリセルがマトリクス状に所定の容量で配列されたメ
モリセルアレー４０と、任意のメモリセルを選択するた
めのセンススイッチ４１およびカラムデコーダ４２と、
データ（情報）の入出力を制御する入力データコントロ
ール回路４３および出力データコントロール回路４４等
から構成されている。なお、図中、４５はロウデコー
ダ、４６，４７はアドレスバッファ、４８，４９，５０
はバッファである。また、Ａ0 〜Ａ16はアドレス入力、
Ｉ／Ｏ1 〜Ｉ／Ｏ8 はデータ入出力、ＣＥ１，ＣＥ２は
チップイネーブル出力、ＷＥはライトイネーブル入力、
ＯＥはアウトプットイネーブル入力を示している。
メモリセルがマトリクス状に所定の容量で配列されたメ
モリセルアレー４０と、任意のメモリセルを選択するた
めのセンススイッチ４１およびカラムデコーダ４２と、
データ（情報）の入出力を制御する入力データコントロ
ール回路４３および出力データコントロール回路４４等
から構成されている。なお、図中、４５はロウデコー
ダ、４６，４７はアドレスバッファ、４８，４９，５０
はバッファである。また、Ａ0 〜Ａ16はアドレス入力、
Ｉ／Ｏ1 〜Ｉ／Ｏ8 はデータ入出力、ＣＥ１，ＣＥ２は
チップイネーブル出力、ＷＥはライトイネーブル入力、
ＯＥはアウトプットイネーブル入力を示している。
【００１５】本発明の一実施例に係る不揮発性メモリセ
ルの構成を、図１を参照しつつ説明する。図１は本発明
の一実施例に係る不揮発性メモリセルの回路図である。
本実施例の不揮発性メモリセルは、図１の如く、情報を
記憶するフリップフロップ回路２０と、フリップフロッ
プ回路２０にそれぞれ接続され、フリップフロップ回路
２０に対して情報の書き込み・読み出しを行う一対の電
界効果トランジスタ（以下、ＦＥＴ (Feild Effect Tra
ndister)という）２１，２２とを備えており、ＳＲＡＭ
と同様な構成を有している。
ルの構成を、図１を参照しつつ説明する。図１は本発明
の一実施例に係る不揮発性メモリセルの回路図である。
本実施例の不揮発性メモリセルは、図１の如く、情報を
記憶するフリップフロップ回路２０と、フリップフロッ
プ回路２０にそれぞれ接続され、フリップフロップ回路
２０に対して情報の書き込み・読み出しを行う一対の電
界効果トランジスタ（以下、ＦＥＴ (Feild Effect Tra
ndister)という）２１，２２とを備えており、ＳＲＡＭ
と同様な構成を有している。
【００１６】フリップフロップ回路２０は、強誘電体ゲ
ート膜２３を有する４つのＦＥＴ（以下、ＭＦＳ (Meta
l Fenroelectric Semiconductor)ＦＥＴという）２４，
２５，２６，２７から構成されている。第１のＭＦＳＦ
ＥＴ２４および第３のＭＦＳＦＥＴ２６のゲートは、共
通接続された状態で第２の書き込み・読み出し用のＦＥ
Ｔ２２のソースに接続されており、第２のＭＦＳＦＥＴ
２５および第４のＭＦＳＦＥＴ２７のゲートは、共通接
続された状態で第１の書き込み・読み出し用のＦＥＴ２
１のソースに接続されている。また、第１のＭＦＳＦＥ
Ｔ２４および第２のＭＦＳＦＥＴ２５のドレインは、共
通接続された状態でＶDD端子に接続されている。さら
に、第１のＭＦＳＦＥＴ２４のソースは、第３のＭＦＳ
ＦＥＴ２６のドレインに、第２のＭＦＳＦＥＴ２５のソ
ースは第４のＭＦＳＦＥＴ２７のドレインにそれぞれ接
続されている。そして、ＭＦＳＦＥＴ２４，２６のソー
ス−ドレイン接続中間点は、ＭＦＳＦＥＴ２５，２７の
ゲートと第１のＦＥＴ２１とを結線するラインに、ＭＦ
ＳＦＥＴ２５，２７のソース−ドレイン接続中間点は、
ＭＦＳＦＥＴ２４，２６のゲートと第２のＦＥＴ２２と
を結線するラインにそれぞれ接続されている。また、第
３のＭＦＳＦＥＴ２６および第４のＭＦＳＦＥＴ２７の
ソースは、グランドにそれぞれ接地されている。
ート膜２３を有する４つのＦＥＴ（以下、ＭＦＳ (Meta
l Fenroelectric Semiconductor)ＦＥＴという）２４，
２５，２６，２７から構成されている。第１のＭＦＳＦ
ＥＴ２４および第３のＭＦＳＦＥＴ２６のゲートは、共
通接続された状態で第２の書き込み・読み出し用のＦＥ
Ｔ２２のソースに接続されており、第２のＭＦＳＦＥＴ
２５および第４のＭＦＳＦＥＴ２７のゲートは、共通接
続された状態で第１の書き込み・読み出し用のＦＥＴ２
１のソースに接続されている。また、第１のＭＦＳＦＥ
Ｔ２４および第２のＭＦＳＦＥＴ２５のドレインは、共
通接続された状態でＶDD端子に接続されている。さら
に、第１のＭＦＳＦＥＴ２４のソースは、第３のＭＦＳ
ＦＥＴ２６のドレインに、第２のＭＦＳＦＥＴ２５のソ
ースは第４のＭＦＳＦＥＴ２７のドレインにそれぞれ接
続されている。そして、ＭＦＳＦＥＴ２４，２６のソー
ス−ドレイン接続中間点は、ＭＦＳＦＥＴ２５，２７の
ゲートと第１のＦＥＴ２１とを結線するラインに、ＭＦ
ＳＦＥＴ２５，２７のソース−ドレイン接続中間点は、
ＭＦＳＦＥＴ２４，２６のゲートと第２のＦＥＴ２２と
を結線するラインにそれぞれ接続されている。また、第
３のＭＦＳＦＥＴ２６および第４のＭＦＳＦＥＴ２７の
ソースは、グランドにそれぞれ接地されている。
【００１７】書き込み・読み出し用のＦＥＴ２１，２２
は、高耐圧性を有している。そして、第１のＦＥＴ２１
のゲートはワードラインＷＬ１に、ドレインはビットラ
インＢＬ１にそれぞれ接続されている。一方、第２のＦ
ＥＴ２２のゲートはワードラインＷＬ２に、ドレインは
ビットラインＢＬ２にそれぞれ接続されている。なお、
ＭＦＳＦＥＴ２４，２５は、Ｐチャネルトランジスタで
あって、ＭＦＳＦＥＴ２６，２７およびＦＥＴ２１，２
０は、Ｎチャネルトランジスタである。
は、高耐圧性を有している。そして、第１のＦＥＴ２１
のゲートはワードラインＷＬ１に、ドレインはビットラ
インＢＬ１にそれぞれ接続されている。一方、第２のＦ
ＥＴ２２のゲートはワードラインＷＬ２に、ドレインは
ビットラインＢＬ２にそれぞれ接続されている。なお、
ＭＦＳＦＥＴ２４，２５は、Ｐチャネルトランジスタで
あって、ＭＦＳＦＥＴ２６，２７およびＦＥＴ２１，２
０は、Ｎチャネルトランジスタである。
【００１８】次に、上記不揮発性メモリセルの動作原理
について説明する。 ＜書き込み＞ビットラインＢＬ１に“１”が、ビットラ
インＢＬ２に“０”がそれぞれ書き込みデータとして伝
えられていると仮定する。ワードラインＷＬ１，ＷＬ２
に書き込み信号が伝えられると、“１”の信号が第２，
第４のＭＦＳＦＥＴ２５，２７のゲートに入力され、後
述するトランジスタの動作原理にて、ＭＦＳＦＥＴ２５
はＯＦＦ状態、ＭＦＳＦＥＴ２７はＯＮ状態となる。さ
らに、ビットラインＢＬ２の“０”の信号が、第２の書
き込み・読み出し用ＦＥＴ２２を介して、またＭＦＳＦ
ＥＴ２７の出力“０”で第１，第３のＭＦＳＦＥＴ２
４，２６のゲートに入力され、ＭＦＳＦＥＴ２４はＯＮ
状態、ＭＦＳＦＥＴ２６はＯＦＦ状態で出力は“１”状
態となり、第１の書き込み・読み出し用ＦＥＴ２１を介
してのビットラインＢＬ１からの入力信号“１”の状態
と一致して安定状態となる。この後、ワードラインＷＬ
１，ＷＬ２信号がＯＦＦされ、ＦＥＴ２１，２２はＯＦ
Ｆ状態となり、フリップフロップ回路２０が前述の状態
で保持される。
について説明する。 ＜書き込み＞ビットラインＢＬ１に“１”が、ビットラ
インＢＬ２に“０”がそれぞれ書き込みデータとして伝
えられていると仮定する。ワードラインＷＬ１，ＷＬ２
に書き込み信号が伝えられると、“１”の信号が第２，
第４のＭＦＳＦＥＴ２５，２７のゲートに入力され、後
述するトランジスタの動作原理にて、ＭＦＳＦＥＴ２５
はＯＦＦ状態、ＭＦＳＦＥＴ２７はＯＮ状態となる。さ
らに、ビットラインＢＬ２の“０”の信号が、第２の書
き込み・読み出し用ＦＥＴ２２を介して、またＭＦＳＦ
ＥＴ２７の出力“０”で第１，第３のＭＦＳＦＥＴ２
４，２６のゲートに入力され、ＭＦＳＦＥＴ２４はＯＮ
状態、ＭＦＳＦＥＴ２６はＯＦＦ状態で出力は“１”状
態となり、第１の書き込み・読み出し用ＦＥＴ２１を介
してのビットラインＢＬ１からの入力信号“１”の状態
と一致して安定状態となる。この後、ワードラインＷＬ
１，ＷＬ２信号がＯＦＦされ、ＦＥＴ２１，２２はＯＦ
Ｆ状態となり、フリップフロップ回路２０が前述の状態
で保持される。
【００１９】以上の動作が“１”の書き込みであるが、
“０”の書き込みではＭＦＳＦＥＴ２４，２５，２６，
２７の入力が逆になり、出力も反対になる他は同様の動
作である。 ＜読み出し＞“１”または“０”のデータが書込まれた
状態でフリップフロップ回路２０は安定状態となってい
る。ここで、ワードラインＷＬ１，ＷＬ２に読出信号が
入れば、第１，第３のＭＦＳＦＥＴ２４，２６の出力が
第１の書き込み・読み出し用ＦＥＴ２１を介して、第
２，第４のＭＦＳＦＥＴ２５，２７の出力が第２の書き
込み・読み出し用ＦＥＴ２２を介してそれぞれビットラ
インＢＬ１，ＢＬ２に伝えられる。ビットラインＢＬ
１，ＢＬ２に伝えられた信号は、センシング回路に入力
され“０”、“１”が判定され読み出される。
“０”の書き込みではＭＦＳＦＥＴ２４，２５，２６，
２７の入力が逆になり、出力も反対になる他は同様の動
作である。 ＜読み出し＞“１”または“０”のデータが書込まれた
状態でフリップフロップ回路２０は安定状態となってい
る。ここで、ワードラインＷＬ１，ＷＬ２に読出信号が
入れば、第１，第３のＭＦＳＦＥＴ２４，２６の出力が
第１の書き込み・読み出し用ＦＥＴ２１を介して、第
２，第４のＭＦＳＦＥＴ２５，２７の出力が第２の書き
込み・読み出し用ＦＥＴ２２を介してそれぞれビットラ
インＢＬ１，ＢＬ２に伝えられる。ビットラインＢＬ
１，ＢＬ２に伝えられた信号は、センシング回路に入力
され“０”、“１”が判定され読み出される。
【００２０】＜データ保持＞電源ＯＮ状態では、通常の
ＳＲＡＭに使用されているフリップフロップ回路と同様
に安定状態が保持され、それによりデータも保持され
る。さらに、電源ＯＦＦ時でも、各ＭＦＳＦＥＴ２４，
２５，２６の強誘電体ゲート膜２３の分極状態が、その
残留分極で保持続けられるために、各ＭＦＳＦＥＴ２
４，２５，２６，２７の状態は変化させずに保持され
る。この結果、フリップフロップ回路２０の状態も変化
せず、維持される。
ＳＲＡＭに使用されているフリップフロップ回路と同様
に安定状態が保持され、それによりデータも保持され
る。さらに、電源ＯＦＦ時でも、各ＭＦＳＦＥＴ２４，
２５，２６の強誘電体ゲート膜２３の分極状態が、その
残留分極で保持続けられるために、各ＭＦＳＦＥＴ２
４，２５，２６，２７の状態は変化させずに保持され
る。この結果、フリップフロップ回路２０の状態も変化
せず、維持される。
【００２１】＜消去＞通常のＳＲＡＭと同様に、データ
の消去は特に必要とせず、書込動作だけでよい。上記Ｍ
ＦＳＦＥＴの構成およびその動作原理について詳述す
る。まず、ＭＦＳＦＥＴの構成について、図３を参照し
つつ説明する。図３はＭＦＳＦＥＴの断面図である。
の消去は特に必要とせず、書込動作だけでよい。上記Ｍ
ＦＳＦＥＴの構成およびその動作原理について詳述す
る。まず、ＭＦＳＦＥＴの構成について、図３を参照し
つつ説明する。図３はＭＦＳＦＥＴの断面図である。
【００２２】ＭＦＳＦＥＴは、図３の如く、半導体基板
３０の表層部に、チャネル領域３１を挟んでソース領域
３２およびドレイン領域３３が形成されており、チャネ
ル領域３１上に、ソース領域３２、ドレイン領域３３を
橋架するかたちで、ゲート絶縁膜３４、メタル層３５、
強誘電体ゲート膜２３およびゲート電極３６が順次積層
されている。なお、図中３８はフィールド酸化膜であ
る。
３０の表層部に、チャネル領域３１を挟んでソース領域
３２およびドレイン領域３３が形成されており、チャネ
ル領域３１上に、ソース領域３２、ドレイン領域３３を
橋架するかたちで、ゲート絶縁膜３４、メタル層３５、
強誘電体ゲート膜２３およびゲート電極３６が順次積層
されている。なお、図中３８はフィールド酸化膜であ
る。
【００２３】次に、強誘電体ゲート膜２３の分極につい
て、図４および図７を参照しつつ説明する。図４，６，
７は強誘電体ゲート膜のＰ−Ｅヒステリシス特性を示す
図、図５は強誘電体ゲート膜に電界を印加した状態を示
す図である。なお、図４，６，７において、縦軸は分極
Ｐを、横軸は電界Ｅを示している。図５のように、強誘
電体ゲート膜２３に電界をバイアスし、＋Ｖ＞Ｅｃであ
れば図４のｃの状態まで分極する。この後、電源をＯＦ
Ｆにしても、ｄの状態で＋Ｐｒの分極が保持される。一
方、電界が−Ｅｃよりも負側にバイアスされると、強誘
電体ゲート膜２３は、図５とは逆に分極し、図４のｆの
状態まで分極するが、電源をＯＦＦすれば、図４のａの
状態で−Ｐｓの分極状態を保持する。
て、図４および図７を参照しつつ説明する。図４，６，
７は強誘電体ゲート膜のＰ−Ｅヒステリシス特性を示す
図、図５は強誘電体ゲート膜に電界を印加した状態を示
す図である。なお、図４，６，７において、縦軸は分極
Ｐを、横軸は電界Ｅを示している。図５のように、強誘
電体ゲート膜２３に電界をバイアスし、＋Ｖ＞Ｅｃであ
れば図４のｃの状態まで分極する。この後、電源をＯＦ
Ｆにしても、ｄの状態で＋Ｐｒの分極が保持される。一
方、電界が−Ｅｃよりも負側にバイアスされると、強誘
電体ゲート膜２３は、図５とは逆に分極し、図４のｆの
状態まで分極するが、電源をＯＦＦすれば、図４のａの
状態で−Ｐｓの分極状態を保持する。
【００２４】次に、図６（ａ）のｄ1 の状態（図４のｄ
の状態）で保持されていたものに、−Ｅｃより小さい−
ΔＥ（絶対値で小さい）がバイアスされれば、図６
（ａ）に示す通り、−Ｅｃの抗電界を超えていないの
で、分極状態が反転することなくｄ 2 に移動する。その
後電源がＯＦＦされれば、ｄ3 の位置まで分極する。こ
の分極は、ｄ1 と同一方向の分極であるが、分極の大き
さはｄ1 の分極状態よりも小さくなる。なお、抗電界と
は、強誘電体の残留分極を取り除くのに必要な電界を得
るための電圧をいう。
の状態）で保持されていたものに、−Ｅｃより小さい−
ΔＥ（絶対値で小さい）がバイアスされれば、図６
（ａ）に示す通り、−Ｅｃの抗電界を超えていないの
で、分極状態が反転することなくｄ 2 に移動する。その
後電源がＯＦＦされれば、ｄ3 の位置まで分極する。こ
の分極は、ｄ1 と同一方向の分極であるが、分極の大き
さはｄ1 の分極状態よりも小さくなる。なお、抗電界と
は、強誘電体の残留分極を取り除くのに必要な電界を得
るための電圧をいう。
【００２５】図６（ｂ）に示したように、−ΔＥが負の
抗電界−Ｅｃを超え、さらに負になり、しかも飽和領域
までの大きな負バイアスでないときは、一部で反転が生
じてｄ2 ′まで分極する。電源がＯＦＦされれば、
ｄ2 ′からｄ3 ′へ移行する。次に、図７に示したよう
に、ｄ1 の状態から正方向にΔＥの電界をバイアスした
場合、ｄ2 ″の状態になり、その後電源がＯＦＦされれ
ば、元のｄ1 に戻り、分極の大きさは変化しない。
抗電界−Ｅｃを超え、さらに負になり、しかも飽和領域
までの大きな負バイアスでないときは、一部で反転が生
じてｄ2 ′まで分極する。電源がＯＦＦされれば、
ｄ2 ′からｄ3 ′へ移行する。次に、図７に示したよう
に、ｄ1 の状態から正方向にΔＥの電界をバイアスした
場合、ｄ2 ″の状態になり、その後電源がＯＦＦされれ
ば、元のｄ1 に戻り、分極の大きさは変化しない。
【００２６】つづいて、図８を参照しつつ説明する。図
８はＭＦＳＦＥＴの動作原理を示す図である。ＭＦＳＦ
ＥＴは、図８の如く、ゲート電極３６に＋Ｖがかけられ
ると、強誘電体ゲート膜２３は、上述したように分極す
る。これにより、チャネル領域３１にエレクトロン（el
ectron) が誘発され、ＭＦＳＦＥＴはＯＮ状態となる。
この状態は、電源をＯＦＦしても保持される。
８はＭＦＳＦＥＴの動作原理を示す図である。ＭＦＳＦ
ＥＴは、図８の如く、ゲート電極３６に＋Ｖがかけられ
ると、強誘電体ゲート膜２３は、上述したように分極す
る。これにより、チャネル領域３１にエレクトロン（el
ectron) が誘発され、ＭＦＳＦＥＴはＯＮ状態となる。
この状態は、電源をＯＦＦしても保持される。
【００２７】そして、負の抗電界以上に負側に大きな電
界をゲート電極３６にかけると、強誘電体ゲート膜は、
図８の反対に分極し、チャネル領域３１にはホール (ho
le)が誘発され、ＭＦＳＦＥＴはＯＦＦ状態となる。こ
れは、電源をＯＦＦしてもＭＦＳＦＥＴのチャネル状態
は保持される。次に、フリップフロップ回路の書き込み
動作について、図９ないし図１４を参照しつつ説明す
る。図９ないし図１３はフリップフロップ回路の書き込
み作時における第１，第２のＭＦＳＦＥＴの状態変化を
示す図、図１４は書き込み時における各ＭＦＳＦＥＴの
強誘電体ゲート膜の分極状態を示す図である。なお、図
１４において、同図（ａ）は第１のＭＦＳＦＥＴの強誘
電体ゲート膜の分極状態、同図（ｂ）は第３のＭＦＳＦ
ＥＴの強誘電体ゲート膜の分極状態、同図（ｃ）は第２
のＭＦＳＦＥＴの強誘電体ゲート膜の分極状態、同図
（ｄ）は第４のＭＦＳＦＥＴの強誘電体ゲート膜の分極
状態をそれぞれ示している。
界をゲート電極３６にかけると、強誘電体ゲート膜は、
図８の反対に分極し、チャネル領域３１にはホール (ho
le)が誘発され、ＭＦＳＦＥＴはＯＦＦ状態となる。こ
れは、電源をＯＦＦしてもＭＦＳＦＥＴのチャネル状態
は保持される。次に、フリップフロップ回路の書き込み
動作について、図９ないし図１４を参照しつつ説明す
る。図９ないし図１３はフリップフロップ回路の書き込
み作時における第１，第２のＭＦＳＦＥＴの状態変化を
示す図、図１４は書き込み時における各ＭＦＳＦＥＴの
強誘電体ゲート膜の分極状態を示す図である。なお、図
１４において、同図（ａ）は第１のＭＦＳＦＥＴの強誘
電体ゲート膜の分極状態、同図（ｂ）は第３のＭＦＳＦ
ＥＴの強誘電体ゲート膜の分極状態、同図（ｃ）は第２
のＭＦＳＦＥＴの強誘電体ゲート膜の分極状態、同図
（ｄ）は第４のＭＦＳＦＥＴの強誘電体ゲート膜の分極
状態をそれぞれ示している。
【００２８】フリップフロップ回路２０の第１，第３
のＭＦＳＦＥＴ２４，２６の出力が“１”、第２，第４
のＭＦＳＦＥＴ２５，２７の出力が“０”に保持され、
かつ、電源がＯＦＦされていたとする。このとき、第
１，第４のＭＦＳＦＥＴ２４，２７がＯＮ、第２，第３
のＭＦＳＦＥＴ２５，２６がＯＦＦになるように、各Ｍ
ＦＳＦＥＴ２４，２５，２６，２７の強誘電体ゲート膜
は、図１４（ａ）〜（ｄ）のの状態まで分極する。こ
のときの第２，第４のＭＦＳＦＥＴ２５，２７の状態を
図９に示している。
のＭＦＳＦＥＴ２４，２６の出力が“１”、第２，第４
のＭＦＳＦＥＴ２５，２７の出力が“０”に保持され、
かつ、電源がＯＦＦされていたとする。このとき、第
１，第４のＭＦＳＦＥＴ２４，２７がＯＮ、第２，第３
のＭＦＳＦＥＴ２５，２６がＯＦＦになるように、各Ｍ
ＦＳＦＥＴ２４，２５，２６，２７の強誘電体ゲート膜
は、図１４（ａ）〜（ｄ）のの状態まで分極する。こ
のときの第２，第４のＭＦＳＦＥＴ２５，２７の状態を
図９に示している。
【００２９】ビットラインＢＬ１に“１”のデータが
伝送され、書込状態に入ったとする。このとき、第２，
第４のＭＦＳＦＥＴ２５，２７の入力に“１”、第１，
第３の入力に“０”が伝えられるが、各ＭＦＳＦＥＴ２
４，２５，２６，２７の強誘電体ゲート膜の分極状態
は、図１４（ａ）〜（ｄ）のに示すように、の状態
から何ら変化がない状態にある。このため、第２，第４
のＭＦＳＦＥＴ２５，２７の状態は、図１０の如く、図
９の状態から変化しない。
伝送され、書込状態に入ったとする。このとき、第２，
第４のＭＦＳＦＥＴ２５，２７の入力に“１”、第１，
第３の入力に“０”が伝えられるが、各ＭＦＳＦＥＴ２
４，２５，２６，２７の強誘電体ゲート膜の分極状態
は、図１４（ａ）〜（ｄ）のに示すように、の状態
から何ら変化がない状態にある。このため、第２，第４
のＭＦＳＦＥＴ２５，２７の状態は、図１０の如く、図
９の状態から変化しない。
【００３０】ビットラインＢＬ１に“０”のデータが
伝送され、書込状態に入った時点を考える。このとき、
第２のＭＦＳＦＥＴ２５の強誘電体ゲート膜が、図１４
（ｃ）のように、の状態まで分極するので、ＭＦＳＦ
ＥＴ２５はＯＦＦ状態からＯＮ状態に変化する。また、
第４のＭＦＳＦＥＴ２７の強誘電体ゲート膜が、図１４
（ｄ）のように、の状態まで分極するので、ＭＦＳＦ
ＥＴ２７はＯＮ状態から弱いＯＦＦ状態に変化する。す
なわち、ＭＦＳＦＥＴ２７のチャネル表面には、チャネ
ル領域に反転層がの状態で形成されていたため、ＭＦ
ＳＦＥＴ２７のチャネルに空乏層が拡がり、チャネル表
面に基板のグランドポテンシャルができることがなく、
またドレインに“１”の信号が入っていることもあり、
チャネル表面は“０”より高いポテンシャルが発生し、
図１４（ｄ）で示したの状態をとる。このため、ＭＦ
ＳＦＥＴ２７は、ＯＮ状態から弱いＯＦＦ状態となる。
伝送され、書込状態に入った時点を考える。このとき、
第２のＭＦＳＦＥＴ２５の強誘電体ゲート膜が、図１４
（ｃ）のように、の状態まで分極するので、ＭＦＳＦ
ＥＴ２５はＯＦＦ状態からＯＮ状態に変化する。また、
第４のＭＦＳＦＥＴ２７の強誘電体ゲート膜が、図１４
（ｄ）のように、の状態まで分極するので、ＭＦＳＦ
ＥＴ２７はＯＮ状態から弱いＯＦＦ状態に変化する。す
なわち、ＭＦＳＦＥＴ２７のチャネル表面には、チャネ
ル領域に反転層がの状態で形成されていたため、ＭＦ
ＳＦＥＴ２７のチャネルに空乏層が拡がり、チャネル表
面に基板のグランドポテンシャルができることがなく、
またドレインに“１”の信号が入っていることもあり、
チャネル表面は“０”より高いポテンシャルが発生し、
図１４（ｄ）で示したの状態をとる。このため、ＭＦ
ＳＦＥＴ２７は、ＯＮ状態から弱いＯＦＦ状態となる。
【００３１】一方、第１のＭＦＳＦＥＴ２４の強誘電体
ゲート膜も、図１４（ａ）に示すの状態まで分極する
から弱いＯＦＦ状態になり、第３のＭＦＳＦＥＴ２６の
強誘電体ゲート膜は図１４（ｂ）に示すの状態まで分
極して、ＯＦＦ状態からＯＮ状態となる。この結果、第
２，第４のＭＦＳＦＥＴ２５，２７の状態は図１１の状
態となるから、フリップフロップ回路２０は反転し、ビ
ットラインＢＬ１から“０”のデータが取り込まれ、
“０”のデータの書き込みが完了する。
ゲート膜も、図１４（ａ）に示すの状態まで分極する
から弱いＯＦＦ状態になり、第３のＭＦＳＦＥＴ２６の
強誘電体ゲート膜は図１４（ｂ）に示すの状態まで分
極して、ＯＦＦ状態からＯＮ状態となる。この結果、第
２，第４のＭＦＳＦＥＴ２５，２７の状態は図１１の状
態となるから、フリップフロップ回路２０は反転し、ビ
ットラインＢＬ１から“０”のデータが取り込まれ、
“０”のデータの書き込みが完了する。
【００３２】次に、電源をＯＦＦしても、各ＭＦＳＦ
ＥＴ２４，２５，２６，２７の強誘電体ゲート膜は、図
１４（ａ）〜（ｄ）に示すように、の状態での分極
に近い分極状態を保持する。よって、第２，第４のＭＦ
ＳＦＥＴ２５，２７の状態は、図１２の如く、図１１の
状態と何ら変化は現れない。
ＥＴ２４，２５，２６，２７の強誘電体ゲート膜は、図
１４（ａ）〜（ｄ）に示すように、の状態での分極
に近い分極状態を保持する。よって、第２，第４のＭＦ
ＳＦＥＴ２５，２７の状態は、図１２の如く、図１１の
状態と何ら変化は現れない。
【００３３】電源をＯＮしてからビットラインＢＬ１
に“１”のデータが伝送され、書き込み状態に入った時
点を考える。このとき、各ＭＦＳＦＥＴ２４，２５，２
６，２７の強誘電体ゲート膜は、図１４（ａ）〜（ｄ）
の如く、の状態まで分極する。このため、図１３に示
すように、第２のＭＦＳＦＥＴ２５はＯＮ状態から弱い
ＯＦＦ状態に、第４のＭＦＳＦＥＴ２７は弱いＯＦＦ状
態からＯＮ状態になる。一方、第１のＭＦＳＦＥＴ２４
は弱いＯＦＦ状態からＯＮ状態に、第３のＭＦＳＦＥＴ
２６はＯＮ状態から弱いＯＦＦ状態に変化する。よっ
て、フリップフロップ回路２０は、結果的に反転し、ビ
ットラインＢＬ１からの“１”のデータの読込が完了す
る。
に“１”のデータが伝送され、書き込み状態に入った時
点を考える。このとき、各ＭＦＳＦＥＴ２４，２５，２
６，２７の強誘電体ゲート膜は、図１４（ａ）〜（ｄ）
の如く、の状態まで分極する。このため、図１３に示
すように、第２のＭＦＳＦＥＴ２５はＯＮ状態から弱い
ＯＦＦ状態に、第４のＭＦＳＦＥＴ２７は弱いＯＦＦ状
態からＯＮ状態になる。一方、第１のＭＦＳＦＥＴ２４
は弱いＯＦＦ状態からＯＮ状態に、第３のＭＦＳＦＥＴ
２６はＯＮ状態から弱いＯＦＦ状態に変化する。よっ
て、フリップフロップ回路２０は、結果的に反転し、ビ
ットラインＢＬ１からの“１”のデータの読込が完了す
る。
【００３４】このように、本実施例の不揮発性メモリセ
ルは、フリップフロップ回路２０を、４つのＭＦＳＦＥ
Ｔ２４，２５，２６，２７から構成しており、各ＭＦＳ
ＦＥＴ２４，２５，２６，２７は、強誘電体ゲート膜２
３の残留分極により、チャネル形成状態を保持するの
で、電源ＯＦＦ直前の各ＭＦＳＦＥＴ２４，２５，２
６，２７のＯＮ／ＯＦＦ状態を維持することかできる。
そのため、電源ＯＦＦ時にも、フリップフロップ回路２
０は電源ＯＦＦ直前の状態を保持することとなり、不揮
発性メモリセルを実現できる。また、図１７に示したＳ
ＲＡＭ構成を有する不揮発性メモリセルのように、フリ
ップフロップ回路の外部に、電荷を蓄積する強誘電体キ
ャパシタを設けなくても済むので、メモリセルの面積を
大幅に縮小することが可能となる。さらに、非破壊読出
が可能となり、読み出しによるディスターブ(disturb)
を防止できる。
ルは、フリップフロップ回路２０を、４つのＭＦＳＦＥ
Ｔ２４，２５，２６，２７から構成しており、各ＭＦＳ
ＦＥＴ２４，２５，２６，２７は、強誘電体ゲート膜２
３の残留分極により、チャネル形成状態を保持するの
で、電源ＯＦＦ直前の各ＭＦＳＦＥＴ２４，２５，２
６，２７のＯＮ／ＯＦＦ状態を維持することかできる。
そのため、電源ＯＦＦ時にも、フリップフロップ回路２
０は電源ＯＦＦ直前の状態を保持することとなり、不揮
発性メモリセルを実現できる。また、図１７に示したＳ
ＲＡＭ構成を有する不揮発性メモリセルのように、フリ
ップフロップ回路の外部に、電荷を蓄積する強誘電体キ
ャパシタを設けなくても済むので、メモリセルの面積を
大幅に縮小することが可能となる。さらに、非破壊読出
が可能となり、読み出しによるディスターブ(disturb)
を防止できる。
【００３５】また、ＳＲＡＭ型の不揮発性メモリセルで
あるので、図１６に示したＤＲＡＭ構成を有する不揮発
性メモリセルのように、記憶内容を再生するためのリフ
レッシュ動作を必要としないで済むから、スタンバイ時
においてセル内はリーク電流だけの電流となる。したが
って、スタンバイ時の動作電流を低減することができ
る。しかも、メモリセルの周辺は、全く通常のＳＲＡＭ
回路が使用できる。
あるので、図１６に示したＤＲＡＭ構成を有する不揮発
性メモリセルのように、記憶内容を再生するためのリフ
レッシュ動作を必要としないで済むから、スタンバイ時
においてセル内はリーク電流だけの電流となる。したが
って、スタンバイ時の動作電流を低減することができ
る。しかも、メモリセルの周辺は、全く通常のＳＲＡＭ
回路が使用できる。
【００３６】さらに、メモリセル内の書き込み・読み出
し用のＦＥＴ２０，２１は、高耐圧性を有しているの
で、書き込み時に、ビットラインから各ＭＦＳＦＥＴ２
４，２５，２６，２７の強誘電体ゲート膜２３の反転分
極に十分な高電圧を印加することができ、ＭＦＳＦＥＴ
のタイプにかかわらず、強誘電体膜を十分に分極させる
ことができる。
し用のＦＥＴ２０，２１は、高耐圧性を有しているの
で、書き込み時に、ビットラインから各ＭＦＳＦＥＴ２
４，２５，２６，２７の強誘電体ゲート膜２３の反転分
極に十分な高電圧を印加することができ、ＭＦＳＦＥＴ
のタイプにかかわらず、強誘電体膜を十分に分極させる
ことができる。
【００３７】なお、本発明は上記実施例に限定されるも
のではなく、本発明の範囲内で多くの修正および変更を
加え得ることは勿論である。例えば、ＭＦＳＦＥＴの構
造については、図３に示したもの以外にも、図１５
（ａ）の如く、チャネル領域３１上に強誘電体ゲート絶
縁膜３７を介してゲート電極３６が設けられたものでも
よく、また図１５（ｂ）の如く、チャネル領域３１上に
ゲート絶縁膜３４、強誘電体ゲート膜２３を介してゲー
ト電極３６が設けられたものであってもよい。
のではなく、本発明の範囲内で多くの修正および変更を
加え得ることは勿論である。例えば、ＭＦＳＦＥＴの構
造については、図３に示したもの以外にも、図１５
（ａ）の如く、チャネル領域３１上に強誘電体ゲート絶
縁膜３７を介してゲート電極３６が設けられたものでも
よく、また図１５（ｂ）の如く、チャネル領域３１上に
ゲート絶縁膜３４、強誘電体ゲート膜２３を介してゲー
ト電極３６が設けられたものであってもよい。
【００３８】
【発明の効果】以上の説明から明らかな通り、本発明請
求項１によると、フリップフロップ回路の外部に、電荷
を蓄積する強誘電体を設けなくても済むので、メモリセ
ルの面積を大幅に縮小することが可能となり、しかも非
破壊読出が可能であるので、読み出しによるディスター
ブを防止できる。さらに、記憶内容を再生するためのリ
フレッシュ動作を必要としないで済むから、スタンバイ
時において素子内はリーク電流だけの電流となり、スタ
ンバイ時の動作電流を低減することができる。
求項１によると、フリップフロップ回路の外部に、電荷
を蓄積する強誘電体を設けなくても済むので、メモリセ
ルの面積を大幅に縮小することが可能となり、しかも非
破壊読出が可能であるので、読み出しによるディスター
ブを防止できる。さらに、記憶内容を再生するためのリ
フレッシュ動作を必要としないで済むから、スタンバイ
時において素子内はリーク電流だけの電流となり、スタ
ンバイ時の動作電流を低減することができる。
【００３９】請求項２によると、書き込み時に、フリッ
プフロップ回路内の各電界効果トランジスタの強誘電体
膜の反転分極に十分な高電圧を印加することができ、強
誘電体膜を十分に分極させることができる。
プフロップ回路内の各電界効果トランジスタの強誘電体
膜の反転分極に十分な高電圧を印加することができ、強
誘電体膜を十分に分極させることができる。
【図１】本発明の一実施例にかかる不揮発性記憶素子の
回路図である。
回路図である。
【図２】不揮発性記憶装置の基本的構成を示すブロック
図である。
図である。
【図３】強誘電膜を有する電界効果トランジスタの構造
を示す断面図である。
を示す断面図である。
【図４】強誘電体膜のＰ−Ｅヒステリシス特性を示す図
である。
である。
【図５】強誘電体膜に電界を印加した状態を示す図であ
る。
る。
【図６】強誘電体膜のＰ−Ｅヒステリシス特性を示す図
である。
である。
【図７】強誘電体膜のＰ−Ｅヒステリシス特性を示す図
である。
である。
【図８】強誘電膜を有する電界効果トランジスタの動作
原理を示す図である。
原理を示す図である。
【図９】フリップフロップ回路の書き込み作時における
強誘電膜を有する電界効果トランジスタの状態変化を示
す図である。
強誘電膜を有する電界効果トランジスタの状態変化を示
す図である。
【図１０】フリップフロップ回路の書き込み作時におけ
る強誘電膜を有する電界効果トランジスタの状態変化を
示す図である。
る強誘電膜を有する電界効果トランジスタの状態変化を
示す図である。
【図１１】フリップフロップ回路の書き込み作時におけ
る強誘電膜を有する電界効果トランジスタの状態変化を
示す図である。
る強誘電膜を有する電界効果トランジスタの状態変化を
示す図である。
【図１２】フリップフロップ回路の書き込み作時におけ
る強誘電膜を有する電界効果トランジスタの状態変化を
示す図である。
る強誘電膜を有する電界効果トランジスタの状態変化を
示す図である。
【図１３】フリップフロップ回路の書き込み作時におけ
る強誘電膜を有する電界効果トランジスタの状態変化を
示す図である。
る強誘電膜を有する電界効果トランジスタの状態変化を
示す図である。
【図１４】書き込み時における強誘電体膜の分極状態を
示す図である。
示す図である。
【図１５】他の実施例に係る強誘電膜を有する電界効果
トランジスタの構造を示す断面図である。
トランジスタの構造を示す断面図である。
【図１６】従来のＤＲＡＭ構成を有する不揮発性記憶素
子の回路図である。
子の回路図である。
【図１７】従来のＳＲＡＭ構成を有する不揮発性記憶素
子の回路図である。
子の回路図である。
２０ フリップフロップ回路 ２１，２２ 書き込み・読み出し用のＦＥＴ ２３ 強誘電体ゲート膜 ２４，２５，２６，２７ ＭＦＳＦＥＴ ３７ 強誘電体ゲート絶縁膜
Claims (2)
- 【請求項１】４つの電界効果トランジスタから構成さ
れ、情報を記憶するフリップフロップ回路と、 フリップフロップ回路にそれぞれ接続され、フリップフ
ロップ回路に対して情報の書き込み・読み出しを行う一
対の電界効果トランジスタとを備え、 上記フリップフロップ回路の各電界効果トランジスタ
は、電荷を蓄積するための強誘電体膜を有することを特
徴とする不揮発性記憶素子。 - 【請求項２】請求項１記載の書き込み・読み出し用の電
界効果トランジスタが、高耐圧性を有することを特徴と
する不揮発性記憶素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4579092A JP3270765B2 (ja) | 1992-03-03 | 1992-03-03 | 不揮発性記憶素子 |
| US08/021,848 US5361224A (en) | 1992-03-03 | 1993-02-24 | Nonvolatile memory device having ferroelectric film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4579092A JP3270765B2 (ja) | 1992-03-03 | 1992-03-03 | 不揮発性記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05250881A true JPH05250881A (ja) | 1993-09-28 |
| JP3270765B2 JP3270765B2 (ja) | 2002-04-02 |
Family
ID=12729077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4579092A Expired - Fee Related JP3270765B2 (ja) | 1992-03-03 | 1992-03-03 | 不揮発性記憶素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5361224A (ja) |
| JP (1) | JP3270765B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4818543A (en) * | 1987-10-15 | 1989-04-04 | University Of Georgia Research Foundation, Inc. | Control of food intake in poultry by dietary addition |
| US6449185B2 (en) | 2000-06-27 | 2002-09-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory and method for driving the same |
| JP2003059259A (ja) * | 2001-08-13 | 2003-02-28 | Texas Instr Japan Ltd | 強誘電体メモリ |
| JP2004501519A (ja) * | 1999-08-25 | 2004-01-15 | インフィネオン テクノロジーズ アクチェンゲゼルシャフト | 強誘電体フリップフロップを含み、情報を格納する方法のための電子回路 |
| US6788567B2 (en) | 2002-12-02 | 2004-09-07 | Rohm Co., Ltd. | Data holding device and data holding method |
| DE4417289B4 (de) * | 1993-05-17 | 2007-01-04 | Micron Technology, Inc. (N.D.Ges.D. Staates Delaware) | Leistungsunabhängige, statische Speicher |
| US8159873B2 (en) | 2006-11-07 | 2012-04-17 | National Institute Of Advanced Industrial Science And Technology | Semiconductor integrated circuit |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6021065A (en) * | 1996-09-06 | 2000-02-01 | Nonvolatile Electronics Incorporated | Spin dependent tunneling memory |
| JP3039245B2 (ja) * | 1993-12-22 | 2000-05-08 | 日本電気株式会社 | 半導体メモリ装置 |
| US5592411A (en) * | 1995-11-02 | 1997-01-07 | Motorola, Inc. | Non-volatile register and method for accessing data therein |
| KR970076816A (ko) * | 1996-05-06 | 1997-12-12 | 김광호 | 누설 전류를 이용한 다진법 강유전체 랜덤 액세서 메모리 |
| US5648930A (en) * | 1996-06-28 | 1997-07-15 | Symbios Logic Inc. | Non-volatile memory which is programmable from a power source |
| US5877977A (en) * | 1996-09-10 | 1999-03-02 | National Semiconductor Corporation | Nonvolatile memory based on metal-ferroelectric-metal-insulator semiconductor structure |
| US5661687A (en) * | 1996-09-30 | 1997-08-26 | Symbios Logic Inc. | Drain excluded EPROM cell |
| US5838616A (en) * | 1996-09-30 | 1998-11-17 | Symbios, Inc. | Gate edge aligned EEPROM transistor |
| US5923184A (en) * | 1996-12-23 | 1999-07-13 | Motorola, Inc. | Ferroelectric transistor logic functions for programming |
| US5898317A (en) * | 1996-12-23 | 1999-04-27 | Motorola, Inc. | Configurable monolithic semiconductor circuit and method for configuring |
| US6025735A (en) * | 1996-12-23 | 2000-02-15 | Motorola, Inc. | Programmable switch matrix and method of programming |
| US6147900A (en) * | 1997-11-06 | 2000-11-14 | Nonvolatile Electronics, Incorporated | Spin dependent tunneling memory |
| JP3698386B2 (ja) * | 1997-11-27 | 2005-09-21 | ローム株式会社 | データ記憶装置 |
| US6049222A (en) * | 1997-12-30 | 2000-04-11 | Xilinx, Inc | Configuring an FPGA using embedded memory |
| US6028445A (en) * | 1997-12-30 | 2000-02-22 | Xilinx, Inc. | Decoder structure and method for FPGA configuration |
| US6172520B1 (en) * | 1997-12-30 | 2001-01-09 | Xilinx, Inc. | FPGA system with user-programmable configuration ports and method for reconfiguring the FPGA |
| KR100268947B1 (ko) * | 1998-04-03 | 2000-10-16 | 김영환 | 비휘발성 강유전체 메모리 및 그의 제어회로 |
| JP3606543B2 (ja) * | 1998-09-02 | 2005-01-05 | ローム株式会社 | 強誘電体を用いた順序回路およびこれを用いた半導体装置 |
| US6339238B1 (en) * | 1998-10-13 | 2002-01-15 | Symetrix Corporation | Ferroelectric field effect transistor, memory utilizing same, and method of operating same |
| US6441414B1 (en) * | 1998-10-13 | 2002-08-27 | Symetrix Corporation | Ferroelectric field effect transistor, memory utilizing same, and method of operating same |
| US20050094457A1 (en) * | 1999-06-10 | 2005-05-05 | Symetrix Corporation | Ferroelectric memory and method of operating same |
| GB2362990B (en) * | 2000-05-31 | 2005-02-02 | Seiko Epson Corp | Memory device |
| US6515895B2 (en) | 2001-01-31 | 2003-02-04 | Motorola, Inc. | Non-volatile magnetic register |
| US6650158B2 (en) | 2001-02-21 | 2003-11-18 | Ramtron International Corporation | Ferroelectric non-volatile logic elements |
| US6587368B1 (en) * | 2002-01-07 | 2003-07-01 | Macronix International Co., Ltd. | Non-volatile memory circuit |
| US7495492B2 (en) * | 2006-09-12 | 2009-02-24 | International Business Machines Corporation | Dynamic latch state saving device and protocol |
| US7966589B2 (en) * | 2006-09-12 | 2011-06-21 | International Business Machines Corporation | Structure for dynamic latch state saving device and protocol |
| US8374818B2 (en) * | 2008-12-19 | 2013-02-12 | Affymetrix, Inc. | System, method and apparatus for calibrating inspection tools |
| US9666276B2 (en) | 2014-04-30 | 2017-05-30 | Nxp Usa, Inc. | Non-volatile memory using bi-directional resistive elements |
| US9378812B2 (en) * | 2014-04-30 | 2016-06-28 | Freescale Semiconductor, Inc. | Non-volatile memory using bi-directional resistive elements |
| US20160196867A1 (en) * | 2015-01-05 | 2016-07-07 | International Business Machines Corporation | Static memory cell with tfet storage elements |
| US10033383B1 (en) * | 2017-03-20 | 2018-07-24 | Globalfoundries Inc. | Programmable logic elements and methods of operating the same |
| US11195932B2 (en) | 2017-12-29 | 2021-12-07 | Intel Corporation | Ferroelectric gate dielectrics in integrated circuits |
| CN112002362B (zh) * | 2020-08-24 | 2023-04-07 | 中国科学院微电子研究所 | 对称型存储单元及bnn电路 |
| US11527647B2 (en) * | 2020-12-31 | 2022-12-13 | International Business Machines Corporation | Field effect transistor (FET) devices |
| US20230309285A1 (en) * | 2022-03-24 | 2023-09-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Static random-access memory cell, transistor, and method thereof |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6466899A (en) * | 1987-07-02 | 1989-03-13 | Ramtron Corp | Memory cell |
| JPH0212696A (ja) * | 1988-04-05 | 1990-01-17 | Philips Gloeilampenfab:Nv | 集積回路 |
| JPH03108759A (ja) * | 1989-09-22 | 1991-05-08 | Olympus Optical Co Ltd | 強誘電体素子 |
| JPH04228191A (ja) * | 1990-06-21 | 1992-08-18 | Seiko Instr Inc | 半導体集積回路 |
| JPH04256361A (ja) * | 1991-02-08 | 1992-09-11 | Nissan Motor Co Ltd | 半導体記憶装置 |
| JPH04367120A (ja) * | 1991-06-14 | 1992-12-18 | Kawasaki Steel Corp | 強誘電体メモリを利用したプログラマブルロジックデバイス |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4095281A (en) * | 1976-03-04 | 1978-06-13 | Rca Corporation | Random access-erasable read only memory cell |
| US4132904A (en) * | 1977-07-28 | 1979-01-02 | Hughes Aircraft Company | Volatile/non-volatile logic latch circuit |
| US4161038A (en) * | 1977-09-20 | 1979-07-10 | Westinghouse Electric Corp. | Complementary metal-ferroelectric semiconductor transistor structure and a matrix of such transistor structure for performing a comparison |
| US4873664A (en) * | 1987-02-12 | 1989-10-10 | Ramtron Corporation | Self restoring ferroelectric memory |
| US4888630A (en) * | 1988-03-21 | 1989-12-19 | Texas Instruments Incorporated | Floating-gate transistor with a non-linear intergate dielectric |
| JPH0831534B2 (ja) * | 1989-11-24 | 1996-03-27 | シャープ株式会社 | 半導体記憶装置及びその製造方法 |
-
1992
- 1992-03-03 JP JP4579092A patent/JP3270765B2/ja not_active Expired - Fee Related
-
1993
- 1993-02-24 US US08/021,848 patent/US5361224A/en not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6466899A (en) * | 1987-07-02 | 1989-03-13 | Ramtron Corp | Memory cell |
| JPH0212696A (ja) * | 1988-04-05 | 1990-01-17 | Philips Gloeilampenfab:Nv | 集積回路 |
| JPH03108759A (ja) * | 1989-09-22 | 1991-05-08 | Olympus Optical Co Ltd | 強誘電体素子 |
| JPH04228191A (ja) * | 1990-06-21 | 1992-08-18 | Seiko Instr Inc | 半導体集積回路 |
| JPH04256361A (ja) * | 1991-02-08 | 1992-09-11 | Nissan Motor Co Ltd | 半導体記憶装置 |
| JPH04367120A (ja) * | 1991-06-14 | 1992-12-18 | Kawasaki Steel Corp | 強誘電体メモリを利用したプログラマブルロジックデバイス |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4818543A (en) * | 1987-10-15 | 1989-04-04 | University Of Georgia Research Foundation, Inc. | Control of food intake in poultry by dietary addition |
| DE4417289B4 (de) * | 1993-05-17 | 2007-01-04 | Micron Technology, Inc. (N.D.Ges.D. Staates Delaware) | Leistungsunabhängige, statische Speicher |
| JP2004501519A (ja) * | 1999-08-25 | 2004-01-15 | インフィネオン テクノロジーズ アクチェンゲゼルシャフト | 強誘電体フリップフロップを含み、情報を格納する方法のための電子回路 |
| US6449185B2 (en) | 2000-06-27 | 2002-09-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory and method for driving the same |
| JP2003059259A (ja) * | 2001-08-13 | 2003-02-28 | Texas Instr Japan Ltd | 強誘電体メモリ |
| US6788567B2 (en) | 2002-12-02 | 2004-09-07 | Rohm Co., Ltd. | Data holding device and data holding method |
| US8159873B2 (en) | 2006-11-07 | 2012-04-17 | National Institute Of Advanced Industrial Science And Technology | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5361224A (en) | 1994-11-01 |
| JP3270765B2 (ja) | 2002-04-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3270765B2 (ja) | 不揮発性記憶素子 | |
| US5978253A (en) | Methods of operating integrated circuit memory devices having nonvolatile single transistor unit cells therein | |
| US7274593B2 (en) | Nonvolatile ferroelectric memory device | |
| JP3214715B2 (ja) | 半導体記憶素子 | |
| US7741668B2 (en) | Nonvolatile ferroelectric memory device | |
| JP3698386B2 (ja) | データ記憶装置 | |
| US6809951B2 (en) | Ferroelectric semiconductor memory | |
| US20060056225A1 (en) | Ferroelectric memory device | |
| US6285586B1 (en) | Nonvolatile static random access memory | |
| US20060268615A1 (en) | Nonvolatile semiconductor static random access memory device | |
| JPH07202035A (ja) | 不揮発性半導体メモリ | |
| US6903572B2 (en) | Switch matrix circuit, logical operation circuit, and switch circuit | |
| US4760556A (en) | Nonvolatile semiconductor memory device | |
| JPH07176184A (ja) | 半導体記憶装置と、その半導体記憶装置におけるデータの書込および読出方法 | |
| JP2000011665A (ja) | 強誘電体メモリ | |
| JP3176114B2 (ja) | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶装置の駆動方法 | |
| JP3153606B2 (ja) | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶装置の駆動方法 | |
| JP3597163B2 (ja) | 強誘電体メモリセルの読み出し方法および読み出し回路 | |
| JP3067200B2 (ja) | 半導体記憶装置 | |
| US11729989B2 (en) | Depletion mode ferroelectric transistors | |
| JPH10135417A (ja) | 強誘電体記憶装置 | |
| JP3181046B2 (ja) | 不揮発性メモリ | |
| JP2002198497A (ja) | 半導体装置及びその駆動方法 | |
| JPH0294473A (ja) | 不揮発性半導体装置 | |
| JPH09231774A (ja) | 強誘電体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120118 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |