CN105304125B - 用于检测写入完成的装置、系统和方法 - Google Patents
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Abstract
本发明描述了用于提高电阻式存储器能量效率和可靠性的装置和方法。装置可以包括耦合到导电线路的电阻式存储器单元。装置还可以包括耦合到导电线路的驱动器，其用于在写入操作期间驱动用于电阻式存储器单元的电流。可以在写入操作期间在两个或更多时间段内选择性地增大驱动器的电阻，以检测导电线路上的电压变化。在检测到电压变化时，可以关断用于写入操作的电流以提高电阻式存储器能量效率和可靠性。
Description
技术领域
本公开内容总体上涉及电子电路。更具体地但非排他性地，本公开内容涉及用于电阻式存储器的写入完成检测电路。
背景技术
具有非易失性的片上嵌入式存储器可以实现能量和计算效率。几种新型固态高密度非易失性存储器使用具有可变电阻的存储器元件来存储信息。自旋转移矩-磁性随机存取存储器(STT-MRAM)的电阻取决于两个磁层的相对磁化极性。其它可变电阻存储器包括电阻式随机存取存储器(ReRAM)和导电桥接随机存取存储器(CbRAM)，它们的电阻取决于穿过电介质或电解液的导电路径的形成和消除。还存在相变存储器(PCM)，其单元的电阻率取决于硫族化物的结晶状态或非晶状态。
对于这些电阻式存储器，读出操作通常比写入操作更快并且写入电流通常大于读出电流。与消耗瞬态写入功率的静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)不同，无论单元在写入操作期间是否翻转，电阻式存储器仍然会消耗静态写入功率。根据读出传感器的实施方式，这些电阻式存储器的读出功率也可以是静态的。降低读出和写入功率以满足高性能和低功率应用的目标对于电阻式存储器而言存在挑战。
发明内容
根据本发明的一个实施例，提出了一种用于检测写入完成的装置，包括：耦合到导电线路的电阻式存储器单元；耦合到所述导电线路的驱动器，其用于在写入操作期间驱动用于所述电阻式存储器单元的电流；以及耦合到所述驱动器的写入完成检测电路，其用于在所述写入操作期间的两个或更多时间段内选择性地增大所述驱动器的电阻，并且基于在所述两个或更多时间段的连续时间段内所述导电线路上的电压变化来检测对所述电阻式存储器单元的写入完成，其中，所述写入完成检测电路包括：耦合到所述导电线路的第一感测电容器，其用于响应于第一感测脉冲而存储第一电压的信息；耦合到所述导电线路的第二感测电容器，其用于响应于第二感测脉冲而存储第二电压的信息；以及耦合到所述第一感测电容器和所述第二感测电容器的比较器，其用于比较所述第一电压的信息与所述第二电压的信息以检测对所述存储器单元的所述写入完成。
根据本发明的一个实施例，提出了一种用于检测写入完成的系统，包括：处理器；耦合到所述处理器的控制器，其用于输入/输出由所述处理器处理的数据；以及耦合到所述处理器的存储器，所述存储器包括：耦合到导电线路的存储器单元；耦合到所述导电线路的具有第一电阻的第一驱动器和具有第二电阻的第二驱动器，所述第一驱动器和所述第二驱动器用于在写入操作期间驱动用于所述存储器单元的电流，其中，所述第一电阻小于所述第二电阻；以及写入完成检测电路，其用于在所述写入操作期间的两个或更多时间段内选择性地停用所述第一驱动器，以基于所述导电线路上的电压变化来检测对所述存储器单元的写入完成，其中，所述写入完成检测电路包括：耦合到所述导电线路的第一感测电容器，其用于响应于第一感测脉冲而存储第一电压的信息；耦合到所述导电线路的第二感测电容器，其用于响应于第二感测脉冲而存储第二电压的信息；以及耦合到所述第一感测电容器和所述第二感测电容器的比较器，其用于比较所述第一电压的信息与所述第二电压的信息以检测对所述存储器单元的所述写入完成。
根据本发明的一个实施例，提出了一种用于检测写入完成的方法，包括：在第一时间段内削弱存储器单元的导电线路上的写入驱动器；在所述第一时间段内削弱所述写入驱动器的同时感测所述导电线路上的第一电压；在所述第一时间段之后的第二时间段内削弱所述写入驱动器；在所述第二时间段内削弱所述写入驱动器的同时感测所述导电线路上的第二电压；以及基于对所述第一电压与所述第二电压的比较来确定所述存储器单元中的写入操作的完成。
附图说明
根据下文给出的具体实施方式并且根据本公开内容的各种实施例的附图，本公开内容的实施例将得到更加充分的理解，然而，具体实施方式和附图不应被看作将本公开内容限制为具体实施例，而是仅用于解释和理解。
图1是根据各种实施例的结合本公开内容的方面的一条写入路径的示意图。
图2是根据各种实施例的结合本公开内容的方面的另一条写入路径的示意图。
图3是根据各种实施例的结合本公开内容的方面的另一条写入路径的示意图。
图4是根据各种实施例的结合本公开内容的方面的另一条写入路径的示意图。
图5是根据各种实施例的结合本公开内容的方面的另一条写入路径的示意图。
图6是根据各种实施例的结合本公开内容的方面的用于检测存储器单元中的写入完成的一种示意性架构。
图7是根据各种实施例的结合本公开内容的方面的用于检测存储器单元中的写入完成的另一种示意性架构。
图8是根据各种实施例的结合本公开内容的方面的用于检测存储器单元中的写入完成的另一种示意性架构。
图9是根据各种实施例的可以由结合本公开内容的方面的示例性装置执行的示例性写入完成检测过程的流程图。
图10是根据各种实施例的结合本公开内容的方面的示出检测写入操作中的写入完成的操作的一组曲线图。
图11是根据各种实施例的示出适合于实践所公开的实施例的示例性计算机系统的方框图。
具体实施方式
各种实施例描述了用于使电阻式存储器降低功率消耗的写入操作和设计技术。在一个实施例中，装置可以包括耦合到导电线路的电阻式存储器单元。装置还可以包括驱动器，其耦合到导电线路以在写入操作期间驱动用于电阻式存储器单元的电流。在这种实施例中，在写入操作期间可以在两个或更多时间段内选择性地增大驱动器的电阻，以检测导电线路上的电压变化。在电压变化指示检测到写入完成时，可以关断用于写入操作的电流以提高电阻式存储器的能量效率。
尽管用于电阻式存储器技术的基础存储器元件不同，但是用于读出和写入的方法在电气上相似并且被包含在实施例中。可以组合实施例以实现电阻式存储器的最佳节能。
在以下描述中，论述了很多细节，以提供对本公开内容的实施例的更加透彻的解释。然而，对于本领域技术人员而言显而易见的是，可以在没有这些具体细节的情况下实践本公开内容的实施例。在其它实例中，通过方框图的形式而不是以具体细节的形式示出了公知的结构和设备，以避免使本公开内容的实施例难以理解。
注意，在实施例的相对应的附图中，用线表示信号。一些线可以较粗，以指示更多成分的信号路径，和/或一些线可以在一端或者多端上具有箭头，以指示主要信息流动方向。这种指示并不是要进行限制。事实上，结合一个或多个示例性实施例来使用这些线有助于更容易理解电路或逻辑单元。由设计需要或偏好决定的任何所表示的信号实际上可以包括可以在任一方向上行进并且可以利用任何适合类型的信号方案来实施的一个或多个信号。
贯穿整个说明书以及在权利要求书中，术语“连接”表示连接的物体之间的直接电连接，而不存在任何中间设备。术语“耦合”表示连接的物体之间的直接电连接或者通过一个或多个无源或有源中间设备进行的间接连接。术语“电路”表示被布置为彼此协作以提供期望的功能的一个或多个无源和/或有源部件。术语“信号”表示至少一个电流信号、电压信号或数据/时钟信号。术语“一”和“所述”包括复数引用。“在……中”的意思包括“在……内”和“在……上”。
术语“大体上”、“接近”、“近似”、“附近”、和“大约”通常指的是在目标值的+/-20％内。术语“缩放”通常指的是将设计(方案和布局)从一种工艺技术转换为另一种工艺技术。术语“缩放”通常还指的是在同一个工艺节点内缩小布局和设备的尺寸。术语“缩放”还可以指的是相对于另一个参数(例如，电源电平)来调整(例如，减慢)信号频率。
除非另外规定，否则使用序数词“第一”、“第二”和“第三”等来描述共同的对象，仅指示指代相同对象的不同实例，并且不是要暗示所描述的对象必须采用时间上、空间上的给定顺序、排名或任何其它方式。
出于实施例的目的，晶体管是金属氧化物半导体(MOS)晶体管，其包括漏极、源极、栅极和体端子。晶体管还包括三栅极和鳍式场效应晶体管、栅极全包围圆柱体晶体管或实施晶体管功能的其它器件，例如碳纳米管或自旋电子器件等。源极端子和漏极端子可以是同一个端子并且在本文中可以互换地使用。本领域中的技术人员将领会，在不脱离本公开内容的范围的情况下，可以使用其它晶体管，例如双极结型晶体管(BJT)。术语“MN”指示n型晶体管(例如，NMOS、NPN BJT等)，并且术语“MP”指示p型晶体管(例如，PMOS、PNP BJT等)。
图1是根据各种实施例的结合本公开内容的方面的一条写入路径的示意图。写入路径100可以用于电阻式存储器中。写入路径100可以包括字线110、位线120和源线130。写入路径100还可以包括位线驱动器122、位线寄生电阻器124、单元142、存取晶体管144、源线寄生电阻器134和源线驱动器132。在实施例中，位线驱动器122、位线寄生电阻器124、单元142、存取晶体管144、源线寄生电阻器134和/或源线驱动器132可以包括在电阻式存储器的存储器元件中。电阻式存储器可以包括多个存储器元件。
在实施例中，字线110可以由多个存储器元件接收。例如，字线110可以耦合到存取晶体管144的栅极端子。单元142的一个端子可以耦合到位线120，并且单元142的另一个端子可以耦合到存取晶体管144。存取晶体管144还可以耦合到源线130。在实施例中，在字线110的电压升高并且存取晶体管144被接通时，写入电流可以流过位线驱动器122、位线寄生电阻器124、单元142、存取晶体管144、源线寄生电阻器134和源线驱动器132。可以基于电源电压(VCC)和与写入路径100中存在的各种部件相关联的电阻(例如由Rreference_number表示)来测量位线120处的位线电压(VBL)和源线130处的源线电压(VSL)，如方程1中所示。
对于需要电流来在存储器状态之间切换位的一般存储器技术，写入操作可能消耗大量功率。由于存储器位之间的由工艺诱发的随机变化，每个位的切换时间不同。然而，为了使存储器阵列的写入错误率保持在一定水平以下，写入操作的持续时间需要足够长，以涵盖切换时间的整体分布。作为结果，在已经被切换成其期望的状态但却继续为写入操作的剩余部分接收不必要的电流的那些位上浪费了功率。
作为示例，在STT-MRAM阵列中，写入错误率在写入操作的中点处可以是10-3。换言之，在写入操作的中点，99.9％的位已经被切换。因此，如果外围电路可以在写入操作期间检测被写入的每个位是否已经切换到期望的状态并且自适应地减小或关断已经切换的位上的写入电流，则可以节省很大比例的功率。在前面的示例中，如果可以在写入操作的中点关断这些已切换的位上的写入电流，则在写入操作中可以节省大约50％的写入功率。
从方程1可以看出，在单元142切换到期望的状态时，作为可变电阻的单元142的电阻(R142)可以变成不同的值。单元142的电阻的变化可以导致位线120上的写入电流的变化，但是VBL可以大体上保持相同。然而，在实施例中，当驱动器(位线驱动器122或源线驱动器132)在短时间内被削弱时，可以在削弱写入驱动器的同时对VBL进行采样。所测量的两个样本中的VBL的差是感测裕量。
在实施例中，可以调整位线驱动器122的电阻(R122)。因此，可以暂时增大R122以削弱位线驱动器122。在实施例中，可以通过削弱驱动器，例如通过在方程1中增大R122来放大感测裕量。在驱动器被削弱时，驱动器的有效电阻变高。作为结果，与驱动器连接的线路上的电压可能在位切换前后显示出比具有较低电阻的驱动器更大的差异。考虑写入完成检测方案监测VBL的变化的示例。如果位线驱动器122在写入操作的整个持续时间期间保持其完全驱动强度，则小的R122会使VBL始终接近VCC。在这种情况下，如方程1所揭示的，位切换前后的VBL的变化可能非常小并且因此不能被检测。然而，在实施例中，在位线驱动器122被削弱时，例如，暂时使R122较大，可以在削弱位线驱动器122的同时放大位切换前后的VBL的变化，如方程1所示。
在实施例中，可以监测VBL或VSL以检测单元142中的写入完成。在任一种情况下，需要被削弱的写入驱动器是直接连接到电压被监测的线路的驱动器。作为示例，如果要监测的电压为VBL，则可以削弱位线驱动器122。作为另一示例，如果要监测的电压为VSL，则可以削弱源线驱动器132。
在实施例中，在这种检测之后，可以由可以在写入操作期间自适应地减小或关断已经被切换的位上的写入电流的外围电路来节省功率。可以在任何电阻式存储器产品(例如，STT-MRAM、ReRAM等)中实施以上公开的设计原则，以节省很大比例的写入功率，这通常比读出功率和待机功率高得多。
检测位切换并随后减小或终止写入电流的另一个好处是提高了存储器阵列的可靠性。通常，切换更快的位可能更易受可靠性问题影响，可靠性问题可能由于暴露于写入电流的时间延长而加重。因此，尽早关断那些位上的写入电流还可以提高存储器阵列的总体可靠性。尽早关断写入电流防止不必要的电流继续流过存储器元件，由此提高存储器阵列的总体可靠性。
图2是根据各种实施例的结合本公开内容的方面的写入路径200的示意图。图2的与任何其它附图的元件具有相同附图标记(或名称)的那些元件可以采用与所描述的方式相似的任何方式来操作或运行，但不限于此。为了不使实施例难以理解，可能不再重复前面论述过的元件和特征。
在实施例中，为使写入电流最大化并且因此使总写入时间最小化，写入驱动器可以被设计为使它们中的每一个两端的电压降最小化。换言之，位线驱动器222和源线驱动器232的相应有效电阻可以被设计得尽可能小。在实施例中，位线驱动器222或源线驱动器232可以使用一个或多个大宽度晶体管。为了不使实施例难以理解，出于说明的目的，在位线驱动器222中使用了单个晶体管。类似地，出于说明的目的，在源线驱动器232中使用了单个晶体管。实施例可以在位线驱动器222和/或源线驱动器232中包括一个或多个晶体管中的任何适当数量的晶体管。
在实施例中，写入使能信号(WREN)可以可操作地耦合到源线驱动器232。与WREN互补(例如，具有相反值)的另一个信号WREN'可以可操作地耦合到位线驱动器222。因此，位线驱动器222可以由WREN'操作，并且源线驱动器232可以由WREN操作。WREN和WREN'可以合作以启用写入路径200，以使单元142中的位可以在写入操作中(例如，在WREN为高时)改变为其期望的状态。
在实施例中，可以在写入操作期间多次削弱写入驱动器(位线驱动器222或源线驱动器232)以进行写入完成检测。例如，如果位切换机制被中断，则削弱写入驱动器可能对总体写入时间产生负面影响。例如，STT-MRAM的切换机制可以在写入电流与写入时间之间表现出折中关系。因此，削弱的大小、持续时间和发生可以被设计为使总体写入时间不会降低或者仅在可接受的裕量内降低。
图3是根据各种实施例的结合本公开内容的方面的写入路径300的示意图。图3的与任何其它附图的元件具有相同附图标记(或名称)的那些元件可以采用与所描述的方式相似的任何方式来操作或运行，但不限于此。为了不使实施例难以理解，可能不再重复前面论述过的元件和特征。
在实施例中，位线驱动器322可以包括强驱动器328和弱驱动器326。强驱动器328可以具有比弱驱动器326低的有效电阻。弱驱动器326可以在写入操作的整个持续时间期间保持接通，而强驱动器328可以选择性地被关断以削弱位线驱动器322。在强驱动器328被关断时，位线120仅由弱驱动器326驱动，这产生了VCC与位线120之间的位线驱动器322的较高的有效电阻，由此引起VBL处的电压下降。
在其它实施例中，位线驱动器322可以仅包括强驱动器328而没有弱驱动器326。在写入操作期间，强驱动器328可以被关断，并且因此位线驱动器322可以被关断，以削弱位线驱动器322。在这种情况下，由于位线120的寄生电容有限，写入电流会在强驱动器328被关断之后逐渐减小。换言之，在强驱动器328被关断时，位线寄生电容会在短暂的削弱时间内取代写入电流而变成电荷源。
图4是根据各种实施例的结合本公开内容的方面的写入路径400的示意图。图4的与任何其它附图的元件具有相同附图标记(或名称)的那些元件可以采用与所描述的方式相似的任何方式来操作或运行，但不限于此。为了不使实施例难以理解，可能不再重复前面论述过的元件和特征。
在实施例中，位线驱动器422可以包括强驱动器428和弱驱动器426。强驱动器428可以具有比弱驱动器426低的有效电阻。类似地，源线驱动器432可以包括强驱动器438和弱驱动器436。强驱动器438可以具有比弱驱动器436低的有效电阻。
在这种情况下，可以监测VBL或VSL，用于在单元142中进行写入完成检测。作为示例，在监测VBL时，弱驱动器426可以在写入操作的整个持续时间内保持接通，而强驱动器428可以被关断以削弱位线驱动器422。作为另一示例，在监测VSL时，弱驱动器436可以在写入操作的整个持续时间内保持接通，而强驱动器438可以被关断以削弱源线驱动器432。在任一种情况下，需要削弱的写入驱动器是直接连接到电压被监测的线路的驱动器。在写入驱动器被削弱时，写入驱动器的较高有效电阻可以使要监测的电压处发生改变、增大或减小。在一些实施例中，可以监测位线120的VBL，并且削弱位线驱动器422可以使VBL处发生电压改变。在一些实施例中，可以监测源线130的VSL，并且削弱源线驱动器432可以使VSL处发生电压改变。
图5是根据各自实施例的结合本公开内容的方面的写入路径500的示意图。图5的与任何其它附图的元件具有相同附图标记(或名称)的那些元件可以采用与所描述的方式相似的任何方式来操作或运行，但不限于此。为了不使实施例难以理解，可能不再重复前面论述过的元件和特征。
在图4中，位线驱动器422耦合到VCC，而源线驱动器432耦合到VSS。因此，写入电流从位线120流到源线130。在图5中，位线驱动器422耦合到VSS，而源线驱动器432耦合到VCC。因此，写入电流从源线130流到位线120。在实施例中，不论写入电流的方向如何，都可以通过在适当时间削弱对应的写入驱动器来监测VBL或VSL，用于在单元142中进行写入完成检测。
图6示出了根据各种实施例的结合本公开内容的方面的用于检测存储器单元中的写入完成的写入完成检测结构600的示意性架构。图6的与任何其它附图的元件具有相同附图标记(或名称)的那些元件可以采用与所描述的方式相似的任何方式来操作或运行，但不限于此。为了不使实施例难以理解，可能不再重复前面论述过的元件和特征。
在实施例中，写入电流可以从位线120流到源线130。如图所示，源线130经由源线驱动器632耦合到VSS，源线驱动器632可以是NMOS源线驱动器。源线驱动器632耦合到写入使能信号WREN。位线120经由位线驱动器622耦合到VCC，位线驱动器622可以包括一对PMOS位线驱动器628和626。可以利用不同有效电阻来设定两个位线驱动器628和626的尺寸，由此提供不同的驱动强度。例如，强驱动器626可以具有比弱驱动器628低的电阻，由此提供较大的驱动强度。
在实施例中，弱驱动器628可以在写入操作的整个持续时间内(例如，在WREN为高时)保持接通，而强驱动器626可以在感测脉冲1(SP1)或感测脉冲2(SP2)为低时被NAND门652关断。在强驱动器626被关断时，位线120仅由弱驱动器628驱动，这产生了VCC与位线120之间的位线驱动器622的较高有效电阻。在相应感测脉冲信号为低时，两个感测脉冲信号SP1和SP2分别控制PMOS选通晶体管(pass-gate transistor)662和666，它们又分别将位线120耦合到感测电容器664或668。
在实施例中，只要WREN为高，写入操作就可以继续。对于短时间段，强驱动器626可以在SP1或SP2为低时被关断。在选通门电路的其中之一被激活时，位线电压被采样到对应的感测电容器上。在感测脉冲信号返回高电平时，选通门电路被停用，并且感测电容器可以保持所采样的电压值，直到下次选通门电路被激活。
感测电容器664和668耦合到比较器680。在比较器使信号CPEN为高时，比较器680可以比较两个连续样本之间的值。通过比较来自连续样本的电压，比较器680可以检测单元142中的位是否已经在两个连续样本之间被切换。例如在感测裕量大于预定阈值时，可以基于两个连续样本之间的感测裕量(例如，所采样的电压中的差)来检测写入操作的写入完成。在一些实施例中，可以根据与存储器阵列相关联的应用来调整阈值。
比较器680可以将比较结果输出到逻辑单元690，逻辑单元690可以控制WREN。逻辑单元690可以被设计为将WREN转换为低，由此关断写入驱动器并终止写入操作。对于电阻式存储器，读出时间比写入时间快得多。因此，读出能量比写入能量小得多。例如，对于同时代工艺技术中的STT-MRAM，读出能量可以是写入能量的大约5％。因此，写入操作中的功率节省在包括读出和写入的整个存储操作中可能很重要。
图7示出了根据各种实施例的结合本公开内容的方面的用于检测存储器单元中的写入完成的写入完成检测结构700的示意性架构。图7的与任何其它附图的元件具有相同附图标记(或名称)的那些元件可以采用与所描述的方式相似的任何方式来操作或运行，但不限于此。为了不使实施例难以理解，可能不再重复前面论述过的元件和特征。
在实施例中，弱驱动器728可以在写入操作的整个持续时间内(例如，在WREN为高时)保持接通，而强驱动器726可以在SP1或SP2为低时被NAND门752关断。在强驱动器726被关断时，位线120仅由弱驱动器728驱动，这产生了VCC与位线120之间的位线驱动器722的较高有效电阻。
SP1可以操作耦合到并且控制选通晶体管761和764，它们又分别耦合到感测电容器762和765，感测电容器762和765操作耦合到相应的开关763和766。类似地，SP2可以操作耦合到并且控制选通晶体管771和774，它们又分别耦合到感测电容器772和775，感测电容器772和775操作耦合到相应的开关773和776。
在实施例中，只要WREN为高，写入操作就可以继续。对于短时间段，强驱动器726可以在SP1或SP2为低时被关断。在选通门电路的其中之一被激活时，位线电压被采样到对应的感测电容器上。作为示例，在SP1为低时，位线电压将被采样到感测电容器762和765上。作为另一示例，在SP2为低时，位线电压将被采样到感测电容器772和775上。在感测脉冲信号返回高电平时，选通门电路被停用，并且感测电容器可以保持所采样的电压值，直到其被读出。在实施例中，读出感测电容器中保持的电压值可能是有害的。因此，仅感测电容器的第一次读出可能是准确的。
在实施例中，采样和保持操作可以在写入操作期间多次发生。利用开关763、766、773和776的适当操作，比较器780可以选择性地比较存储在选择性感测电容器中的信息。感测脉冲SP1或SP2可以在短时间内被设定为低。在感测脉冲由于位线驱动器722的有效电阻增大而为低时，位线电压将下降。作为示例，在SP1为低时，位线电压可以被采样到一对感测电容器762和765上。接下来，在SP2为低时，位线电压可以被采样到一对感测电容器772和775上。
在实施例中，在位线电压的两个连续采样期间，可以或可以不切换单元142中的位。因此，由比较器780进行的多次比较对于识别写入操作的写入完成可能是必要的。如上所述，在一次比较中由比较器780存储在一个感测电容器中的电压信息的读出可能是有害的。然而，在成对的感测电容器中保存同一电压信息的另一个良好副本。因此，可以由比较器780使用与同一采样事件相关联的准确电压信息来进行多次比较。
作为示例，比较器780可以首先在完成采样操作之后通过连接开关763与773来比较存储在感测电容器762和772中的电压值。然后，在完成另一次采样操作之后，比较器780可以通过连接开关766与776来比较存储在感测电容器765和775中的电压值。在该示例中，第一次比较和第二次比较是独立的并且将不会彼此干扰。因此，两次比较可以基于准确的信息。
在实施例中，例如阈值以上的感测裕量的显著的感测裕量(两个感测电容器中存储的两个电压值之间的差)可以触发比较器向逻辑单元790输出的过渡，这随后可能导致WREN变为低，由此终止写入操作。
图8示出了根据各种实施例的结合本公开内容的方面的用于检测存储器单元中的写入完成的写入完成检测结构800的示意性架构。图8的与任何其它附图的元件具有相同附图标记(或名称)的那些元件可以采用与所描述的方式相似的任何方式来操作或运行，但不限于此。为了不使实施例难以理解，可能不再重复前面论述过的元件和特征。
在实施例中，弱驱动器828可以在写入操作的整个持续时间内(例如，在WREN为高时)保持接通，而强驱动器826可以在SP1或SP2为低时被NAND门852关断。在强驱动器826被关断时，位线120仅由弱驱动器828驱动，这产生了VCC与位线120之间的位线驱动器822的较高有效电阻。
SP1可以操作耦合到并控制晶体管861和864，它们又分别耦合到感测电容器862和865，感测电容器862和865操作耦合到相应的开关863和866。类似地，SP2可以操作耦合到并控制选通晶体管871和874。选通晶体管871和874可以分别耦合到感测电容器872和875；并且感测电容器872和875可以操作耦合到相应的晶体管873和876。SP1还可以操作耦合到并控制延迟元件882，延迟元件882又耦合到晶体管866和876。类似地，SP2还可以操作耦合到并控制延迟元件884，延迟元件884又耦合到晶体管863和873。
在实施例中，只要WREN为高，写入操作就可以继续。对于短时间段，强驱动器826可以在SP1或SP2为低时被关断。在晶体管861、864、871或874的其中之一被激活时，将位线电压采样到对应的感测电容器上。作为示例，在SP1为低时，位线电压将被采样到感测电容器862和865上。作为另一示例，在SP2为低时，位线电压将被采样到感测电容器872和875上。在感测脉冲信号返回高电平时，对应的晶体管被停用，并且对应的感测电容器可以保持所采样的电压值，直到其被读出。
在实施例中，延迟元件882或884可以使其所耦合到的晶体管在延迟之后被激活。作为示例，在已经基于SP1将位线电压采样到感测电容器862和865上之后，可以激活晶体管866和876。随后，可以由比较器880比较感测电容器865和875中存储的电压值。在一些实施例中，在仅存在位线电压的一个样本时，比较器880可以跳过比较。
接下来，在已经基于SP2将位线电压采样到感测电容器865和875上之后，可以激活晶体管863和873。随后，可以由比较器880比较感测电容器862和872中存储的电压值。因此，采样和保持操作可以在写入操作期间多次发生。利用延迟元件882和884的适当操作，如上所述，比较器880可以选择性地比较存储在选择性感测电容器中的信息。在实施例中，显著的感测裕量可以触发比较器880向逻辑单元890输出，这随后可以使WREN变为低，由此关断写入驱动器并终止写入操作。
图9是根据各种实施例的可以由结合本公开内容的方面的示例性装置执行的示例性写入完成检测过程的流程图。如图所示，可以由具有图1-9中公开的任一种结构的设备执行过程900以实施本公开内容的一个或多个实施例。
在实施例中，过程可以开始于方框910，其中可以第一次削弱存储器单元的导电线路上的写入驱动器。在实施例中，削弱驱动器可以包括增大驱动器的有效电阻。在实施例中，削弱驱动器可以包括关断驱动器。在实施例中，削弱驱动器的时刻和持续时间可以基于由驱动器接收的感测脉冲。
接下来，在方框920处，可以在第一次削弱写入驱动器的同时感测导电线路上的第一电压。在实施例中，可以将第一次感测的电压存储在一个或多个感测电容器中。
接下来，在方框930处，可以第二次削弱写入驱动器。在实施例中，第一次削弱驱动器可以发生在存储器单元中的位切换之前。第二次削弱驱动器可以发生在存储器单元中的位切换之后。
接下来，在方框940处，可以在第二次削弱写入驱动器的同时感测导电线路上的第二电压。在实施例中，可以将第二次感测的电压存储在一个或多个感测电容器中。
接下来，在方框950处，可以基于对第一电压与第二电压的比较来确定存储器单元中的写入操作的完成。在实施例中，可以将第一电压与第二电压之间的差与预定阈值进行比较。在一个实施例中，在与STT-MRAM阵列相关联的应用中，预定阈值可以是大约100mV。在其它实施例中，可以基于与存储器单元相关联的其它应用来配置预定阈值。在实施例中，可以选择性地对多个感测电容器中存储的电压值进行比较，以确定写入操作是否在两次连续采样中完成。在实施例中，在检测到写入完成后，可以减小或终止用于写入操作的写入电流以节省功率。在实施例中，至存储器单元的源线驱动器的写入使能信号可以被变为低或被关断，以减小或终止写入电流。
图10是根据各种实施例的结合本公开内容的方面的示出检测写入操作中的写入完成的操作的一组曲线图。曲线图可以示出STT-MRAM阵列的应用中的电路的模拟波形。曲线图1010适用于削弱或未削弱位线的情况。曲线图1020和1030是在未削弱位线的情况下的基线读出，而曲线图1040和1050结合本公开内容的方面来检测在削弱位线的情况下的存储器单元的写入完成。
曲线图1010中的读出示出了例如字线110上的字线电压。如图所示，字线电压从时间1012开始在写入操作期间保持为高。
曲线图1020中的读出示出了在未削弱位线驱动器的情况下的写入电流。如图所示，在被写入的位已经在时间1022切换到期望的状态时，写入电流下降。
曲线图1030中的读出示出在位线驱动器未被削弱时位线电压保持为高。如图所示，在位切换前后，例如时间1022前后，未看到差异。
曲线图1040中的读出示出了在两次削弱位线驱动器之后的写入电流。如图所示，电流下降1042是通过第一次削弱位线驱动器产生的，并且一旦位线驱动器不再被削弱，写入电流在时间1082恢复到其先前水平。接下来，在被写入的位已经切换到具有不同电阻值的期望的状态时，写入电流在时间1044再次下降，结果导致写入电流处下降。接下来，通过第二次削弱位线驱动器来产生电流下降1046，并且一旦位线驱动器不再被削弱，则写入电流在时间1084再次恢复。
曲线图1050中的读出是两次削弱位线驱动器之后的位线电压。第一次削弱发生在位切换之前，例如，在时间1082，并且产生电压下降1052，使电压下降到电压电平1054。第二次削弱发生在位切换之后，例如，在时间1084，并且产生另一个电压下降1056，使电压下降到电压电平1058。在该情况下，电压电平1054和电压电平1058具有大约100mV的电压差。电压差1055为位线处的感测裕量，并且可以指示在电压差1055足够大，例如大于预定阈值时，存储器单元中的位已经在时间1082与时间1084之间进行切换。作为示例，在该情况下，大约100mV的电压差1055指示位已经进行了切换。与曲线图1030中的读出相比，即使要如曲线图1050中那样在时间1082和时间1084对位线上的电压进行采样，也不会检测到电压差，因为在未削弱位线驱动器的情况下，位线电压会大体上保持恒定，如曲线图1030中所示。
在图10中示出并且在以上进行了论述的曲线图显示，削弱位线驱动器可能在位切换前后产生大约100mV或更大的位线电压差。此外，如曲线图1020和1040中所示，对削弱与未削弱写入驱动器的情况之间的比较还显示，削弱不会显著延迟位切换时间。作为结果，这些曲线图显示，短持续时间的写入驱动器削弱不会重置存储器存储元件的切换机制，例如，在该情况下为磁性隧道结(MTJ)。
图11是根据各种实施例的示出适合于利用参考图1-9所描述的任何设计原则来实践所公开的实施例的示例性计算机系统1100的方框图。在一个实施例中，计算系统1100表示移动计算设备，例如平板电脑、移动电话或智能电话、无线功能电子阅读器或另一种无线移动设备。要理解，计算设备1100中总体上示出了一些部件，并且并未示出这种设备的所有部件。
如图所示，计算机系统1100可以包括：功率管理1120；若干处理器或处理器内核1110；具有至少一个写入完成检测结构600、700或800的系统存储器1130；非易失性存储器(NVM)/储存器1140，其具有存储于其中的处理器可读和处理器可执行指令；I/O控制器1150；和通信接口1160。出于包括权利要求的本申请的目的，术语“处理器”和“处理器内核”可以被视为同义，除非上下文清楚做出其它表述。图11的与任何其它附图的元件具有相同附图标记(或名称)的那些元件可以采用与所描述的方式相似的任何方式来操作或运行，但不限于此。
在一个实施例中，处理器1110可以包括一个或多个物理设备，例如微处理器、应用处理器、微控制器、可编程序逻辑器件或其它处理模块。处理器1110执行的处理操作可以包括操作平台或操作系统的执行，在操作平台或操作系统上执行应用和/或设备功能。处理操作可以包括与和人类用户或其它设备的输入/输出(I/O)相关的操作、与功率管理相关的操作、和/或与将计算设备1100连接到另一个设备相关的操作。处理操作还可以包括与音频I/O和/或显示器I/O相关的操作。
在本公开内容的各种实施例中，包括控制器的处理器1110的至少其中之一可以产生用于存储器1130或处理器1110中的其它存储器(例如，CPU高速缓冲存储器)中的写入操作的信号或使该信号产生。写入完成检测结构600、700或800可以检测要被写入的位是否已经切换到期望的状态，并且自适应地关断该位上的写入电流，因此节省能量。在各种实施例中，写入完成检测结构600、700或800可以存在于处理器1110中。
一个或多个NVM/储存器1140和/或存储器1130可以包括有形非暂态计算机可读存储设备(例如磁盘、硬盘驱动器、光盘只读存储器(CD-ROM)、硬件储存器单元、闪速存储器、相变存储器(PCM)、固态驱动器(SSD)存储器等)。NVM/储存器1140和/或存储器1130中存储的指令1180可以由处理器1110中的一个或多个来执行。指令1180可以包含特定指令，以启用或禁用存储器1130中的写入完成检测操作。
计算机系统1100还可以包括经由I/O控制器1150耦合到计算机系统1100的输入/输出设备(未示出)。I/O控制器1150示出了用于连接到计算设备1100的附加设备的连接点，用户可以通过附加设备来与系统交互。例如，可以经由I/O控制器1150耦合到计算机系统1100的各种设备可以包括麦克风设备、扬声器或立体声系统、视频系统或其它显示设备、键盘或小键盘设备、或诸如读卡机或其它设备之类的用于特殊应用的其它I/O设备。在各种实施例中，I/O控制器1150可以管理其它设备，例如加速度计、照相机、光传感器或其它环境传感器、或其它硬件。
在实施例中，通信接口1160可以为计算设备1100提供接口，以通过一个或多个网络进行通信和/或与任何其它适当设备进行通信。通信接口1160可以包括任何适当硬件和/或固件，例如网络适配器、一个或多个天线、(多个)无线接口等。在各种实施例中，通信接口1160可以包括用于使计算设备1100使用近场通信(NFC)、光通信或其它类似技术来与另一个设备进行直接通信(例如，没有中间设备)的接口。在各种实施例中，通信接口1160可以与无线电通信技术交互操作，所述无线电通信技术例如是宽带码分多址(WCDMA)、全球移动通信系统(GSM)、长期演进(LTE)、WiFi、Zigbee等。
图11的各种元件可以经由系统总线1170二彼此耦合，系统总线1170不是一个或多个总线。在多条总线的情况下，它们可以通过一个或多个总线桥(未示出)而被桥接。数据可以通过例如输出端子与处理器1110之间的I/O控制器1150而穿过系统总线1170。
可以采用系统存储器1130和NVM/储存器1140来存储用于实施一个或多个操作系统、固件模块或驱动程序、应用程序等的程序指令(本文中被统一表示为指令1180)的工作副本和永久副本。在实施例中，指令1180可以包括用于结合图9所描述的写入完成检测的逻辑单元。可以例如经由诸如光盘(CD)的分布式介质(未示出)或通过通信接口1160(来自分布式服务器(未示出))来将程序指令的永久副本放入工厂或野外的永久储存器中。
在一些实施例中，(多个)处理器1110的至少其中之一可以与具有结构600/700/800的存储器封装在一起。在一些实施例中，(多个)处理器1110的至少其中之一可以与具有结构600/700/800的存储器封装在一起以形成封装中系统(SiP)。在一些实施例中，(多个)处理器1110的至少其中之一可以与具有结构600/700/800的存储器集成在同一管芯上。在一些实施例中，(多个)处理器1110的至少其中之一可以与具有结构600/700/800的存储器集成在同一管芯上，以形成片上系统(SoC)。
根据各种实施例，系统1100的所示部件中的一个或多个和/或其它(多个)元件可以包括键盘、LCD屏幕、非易失性存储器端口、多个天线、图形处理器、应用处理器、扬声器、或包括照相机的其它相关联的移动设备元件。计算机系统1100的各种元件的其余组成是已知的，并且因此将不再进行详细描述。
所示实施例的包括在摘要中描述的内容的以上描述并不是穷尽的或要限制于所公开的精确形式。尽管本文中出于说明的目的描述了具体实施例和示例，但是各种修改都是可能的。例如，在不脱离结合图1-11的教导的情况下，可以修改上述各种实施例中的特定元件的构造和连接。可以考虑以上具体实施方式来做出这些和其它修改。以下权利要求中使用的术语不应被解释为限制于说明书中公开的具体实施例。
说明书中对“实施例”、“一个实施例”、“一些实施例”、或“其它实施例”的引用表示结合实施例所描述的特定特征、结构或特性包括在至少一些实施例中，但不必是全部实施例。“实施例”、“一个实施例”、或“一些实施例”的多次出现不一定全都指代相同的实施例。如果说明书陈述了部件、特征、结构或特性“可以”、“可能”或“能够”被包括，则该特定部件、特征、结构或特性并非必需被包括。如果说明书或权利要求书提及“一”元件，则并非表示仅有一个元件。如果说明书或权利要求书提及“附加的”元件，则并不排除存在多于一个的附加元件。
此外，特定特征、结构、功能或特性可以以任何适合的方式组合到一个或多个实施例中。例如，第一实施例可以结合第二实施例，只要与这两个实施例相关联的特定特征、结构、功能或特性不互相排斥。
尽管已经结合其具体实施例描述了本公开内容，但考虑到以上描述，这种实施例的很多替代、修改和变型对于本领域普通技术人员将是显而易见的。例如，其它存储器架构(例如，动态RAM(DRAM))可以使用所论述的实施例。本公开内容的实施例旨在涵盖落在所附权利要求的宽泛范围内的所有这种替代、修改和变型。
另外，为简化说明和论述，并且为了不会使本公开内容难以理解，在所提供的附图中可以示出或可以不示出与集成电路(IC)芯片和其它部件的公知的电源/接地连接。此外，可以以框图的形式示出布置，以便避免使本公开内容难以理解，并且这也考虑了以下事实，即关于这种框图布置的实施方式的细节高度取决于将要实施本公开内容的平台(即，这种细节应该完全处于本领域技术人员的理解范围内)。在阐述了具体细节(例如，电路)以描述本公开内容的示例性实施例的情况下，对本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下或者这些具体细节有变化的情况下实施本公开内容。因此，描述被认为是说明性的而不是限制性的。
以下示例涉及其它实施例。可以在一个或多个实施例中的任何地方使用示例中的细节。也可以针对方法或过程来实施本文中所描述的装置的所有可选特征。
示例1是用于写入完成检测的装置，其可以包括耦合到导电线路的电阻式存储器单元和耦合到导电线路以在写入操作期间驱动用于电阻式存储器单元的电流的驱动器。此外，装置可以包括耦合到驱动器的写入完成检测电路，以在写入操作期间在两个或更多时间段内选择性地增大驱动器的电阻，并且基于在两个或更多时间段的连续时间段内导电线路上的电压变化来检测对电阻式存储器单元的写入完成。
示例2可以包括示例1的主题内容，并且还可以规定导电线路为位线或源线。
示例3可以包括示例1或2的主题内容，并且还可以规定驱动器具有可调电阻，并且写入完成检测电路要在两个或更多时间段内增大可调电阻。
示例4可以包括示例1-2的任何主题内容，并且还可以规定驱动器包括具有第一电阻的强驱动器和具有第二电阻的弱驱动器，并且第一电阻小于第二电阻。
示例5可以包括示例4的主题内容，并且还可以规定写入完成检测电路要在两个或更多时间段内使弱驱动器保持接通，并且在两个或更多时间段内使强驱动器被停用，用以检测导电线路上的电压变化。
示例6可以包括示例1-5的任何主题内容，并且还可以规定写入完成检测电路要在两个或更多时间段内关断驱动器，以检测导电线路上的电压变化。
示例7可以包括示例1-6的任何主题内容，并且还可以规定写入完成检测电路可以包括：耦合到导电线路的第一感测电容器，其用于响应于第一感测脉冲而存储第一电压的信息；耦合到导电线路的第二感测电容器，其用于响应于第二感测脉冲而存储第二电压的信息；以及耦合到第一和第二感测电容器的比较器，其用于比较第一电压的信息与第二电压的信息，以检测存储器单元的写入完成。
示例8可以包括示例1-6的任何主题内容，并且还可以包括：耦合到导电线路的第一感测电容器和第二感测电容器，其用于响应于第一感测脉冲而存储第一电压的信息；以及耦合到导电线路的第三感测电容器和第四感测电容器，其用于响应于第二感测脉冲而存储第二电压的信息，其中第一感测脉冲和第二感测脉冲是两个连续感测脉冲；以及耦合到第一、第二、第三和第四感测电容器的比较器，其用于使用第一和第三感测电容器来进行第一比较，并且使用第二和第四感测电容器来进行第二比较。
示例9可以包括示例7或8的主题内容，并且还可以规定写入完成检测电路还可以包括耦合到比较器的逻辑单元，其用于在第一与第二电压之间的差大于阈值时关断驱动器或另一驱动器。
示例10可以包括示例7或8的主题内容，并且还可以包括耦合到驱动器的门电路，其用于至少部分基于第一感测脉冲或第二感测脉冲来向驱动器输出控制信号。
示例11可以包括示例1-10的任何主题内容，并且还可以规定电阻式存储器是自旋转移矩磁性随机存取存储器、电阻式随机存取存储器或导电桥接随机存取存储器的至少其中之一。
示例12是用于写入完成检测的系统，其可以包括处理器、耦合到处理器以输入/输出由处理器处理的数据的控制器、以及耦合到处理器的存储器。存储器可以包括：耦合到导电线路的存储器单元；以及耦合到导电线路的具有第一电阻的第一驱动器和具有第二电阻的第二驱动器，其用于在写入操作期间驱动用于存储器单元的电流；以及写入完成检测电路，其用于在两个或更多时间段内选择性停用第一驱动器，以基于导电线路上的电压的变化来检测对存储器单元的写入完成。第一电阻可以小于第二电阻。
示例13可以包括示例12的主题内容，并且还可以规定导电线路为位线或源线。
示例14是用于写入完成检测的方法，其可以包括：在第一时间段内削弱存储器单元的导电线路上的写入驱动器；在第一时间段内削弱写入驱动器的同时感测导电线路上的第一电压；在第一时间段之后的第二时间段内削弱写入驱动器；在第二时间段内削弱写入驱动器的同时感测导电线路上的第二电压；以及基于对第一电压与第二电压的比较来确定存储器单元中的写入操作的完成。
示例15可以包括示例14的主题内容，并且还可以规定削弱可以包括增大写入驱动器的电阻。
示例16可以包括示例14的主题内容，并且还可以规定削弱可以包括关断写入驱动器。
示例17可以包括示例14-16的任何主题内容，并且还可以规定在第一时间段内削弱写入驱动器发生在存储器单元的位切换之前，并且在第二时间段内削弱写入驱动器发生在存储器单元的位切换之后。
示例18可以包括示例14-17的任何主题内容，并且还可以规定确定写入完成包括将第一电压与第二电压之间的差与预定阈值进行比较。
示例19可以包括示例18的主题内容，并且还可以规定预定阈值为大约100mV。
示例20可以包括示例18或19的主题内容，并且还可以规定基于与存储器单元相关联的应用来配置预定阈值。
示例21可以包括示例14-20的任何主题内容，并且还可以包括基于由写入驱动器接收的感测脉冲来确定削弱写入驱动器的时刻和持续时间。
示例22可以包括示例14-21的任何主题内容，并且还可以包括响应于所确定的写入操作完成而减小用于写入操作的写入电流。
示例23可以包括示例22的主题内容，并且还可以规定减小写入电流包括关断写入驱动器。
提供了摘要，该摘要将允许读者确定本技术公开内容的本质和要点。应该理解，所提交的摘要不是要用于限制权利要求的范围或含义。在每个权利要求本身作为一个单独的实施例的情况下，下面的权利要求书由此被并入到具体实施方式中。
Claims (22)
1.一种用于检测写入完成的装置，包括：
耦合到导电线路的电阻式存储器单元；
耦合到所述导电线路的驱动器，其用于在写入操作期间驱动用于所述电阻式存储器单元的电流；以及
耦合到所述驱动器的写入完成检测电路，其用于在所述写入操作期间的两个或更多时间段内选择性地增大所述驱动器的电阻，并且基于在所述两个或更多时间段的连续时间段内所述导电线路上的电压变化来检测对所述电阻式存储器单元的写入完成，
其中，所述写入完成检测电路包括：
耦合到所述导电线路的第一感测电容器，其用于响应于第一感测脉冲而存储第一电压的信息；
耦合到所述导电线路的第二感测电容器，其用于响应于第二感测脉冲而存储第二电压的信息；以及
耦合到所述第一感测电容器和所述第二感测电容器的比较器，其用于比较所述第一电压的信息与所述第二电压的信息以检测对所述存储器单元的所述写入完成。
2.根据权利要求1所述的装置，其中，所述导电线路为位线或源线。
3.根据权利要求1所述的装置，其中，所述驱动器包括可调电阻，并且其中，所述写入完成检测电路在所述两个或更多时间段期间增大所述可调电阻。
4.根据权利要求1所述的装置，其中，所述驱动器包括具有第一电阻的强驱动器和具有第二电阻的弱驱动器，并且其中，所述第一电阻小于所述第二电阻。
5.根据权利要求4所述的装置，其中，所述写入完成检测电路在所述两个或更多时间段期间使所述弱驱动器保持接通，并且在所述两个或更多时间段期间停用所述强驱动器，以检测所述导电线路上的所述电压变化。
6.根据权利要求1所述的装置，其中，所述写入完成检测电路在所述两个或更多时间段期间关断所述驱动器，以检测所述导电线路上的所述电压变化。
7.根据权利要求1所述的装置，其中，所述写入完成检测电路还包括耦合到所述比较器的逻辑单元，其用于在所述第一电压与所述第二电压之间的差大于阈值时关断所述驱动器。
8.根据权利要求1所述的装置，还包括：
耦合到所述驱动器的门电路，其用于至少部分地基于所述第一感测脉冲或所述第二感测脉冲来向所述驱动器输出控制信号。
9.根据权利要求1-6中的任一项所述的装置，其中，所述写入完成检测电路还包括：
耦合到所述导电线路的第三感测电容器，所述第三感测电容器用于响应于所述第一感测脉冲而存储所述第一电压的信息；以及
耦合到所述导电线路的第四感测电容器，所述第四感测电容器用于响应于所述第二感测脉冲而存储所述第二电压的信息，其中，所述第一感测脉冲和所述第二感测脉冲是两个连续的感测脉冲，
其中，所述比较器还耦合到所述第三感测电容器和所述第四感测电容器，以便使用所述第一感测电容器和所述第二感测电容器来执行第一比较并且使用所述第三感测电容器和所述第四感测电容器来执行第二比较。
10.根据权利要求1所述的装置，其中，所述电阻式存储器单元是以下存储器的至少其中之一：
自旋转移矩磁性随机存取存储器；
电阻式随机存取存储器；或
导电桥接随机存取存储器。
11.一种用于检测写入完成的系统，包括：
处理器；
耦合到所述处理器的控制器，其用于输入/输出由所述处理器处理的数据；以及
耦合到所述处理器的存储器，所述存储器包括：
耦合到导电线路的存储器单元；
耦合到所述导电线路的具有第一电阻的第一驱动器和具有第二电阻的第二驱动器，所述第一驱动器和所述第二驱动器用于在写入操作期间驱动用于所述存储器单元的电流，其中，所述第一电阻小于所述第二电阻；以及
写入完成检测电路，其用于在所述写入操作期间的两个或更多时间段内选择性地停用所述第一驱动器，以基于所述导电线路上的电压变化来检测对所述存储器单元的写入完成，
其中，所述写入完成检测电路包括：
耦合到所述导电线路的第一感测电容器，其用于响应于第一感测脉冲而存储第一电压的信息；
耦合到所述导电线路的第二感测电容器，其用于响应于第二感测脉冲而存储第二电压的信息；以及
耦合到所述第一感测电容器和所述第二感测电容器的比较器，其用于比较所述第一电压的信息与所述第二电压的信息以检测对所述存储器单元的所述写入完成。
12.根据权利要求11所述的系统，其中，所述导电线路为位线或源线。
13.一种用于检测写入完成的方法，包括：
在第一时间段内削弱存储器单元的导电线路上的写入驱动器；
在所述第一时间段内削弱所述写入驱动器的同时感测所述导电线路上的第一电压；
在所述第一时间段之后的第二时间段内削弱所述写入驱动器；
在所述第二时间段内削弱所述写入驱动器的同时感测所述导电线路上的第二电压；以及
基于对所述第一电压与所述第二电压的比较来确定所述存储器单元中的写入操作的完成。
14.根据权利要求13所述的方法，其中，削弱包括：增大所述写入驱动器的电阻。
15.根据权利要求13所述的方法，其中，削弱包括：关断所述写入驱动器。
16.根据权利要求13所述的方法，其中，在所述第一时间段内削弱所述写入驱动器发生在所述存储器单元的位切换之前，并且其中，在所述第二时间段内削弱所述写入驱动器发生在所述存储器单元的所述位切换之后。
17.根据权利要求13所述的方法，其中，确定所述写入完成包括：将所述第一电压与所述第二电压之间的差与预定阈值进行比较。
18.根据权利要求17所述的方法，其中，所述预定阈值为100mV。
19.根据权利要求17所述的方法，其中，基于与所述存储器单元相关联的应用来配置所述预定阈值。
20.根据权利要求13所述的方法，还包括：
基于由所述写入驱动器接收的感测脉冲来确定削弱所述写入驱动器的时刻和持续时间。
21.根据权利要求13-20中的任一项所述的方法，还包括：
响应于所确定的所述写入操作的完成而减小用于所述写入操作的写入电流。
22.根据权利要求21所述的方法，其中，减小所述写入电流包括：关断所述写入驱动器。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |