CN104145308A - 非易失性半导体存储装置 - Google Patents

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Abstract

非易失性半导体存储装置具备：将多个存储单元(MC)配置为矩阵状而成的存储单元阵列(12)；基准位线(RBL)；基准源极线(RSL)；包含在这些布线之间串联连接的第1以及第2晶体管(TR1，TR2)的至少1个基准单元(RC)；与第1晶体管(TR1)的栅极连接的基准字线(RWL)；和对第2晶体管(TR2)的栅极电压进行控制的基准驱动器电路(20)。

Description

非易失性半导体存储装置
技术领域
本发明涉及非易失性半导体存储装置，尤其涉及控制基准电流(reference current)的技术。
背景技术
当前，非易失性存储器的主力是闪存。但是在闪存中，为了改写数据需要10V程度的高电压，而且数据的改写时间为微秒或者毫秒级，因此消耗功率大、动作低速成为课题。关于闪存的电路构成，例如在专利文献1中被公开。
近年，进行了低消耗功率且高速执行动作的新的非易失性存储装置的开发。作为非易失性存储装置之一，有电阻变化型存储器(ReRAM：Resistive Random Access Memory)。ReRAM的数据改写为纳秒级，数据改写所需的电压为1.8V程度，因此与闪存相比能够高速且以低消耗功率而执行动作。
作为ReRAM的存储单元，有例如图14(a)、(b)这种构成的存储单元。图14(a)表示所谓1T1R型的存储单元，1个存储单元由1个选择晶体管和1个电阻变化型元件构成。图14(b)表示所谓交叉点型的存储单元，由1个电阻变化型元件和1个双方向二极管构成。
图14(a)的存储单元，例如如图15所示那样被布局。该存储单元为4层构造，位线BL配置于第4层M4，源极线SL配置于第1层M1。字线WL为多晶硅布线。多晶硅布线的布线电阻、布线电容大，因此在第2层M2设置背衬布线WLX。字线WL与背衬布线WLX以一定间隔而连接。各布线层之间通过过孔而连接，在第3层M3与第4层M4之间经由过孔设置有电阻变化型元件RR。
在专利文献2中，公开了ReRAM的电路构成。在该ReRAM中，通过读出放大器来对存储单元电流与基准电流进行比较，由此进行在存储单元中存储的数据的判定。在此，在ReRAM的动作中，有读出、写入校验、以及擦除校验等，需要生成与各个动作相应的基准电流。因此，需要生成多个种类的基准电流。
例如在专利文献2的图4的构成中，使用了具备4个将固定电阻元件与单元晶体管串联连接而成的电路的基准单元。然后，通过选择希望的单元晶体管，从而生成了与该电路的电阻值相应的基准电流。作为基准单元的固定电阻元件，一般使用非专利文献1所示那样的多晶硅电阻元件。
在先技术文献
专利文献
专利文献1：美国专利第5917753号说明书
专利文献2：JP特开2004-234707号公报
非专利文献
非专利文献1：大塚涉，另外8名，″A4Mb Conductive-Bridge ResistiveMemory with2.3GB/sRead-Throughput and216MB/sProgram Throughput″，2011IEEE International Solid-State Circuits Conference Digest of TechnicalPapers、2011年2月，P210-211
发明内容
发明要解决的课题
但是，在专利文献2的ReRAM中存在以下这种课题。具体来说，在ReRAM中，为了生成多个种类的基准电流，需要将电阻值不同的多个固定电阻元件配置于基准单元，或者配置多个基准单元。此外，如上所述，固定电阻元件使用多晶硅电阻元件。一般的多晶硅电阻元件的薄膜电阻值为数百Ω至1KΩ程度，因此为了使用多晶硅电阻元件来构成电阻值大的多个固定电阻元件，需要很多的多晶硅电阻元件。因此，ReRAM的电路面积增大。进而，在使用多晶硅电阻元件来生成多个种类的基准电流的情况下，减小各基准电流的步幅存在限度。即，难以精细地控制基准电流。
鉴于这种问题点，本发明的课题在于提供一种能够缩小电路面积，并且能够进行基准电流的微调整的非易失性半导体存储装置。
解决课题的手段
为了解决上述课题本发明采取了如下的解决手段。即，非易失性半导体存储装置，具备：将包含非易失性的半导体存储元件的多个存储单元配置为矩阵状而成的存储单元阵列；与所述存储单元阵列的各行分别对应地设置，并与配置于该行的多个存储单元公共地连接的多条字线；与所述存储单元阵列的各列分别对应地设置，并与配置于该列的多个存储单元公共地连接的多条位线；多条源极线；基准位线；基准源极线；包含在所述基准位线与所述基准源极线之间串联连接的第1以及第2晶体管的至少1个基准单元；与所述基准单元的所述第1晶体管的栅极连接的基准字线；和对所述基准单元的所述第2晶体管的栅极电压进行控制的基准驱动器电路。
由此，基准单元包含被串联连接的第1以及第2晶体管，且这些晶体管连接于基准位线与基准源极线之间。而且，在第1晶体管的栅极连接基准字线，第2晶体管的栅极电压由基准驱动器电路来控制。即，在基准单元中，第1晶体管作为选择晶体管而执行动作。另一方面，由于通过对第2晶体管的栅极电压进行调节从而第2晶体管的导通电阻值发生变化，因此第2晶体管作为可变电阻元件而执行动作。
而且，例如若对基准位线施加电压，则形成经由基准位线、基准单元、以及基准源极线的电流路径。该电流路径的电阻值，根据第2晶体管的栅极电压而变化，因此通过对基准驱动器电路的输出电压进行微调整能够精细地控制电流路径的电阻值。由此，能够以精细的分辨率来控制流过电流路径的电流、即基准单元电流。此外，由于能够由1个基准单元来进行基准电流的微调整，因此能够缩小非易失性半导体存储装置的电路面积。
或者，非易失性半导体存储装置，具备：将包含非易失性的半导体存储元件的多个存储单元配置为矩阵状而成的存储单元阵列；与所述存储单元阵列的各行分别对应地设置，并与配置于该行的多个存储单元公共地连接的多条字线；与所述存储单元阵列的各列分别对应地设置，并与配置于该列的多个存储单元公共地连接的多条位线；基准位线；基准字线；包含在所述基准位线与所述基准字线之间连接的晶体管的至少1个基准单元；和对所述基准单元的所述晶体管的栅极电压进行控制的基准驱动器电路。
由此，基准单元包含晶体管，且晶体管连接于基准位线与基准字线之间。在此，由于晶体管的栅极电压由基准驱动器电路来控制，因此晶体管作为可变电阻元件而执行动作。而且，若对基准位线施加电压，则形成经由基准位线、基准单元、以及基准字线的电流路径。
由于电流路径的电阻值根据晶体管的栅极电压而变化，因此通过对基准驱动器电路的输出电压进行微调整能够精细地控制电流路径的电阻值。由此，能够以精细的分辨率来控制流过电流路径的电流、即基准单元电流。此外，能够由1个基准单元来进行基准电流的微调整，因此能够缩小非易失性半导体存储装置的电路面积。
发明效果
根据本发明，能够提供一种能够缩小电路面积，并且能够进行基准电流的微调整的非易失性半导体存储装置。
附图说明
图1是表示第1实施方式所涉及的非易失性半导体存储装置的整体构成的框图。
图2是表示第1实施方式所涉及的阵列电路的详情及其外围电路的电路图。
图3是在从图2的阵列电路读出数据的情况下，施加于各布线的电压的波形图。
图4是表示第2实施方式所涉及的阵列电路的详情及其外围电路的电路图。
图5是在从图4的阵列电路读出数据的情况下，施加于各布线的电压的波形图。
图6是表示第3实施方式所涉及的阵列电路的详情及其外围电路的电路图。
图7是表示第4实施方式所涉及的阵列电路的详情及其外围电路的电路图。
图8是表示第5实施方式所涉及的阵列电路的详情及其外围电路的电路图。
图9是表示第6实施方式所涉及的阵列电路的详情及其外围电路的电路图。
图10是表示第7实施方式所涉及的阵列电路的详情及其外围电路的电路图。
图11是表示第8实施方式所涉及的阵列电路的详情及其外围电路的电路图。
图12是在从图11的阵列电路读出数据的情况下，施加于各布线的电压的波形图。
图13是表示第9实施方式所涉及的阵列电路的详情及其外围电路的电路图。
图14是表示ReRAM的存储单元的构成例的电路图。
图15是1T1R型存储单元的剖面图。
具体实施方式
<第1实施方式>
图1是表示第1实施方式所涉及的非易失性半导体存储装置的整体构成的框图。该非易失性半导体存储装置具备：阵列电路10、基准驱动器电路20、行译码器电路21、字线驱动器电路22、列译码器电路23、列选通电路24、和读出放大器电路25。
阵列电路10通过多条字线、多条位线、多条源极线、基准字线、基准位线、基准源极线、和基准电压线与周边的电路连接。此外，在阵列电路10内，配置有多个存储单元和基准单元。关于阵列电路10的详情见后述。
基准驱动器电路20经由基准电压线与基准单元连接，控制向基准电压线供给的电压。
行译码器电路21对字线驱动器电路22进行控制，使得对基准字线和通过所输入的地址信号而确定的字线进行驱动。此外，行译码器电路21指示对基准驱动器电路20输出电压。字线驱动器电路22按照行译码器电路21的输出，对基准字线以及字线进行驱动。
列译码器电路23对列选通电路24进行控制，使得选择通过所输入的地址信号而确定的位线以及源极线。
在列选通电路24与阵列电路10之间，对位线、源极线、基准位线、以及基准源极线进行布线，使得位线和基准位线、以及源极线和基准源极线的布线负载大致相等。列选通电路24按照列译码器电路23的输出，选择任意1条位线，并将所选择的位线与读出放大器电路25连接。此外，列选通电路24将基准位线与读出放大器电路25连接。在列选通电路24的内部，虽未图示，但设置有将位线、源极线以及基准源极线接地的电路。
读出放大器电路25是如下电路：在从阵列电路10内的存储单元读出数据时，对流过位线和基准位线的电流进行比较，并判定读出的数据是“1”还是“0”。
图2是表示第1实施方式所涉及的阵列电路的详情及其外围电路的电路图。
如图2所示，阵列电路10具备：存储单元阵列12、基准单元阵列14、多条字线WL[0]～WL[n](适当简记为WL。)、多条位线BL[0]～BL[m](适当简记为BL。)、多条源极线SL[0]～SL[m](适当简记为SL。)、基准字线RWL、基准位线RBL、和基准源极线RSL。另外，n、m是自然数。
存储单元阵列12将使用了电阻变化型元件RR作为非易失性的半导体存储元件的多个存储单元MC配置为矩阵状而构成。存储单元MC是由电阻变化型元件RR和作为第3晶体管的单元晶体管CT构成的所谓1T1R型的存储单元。
字线WL与存储单元阵列12的各行分别对应地配置。字线WL与配置于同一行的多个存储单元MC的单元晶体管CT的栅极公共地连接。
位线BL以及源极线SL与存储单元阵列12的各列分别对应地配置。位线BL与配置于同一列的存储单元MC的电阻变化型元件RR公共地连接。源极线SL与配置于同一列的存储单元MC的单元晶体管CT的源极公共地连接。
基准位线RBL以及基准源极线RSL在与位线BL以及源极线SL相同的方向上延伸地配置。在存储单元阵列12中，配置有与基准位线RBL连接的伪存储单元DMC。伪存储单元DMC虽然是与存储单元MC同样的构成，但伪存储单元DMC的单元晶体管的源极未连接于基准源极线RSL。即，伪存储单元DMC是无法用于数据存储的存储单元，为了使基准位线RBL以及位线BL的布线电容相同而配置。
基准单元阵列14在存储单元阵列12的列方向上与存储单元阵列12相邻地配置，具备基准单元RC、基准电压线VREF、和基准字线RWL。另外，存储单元阵列12和基准单元阵列14不必一定相邻。
基准单元RC将选择晶体管TR1(以下，仅记载为晶体管TR1)和可变电阻晶体管TR2(以下，仅记载为晶体管TR2)串联连接而构成。在晶体管TR1的栅极连接有基准字线RWL，在源极连接有基准源极线RSL。在晶体管TR2的栅极连接有基准电压线VREF，在漏极连接有基准位线RBL。
在像这样构成的基准单元RC中，晶体管TR1通过字线驱动器电路22来进行通断控制，因此作为选择晶体管而执行动作。另一方面，晶体管TR2的栅极电压通过基准驱动器电路20的输出电压来控制，因此晶体管TR2作为可变电阻元件而执行动作。因此，若从读出放大器电路25向例如基准位线RBL供给电压，则形成连接基准位线RBL、晶体管TR2、TR1、以及基准源极线RSL的电流路径，在该电流路径中，流过与晶体管TR2的电阻值相应的基准电流。因此，通过由基准驱动器电路20来控制晶体管TR2的栅极电压，基准单元RC的电阻值发生变化，因此能够调整基准电流。晶体管TR2的栅极电压被控制在例如0.5V～3.3V程度的范围内。
在此，晶体管TR1作为选择晶体管而执行动作，因此优选与存储单元MC的单元晶体管CT同形状。具体来说，只要晶体管TR1以及单元晶体管CT的栅极氧化膜厚度相同即可。或者，只要晶体管TR1的栅极沟道长度以及栅极沟道宽度与单元晶体管CT的栅极沟道长度以及栅极沟道宽度相同即可。
晶体管TR2作为可变电阻元件而执行动作，因此只要根据应生成的基准电流的范围等的、基准单元RC所需的特性，来设计栅极氧化膜厚度、栅极沟道长度以及栅极沟道宽度等即可。与字线WL或基准字线RWL相比，基准电压线VREF使用广泛范围的电压，因此对基准电压线VREF从截止起施加了电压时的晶体管TR2的上升时间根据电压值而变化。因此，为了缩短基准电流的读出时间，期望对基准电压线VREF始终施加电压，对晶体管TR1进行通断。只要使晶体管TR1以及单元晶体管CT为相同特性，且对基准字线RWL和字线WL施加相同电压，则能够使晶体管TR1以及单元晶体管CT的上升时间相同。
另外，晶体管TR2以及单元晶体管CT的栅极氧化膜厚度也可以相同，且晶体管TR2的栅极沟道长度以及栅极沟道宽度与单元晶体管CT的栅极沟道长度以及栅极沟道宽度也可以相同。
通过像这样使存储单元MC以及基准单元RC的晶体管的特性一致，能够较高地确保单元电流以及基准单元电流的精度。
此外，为了使基准字线RWL以及字线WL的布线电容相同，除了晶体管TR1以外也可以将伪晶体管DT连接于基准字线RWL。伪晶体管DT的栅极与基准字线RWL连接，源极与源极线SL连接，漏极开路。伪晶体管DT与存储单元MC的单元晶体管CT同形状。即，优选伪晶体管DT以及单元晶体管CT的栅极氧化膜厚度、栅极沟道长度、以及栅极沟道宽度相同。
接着，参照图3对使用了本实施方式所涉及的阵列电路10的读出动作进行说明。图3是在从图2的阵列电路读出数据的情况下，施加于各布线的电压的波形图。另外，对从与位线BL[m]、源极线SL[m]、以及字线WL[n]连接的选择存储单元MC读出数据的情况进行说明。
首先，从基准驱动器电路20对基准电压线VREF施加电压VVREF来作为规定的电压。由此，晶体管TR2的导通电阻值根据电压VVREF而变化。
从字线驱动器电路22对选择字线WL[n]和基准字线RWL施加电压VWL来作为规定的电压。由此，晶体管TR1以及选择存储单元MC的单元晶体管CT成为导通状态。
然后，选择源极线SL[m]以及基准字线RSL在列选通电路24内被接地，选择位线BL[m]和基准位线RBL与读出放大器电路25连接。然后，从读出放大器电路25对选择位线BL[m]和基准位线RBL施加电压VBL来作为规定的电压。由此，在选择位线BL[m]中流过单元电流，在基准位线RBL中流过基准电流，但这些电流量根据选择存储单元MC以及基准单元RC的电阻值而变化。通过由读出放大器电路25对该电流量的差进行判定，能够从选择存储单元MC读出数据。在对读出的判定电平进行调整的情况下，只要变更向基准电压线VREF供给的电压、即电压VVREF的大小即可。由此，晶体管TR2的导通电阻值发生变化，因此能够调整基准单元电流。
另外，在上述的读出动作中，选择位线BL[m]以外的位线BL[0]～BL[m-1]、选择源极线SL[m]、以及源极线SL[0]～SL[m-1]在列选通电路24内被接地。此外，选择字线WL[n]以外的字线WL[0]～WL[n-1]在字线驱动器电路22内被接地。
以上，根据本实施方式，能够通过基准驱动器电路20精细地控制基准单元RC的晶体管TR2的栅极电压，因此能够进行基准电流的微调整。而且，由于能够通过1个基准单元RC高精度地控制基准电流，因此能够缩小ReRAM的电路面积。
在基准单元RC中，若由于工艺偏差等而导致晶体管TR1、TR2的特性发生偏差，则基准单元RC的特性也发生偏差。尤其是，基准单元RC的晶体管TR2与存储单元MC的电阻变化型元件RR相比，特性的偏差容易变大。因此，为了高精度地确保由基准单元RC生成的基准电流，需要对该差进行校正。在本实施方式中，能够根据晶体管TR2的特性的偏差状态，动态地调整基准电压线VREF的电压，因此能够容易地进行偏差的校正。
另外，关于对存储单元MC写入时或擦除时的校验动作也与读出动作相同。在校验动作时，只要使向基准电压线VREF供给的电压成为写入校验用或擦除校验用的规定电压即可。由此，能够将晶体管TR2的电阻值调整为适合各动作的电阻值，因此能够生成各动作所需的基准电流。
此外，在本实施方式中，能够动态地控制向基准电压线VREF供给的电压，因此如以下所说明的那样，能够容易地得到存储单元阵列12的器件特性。
具体来说，将向基准电压线VREF供给的电压VVREF设定为例如第1电平，对存储单元阵列12的所有存储单元MC执行上述的读出动作。对所有存储单元MC的读出动作完成后，将电压VVREF设定为比第1电平高的第2电平，再次对所有存储单元MC执行读出动作。若像这样，阶段性地提高电压VVREF，同时反复读出动作，则会产生从某存储单元MC读出的数据翻转的现象。
这是因为，在该现象产生之前，该存储单元MC的存储单元电流比基准电流多，但由于逐渐提高晶体管TR2的栅极电压从而基准单元RC的电阻值逐渐下降，基准电流变得比该存储单元MC的存储单元电流更多。
像这样，通过基于从存储单元MC读出的数据发生了翻转时的、晶体管TR2的栅极电压及其电阻值来求出基准电流，能够获得各存储单元MC的存储单元电流。即，能够测定针对所有存储单元MC的存储单元电流的分布。由此，能够容易地获得存储单元阵列12的器件特性，并能够基于该器件特性进行非易失性半导体存储装置的评价等。
<第2实施方式>
图4是表示第2实施方式所涉及的阵列电路的详情及其外围电路的电路图。图2以及图4中的共同的符号表示相同的构成要素。
本实施方式所涉及的基准单元阵列14具备多个基准单元RC和多个基准字线RWL[0]～RWL[3]，在这一点上与第1实施方式不同。以下，针对与第1实施方式的不同点进行说明。
多个基准字线RWL[0]～RWL[3]分别与对应的基准单元RC的晶体管TR1的栅极连接。此外，对各基准字线RWL[0]～RWL[3]分别连接配置于同一行的伪晶体管DT的栅极。
基准位线RBL与各基准单元RC的晶体管TR2～TR5的漏极公共地连接。晶体管TR2～TR5的栅极分别与基准电压线VREF连接，因此晶体管TR2～TR5是分别作为可变电阻元件而发挥作用的晶体管。基准源极线RSL与各基准单元RC的晶体管TR1的源极公共地连接。
在本实施方式中，通过使用多个基准单元RC，例如，能够分别根据读出动作、写入时校验动作、以及擦除时校验动作，使用不同的基准单元RC。由此，能够为了生成各动作所需的基准电流，而将各基准单元RC的晶体管TR2～TR5的各自的特性通过这些晶体管尺寸的变更等而最佳化。即，能够通过多个基准单元RC，生成更高精度且能覆盖广范围的基准电流。或者，也可以使得能够同时选择多个基准字线RWL[0]～RWL[3]，来变更为各动作所需的基准电流。此外，晶体管TR2～TR5的晶体管尺寸也可以相同。
另外，在图4中，图示了4个基准单元RC，但基准单元RC的个数任意。
接着，参照图5对使用了本实施方式所涉及的阵列电路10的读出动作进行说明。图5是在从图4的阵列电路读出数据的情况下，施加于各布线的电压的波形图。另外，选择存储单元MC设为与第1实施方式的情况相同的存储单元，选择基准单元RC设为与基准字线RWL[0]连接的基准单元。
首先，从基准驱动器电路20向基准电压线VREF施加电压VVREF来作为规定的电压。由此，各基准单元RC的晶体管TR2～TR5的导通电阻值根据电压VVREF而变化。
从字线驱动器电路22向选择字线WL[n]和选择基准字线RWL[0]施加电压VWL来作为规定的电压。由此，选择基准单元RC的晶体管TR1以及选择存储单元MC的单元晶体管CT成为导通状态。
然后，选择源极线SL[m]在列选通电路24内被接地，选择位线BL[m]和基准位线RBL与读出放大器电路25连接。然后，从读出放大器电路25向选择位线BL[m]和基准位线RBL施加电压VBL来作为规定的电压。由此，在选择位线BL[m]中流过单元电流，在基准位线RBL中流过基准电流。这些电流量根据选择存储单元MC以及选择基准单元RC的电阻值而变化。通过由读出放大器电路25对该电流量的差进行判定，能够从选择存储单元MC读出数据。
在本实施方式中的读出动作中，选择基准字线RWL[0]以外的基准字线RWL[1]～RWL[3]在字线驱动器电路22内被接地。
以上，根据本实施方式，由于能够根据动作等单独地设定各基准单元RC的晶体管TR2的特性，因此能够生成更高精度且广范围的基准电流。另外，由于配置于阵列电路10的基准单元RC的数量较少即可，因此能够抑制ReRAM的电路面积增大。
在本实施方式中，例如，在选择了基准字线RWL[0]的状态下，进行在第1实施方式中说明了的分布测定所涉及的动作，且每当对基准字线RWL[0]～RWL[3]的选择进行切换时反复进行该动作。由此，能够获得存储单元阵列12的更正确的器件特性。
<第3实施方式>
图6是表示第3实施方式所涉及的阵列电路的详情及其外围电路的电路图。图2以及图6中的共同的符号表示相同的构成要素，因此针对与图2的不同点进行说明。
在本实施方式中，位线BL与同一列的单元晶体管CT的漏极公共地连接，源极线SL与同一列的电阻变化型元件RR公共地连接。
此外，在基准单元RC中，晶体管TR1的源极与基准源极线RSL连接，栅极电压由基准驱动器电路20来控制。此外，晶体管TR2的漏极与基准位线RBL连接，栅极与基准字线RWL连接。即，在基准单元RC中，晶体管TR1作为可变电阻元件而执行动作，晶体管TR2作为选择晶体管而执行动作。
像这样构成阵列电路10，也能够获得与第1实施方式同样的效果。
<第4实施方式>
图7是表示第4实施方式所涉及的阵列电路的详情及其外围电路的电路图。图4以及图7中的公共的符号表示相同的构成要素，因此针对与图4的不同点进行说明。
在本实施方式中，位线BL与同一列的单元晶体管CT的漏极公共地连接，源极线SL与同一列的电阻变化型元件RR公共地连接。
在各基准单元RC中，在晶体管TR1的漏极连接有基准位线RBL，在栅极连接有对应的基准字线RWL[0]～RWL[3]。此外，在晶体管TR2的源极连接有基准源极线RSL，在栅极连接有基准电压线VREF。即，在各基准单元RC中，晶体管TR1作为选择晶体管而执行动作，晶体管TR2作为可变电阻元件而执行动作。
像这样构成阵列电路10，也能够获得与第2实施方式同样的效果。
<第5实施方式>
图8是表示第5实施方式所涉及的阵列电路的详情及其外围电路的电路图。图2以及图8中的公共的符号表示相同的构成要素，因此针对与图2的不同点进行说明。
阵列电路10具备2个基准单元阵列14、15。2个基准单元阵列14、15在与位线BL延伸的方向相同的方向上，隔着存储单元阵列12而配置。
在基准单元阵列14中配置有基准单元RC1，在基准单元阵列15中配置有基准单元RC2。另外，基准单元RC1、RC2的构成与图2的基准单元RC相同。
在基准单元RC1的晶体管TR1的栅极连接有基准字线RWL[1]，晶体管TR2的栅极电压由基准驱动器电路20来控制。
在基准单元RC2的晶体管TR1的栅极连接有基准字线RWL[0]，晶体管TR2的栅极电压由基准驱动器电路20来控制。
在存储单元阵列12内，从读出放大器电路25到各存储单元MC的位线BL的长度不同，从列选通电路24到各存储单元MC的源极线SL的长度也不同。即，位线BL以及源极线SL的布线电阻根据所选择的存储单元MC而不同，因此有选择存储单元MC的特性产生差异的担心。因此，如图8所示，在存储单元阵列12的列方向的上下配置2个基准单元阵列14、15。而且，在选择了离读出放大器电路25以及列选通电路24的距离远的存储单元MC的情况下，使用基准单元阵列14。另一方面，在选择了离读出放大器电路25以及列选通电路24的距离近的存储单元MC的情况下，使用基准单元阵列15。
由此，能够抑制位线BL、源极线SL的布线电阻的影响，能够实现更高精度的数据的读出。
另外，在上述各实施方式中，各配置了1条基准位线RBL和基准源极线RSL，但也可以分别配置多条。在该情况下，在读出动作时，只要由列选通电路24来选择多个基准位线RBL中的任意1条，并将所选择的基准位线RBL连接于读出放大器电路25即可。此外，在列选通电路24内，只要将各基准源极线RSL接地即可。
此外，在上述各实施方式中，与基准字线RWL连接的伪晶体管DT的源极连接于源极线SL，但也可以连接于地。此外，虽然伪晶体管DT的漏极开路，但也可以连接于地。进而，在伪晶体管DT的漏极连接于地的情况下，源极也可以开路。此外，也可以省略伪晶体管DT。在此情况下，只要用其他方法使字线WL与基准字线RWL的布线负载相等即可。
此外，在上述各实施方式中，源极线SL也可以与字线WL并行配置，基准源极线RSL也可以与基准字线RWL并行配置。以下，对该例进行说明。
<第6实施方式>
图9是表示第6实施方式所涉及的阵列电路的详情及其外围电路的电路图。本实施方式是将图2的构成中的源极线SL与字线WL并行配置，并将基准源极线RSL与基准字线RWL并行配置的例子。图2以及图9中的公共的符号表示相同的构成要素，因此针对与图2的不同点进行说明。
源极线SL在存储单元阵列12的行方向上延伸，并与在列方向上相邻的2个存储单元MC公共地连接。此外，源极线SL以及基准源极线RSL与字线驱动器电路22连接。因此，在字线驱动器电路22内，设置将源极线SL以及基准源极线RSL接地的电路。
此外，在基准阵列14中，伪晶体管DT的源极与基准源极线RSL连接，漏极开路。
<第7实施方式>
图10是表示第7实施方式所涉及的阵列电路的详情及其外围电路的电路图。本实施方式是将图6的构成中的源极线SL与字线WL并行配置，并将基准源极线RSL与基准字线RWL并行配置的例子。图6以及图10中的公共的符号表示相同的构成要素，因此针对与图6的不同点进行说明。
源极线SL与在存储单元阵列12的行方向上配置的存储单元MC对应地配置，并与同一行的存储单元MC的电阻变化型元件RR公共地连接。此外，源极线SL以及基准源极线RSL与字线驱动器电路22连接。因此，在字线驱动器电路22内，设置将源极线SL以及基准源极线RSL接地的电路。
以上，如第6以及第7实施方式那样，将源极线SL与字线WL并行配置，并将基准源极线RSL与基准字线RWL并行配置，也能够获得与其他实施方式同样的效果。
另外，在上述各实施方式中，将存储单元MC作为1T1R型的存储单元进行了说明，但也可以使用交叉点型的存储单元。以下，针对该例进行说明。
<第8实施方式>
图11是表示第8实施方式所涉及的阵列电路的详情及其外围电路的电路图。另外，本实施方式以及上述各实施方式中的公共的符号表示相同的构成要素。
在本实施方式中，配置为矩阵状的各存储单元MC是交叉点型的存储单元，分别由1个电阻变化型元件RR构成。
字线WL与存储单元阵列12的各行对应地配置，并与配置于同一行的电阻变化型元件RR的上部电极连接。
位线BL与存储单元阵列12的各列对应地配置，并与配置于同一列的电阻变化型元件RR的下部电极连接。
基准单元RC由1个晶体管TR2构成。在晶体管TR2的栅极连接有基准电压线VREF，在漏极连接有基准位线RBL，在源极连接有基准字线RWL。
伪存储单元DMC由1个电阻变化型元件构成。伪存储单元DMC的电阻变化型元件的一端与基准位线RBL连接，另一端开路。伪存储单元DMC的电阻变化型元件的特性与存储单元MC的电阻变化型元件RR相同。由此，位线BL以及基准位线RBL的布线负载大致相等。
在基准字线RWL连接有伪电阻变化型元件DR的一端。该电阻变化型元件DR与存储单元MC的电阻变化型元件RR特性相同，另一端开路。由此，字线WL以及基准字线RWL的布线负载大致相等。
另外，在本实施方式中，不需要源极线SL以及基准源极线RSL。
接着，参照图12对使用了本实施方式所涉及的阵列电路10的读出动作进行说明。图12是在从图11的阵列电路读出数据的情况下，施加于各布线的电压的波形图。另外，针对从与位线BL[m]以及字线WL[n]连接的选择存储单元MC读出数据的情况进行说明。
首先，通过基准驱动器电路20向基准电压线VREF施加电压VVREF来作为规定的电压。
选择字线WL[n]和基准字线RWL在字线驱动器电路22内被接地。与此同时，对非选择字线WL[0]～WL[n-1]施加电压VBL2。在此，电压VBL2是相当于后述的电压VBL的一半大小的电压。即，若设电压VBL的大小为VBL，则电压VBL2的大小为VBL/2。
接着，从读出放大器电路25向选择位线BL[m]和基准位线RBL施加电压VBL来作为规定的电压。与此同时，非选择位线BL[0]～BL[m-1]在列选通电路24内被接地。由此，对选择存储单元MC施加大小为VBL的电压VBL，并且对非选择存储单元施加大小为VBL/2以下的应力。
然后，由于在选择位线BL[m]中流过单元电流，在基准位线RBL中流过基准电流，因此通过由读出放大器电路25来判定这些电流量之差，能够读出选择存储单元MC的数据。
在对读出的判定电平进行调整的情况下，只要变更电压VVREF的大小即可。由此，由于晶体管TR2的导通电阻值发生变化，因此能够调整基准单元电流。
在本实施方式中，为了进行在第1实施方式中说明了的存储单元电流的分布测定，而选择位线BL[0]、字线WL[0]，并通过基准驱动器电路20对基准电压线VREF施加电压VVREF。然后，进行上述的读出动作，并依次切换选择位线BL以及选择字线WL。若对所有存储单元MC的读出动作完成，则阶段性地提高电压VVREF，同时反复进行对所有存储单元MC的读出动作。
以上，根据本实施方式，通过由交叉点型的存储单元来构成存储单元MC，从而在存储单元MC内不需要晶体管。此外，由于不需要源极线SL以及基准源极线，因此能够实现电路面积的进一步缩小化。
<第9实施方式>
图13是表示第9实施方式所涉及的阵列电路的详情及其外围电路的电路图。本实施方式所涉及的存储单元MC与图11所示的存储单元MC同样地是交叉点型的存储单元。图11以及图13中的公共的符号表示相同的构成要素。
本实施方式所涉及的存储单元MC将电阻变化型元件RR和双方向二极管MD串联连接而构成。电阻变化型元件RR的上部电极与对应的字线WL连接，下部电极与双方向二极管MD连接。而且双方向二极管MD的另一端与对应的位线BL连接。
基准单元RC将晶体管TR2和双方向二极管RD串联连接而构成。晶体管TR2的漏极与双方向二极管RD的一端连接，源极与基准字线RWL连接。双方向二极管RD的另一端与基准位线RBL连接。
另外，伪存储单元DMC与存储单元MC同样地构成，电阻变化型元件的一端开路。
关于本实施方式中的读出动作以及存储单元电流的分布测定动作，与第8实施方式相同。
以上，在本实施方式中也能够获得与第8实施方式同样的效果。另外，在使用交叉点型的存储单元的情况下，在读出动作时等，应力容易作用于位于选择存储单元的周边的存储单元，而通过如本实施方式这样，在存储单元MC中使用双方向二极管MD，能够减轻该应力。
另外，在上述各实施方式中，在通过配置伪存储单元DMC以外的方法，使基准位线RBL以及位线BL的布线电容相等的情况下，也可以省略伪存储单元DMC。
此外，作为上述各实施方式的非易失性半导体存储装置，举例说明了电阻变化型存储器(ReRAM)，但也可以是闪存、磁阻变化型存储器(MRAM：Magnetoresistive Random AccessMemory)、以及相变型存储器(PRAM：Phase ChangeRandom Access Memory)等。
另外，在上述各实施方式中，表示相同的意思的表述(例如，相同、同形状等)，包含制造上的偏差。
工业实用性
本发明所涉及的非易失性半导体存储装置能够精细地控制基准电流，并且能够缩小电路面积，因此在寻求小型化以及高性能化的各种电子设备中有用。
符号说明
12        存储单元阵列
14、15    基准单元阵列
20        基准驱动器电路
24        列选通电路
25        读出放大器电路
MC        存储单元
RR        电阻变化型元件(半导体存储元件)
WL        字线
BL        位线
SL        源极线
RMC       基准单元
RWL       基准字线
RBL       基准位线
RSL       基准源极线
TR1       选择晶体管
TR2～TR5  可变电阻晶体管
CT        单元晶体管

Claims (9)

1.一种非易失性半导体存储装置，具备：
将包含非易失性的半导体存储元件的多个存储单元配置为矩阵状而成的存储单元阵列；
与所述存储单元阵列的各行分别对应地设置，并与配置于该行的多个存储单元公共地连接的多条字线；
与所述存储单元阵列的各列分别对应地设置，并与配置于该列的多个存储单元公共地连接的多条位线；
多条源极线；
基准位线；
基准源极线；
包含在所述基准位线与所述基准源极线之间串联连接的第1以及第2晶体管的至少1个基准单元；
与所述基准单元的所述第1晶体管的栅极连接的基准字线；和
对所述基准单元的所述第2晶体管的栅极电压进行控制的基准驱动器电路。
2.根据权利要求1所述的非易失性半导体存储装置，其中，
具备：
多个所述基准单元；和
与所述多个基准单元分别对应的多条所述基准字线，
所述多条基准字线分别与对应的所述基准单元所包含的所述第1晶体管的栅极连接。
3.根据权利要求2所述的非易失性半导体存储装置，其中，
所述多个基准单元中的至少1个基准单元所包含的所述第1晶体管的晶体管尺寸与其他基准单元所包含的所述第1晶体管不同。
4.根据权利要求1所述的非易失性半导体存储装置，其中，
所述多个存储单元具备与该存储单元所包含的半导体存储元件连接的第3晶体管，
所述多个存储单元所包含的所述第3晶体管的栅极氧化膜厚度与所述第1以及第2晶体管中的至少一方的晶体管相同。
5.根据权利要求1所述的非易失性半导体存储装置，其中，
所述多个存储单元具备与该存储单元所包含的半导体存储元件连接的第3晶体管，
所述多个存储单元所包含的所述第3晶体管的栅极沟道长度以及栅极沟道宽度与所述第1以及第2晶体管中的至少一方的晶体管相同。
6.一种非易失性半导体存储装置，具备：
将包含非易失性的半导体存储元件的多个存储单元配置为矩阵状而成的存储单元阵列；
与所述存储单元阵列的各行分别对应地设置，并与配置于该行的多个存储单元公共地连接的多条字线；
与所述存储单元阵列的各列分别对应地设置，并与配置于该列的多个存储单元公共地连接的多条位线；
基准位线；
基准字线；
包含在所述基准位线与所述基准字线之间连接的晶体管的至少1个基准单元；和
对所述基准单元的所述晶体管的栅极电压进行控制的基准驱动器电路。
7.根据权利要求1或权利要求6所述的非易失性半导体存储装置，其中，
具备：
读出放大器电路，其对保存在所述多个存储单元中的数据进行判定；和
列选通电路，其选择所述多条位线中的任意1条来与所述读出放大器电路连接，并且将所述基准位线与所述读出放大器电路连接。
8.根据权利要求1至权利要求6中任一项所述的非易失性半导体存储装置，其中，
包含所述基准单元的基准单元阵列，在与所述存储单元阵列的列方向相同的方向上与所述存储单元阵列相邻地配置。
9.根据权利要求8所述的非易失性半导体存储装置，其中，
具备2个所述基准单元阵列，
所述2个基准单元阵列隔着所述存储单元阵列而配置。
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