TW201417259A - 電阻式記憶體裝置 - Google Patents

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TW201417259A
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Durai Vishak Nirmal Ramaswamy
Lei Bi
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Dale W Collins
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Abstract

本發明揭示可包含一電阻式記憶體單元的電子設備、系統及方法，該電阻式記憶體單元具有作為兩個電極之間之一可操作可變電阻區域之一結構及佈置於介電質與該兩個電極之一者之間之一區域中之一金屬障壁。該金屬障壁可具有一結構及一材料組合物以在該電阻式記憶體單元之程式化或抹除操作期間提供高於一第一臨限值之氧擴散率且在該電阻式記憶體單元之一留存狀態期間提供低於一第二臨限值之氧擴散率。本發明揭示額外的設備、系統及方法。

Description

電阻式記憶體裝置
半導體裝置產業具有需改良記憶體裝置之操作之一市場驅策。記憶體裝置之改良可藉由記憶體裝置設計中之進步解決。記憶體裝置之增強亦可藉由製程中之進步來實現。
100‧‧‧記憶體裝置
101‧‧‧記憶體單元
102‧‧‧記憶體陣列
104‧‧‧存取線
105‧‧‧輸入/輸出線
106‧‧‧第一資料線
107‧‧‧列解碼器
108‧‧‧行解碼器
109‧‧‧位址線
110‧‧‧感測放大器電路
112‧‧‧電路
113‧‧‧第二資料線
115‧‧‧選擇電路
116‧‧‧輸入/輸出電路
118‧‧‧記憶體控制單元
120‧‧‧控制線
130‧‧‧第一供應線
132‧‧‧第二供應線
200‧‧‧記憶體裝置
201‧‧‧記憶體單元
202‧‧‧記憶體陣列
211‧‧‧存取組件
222‧‧‧記憶體元件
230‧‧‧列
231‧‧‧列
232‧‧‧列
240‧‧‧行
241‧‧‧行
242‧‧‧行
333‧‧‧記憶體元件
301‧‧‧記憶體單元
311‧‧‧存取組件
351‧‧‧第一電極
352‧‧‧第二電極
444‧‧‧記憶體元件
401‧‧‧記憶體單元
411‧‧‧存取組件
451‧‧‧第一電極
452‧‧‧第二電極
555‧‧‧記憶體元件
501‧‧‧記憶體單元
511‧‧‧存取組件
551‧‧‧第一電極
552‧‧‧第二電極
600‧‧‧設備
601‧‧‧記憶體單元
605‧‧‧介電質
610‧‧‧障壁
620‧‧‧電極
625‧‧‧電極
700‧‧‧設備
701‧‧‧電阻式記憶體單元
702‧‧‧基板
705‧‧‧介電質
710‧‧‧障壁
715‧‧‧氧化物
720‧‧‧第一電極
725‧‧‧第二電極
730-1‧‧‧絕緣區域
730-2‧‧‧絕緣區域
800‧‧‧設備
801‧‧‧電阻式記憶體單元
802‧‧‧基板
805‧‧‧介電質
810-1‧‧‧障壁
810-N‧‧‧障壁
815-1‧‧‧氧化物
815-N‧‧‧氧化物
817-1‧‧‧結構對
817-N‧‧‧結構對
820‧‧‧第一電極
825‧‧‧第二電極
830-1‧‧‧絕緣區域
830-2‧‧‧絕緣區域
1200‧‧‧晶圓
1205‧‧‧晶粒
1300‧‧‧系統
1302‧‧‧控制器
1303‧‧‧記憶體
1306‧‧‧匯流排
1307‧‧‧電子設備
1309‧‧‧周邊裝置
圖1展示根據多種實施例之一例示性記憶體裝置之一方塊圖。
圖2展示根據多種實施例之包含具有記憶體單元(其具有存取組件及記憶體元件)之一記憶體陣列之一例示性記憶體裝置之特徵之一方塊圖。
圖3展示根據多種實施例之具有一存取組件耦合至一記憶體元件之一例示性記憶體單元之一示意圖。
圖4展示根據多種實施例之具有一存取組件耦合至一記憶體元件之一例示性記憶體單元之一示意圖。
圖5展示根據多種實施例之具有一存取組件耦合至一記憶體元件之一例示性記憶體單元之一示意圖。
圖6展示根據多種實施例之具有配置成一電阻式記憶體單元之組件之一例示性設備之一方塊圖。
圖7展示根據多種實施例之具有配置成一電阻式記憶體單元之組件之一例示性設備之一方塊圖。
圖8展示根據多種實施例之具有配置成一電阻式記憶體單元之組 件之一例示性設備之一方塊圖。
圖9展示根據多種實施例之具有一記憶體單元之一設備之形成之一例示性方法之特徵。
圖10展示根據多種實施例之包含形成一電阻式記憶體單元之形成一結構之一例示性方法之特徵。
圖11展示根據多種實施例之操作一記憶體單元之一例示性方法之特徵。
圖12展示根據多種實施例之一製成晶圓。
圖13展示根據多種實施例之一電子系統之多種特徵之一方塊圖。
下文詳細描述參考憑藉圖解說明展示本發明之多種實施例之隨附圖式。此等實施例經描述足夠詳細以使一般技術者能夠實施此等及其他實施例。可利用其他實施例且可對此等實施例進行結構、邏輯及電子改變。該等多種實施例未必相互排斥，這係因為某些實施例可與一或多個其他實施例組合以形成新實施例。因此，下文詳細描述不採取一限制意義。
不同記憶體單元架構提供多種不同記憶體裝置。例如，一電阻式記憶體裝置使用其中記憶體單元之一材料區域之電阻狀態被用以對應儲存資料之一架構。該等電阻狀態可對應一低電阻狀態(LRS)及一高電阻狀態(HRS)。使用多於兩個電阻區域，可能係其他狀態。一電阻式記憶體裝置可被結構化為一電阻式隨機存取記憶體(RRAM)。
此外，存在其中可實現一電阻式記憶體裝置之不同形式。一種形式係如一絲狀電阻式記憶體裝置。在一絲狀電阻式記憶體單元中，該記憶體裝置經結構化以有效地產生改變一記憶體單元之電阻之一細絲。一電阻式記憶體單元之另一形式係一區域電阻式記憶體單元。一 區域電阻式記憶體單元作為一區域依賴結構而非一基於細絲的結構操作。相較於絲狀電阻式記憶體單元，區域電阻式記憶體單元可具有單元電流-電壓特徵之優越的可量測性及內建非線性。此等屬性使裝置之構造能夠用於低於20nm之非揮發性記憶體應用中。
一種區域電阻式記憶體單元係一多價氧化物(MVO)單元。將一電場施加至一MVO單元，可發生氧氣之移動使得該MVO可接收或提供氧離子以改變價狀態。一MVO單元可包含連接至一絕緣金屬氧化物(IMO)區域之一導電金屬氧化物(CMO)區域，其中CMO區域與IMO區域之組合連接至兩個電極且介於兩個電極之間，其中該IMO區域在一施加電場作用下可提供一可改變電阻。使用CMO及IMO之層疊裝置，氧離子可被移進及移出該IMO材料以改變可改變該層疊裝置之電阻率(傳導率)之能量勢壘高度。MVO裝置可在其中一極性之一電場針對一設定操作在一方向上移動氧氣且相反極性在另一方向上移動氧氣以提供一重設能力之一種雙極方式下操作。
然而，使用習知MVO技術提供可靠記憶體操作之一挑戰包含歸因於使MVO單元處於一HRS或一LRS中後之氧氣擴散/漂移之較差的資料留存。此外，歸因於用為一電極之一貴金屬及其連接至之導電金屬氧化物材料之高效功函數，習知MVO單元之隧穿電阻對於快速感測會過高。
在多種實施例中，一電阻式記憶體單元結構包含插入一氧化物與一介電質之間之一區域，該組合結構配置成介於兩個電極之間。此一結構可用以增加操作電流密度且相較於習知MVO單元可用以加強留存特徵。插入區域可用作氧氣之一擴散障壁。插入區域可結構化為一氧化物與一介電質之間之一相對較薄區域。氧化物可係諸如一導電金屬氧化物之一導電氧化物，且介電質可係一絕緣氧化物。例如，為增加單元讀取電流，可選擇一氧化物與一介電質之間之區域插入層之 材料及厚度。障壁可包含讓氧氣有效地傳導穿過之一金屬材料。一金屬材料系一金屬、金屬合金、金屬組合、一組合物(其包含一金屬及一非金屬使得其具有金屬導電性(電阻率)屬性)或此等組合物之組合。障壁之材料及結構可根據一給定準則選擇以具有諸如下列特徵之一或多者：在程式化/抹除操作期間具有高氧擴散率而在留存期間具有低氧擴散率，在單元操作及氧氣移動期間保持金屬或半導體性導電屬性以允許低單元電阻，及在與電阻式記憶體單元之介電質接觸時具有一低效功函數。
圖1展示一記憶體裝置100之一例示性實施例之一方塊圖。記憶體裝置100可包含具有複數個記憶體單元101之一記憶體陣列102。一記憶體陣列係可根據複數個參數邏輯配置之記憶體單元之一系統配置。在多種實施例中，各記憶體單元可根據兩個參數值定址。該兩個參數可被稱為列及行。一記憶體單元可根據一列值及一行值邏輯定位於唯一索引之記憶體陣列中。列及行不限於一特定物理定向或線性關係。一記憶體陣列之一列可配置成在相同時間藉由指定給列值之一解碼器所存取之記憶體單元之群組。一記憶體陣列之一行可配置成在相同時間藉由指定給行值之一解碼器所存取之記憶體單元之群組。記憶體單元101可沿著存取線104及第一資料線106配置成列及行。例如，存取線可結構化為字線以傳輸信號WL0至WLm且第一資料線可結構化為位元線以傳輸信號BL0至BLn。記憶體裝置100可使用存取線104及第一資料線106以將資訊傳送至記憶體單元101及自記憶體單元101傳送資訊。一列解碼器107及一行解碼器108解碼在位址線109上之定址信號A0至AX以判定記憶體單元101之何者將被存取。
操作一感測放大器電路110以判定讀取自記憶體單元101之資訊值且所讀取之資訊係以信號形式傳達至第一資料線106。感測放大器電路110亦可使用在第一資料線106上之信號以判定待寫入記憶體單元 101之資訊值。
記憶體裝置100可包含電路112以傳送記憶體陣列102與輸入/輸出(I/O)線105之間之資訊。在I/O線105上之信號DQ0至DQN可代表讀取自記憶體單元101或寫入至記憶體單元101之資訊。I/O線105可包含在其中記憶體裝置100可駐留之一封裝上記憶體單元內之節點(或替代地，針腳、焊球、或諸如受控倒疊晶片連接(C4)或覆晶附接(FCA)之其他互連技術。記憶體裝置100外部之其他裝置可通過I/O線105、位址線109或控制線120與記憶體裝置100通信。例如，此等外部裝置可包含一記憶體控制器或一處理器。
記憶體裝置100可執行記憶體操作(諸如一讀取操作)以自所選記憶體單元101讀取資訊及一程式化操作(亦稱作一寫入操作)以將資訊程式化(例如，寫入)入所選記憶體單元101。記憶體裝置100亦可執行一記憶體抹除操作以自一些或所有記憶體單元101清除資訊。一記憶體控制單元118基於在控制線120上之信號控制記憶體操作。在控制線120上之信號之實例可包含用於指示記憶體裝置100可(或應)執行何操作(例如，一程式化或讀取操作)之一或多個時序信號及其他信號。記憶體裝置100外部之其他裝置可控制在控制線120上之控制信號值。外部裝置可包含(例如)一處理器或一記憶體控制器。在控制線120上之信號之一組合之特定值可產生一命令(例如，諸如一程式化或讀取命令)，該命令可引起記憶體裝置100執行一對應記憶體操作。該對應記憶體操作可包含(例如)一程式化、讀取或抹除操作。
各記憶體單元101可經程式化以儲存表示一單個位元值或多個位元(諸如兩個、三個、四個或一更高數目個位元)值之資訊。例如，各記憶體單元101可經程式化以儲存表示一單個位元之一二元值「0」或「1」之資訊。按單元之單個位元有時可被稱作一單位階單元。在另一實例中，各記憶體單元101可經程式化以儲存代表多個位元值(例 如，兩個位元之四個可能值「00」、「01」、「10」及「11」之一者、三個位元之八個可能值「000」、「001」、「010」、「011」、「100」、「101」、「110」及「111」之一者或多個位元之另一組值)之資訊。具有儲存多個位元之能力之一單元有時被稱為一多層級單元或多階段單元。
記憶體裝置100可接收包含分別在一第一供應線130及一第二供應線132上之供應電壓信號Vcc及Vss之一供應電壓。供應電壓信號Vss可在一接地電位處操作。接地電位可具有約零伏特之一值。供應電壓信號Vcc可包含自一外部電源(諸如一電池或一交流電至直流電(AC-DC)轉換電路)供應給記憶體裝置100之一外部電壓。
記憶體裝置100之電路112可包含一選擇電路115及一輸入/輸出(I/O)電路116。選擇電路115可回應信號SEL1至SELn以選擇在第一資料線106及第二資料線113上之可表示讀取自記憶體單元101或程式化入記憶體單元101之資訊之信號。行解碼器108可基於在位址線109上之A0至AX定址信號選擇性地啟動SEL1至SELn信號。選擇電路115可選擇在第一資料線106及第二資料線113上之信號以提供在讀取及程式化操作期間記憶體陣列102與I/O電路116之間之通信。
記憶體裝置100可包含一非揮發性記憶體裝置且記憶體單元101可包含非揮發性記憶體單元使得記憶體單元101可在自記憶體裝置100斷電時留存儲存於其中之資訊。該電力可藉由標幟Vcc、Vss或其兩者表示。
各記憶體單元101可包含具有其中至少一部分可經程式化以改變其電阻值之材料之一記憶體元件。各記憶體單元101可在其在一程式化操作中經程式化時具有對應於一電阻值之一狀態。因此不同電阻值可表示在各記憶體單元101中程式化之不同資訊值。
記憶體裝置100可在其接收一程式化命令及待程式化入一或多個 所選記憶體單元101中之一資訊值時執行一程式化操作。程式化命令可自一外部處理器、一記憶體控制器或其他控制器接收。基於該資訊值，記憶體裝置100可程式化所選記憶體單元以使其等具有適當的電阻值以表示儲存於其中之資訊值。記憶體裝置100可包含若干裝置及若干記憶體單元，且可使用類似於或相同於下文描述之參考本文中所論述之各種其他圖式及實施例之記憶體操作而操作。
圖2展示包含具有記憶體單元201(其具有存取組件211及記憶體元件222)之一記憶體陣列202之一記憶體裝置200之一例示性實施例之特徵之一方塊圖。記憶體陣列202可類似於或相同於圖1中之記憶體陣列102。記憶體單元201可沿著存取線配置成230、231及232之若干列以傳輸諸如信號WL0、WL1及WL2之信號。存取線可以係字元線。記憶體單元201亦可沿著資料線配置成240、241及242之若干行以傳輸諸如信號BL0、BL1及BL2之信號。資料線可係位元線。存取組件211可(例如)藉由使用信號WL0、WL1及WL2之適當值啟動以容許對記憶體元件222之存取以自該記憶體元件222讀取資訊或將資訊程式化入該記憶體元件222。記憶體陣列202可具有多於或少於如圖2中展示之記憶體單元201之數目個記憶體單元201。
將資訊程式化入記憶體元件222可包含使記憶體元件222具有特定電阻值或特定範圍電阻值。對於一電阻式隨機存取記憶體單元，可將一電場施加至移動氧空位。接著，自一記憶體元件222讀取資訊可包含量測記憶體元件222之一電阻值。量測電阻可包含感測流經記憶體單元201之多者之一電流值。基於電流之一量測值可判定儲存於記憶體中之資訊之一對應值。資訊之判定可基於電流值。
圖3至圖5各展示具有分別耦合至記憶體元件333、444、555之不同存取組件311、411、511之不同記憶體單元301、401、501之例示性實施例之一示意圖。圖3至圖5中之標幟WL及BL之電路可分別對應圖 1中之存取線104之任一者及第一資料線106之任一者。圖3至圖5分別展示包含一金屬氧化物半導體場效電晶體(MOSFET)、一雙極接面電晶體(BJT)及一二極體之存取組件311、411、511之實例。記憶體單元301、401及501可包含其他類型之存取組件。
記憶體元件333、444、555之各者可耦合至兩個電極且佈置於兩個電極之間，諸如圖3中之一第一電極351及一第二電極352、圖4中之一第一電極451及一第二電極452及圖5中之一第一電極551及一第二電極552。圖3至圖5示意性地將該等電極展示為點。在結構上，此等電極之各者可包含一導電材料。記憶體元件333、444、555之各者可包含(例如)回應於一信號而改變以具有不同電阻值之一材料。儲存於記憶體元件中之資訊值可對應記憶體元件之電阻值或範圍。存取組件311、411及511可在記憶體單元之操作(諸如讀取、程式化或抹除操作)期間經由各對電極使信號能夠自記憶體元件333、444、555傳送或傳送至該記憶體元件333、444、555。
由於記憶體單元301、401或501被實現為一電阻式隨機存取記憶體(RRAM)單元，故電極351及352、電極451及452及電極551及552可係該RRAM單元之兩個電極(該兩個電極之間具有一可操作可變電阻區域)。記憶體元件333、444及555可被實現為該可操作可變電阻區域。可將一介電質結構化為兩個電極之間之該可操作可變電阻區域。該介電質包含可操作用於接收及提供氧氣之材料，從而提供根據氧氣是否自介電質收集或移除之電阻之一改變。該介電質可係氧化物。該氧化物可包含氧化鋯、氧化鉿、氧化鈦、氧化矽鋯或氧化鋁之一或多者。可使用其他氧化物或金屬氧化物。結構化為一電阻式隨機存取記憶體單元之記憶體單元301、401或501可分別包含在氧化物333、444或555分別與兩個對應電極351及352之一者、兩個對應電極451及452之一者或兩個對應電極551及552之一者之間之一緩衝區域。在多種實 施例中，兩個對應電極351及352之至少一者、兩個對應電極451及452之至少一者或兩個對應電極551及552之至少一者可包含與氧化物反應之一材料。
一程式化操作可使用信號WL以啟動存取組件311、411、511且接著透過該等記憶體元件333、444、555施加一信號(例如，具有一程式化電壓或電流之一信號)。此一信號可導致記憶體元件333、444、555之材料之至少一部分改變狀態。可藉由(例如)執行一抹除操作而反轉該改變。電阻值之差異可用以表示不同狀態，該等狀態表示儲存於記憶體元件333、444、555中之資訊之不同值。
一讀取操作可使用信號WL以啟動存取組件311、411或511且接著透過記憶體元件333、444、555施加具有一電壓或一電流之一信號。該讀取操作可基於一讀取電壓或電流而量測記憶體單元301、401、501之電阻以判定儲存於其等之中之對應資訊值。例如，在記憶體單元301、401、501之各者中，在一讀取電流通過記憶體元件333、444、555時，一不同電阻值可將一不同值(例如，電壓值或電流值)加諸於信號BL。記憶體裝置之其他電路(例如，諸如圖1中之I/O電路116之一電路)可使用信號BL量測記憶體元件333、444、555之電阻值以判定儲存於其等之中之資訊值。
在一讀取操作中，導致一電流流經記憶體元件之信號(例如，在圖3或圖4中之信號BL或在圖5中之信號WL)值(例如，電壓)足以產生電流但不足以引起記憶體元件之任何部分改變狀態。因此，儲存於記憶體元件中之資訊值在讀取操作期間及讀取操作之後可保持不變。
在一抹除操作中，該信號(例如，圖3或圖4中之信號BL或圖5中之信號WL)之電壓值可具有與在一程式化操作中使用之電壓相反之極性。在此情況下產生一電流值之信號可因此改變或重設記憶體元件之材料至其初始狀態(例如，在在記憶體單元上執行之任何程式化之前 之一狀態)。
圖6展示具有配置成一電阻式記憶體單元601之組件之一設備600之一例示性實施例之一方塊圖。電阻式記憶體單元601包含兩個電極620及625、結構化為電極620及625之間之一可操作可變電阻區域之一介電質605及佈置於介電質605與兩個電極620、625之一者之間之一區域中之一障壁610。電阻式記憶體單元601可經結構化具有一區域獨立可變電阻而非一基於細絲可變電阻。障壁610具有一結構及一材料組合物，該結構及材料組合物在電阻式記憶體單元601之程式化或抹除期間提供高於一第一臨限值之氧擴散率且在電阻式記憶體單元601之一留存狀態期間提供低於一第二臨限值之氧擴散率，其中第一臨限值大於第二臨限值。第一及第二臨限值可經設定以提供作為障壁610之材料及結構之選擇之一基礎之一氧擴散率範圍。障壁610可在程式化/抹除期間具有高氧擴散率而在留存期間具有低氧擴散率。程式化/抹除可在一高電場而留存可在一低電場。障壁610之結構及材料組合物可經選擇以在單元操作期間保持一金屬狀態或一半導體狀態以提供氧氣移動以容許電阻式記憶體單元601之一低電阻。
障壁610可包含金屬材料。此金屬材料之實例包含(但不限於)釕、釕氧化物、銦氧化物或鋅氧化物之一或多者。釕氧化物、銦氧化物及鋅氧化物可分別係(但不限於)RuO2、In2O3及ZnO形式。介電質605可包含(但不限於)氧化鉿(HfOX)、氧化鋯(ZrOX)、氧化矽鋯(ZrSiOX)、氮氧化矽鋯(ZrSiON)、氧化矽鉿(HfSiOX)、氮氧化矽鉿(HfSiON)、氧化鋁(AlOX)、氧化矽鋁(AlSiOX)、氮氧化矽鋁(AlSiON)之一或多者或此等材料之組合。在多種實施例中，兩個電極620及625之一或兩者可包含一或多種貴金屬。可將其他導電材料用作電極620及625。電極620與電極625可由相同或不同材料組成。電極620與電極625可具有相同或不同結構。
圖7展示具有配置成一電阻式記憶體單元701之組件之一設備700之一例示性實施例之一方塊圖。電阻式記憶體單元701可包含一第一電極720及一第二電極725、在第一電極702上之一介電質705，該介電質705結構化為一可操作可變電阻區域、佈置於介電質705上之一障壁710及佈置於障壁710上且相鄰於第二電極725之氧化物715。障壁710可包含可讓氧氣移動穿過之金屬材料。障壁710可具有一結構及一材料組合物，該結構及材料組合物在電阻式記憶體單元701之程式化或抹除期間提供高於一第一臨限值之氧擴散率且在電阻式記憶體單元701之一留存狀態期間提供低於一第二臨限值之氧擴散率，其中第一臨限值大於第二臨限值。第一及第二臨限值可經設定以提供作為障壁710之材料及結構之選擇之一基礎之一氧擴散率範圍。障壁710可在程式化/抹除期間具有高氧擴散率而在留存期間具有低氧擴散率。程式化/抹除可在一高電場而留存可在一低電場。障壁710之結構及材料組合物可經選擇以在單元操作期間保持一金屬狀態或一半導體狀態以提供氧氣移動以容許電阻式記憶體單元701之一低電阻。
障壁710可包含金屬材料。此金屬材料之實例包含(但不限於)釕、釕氧化物、銦氧化物或鋅氧化物之一或多者。釕氧化物、銦氧化物及鋅氧化物可分別係(但不限於)RuO2、In2O3及ZnO形式。
介電質705可包含將一電阻改變提供給電阻式記憶體單元701之一介電質材料，該介電質材料在電阻式記憶體單元701之操作中容許氧氣移進及移出該介電質材料。此等介電質材料之實例可包含(但不限於)HfOx、ZrOx、ZrSiOx、ZrSiON、HfSiOx、HfSiON、AlOx、AlSiOx、AlSiON之一或多者或此等材料之組合。氧化物715包含提供一氧源之氧化物材料使得氧氣可自氧化物715穿過障壁710移動至介電質705且氧氣可自其自介電質705穿過障壁710之移動收集於氧化物715中。此等氧化物之實例可包含(但不限於)鐠鈣錳氧化物(PCMO)、鑭 鍶鈷氧化物或鑭鍶錳氧化物之一或多者。該等PCMO、鑭鍶鈷氧化物及鑭鍶錳氧化物可分別係(但不限於)(PrCa)MnO3、(LaSr)CoO3及(LaSr)MnO3形式。
兩個電極720及725之一或兩者可包含鉑、金或銥之一或多者。可將其他貴金屬或其等之組合可用在兩個電極720及725之一或兩者中。可將其他導電材料用作電極720及725。電極720與電極725可由相同材料或不同材料組成。電極720與電極725可具有相同結構或不同結構。電極720可佈置於絕緣區域730-1與730-2內部或絕緣區域730-1與730-2之間。可將絕緣區域730-1及730-2實現為(例如)氮化矽區域。在另一實施例中，電極720可跨基板延伸而無SiN圍繞。
電阻式記憶體單元701係佈置於一基板702上。基板702可包括：矽、鍺矽、鍺、砷化鎵、矽藍寶石或其他合適材料。基板702可包含可與電阻式記憶體單元701操作之其他結構。此等多種其他結構可在基板702上或基板702內部形成。電阻式記憶體單元701可配置成一記憶體之電阻式記憶體單元之一陣列。電阻式記憶體單元可配置成區域電阻式記憶體單元。
圖8展示具有配置成一電阻式記憶體單元801之組件之一設備800之一例示性實施例之一方塊圖。電阻式記憶體單元801包含一第一電極820及一第二電極825、在第一電極820上之一介電質805，該介電質805結構化為一可操作可變電阻區域、在障壁上之氧化物的結構對817-1...817-N，其中該等結構對817-1...817-N彼此堆疊在介電質805與第二電極825之間。結構對817-1...817-N分別包含氧化物815-1在障壁810-1上...氧化物815-N在障壁810-N上。障壁810-1...810-N之各者可係可讓氧氣移動穿過之低電阻材料(例如，金屬材料)。障壁810-1...810-N之各者可具有一結構及一材料組合物，該結構及材料組合物在電阻式記憶體單元801之程式化或抹除期間提供 高於一第一臨限值之氧擴散率且在電阻式記憶體單元801之一留存狀態期間提供低於一第二臨限值之氧擴散率，其中第一臨限值大於第二臨限值。第一及第二臨限值可經設定以提供作為障壁810-1...810-N之材料及結構之選擇基礎之一氧擴散率範圍。障壁810-1...810-N之結構及材料組合物可經選擇以在單元操作期間保持一低電阻狀態(LRS)或一高電阻狀態(HRS)以提供氧氣移動以容許電阻式記憶體單元801之一低電阻。
障壁810-1...810-N可包含(但不限於)釕、釕氧化物、銦氧化物、鋅氧化物之一或多者或其他可讓氧氣移動穿過之金屬材料。釕氧化物、銦氧化物及鋅氧化物可分別係(但不限於)RuO2、In2O3及ZnO形式。氧化物815-1...815-N可包含PCMO、鑭鍶鈷氧化物、鑭鍶錳氧化物之一或多者或在電阻式記憶體單元801中提供一氧源之其他氧化物。
在多種實施例中，可將替代結構實現為記憶體單元801。儘管圖8展示連接電極825及介電質805之整數數目個結構對817-1...817-N，電阻式記憶體單元801可包含連著一額外氧化物815或障壁810之結構對之一或多者。可結構化此額外區域使得一障壁區域接觸電極825。可結構化此額外區域使得一氧化物區域接觸介電質805。一額外氧化物815及額外障壁810可經包含使得額外障壁區域接觸電極825且額外氧化物區域接觸介電質805。可將此等額外區域視為提供一非整數數目之結構對。可實現源氧化物及障壁區域之其他堆疊配置。可實施記憶體單元801中之源氧化物及障壁層之多個堆疊以改善單元效能。
介電質805可包含將一電阻改變提供給電阻式記憶體單元801之一介電質材料，該介電質材料在電阻式記憶體單元801之操作中容許氧氣移進及移出該介電質材料。此等介電質材料之實例可包含(但不 限於)氧化鋯、氧化鉿、氧化矽鋯或氧化鋁之一或多者。兩個電極820及825之一或兩者可包含鉑、金或銥之一或多者。可將其他貴金屬或其等之組合用於兩個電極820及825之一或兩者中。電極820可佈置於絕緣區域830-1與830-2內部或絕緣區域830-1與830-2之間。可將絕緣區域830-1及830-2實現為(例如)氮化矽區域。在另一實施例中，電極820可跨基板延伸而無SiN圍繞。
電阻式記憶體單元801係佈置於一基板802上。基板802可包括：矽、鍺矽、鍺、砷化鎵、矽藍寶石或其他合適材料。基板802可包含可與電阻式記憶體單元801操作之其他結構。此等多種其他結構可在基板802內部形成。用在記憶體單元801中之材料可類似於或相同於圖6中記憶體單元601之材料或圖7中記憶體單元701之材料。電阻式記憶體單元801可配置成一記憶體之電阻式記憶體單元之一陣列之一部分。電阻式記憶體單元801可配置成區域電阻式記憶體單元。該區域電阻式記憶體單元可配置成類似於或相同於與圖1、圖2或圖3相關聯之一記憶體之一記憶體。該區域電阻式記憶體單元可配置成其他記憶體架構。
圖9展示包含形成一電阻式記憶體單元之形成一結構之一方法之一例示性實施例之特徵。在910處，可形成一第一電極。形成第一電極可包含在一氮化矽區域形成第一電極。在920處，可在第一電極上形成結構化為一可操作可變電阻區域之一介電質。
在930處，可在介電質上形成一障壁。此可在介電質與一待形成第二電極之間之一區域內形成。障壁可係一金屬障壁。可將障壁結構化以容許在相對於源及介電質之一施加電場下往返於導向至介電質之一源之氧氣移動且阻止氧氣離開一結構至提供增強型資料留存之一位準。障壁可經形成具有一結構及一材料組合物，該結構及材料組合物在電阻式記憶體單元之程式化或抹除期間提供高於一第一臨限值之氧 擴散率且在電阻式記憶體單元之一留存狀態期間提供低於一第二臨限值之氧擴散率，其中第一臨限值大於第二臨限值。該結構及材料組合物可經選擇以在單元操作期間保持一金屬狀態或一半導體狀態以提供氧氣移動以容許電阻式記憶體單元之一低電阻。形成障壁可包含形成可讓氧氣可操作移動穿過之Ru、RuO2、In2O3、ZnO或金屬之一或多者。
在940處，可形成第二電極。形成第一電極、形成第二電極、形成障壁或形成介電質可包含使用一單層或部分單層之序列化處理程序。可將該單層或部分單層之序列化處理程序實行為一自我限制程序(諸如原子層沈積)。形成第一電極、形成第二電極、形成障壁或形成氧化物可包含使用一化學氣相沈積處理程序。可使用代表性地用於半導體裝置中之其他製造處理程序以形成類似於或相同於本文中所論述之電阻式記憶體單元之電阻式記憶體單元，該等電阻式記憶體單元包含類似於或相同於本文中所論述之材料之材料。
圖10展示包含形成一電阻式記憶體單元之形成一結構之一方法之一例示性實施例之特徵。在1010處，可形成一第一電極。在1020處，可在第一電極上形成一介電質。介電質可由一材料形成且結構化為一可操作可變電阻區域。形成介電質可包含形成氧化鋯、氧化鉿、氧化矽鋯或氧化鋁之一或多者。
在1030處，可在介電質上形成一障壁。可將障壁結構化以容許在相對於源及介電質之一施加電場下往返於導向至介電質之一源之氧氣移動。障壁可經選擇及形成而具有一結構及一材料組合物，該結構及材料組合物在電阻式記憶體單元之程式化或抹除期間提供高於一第一臨限值之氧擴散率且在電阻式記憶體單元之一留存狀態期間提供低於一第二臨限值之氧擴散率。第一臨限值大於第二臨限值。障壁之結構及材料組合物可經選擇以在單元操作期間保持一金屬狀態或一半導 體狀態以提供氧氣移動以容許電阻式記憶體單元之一低電阻。形成障壁可包含形成Ru、RuO2、In2O3或ZnO之一或多者。
在1040處，在障壁上相鄰於一第二電極可形成一氧化物。氧化物可將一氧源提供給穿過障壁之至介電質及自介電質之氧氣移動。形成氧化物可包含形成鐠鈣錳氧化物、鑭鍶鈷氧化物或鑭鍶錳氧化物之一或多者。在1050處，形成第二電極。形成第一電極及第二電極之一者或兩者可包含形成一或多種貴金屬。
形成第一電極、形成第二電極、形成介電質、形成障壁或形成氧化物可包含使用一單層或部分單層之序列化處理程序。可將單層或部分單層之序列化處理程序實行為一自我限制程序(諸如原子層沈積)。形成該第一電極、形成該第二電極、形成該介電質、形成該障壁或形成該氧化物可包含使用一化學氣相沈積處理程序。可使用代表性地用於半導體裝置中之其他製造處理程序以形成類似於或相同於本文中所論述之電阻式記憶體單元電阻式記憶體單元，該等電阻式記憶體單元包含類似於或相同於本文中所論述之材料之材料。
在多種實施例中，形成一電阻式記憶體單元可包含形成結構對，各結構對包含在障壁材料上之一導電金屬氧化物。結構對可彼此堆疊在介電質與第二電極之間。
圖11展示操作一記憶體單元之一方法之一例示性實施例之特徵。在1110處，操作一電阻式記憶體單元。該電阻式記憶體單元可包含兩個電極、結構化為一可操作可變電阻區域在該兩個電極之間之一介電質及佈置於介電質與兩個電極之一者之間之一區域中之一障壁。障壁可係一金屬障壁。障壁可具有一結構及一材料組合物，該結構及材料組合物在電阻式記憶體單元之程式化或抹除期間提供高於一第一臨限值之氧擴散率且在電阻式記憶體單元之一留存狀態期間提供低於一第二臨限值之氧擴散率。第一臨限值大於第二臨限值。操作電阻式記憶 體單元可包含在電阻式記憶體單元之操作期間保持障壁之金屬狀態或半導體狀態。障壁之結構及材料組合物可經形成以在單元操作期間保持一金屬狀態或一半導體狀態以提供導致電阻式記憶體單元之一低電阻之氧氣移動。
在1120處，跨兩個電極施加一信號以使電阻式記憶體單元處於一高電阻狀態或一低電阻狀態中而無電場跨障壁。可在程式化或抹除操作期間施加一電場使得該電場高於一留存狀態期間之一電場。操作一記憶體單元可包含操作經結構化類似於或相同於本文中所描述之記憶體單元之一記憶體單元。
用於單元操作之機構可包含自氧化物穿過障壁至介電質以提供HRS狀態之氧氣移動及自介電質穿過障壁至氧化物以提供LRS狀態之氧氣移動。提供增強操作之一障壁區域之實例包含(但不限於)Ru、RuO2、In2O3或ZnO之一薄區域。例如，對於具有PCMO為氧化物且ZrOX為介電質(一Ru區域分隔該PCMO及ZrOX)之一單元，改良的單元資料留存係與在一MVO單元中具有PCMO為一CMO且ZrOX為一IMO之一類似結構單元(無一障壁區域)相比較而量測。該比較展示Ru間層之使用亦增加無Ru障壁之單元之LRS狀態之讀取電流(在-1V處之自約1e0A/cm2至約1e4A/cm2之大約3階數)。此一具有一障壁區域之一電阻式記憶體單元可將快速感測提供給一非揮發性記憶體單元。
圖12圖解說明經配置以提供多個電子組件之一晶圓1200之一實例。可將晶圓1200提供給其中可製造複數個晶粒1205之一晶圓。或者，可將晶圓1200提供給其中複數個晶粒1205經處理以提供電子功能性且為封裝而等待自晶圓1200分離之一晶圓。可將晶圓1200提供為一半導體晶圓、一絕緣體上半導體晶圓或其他用於處理諸如一積體電路晶片之電子裝置之適當晶圓。晶圓1200可根據關於圖1至圖11之任何實施例製造。
使用多種遮罩及處理技術，各晶粒1205可經處理以包含功能電路使得各晶粒1205被製造為具有相同功能性之一積體電路且封裝為如在晶圓1200上之其他晶粒之結構。或者，使用多種遮罩及處理技術，多組晶粒1205可經處理以包含功能性電路使得非所有晶粒1205被製造為具有相同功能性之一積體電路且封裝為如在晶圓1200上之其他晶粒之結構。具有電路整合於其上提供電子化能力之一封裝晶粒在本文中被稱為一積體電路(IC)。
晶圓1200可包含電阻式記憶體，其中各電阻式記憶體定位於一晶粒1205中。電阻式記憶體可被結構化為一電阻式隨機存取記憶體。各電阻式記憶體可包含電阻式記憶體單元。各電阻式記憶體單元可包含兩個電極，其中一介電質介於兩個電極之間。可將該介電質結構化為電阻式記憶體單元之一可操作可變電阻。可將一或多個暫存區任意配置在電阻式記憶體單元中。可將可操作可變電阻結構化為一介電質，該介電質藉由具有在程式化/抹除期間具有高氧氣擴散率而在留存期間具有一低氧氣擴散率之一結構及一材料組合物之一障壁自一氧化物源分離。程式化/抹除可對應一高電場而留存可對應一低電場。障壁可係一金屬障壁。障壁之結構及材料組合物可經選擇以在單元操作期間保持一金屬狀態或一半導體狀態以提供氧氣移動而容許該電阻式記憶體單元之一低電阻。相較於一些習知電阻式記憶體裝置，在一電阻式記憶體單元中具有將一氧化物與一介電質分離之一障壁之此一裝置架構可提高其中佈置電阻式記憶體單元之記憶體裝置之性能。
圖13展示包含結構化為一電阻式記憶體之一記憶體1303之一系統1300之一方塊圖。電阻式記憶體可係一電阻式隨機存取記憶體。電阻式記憶體之各電阻式記憶體單元可包含兩個電極，其中一介電質在該兩個電極之間。介電質可以係結構化為一可操作可變電阻介電質之一介電質且可佈置成具有一障壁及氧化物將其與兩個電極之至少一者 分離。電阻式記憶體單元之裝置架構及記憶體可在類似於或相同於根據本文論述之多種實施例之結構之一方式中實現。
系統1300可包含有效耦合至記憶體1303之一控制器1302。系統1300亦可包含一電子設備1307及周邊裝置1309。控制器1302、記憶體1303、電子設備1307及周邊裝置1309之一或多者可係一或多個IC形式。一匯流排1306在系統1300之多種組件之間及/或中間提供電導電性。在一實施例中，匯流排1306包含各自獨立地經組態之一位址匯流排、一資料匯流排及一控制匯流排。在另一實施例中，匯流排1306使用公共導電線以提供藉由控制器1302調節其等之使用之位址、資料或控制之一或多者。控制器1302可係一或多個處理器之形式。
電子設備1307可包含額外記憶體。可將系統1300中之記憶體建構成諸如(但不限於)以下記憶體類型之一或多者：動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、同步動態隨機存取記憶體(SDRAM)、同步圖形隨機存取記憶體(SGRAM)、雙倍資料速率動態隨機存取記憶體(DDR)、雙倍資料速率SDRAM及基於磁性的記憶體。
周邊裝置1309可包含可與控制器1302一起操作之顯示器、成像裝置、印刷裝置、無線裝置、額外儲存記憶體及控制裝置。在多種實施例中，系統1300包含(但不限於)光纖系統或裝置、電光系統或裝置、光學系統或裝置、成像系統或裝置及資訊處理系統或裝置(諸如無線系統或裝置、通訊系統或裝置及電腦)。
儘管本文已描述並圖解說明特定實施例，熟悉此項技術者仍應瞭解旨在達到相同目的之任何配置可代替所展示之特定實施例。多種實施例使用本文所描述之實施例之排列及/或組合。應瞭解上述描述意欲為闡釋性而非限制性且本文使用之措辭或術語之目的係為描述。此外，在前述實施方式中，可見為簡化本發明之目的使各種特徵一起 分組在一單一實施例中。本發明方法不應被解釋為反映所主張實施例需要比每一請求項中明確引用之特徵更多的特徵之一意圖。因此，將「實施方式」後之申請專利範圍明確併入「實施方式」中，其中每一請求項本身均可作為本發明之一獨立實施例。
700‧‧‧設備
701‧‧‧電阻式記憶體單元
702‧‧‧基板
705‧‧‧介電質
710‧‧‧障壁
715‧‧‧氧化物
720‧‧‧第一電極
725‧‧‧第二電極
730-1‧‧‧絕緣區域
730-2‧‧‧絕緣區域

Claims (27)

  1. 一種設備，其包括：一電阻式記憶體單元，其包含：兩個電極；一介電質，其被結構化為該兩個電極之間之一可操作可變電阻區域；及一金屬障壁，其佈置於該介電質與該兩個電極之一者之間之一區域內，該金屬障壁具有一結構及一材料組合物，該結構及材料組合物在該電阻式記憶體單元之程式化或抹除操作期間提供高於一第一臨限值之氧擴散率且在該電阻式記憶體單元之一留存狀態期間提供低於一第二臨限值之氧擴散率，該第一臨限值大於該第二臨限值。
  2. 如請求項1之設備，其中該金屬障壁之該結構及材料組合物在單元操作期間有效地保持一金屬狀態或一半導體狀態以提供氧氣移動以容許該電阻式記憶體單元之一低電阻。
  3. 如請求項1之設備，其中該金屬障壁包含Ru、RuO2、In2O3或ZnO之一或多者。
  4. 如請求項1之設備，其中該兩個電極之一或兩者包含一或多種貴金屬。
  5. 一種設備，其包括：一電阻式記憶體單元，其包含：一第一電極及一第二電極；在該第一電極上之一介電質，該介電質經結構化為一可操作可變電阻區域；佈置於該介電質上之一金屬障壁，該金屬障壁具有一結構 及一材料組合物，該結構及材料組合物在該電阻式記憶體單元之程式化或抹除操作期間提供高於一第一臨限值之氧擴散率且在該電阻式記憶體單元之一留存狀態期間提供低於一第二臨限值之氧擴散率，該第一臨限值大於該第二臨限值；及一氧化物，其相鄰於該第二電極而佈置於該金屬障壁上。
  6. 如請求項5之設備，其中該金屬障壁之該結構及材料組合物在單元操作期間有效地保持一金屬狀態或一半導體狀態以提供氧氣移動以容許該電阻式記憶體單元之一低電阻。
  7. 如請求項5之設備，其中該金屬障壁包含Ru、RuO2、In2O3或ZnO之一或多者。
  8. 如請求項5之設備，其中該介電質包含氧化鉿、氧化鋯、氧化矽鋯、氮氧化矽鋯、氧化矽鉿、氮氧化矽鉿、氧化鋁、氧化矽鋁、氮氧化矽鋁之一或多者或此等材料之組合。
  9. 如請求項5之設備，其中該氧化物包含鐠鈣錳氧化物、鑭鍶鈷氧化物或鑭鍶錳氧化物之一或多者。
  10. 如請求項5之設備，其中該兩個電極之一或兩者包含鉑、金或銥之一或多者。
  11. 如請求項5之設備，其中該設備包含氧化物在金屬障壁上之結構對，該等結構對彼此堆疊在該絕緣金屬氧化物與該第二電極之間。
  12. 如請求項5之設備，其中該電阻式記憶體單元係配置成一記憶體裝置之電阻式記憶體單元之一陣列。
  13. 如請求項12之設備，其中該電阻式記憶體單元係配置成區域電阻式記憶體單元。
  14. 一種方法，其包括：形成一電阻式記憶體單元，其包含： 形成一第一電極；形成一介電質，該介電質結構化為在該第一電極上之一可操作可變電阻區域；在該介電質與一第二電極之間之一區域內形成一金屬障壁，該金屬障壁經形成具有一結構及一材料組合物以在該電阻式記憶體單元之程式化或抹除操作期間提供高於一第一臨限值之氧擴散率且在該電阻式記憶體單元之一留存狀態期間提供低於一第二臨限值之氧擴散率，該第一臨限值大於該第二臨限值，該結構及材料組合物經選擇以在單元操作期間保持一金屬狀態或一半導體狀態以提供氧氣移動以容許該電阻式記憶體單元之一低電阻；及形成該第二電極。
  15. 如請求項14之方法，其中形成該金屬障壁包含形成Ru、RuO2、In2O3或ZnO之一或多者。
  16. 如請求項14之方法，其中形成該第一電極包含在一氮化矽區域內形成該第一電極。
  17. 如請求項14之方法，其中形成該第一電極、形成該第二電極、形成該金屬障壁或形成該介電質包含使用一單層或部分單層序列化程序。
  18. 如請求項14之方法，其中形成該第一電極、形成該第二電極、形成該金屬障壁或形成該介電質包含使用一化學氣相沈積程序。
  19. 一種方法，其包括：形成一電阻式記憶體單元，其包含：形成一第一電極；在該第一電極上形成一介電質，該介電質由一材料形成且 結構化為一可操作可變電阻區域；在該介電質上形成一金屬障壁，該金屬障壁經形成具有一結構及一材料組合物以在該電阻式記憶體單元之程式化或抹除操作期間提供高於一第一臨限值之氧擴散率且在該電阻式記憶體單元之一留存狀態期間提供低於一第二臨限值之氧擴散率，該第一臨限值大於該第二臨限值；在該金屬障壁上相鄰於一第二電極而形成一氧化物；及形成該第二電極。
  20. 如請求項19之方法，其中在該金屬障壁上形成該氧化物包含在金屬障壁材料上形成氧化物作為結構對使得該等結構對彼此堆疊在該氧化物與該第二電極之間。
  21. 如請求項19之方法，其中形成該金屬障壁包含選擇該金屬障壁之該結構及材料組合物以在單元操作期間保持一金屬狀態或一半導體狀態以提供氧氣移動以容許該電阻式記憶體單元之一低電阻。
  22. 如請求項19之方法，其中形成該金屬障壁包含形成Ru、RuO2、In2O3或ZnO之一或多者。
  23. 如請求項19之方法，其中形成該介電質包含形成氧化鉿、氧化鋯、氧化矽鋯、氮氧化矽鋯、氧化矽鉿、氮氧化矽鉿、氧化鋁、氧化矽鋁、氮氧化矽鋁之一或多者或此等材料之組合，且形成該氧化物包含形成鐠鈣錳氧化物、鑭鍶鈷氧化物或鑭鍶錳氧化物之一或多者。
  24. 如請求項19之方法，其中形成該第一電極及該第二電極之一或兩者包含形成一或多種貴金屬。
  25. 一種方法，其包含：操作一電阻式記憶體單元，該電阻式記憶體單元包含： 兩個電極；一介電質，其經結構化為該兩個電極之間之一可操作可變電阻區域；及一金屬障壁，其佈置於該介電質與該兩個電極之一者之間之一區域內，該金屬障壁具有一結構及一材料組合物，該結構及材料組合物在該電阻式記憶體單元之程式化或抹除操作期間提供高於一第一臨限值之氧擴散率且在該電阻式記憶體單元之一留存狀態期間提供低於一第二臨限值之氧擴散率，該第一臨限值大於該第二臨限值；跨該兩個電極施加一信號以使該電阻式記憶體單元處於一高電阻狀態中或一低電阻狀態中而無電場跨該金屬障壁。
  26. 如請求項25之方法，其中該方法包含在該等程式化或抹除操作期間提供一電場使得該電場大於在一留存狀態期間之一電場。
  27. 如請求項25之方法，其中操作該電阻式記憶體單元包含在該電阻式記憶體單元之操作期間保持該金屬障壁之金屬或半導體狀態。
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