WO2012039415A1 - 半導体装置およびその制御方法 - Google Patents

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resistance state
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崎村　昇
宗弘 多田
阪本　利司
竜介 根橋
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日本電気株式会社
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Definitions

  • the present invention is based on the priority claim of Japanese Patent Application No. 2010-210984 (filed on Sep. 21, 2010), the entire contents of which are incorporated herein by reference. Shall.
  • the present invention relates to a semiconductor device and a control method thereof, and more particularly to a semiconductor device including a reconfigurable logic circuit (programmable logic LSI) incorporating a resistance change element as a switching element and a control method thereof.
  • a reconfigurable logic circuit programmable logic LSI
  • MRAM Magnetic RAM
  • PRAM Phase change RAM
  • RRAM Resistive RAM
  • metal oxide resistance change elements such as perovskite oxide or solid electrolyte resistance change elements, and controls the voltage or current applied to these resistance change elements to control the resistance change elements. Use the property that the resistance value changes.
  • Metal oxide resistance change element or solid electrolyte resistance change element has a very large ratio of on-resistance to off-resistance, and, for example, changes by about 5 to 6 digits. Therefore, these variable resistance elements are not limited to application to a nonvolatile memory, but can be applied to freely programming the truth value of a logic gate and freely connecting or disconnecting wiring. That is, by making the resistance change element function as a switching element, it can be applied to a nonvolatile reconfigurable logic circuit (programmable logic LSI).
  • programmable logic LSI programmable logic circuit
  • a switch using an electrochemical reaction by a solid electrolyte can be smaller in size than a CMOS switch and can have an on-resistance smaller than that of a CMOS switch by about one digit (for example, about 100 ⁇ ).
  • FIG. 10 is a diagram for explaining a program operation of a resistance change element using a solid electrolyte.
  • a resistance change element using a solid electrolyte has a structure in which an ion conductive layer is sandwiched between a first electrode that supplies metal ions and a second electrode that does not supply metal ions.
  • the metal when a voltage is applied between the two electrodes, when the first electrode is set to a potential higher than that of the second electrode, the metal is oxidized to metal ions on the surface of the first electrode, and the ion conductive layer. Metal ions are supplied inside. On the other hand, on the surface of the second electrode, metal ions in the ion conductive layer are reduced to metal, and the metal is deposited.
  • set operation The program operation from the off state (high resistance state) to the on state in FIG. 10B is referred to as “set operation”.
  • the metal when the first electrode is set to a potential lower than that of the second electrode in a state where the metal bridge is formed, the metal is a metal ion on the metal bridge surface having the same potential as the second electrode surface.
  • the metal ions are supplied into the ion conductive layer.
  • metal ions in the ion conductive layer are reduced to metal, and metal is deposited. Accordingly, the metal bridge gradually becomes thinner, and at a certain point, the conduction path between both electrodes via the metal bridge is interrupted.
  • the electrical conduction between the two electrodes changes from the conductive state via the metal bridge to the ionic conduction in the ion conductive layer, so that the resistance between the two electrodes increases rapidly. That is, the switch is turned off (high resistance state).
  • reset operation The program operation from the on state to the off state in FIG. 10D is referred to as “reset operation”.
  • a resistance change element using a solid electrolyte performs switching between an “on state” and an “off state” by forming and extinguishing a conduction path via a metal bridge. Since this variable resistance element has a simple structure, the manufacturing process is simple, and the element size can be reduced to the nanometer order.
  • Patent Document 1 in order to solve the degradation problem of the reference cell, a semiconductor memory that efficiently corrects the state of the reference cell, prevents the degradation of the reference cell due to disturbance or the like, and maintains the value of the reference cell with high accuracy An apparatus is described.
  • Patent Document 2 describes a semiconductor element that can be programmed as a logic operation and can also operate as a nonvolatile memory element.
  • the logic operation power supply voltage is about 1V. Therefore, it is preferable that the off state can be maintained for 10 years or more in a state where a voltage of 1 V is applied to both ends of the resistance change element in the off state.
  • FIG. 11 is a diagram showing an example of the program characteristics of a resistance change element using a solid electrolyte. Note that a system in which the voltage at the external interface is 3.3 V or 2.5 V is generally used, and it is relatively easy to use a high voltage transistor for that purpose in the program circuit. Therefore, as shown in FIG. 11, it is preferable to set the program voltage in the range of 3V to 5V.
  • the device characteristics of the resistance change element can be adjusted by appropriately designing the material and film thickness of the electrode layer and the ion conductive layer.
  • An object of the present invention is to provide a semiconductor device and a control method therefor that solve such a problem.
  • a semiconductor device is: A plurality of resistance change elements are provided, and each of the plurality of resistance change elements is in a first resistance state or a second resistance state having a lower resistance value than the first resistance state.
  • a reconfigurable logic circuit whose logic configuration is determined; A resistance value monitoring circuit that is provided in advance with a resistance change element programmed to a first resistance state, and detects whether the resistance change element holds the first resistance state; When it is detected that the variable resistance element provided in the resistance value monitor circuit does not hold the first resistance state, the voltage for programming from the second resistance state to the first resistance state is: And a controller that applies to one of the plurality of variable resistance elements provided in the reconfigurable logic circuit that holds the first resistance state.
  • a method for controlling a semiconductor device includes: In a reconfigurable logic circuit having a plurality of resistance change elements, each of the plurality of resistance change elements is in a first resistance state or in a second resistance state having a resistance value lower than that of the first resistance state.
  • the semiconductor device and the control method thereof according to the present invention in the reconfigurable logic circuit using the resistance change element, it is possible to improve the holding characteristic while reducing the program voltage.
  • FIG. 1 is a block diagram showing an example of a configuration of a semiconductor device according to a first embodiment.
  • 4 is a flowchart illustrating an example of a refresh operation of the semiconductor device according to the first embodiment.
  • 2 is a circuit diagram showing an example of a configuration of a resistance value monitor circuit in the semiconductor device according to the first embodiment.
  • FIG. 3 is a timing chart illustrating an example of a refresh operation of the semiconductor device according to the first embodiment. It is a circuit diagram which shows as an example the circuit which detects the resistance state of a resistance change element.
  • 6 is a timing chart illustrating an example of the operation of the resistance state detection circuit of FIG. 5.
  • 6 is a flowchart illustrating an example of a refresh operation of the semiconductor device according to the second embodiment. It is a figure for demonstrating the program operation
  • the semiconductor device According to the first development form, the semiconductor device according to the first aspect is provided.
  • each of the plurality of resistance change elements provided in the reconfigurable logic circuit and the resistance change element provided in the resistance value monitor circuit applies the first voltage in the forward direction to both ends.
  • the semiconductor device is programmed from the first resistance state to the second low resistance state and is programmed from the second resistance state to the first resistance state by applying a second voltage across the opposite direction.
  • variable resistance element provided in the resistance value monitoring circuit has a plurality of variable resistance elements connected in parallel.
  • variable resistance element provided in the resistance value monitoring circuit is applied in the forward direction with a voltage higher than the power supply voltage of the reconfigurable logic circuit and lower than the first voltage.
  • a semiconductor device is provided.
  • the controller when it is detected that the variable resistance element provided in the resistance value monitoring circuit does not hold the first resistance state, the controller starts from the second resistance state.
  • a semiconductor device that applies a voltage when programming to the resistance state of the resistance change element to the resistance change element.
  • the timer circuit for measuring the accumulated time after power-on is further provided, and the controller, when the accumulated time exceeds a predetermined time, from the second resistance state to the first resistance state.
  • a semiconductor device that applies a voltage at the time of programming to a device that maintains a first resistance state among a plurality of resistance change elements provided in a reconfigurable logic circuit.
  • the controller detects that the variable resistance element provided in the resistance value monitoring circuit holds the first resistance state when the accumulated time exceeds a predetermined time. Even when the voltage is programmed from the second resistance state to the first resistance state, the first resistance state among the plurality of resistance change elements provided in the reconfigurable logic circuit is maintained.
  • a semiconductor device is provided for applying to a semiconductor device.
  • a semiconductor device in which the timer circuit includes a resistance change element that records information corresponding to the accumulated time when the power is turned off.
  • a reconfigurable logic circuit using a resistance change element it is possible to prevent a resistance failure of the resistance change element in an off state (high resistance state) in advance, improve the holding characteristics, and reconfigurable.
  • the reliability of the logic circuit can be improved.
  • FIG. 1 is a block diagram showing an example of the configuration of the semiconductor device according to the present embodiment.
  • the semiconductor device includes a reconfigurable logic circuit 10, a resistance value monitor circuit 20, a controller 30, and an internal power supply circuit 11.
  • the reconfigurable logic circuit 10 has a plurality of resistance change elements Rx as a routing switch for electrically connecting / disconnecting an arbitrary wiring.
  • the plurality of resistance change elements Rx are also used as a truth value circuit (lookup table: LUT circuit) of the reconfigurable logic circuit 10.
  • the reconfigurable logic circuit 10 further includes a program circuit 12 that lowers (ON) or increases (OFF) the resistance value of each variable resistance element Rx.
  • the resistance value monitor circuit 20 detects whether or not the resistance value of the variable resistance element Rmon programmed in advance to the high resistance state (off state) has transitioned to the low resistance state (on state).
  • the controller 30 receives the signal MON informing that the variable resistance element Rmon to be monitored has transitioned to the on state, and investigates the resistance states of all the variable resistance elements Rx used in the reconfigurable logic circuit 10. Each time the controller 30 detects the resistance change element Rx in the off state, the controller 30 performs a reset operation on the resistance change element Rx to prevent it from being turned on. Performing a re-reset operation (re-program operation) for inspecting the resistance state of the variable resistance element and increasing the resistance of each variable resistance element in the off state is referred to as “refresh operation”.
  • FIG. 2 is a flowchart showing an example of the refresh operation of the semiconductor device according to the present embodiment. The refresh operation will be described in detail with reference to FIG.
  • step S2 When the resistance change element Rmon in the resistance value monitor circuit 20 transitions to the ON state (Yes in step S1), a refresh operation is started (step S2).
  • the refresh operation is preferably started after the arithmetic processing executed in the reconfigurable logic circuit 10 is completed and the standby state is entered. Therefore, when the refresh operation is started, for example, an external busy signal may be activated so that a command is not accepted.
  • the controller 30 increments the address signal associated with each resistance change element Rx, detects the resistance state of all the resistance change elements Rx, and performs a reset operation (high resistance) on the resistance change elements Rx in the off state. (Steps S3 to S8).
  • the controller 30 accesses the next variable resistance element without performing the program operation (set / reset) when the variable resistance element being accessed is in the ON state (No in step S6).
  • step S8 When access to all the resistance change elements is completed (Yes in step S8), the refresh operation is terminated (step S10), and a reset operation is performed on the resistance change element Rmon of the resistance value monitor circuit 20 (step S11).
  • FIG. 3 is a circuit diagram showing as an example the configuration of the resistance value monitor circuit 20 in the semiconductor device according to the present embodiment.
  • the resistance value monitor circuit 20a includes a resistance change element Rmon, a bias application / resistance value detection circuit 21a, and a program circuit 22a.
  • the bias application / resistance value detection circuit 21a includes transistors M1 to M5 and a reference resistance element Rref, a circuit for applying a voltage equal to or higher than the power supply voltage Vdd of the reconfigurable logic circuit 10 to both ends of the resistance change element Rmon, and a resistance value. Is integrated with a circuit for detecting The variable resistance element has a first electrode connected to the second node n2 and a second electrode connected to the first node n1. A signal / MPRO is supplied to the gate terminals of the transistors M1 and M2.
  • the transistor M1 has a first terminal connected to the ground potential and a second terminal connected to the first terminal of the reference resistance element Rref.
  • the transistor M2 has a first terminal connected to the ground potential and a second terminal connected to the node n1.
  • the transistor M3 has a first terminal connected to the gate terminal and the second terminal of the reference resistance element Rref.
  • the transistor M4 has a gate terminal connected to the gate terminal of the transistor M3, and a first terminal connected to the second node.
  • the transistor M5 has a first terminal connected to the second terminal of the transistor M3 and the second terminal of the transistor M4, a second terminal connected to the power supply potential Vdh, and a gate terminal supplied with the signal MPRO. Yes.
  • the program circuit 22a includes transistors M6 to M9 and programs the resistance state of the resistance change element Rmon.
  • the transistor M6 has a first terminal connected to the power supply potential Vpro, a second terminal connected to the node n2, and a gate terminal supplied with the signal / MSET.
  • the transistor M7 has a first terminal connected to the node n2, a second terminal connected to the ground potential, and a gate terminal supplied with the signal MRESET.
  • the transistor M8 has a first terminal connected to the power supply potential Vpro, a second terminal connected to the node n1, and a gate terminal supplied with the signal / MRESET.
  • the transistor M9 has a first terminal connected to the node n1, a second terminal connected to the ground potential, and a gate terminal supplied with the signal MSET. As shown in the upper right of FIG. 3, the signal MPRO is given as a logical sum between the signal MRESET and the signal MSET.
  • Transistors M1, M2, and M5 are always on, and are off only during a program operation to resistance change element Rmon.
  • the resistance value of the reference resistance element Rref is set to an intermediate value between the on-state resistance value (Ron) and the off-state resistance value (Roff) of the variable resistance element.
  • the resistance value of the reference resistance element Rref is preferably set to about several tens k to several hundred k ⁇ .
  • the reference resistance element Rref can be formed using a well resistance, a channel resistance of a transistor, or the like. Further, the reference resistance element Rref may be formed by connecting a plurality of resistance change elements in an on state and an off state in series and parallel.
  • Transistors M3 and M4 are current mirror circuits, and steadily flow a current Iref corresponding to the resistance value of the reference resistance element Rref to the resistance change element Rmon.
  • the resistance change element Rmon When the resistance change element Rmon is in the ON state, almost no voltage is applied to both ends (between the terminals n1 and n2) of the resistance change element Rmon. Therefore, the terminal n2 becomes approximately 0V, and the output terminal MON outputs the H level. On the other hand, when the resistance change element Rmon is in the OFF state, a high voltage is applied to both ends of the resistance change element Rmon. Therefore, the terminal n2 becomes H level and the output terminal MON outputs L level.
  • the resistance value monitor circuit 20 it is possible to detect the timing at which the variable resistance element used in the reconfigurable logic circuit 10 changes from the off state to the on state, and prevent this retention failure. Therefore, the polarity of the voltage across the element is made to be the same as the bias direction during the set operation so that the resistance change element Rmon is likely to cause an OFF state retention failure. That is, the lower electrode (first electrode) of the resistance change element Rmon is connected to the terminal n2, and the upper electrode (second electrode) is connected to the terminal n1.
  • the resistance change element Rmon used in the resistance value monitor circuit 20 causes a retention failure with a higher probability than the resistance change element used in the reconfigurable logic circuit 10. Therefore, it is preferable to apply a voltage higher than the power supply voltage Vdd of the reconfigurable logic circuit 10 to both ends of the variable resistance element Rmon. For example, by making the power supply voltage Vdh of the resistance value monitor circuit 20 higher than the power supply voltage Vdd of the reconfigurable circuit 10, the voltage applied to both ends of the resistance change element Rmon is made higher than the power supply voltage Vdd of the reconfigurable circuit 10. Can be set.
  • FIG. 3 shows a resistance value monitor circuit that can also perform a set operation.
  • the signal MSET is set to H level (/ MSET is L level), and the transistors M6 and M9 are turned on.
  • the signal MPRO is at the H level (/ MPRO is at the L level). Therefore, transistors M1, M2, and M5 are turned off.
  • the power supply voltage Vpro of the program circuit 22a is higher than the set voltage (eg, 3V or more), a set voltage (about 3V) is applied in the forward direction between the terminals n2 and n1, and the resistance change element Rmon is turned on from the off state. Transition to.
  • the signal MRESET is set to the H level (/ MRESET is the L level), and the transistors M7 and M8 are turned on. At this time, the transistors M1, M2, and M5 are turned off. If the power supply voltage Vpro is set to the reset voltage or higher (eg, 3 V or higher), the reset voltage is applied in the reverse direction between the terminals n2 and n1, and the resistance change element Rmon transitions from the off state to the on state.
  • the program voltage is higher than the power supply voltage Vdd (up to 1 V) of the reconfigurable logic circuit 10. Therefore, it is preferable to use a high breakdown voltage transistor as the transistor used in the resistance value monitor circuit 20a.
  • the transistor M5 may be a high voltage transistor, and the transistors M1 to M4 may be core transistors.
  • FIG. 4 is a timing chart showing a refresh operation of the semiconductor device according to the present embodiment.
  • FIG. 4 shows a timing chart during use based on the flowchart shown in FIG. Here, it is assumed that the resistance change element Rmon is programmed to an off state at the time of shipment.
  • Time t1 indicates the time when the resistance change element Rmon of the resistance value monitor circuit 20 changes to the ON state. That is, the signal MON is activated (becomes H level) at time t1, and the refresh operation is started.
  • FIG. 5 is a circuit diagram showing as an example a circuit for detecting the resistance state of the variable resistance element.
  • FIG. 5 shows an example in which the resistance change elements R00, R10, R01, and R11 are used as crossbar switches arranged in a matrix between the wirings w0, w1, b0, and b1 used in the logic circuit. Has been. Further, the lower electrode (first electrode) of each resistance change element is connected to the wirings w0 and w1, and the upper electrode (second electrode) is connected to the wirings b0 and b1.
  • FIG. 5 shows a 2 ⁇ 2 crossbar switch as an example. Even when a large-scale crossbar switch of 8 ⁇ 8, 16 ⁇ 16, or more is used, the operation principle is the same.
  • variable resistance element R00 connected between the wiring w0 and the wiring b0 is accessed.
  • the access method to the variable resistance element is performed in two stages, a precharge period and an evaluation period (resistance value detection).
  • precharge signal / PC is activated (becomes L level), and program lines PVL and / PVL are precharged to H level.
  • the NMOS switches Sw0 and Sw1 connected to the program line PVL and the wirings w0 and w1 are all turned on, and the wirings w0 and w1 are also precharged to the H level.
  • the NMOS switches Sb0 and Sb1 connected to the program line / PVL line and the wirings b0 and b1 are all turned on, and the wirings b0 and b1 are also precharged to the H level.
  • the read enable signal RE is activated (becomes H level), and the evaluation period starts.
  • the evaluation period only the NMOS switches Sw0 and Sb0 of the wirings w0 and b0 connected to the variable resistance element R00 to be accessed are turned on, and all others are turned off.
  • the program line PVL is grounded, the wiring w0 becomes L level.
  • the resistance change element R00 When the resistance change element R00 is in the ON state, the charge charged in the wiring b0 is discharged, and as a result, the program line / PVL is also at the L level. On the other hand, when the resistance change element R00 is in the OFF state, the charge charged in the wiring b0 remains charged as it is, and the program line / PVL remains at the H level. As described above, the state of the resistance change element R00 in the selected state can be detected based on the voltage of the program line / PVL (FIG. 6).
  • the dependency of the non-selected elements (resistance change elements R10, R01 and R11) on the resistance state will be examined.
  • the selection element resistance change element R00
  • the wiring b0 and the wiring w1 are connected.
  • the NMOS switch Sw1 and the resistance change element R11 are in the off state, charging / discharging of the wiring b0 is not affected. Therefore, the off state of the selection element R00 can be detected correctly.
  • the wiring b1 and the wiring w0 are connected.
  • the NMOS switch Sb1 is in the off state, the charge / discharge of the wiring b0 is not affected. Therefore, the off state of the selection element R00 can be detected correctly.
  • the wiring b1 and the wiring w1 are connected.
  • the resistance change element R10 is in the off state, the charge / discharge of the wiring b0 is not affected. Therefore, the off state of the selection element R00 can be detected correctly.
  • the wirings b0 and b1 and the wiring w1 are respectively connected.
  • the NMOS switch Sw1 and the resistance change element R01 are in the off state, charging / discharging of the wiring b0 is not affected. Therefore, the off state of the selection element R00 can be detected correctly.
  • the wiring b1 and the wirings w0 and w1 are respectively connected.
  • the resistance change element R10 is in the off state, the charge / discharge of the wiring b0 is not affected. Therefore, the off state of the selection element R00 can be detected correctly.
  • FIG. 7 is a circuit diagram showing another example of the configuration of the resistance value monitor circuit 20 in the semiconductor device according to the present embodiment.
  • the resistance value monitor circuit 20a shown in FIG. 3 may be changed to a resistance value monitor circuit 20b having the configuration shown in FIG.
  • the detection accuracy of the change in resistance to the on state can be improved by connecting a plurality of monitoring variable resistance elements Rmon0 to Rmon2 in parallel.
  • the transistors M10, M11, and M12 are all turned on in a steady state, and also have a function of selecting one arbitrary variable resistance element during a program operation.
  • FIG. 8 is a block diagram showing the configuration of the semiconductor device according to the second embodiment.
  • the semiconductor device of the present embodiment is similar to the semiconductor device of the first embodiment (see FIGS. 1, 3, 5, and 7), the reconfigurable logic circuit 50, the resistance value monitor.
  • a circuit 20 and a controller 70 are provided.
  • the semiconductor device of this embodiment is different from the semiconductor device of the first embodiment in that it further includes a timer circuit 40.
  • a signal TM is a signal for informing that the timer has reached a preset refresh operation start time.
  • the signal TIMRST is a signal for resetting the time of the timer.
  • the refresh operation start time represents an accumulated time when power is supplied to the semiconductor device. That is, the refresh operation start time corresponds to a time during which a voltage (about 1 V) equal to the power supply voltage is continuously applied to both ends of the variable resistance element in the off state used in the reconfigurable logic circuit 50.
  • the set value of the refresh operation start time depends on the system specifications and the element retention characteristics, and can be, for example, 1 hour to 1 year.
  • FIG. 9 is a flowchart showing a refresh operation of the semiconductor device according to the present embodiment.
  • the refresh operation in the semiconductor device of the present embodiment will be specifically described.
  • not only the resistance state of the variable resistance element for monitoring but also timer information is used as a trigger for starting the refresh operation.
  • step S21 when it is detected that the variable resistance element Rmon has transitioned from the off state to the on state (Yes in step S21), the refresh operation is performed in the same manner as in the first embodiment regardless of the timer information. Start (step S23).
  • step S21 even when the resistance change element Rmon has not transitioned to the ON state (No in step S21), when the timer circuit detects that the preset power-on cumulative time has been reached (Yes in step S22). ) The refresh operation is started (step S23).
  • step S24 to S28 are the same as those in the semiconductor device of the first embodiment (steps S3 to S8 in FIG. 2). It is the same.
  • step S30 When access to all the resistance change elements is finished (Yes in step S28), the refresh operation is finished (step S30), the reset operation to the monitor resistance change element Rmon (step S31), and the timer reset ( Step S32) is performed.
  • the refresh operation may be started after the operation processing is finished and the standby state is entered. preferable. Also, once the refresh operation is started, it is preferable to activate the busy signal to the outside so that no command is accepted.
  • the controller 70 controls the above series of refresh operations.
  • the timer circuit 40 that stores the cumulative power-on time needs to be non-volatile.
  • the timer circuit 40 may include a counter that cumulatively counts clock signals input from the outside. That is, it is desirable that the output value of the counter corresponding to the cumulative power-on time is transferred and stored in the internal or external nonvolatile memory when the power is shut off.
  • the timer circuit 40 may incorporate a nonvolatile memory using a resistance change element and store the count value at a part of the addresses. Further, the timer circuit 40 may have a resistance change element, and the count value may be written to the resistance change element when the power is turned off.
  • the design of the refresh operation for detecting the states of all the variable resistance elements used in the reconfigurable logic circuit and performing the reset operation may be changed so as to be executed by an external command.
  • a plurality of resistance change elements are provided, and each of the plurality of resistance change elements is in a first resistance state or a second resistance state having a lower resistance value than the first resistance state.
  • a reconfigurable logic circuit whose logic configuration is determined according to A resistance value monitoring circuit that is provided in advance with a resistance change element programmed to a first resistance state, and detects whether the resistance change element holds the first resistance state; When it is detected that the variable resistance element provided in the resistance value monitoring circuit does not hold the first resistance state, the voltage for programming from the second resistance state to the first resistance state is And a controller that applies to one of the plurality of variable resistance elements provided in the reconfigurable logic circuit that holds the first resistance state.
  • Each of the plurality of resistance change elements provided in the reconfigurable logic circuit and the resistance change element provided in the resistance value monitor circuit applies a first voltage to both ends in the forward direction. It is programmed from the first resistance state to the second low resistance state, and is programmed from the second resistance state to the first resistance state by applying a second voltage across the opposite direction.
  • the resistance change element provided in the resistance value monitor circuit is configured such that a voltage higher than the power supply voltage of the reconfigurable logic circuit and lower than the first voltage is applied to both ends in the forward direction. 4.
  • a timer circuit for measuring the cumulative time after power-on is further provided, The controller, when the accumulated time exceeds a predetermined time, a voltage when programming from the second resistance state to the first resistance state, a plurality of resistance changes provided in the reconfigurable logic circuit 6.
  • the semiconductor device according to any one of appendices 1 to 5, wherein the semiconductor device is applied to one of the elements that maintains the first resistance state.
  • Appendix 8 The semiconductor device according to appendix 6 or 7, wherein the timer circuit includes a resistance change element that records information corresponding to the accumulated time when the power is turned off.
  • each of the plurality of resistance change elements is in a first resistance state or has a second resistance value lower than the first resistance state.
  • a step of determining a logical configuration according to whether the resistance state is Detecting whether or not the resistance change element previously programmed to the first resistance state provided in the resistance value monitoring circuit holds the first resistance state; When it is detected that the variable resistance element provided in the resistance value monitoring circuit does not hold the first resistance state, the voltage for programming from the second resistance state to the first resistance state is And a step of applying to the one of the plurality of variable resistance elements provided in the reconfigurable logic circuit that holds the first resistance state.
  • Each of the plurality of resistance change elements provided in the reconfigurable logic circuit and the resistance change element provided in the resistance value monitor circuit applies a first voltage in the forward direction to both ends. It is programmed from the first resistance state to the second low resistance state, and is programmed from the second resistance state to the first resistance state by applying a second voltage across the opposite direction.
  • variable resistance element provided in the resistance value monitor circuit, a voltage higher than the power supply voltage of the reconfigurable logic circuit and lower than the first voltage is applied to both ends in the forward direction.
  • the resistance value change circuit is programmed from the second resistance state to the first resistance state.
  • a voltage for programming from the second resistance state to the first resistance state is set to a plurality of voltages provided in the reconfigurable logic circuit. 13.

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Abstract

　複数の抵抗変化素子が設けられ、複数の抵抗変化素子のそれぞれが第１の抵抗状態であるか、または第１の抵抗状態よりも抵抗値の低い第２の抵抗状態であるかに応じて論理構成が決定される再構成可能論理回路と、予め第１の抵抗状態にプログラムされた抵抗変化素子が設けられ、当該抵抗変化素子が第１の抵抗状態を保持しているか否かを検出する抵抗値モニタ回路と、抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していないことが検出された場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、再構成可能論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加するコントローラと、を有する。抵抗変化素子を用いた再構成可能論理回路において、プログラム電圧を低電圧化させつつ、保持特性を向上させる。

Description

半導体装置およびその制御方法
［関連出願についての記載］
　本発明は、日本国特許出願：特願２０１０－２１０９８４号（２０１０年９月２１日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
　本発明は、半導体装置およびその制御方法に関し、特に、スイッチング素子として抵抗変化素子を組み込んだ再構成可能論理回路（プログラマブルロジックＬＳＩ）を備えた半導体装置およびその制御方法に関する。
　物理状態によって抵抗値が変化する抵抗変化素子を半導体集積回路に組み込み、その機能や性能を拡張する研究開発が活発化している。
　例えば、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　ＲＡＭ）は、磁気抵抗素子の磁化状態によって抵抗値が変化する性質を利用して、１ビットの情報を保持する。また、ＰＲＡＭ（Ｐｈａｓｅ　ｃｈａｎｇｅ　ＲＡＭ）は、カルコゲナイド合金等の相変化素子の結晶状態によって抵抗値が変化する性質を利用して、１ビットの情報を保持する。さらに、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　ＲＡＭ）は、ペレブスカイト酸化物等の金属酸化物抵抗変化素子または固体電解質抵抗変化素子を用い、これらの抵抗変化素子への印加電圧または印加電流を制御することで抵抗変化素子の抵抗値が変化する性質を利用する。
　金属酸化物抵抗変化素子又は固体電解質抵抗変化素子は、オン抵抗とオフ抵抗の比が非常に大きく、一例として、５桁から６桁程度変化する。したがって、これらの抵抗変化素子は、不揮発メモリへの応用に限定されず、論理ゲートの真理値を自由にプログラムし、配線を自由に結線または断線するのに応用することができる。すなわち、抵抗変化素子をスイッチング素子として機能させることで、不揮発性の再構成可能論理回路（プログラマブルロジックＬＳＩ）に応用することができる。
　再構成可能論理回路の機能を多様化し、電子機器等への実装を推進するには、ロジックセル間を相互に結線するスイッチのサイズを小さくするとともに、オン抵抗を小さくする必要がある。固体電解質による電気化学反応を利用したスイッチは、ＣＭＯＳによるスイッチよりもサイズを小さくするとともに、オン抵抗をＣＭＯＳスイッチよりも１桁程度小さく（例えば１００Ω程度）することができる。
　図１０は、固体電解質を利用した抵抗変化素子のプログラム動作を説明するための図である。図１０（ａ）を参照すると、固体電解質を利用した抵抗変化素子は、金属イオンを供給する第１電極と金属イオンを供給しない第２電極とでイオン伝導層を挟んだ構造を有する。
　図１０（ｂ）を参照すると、両電極間に電圧を印加する際、第１電極を第２電極より高い電位とした場合、第１電極表面では、金属が金属イオンに酸化され、イオン伝導層中に金属イオンが供給される。一方、第２電極表面では、イオン伝導層中の金属イオンが金属へと還元され、金属が析出する。
　図１０（ｃ）を参照すると、析出した金属によって第１電極表面から第２電極表面に達する金属架橋が形成された場合には、イオン伝導層中のイオン伝導から、金属架橋を経由する導通状態へと変わり、両電極間の抵抗が急激に低下する。すなわち、スイッチはオン状態（低抵抗状態）となる。
　図１０（ｂ）における、オフ状態（高抵抗状態）からオン状態へのプログラム動作を「セット動作」という。
　図１０（ｄ）を参照すると、金属架橋が形成された状態で第１電極を第２電極より低い電位とすると、第２電極表面と等しい電位となっている金属架橋表面では、金属が金属イオンに酸化され、イオン伝導層中に金属イオンが供給される。一方、第１電極表面では、イオン伝導層中の金属イオンが金属へと還元され、金属が析出する。したがって、次第に金属架橋は細くなり、ある時点で、金属架橋を介する両電極間の導通経路が遮断される。この時点で、両電極間の電気伝導は、金属架橋を経由する導通状態から、イオン伝導層中のイオン伝導へと変わるため、両電極間の抵抗は急激に上昇する。すなわち、スイッチはオフ状態（高抵抗状態）となる。
　図１０（ａ）を参照すると、引き続き両電極間に電圧を印加しつづけると、第２電極表面に析出していた金属は金属イオンへと酸化し、金属析出物が消滅する。
　図１０（ｄ）におけるオン状態からオフ状態へのプログラム動作を「リセット動作」という。
　固体電解質を利用した抵抗変化素子は、金属架橋を介する導通経路の形成と消滅によって、「オン状態」と「オフ状態」間のスイッチングを行う。この抵抗変化素子は、構造が単純であるため、作製プロセスが簡便であり、素子サイズをナノメートルオーダまで小さくすることができる。
　なお、特許文献１において、リファレンスセルの劣化問題を解決するために、効率よくリファレンスセルの状態を補正し、ディスターブ等によるリファレンスセルの劣化を防止し、リファレンスセルの値を高精度に保つ半導体記憶装置が記載されている。また、特許文献２において、ロジック動作がプログラム可能でかつ不揮発性記憶素子としても動作することが可能な半導体素子が記載されている。
特開２００４－１８５７４５号公報 特開２００８－２３５７０４号公報
　なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者によってなされたものである。
　電気化学反応を利用した抵抗変化素子をプログラマブルロジックの配線切り替えスイッチとして機能させるには、プログラム電圧の低電圧化とロジック動作電源電圧における保持特性とを両立させる必要がある。例えば、近年のディープサブミクロンＣＭＯＳプロセスにおいて、ロジック動作電源電圧は１Ｖ程度である。したがって、オフ状態の抵抗変化素子の両端に１Ｖの電圧を印加した状態で、１０年以上オフ状態を保持できることが好ましい。
　図１１は、固体電解質を利用した抵抗変化素子のプログラム特性を一例として示す図である。なお、外部インターフェースにおける電圧は３．３Ｖや２．５Ｖであるシステムが一般的であり、そのための高耐圧トランジスタをプログラム回路に利用することは、比較的容易である。したがって、図１１に示すように、プログラム電圧を３Ｖ～５Ｖの範囲に設定することが好ましい。
　電極層やイオン伝導層の材料や膜厚を適切に設計することで、抵抗変化素子のデバイス特性を調整することができる。しかし、プログラム電圧の低電圧化と保持特性との間にはトレードオフの関係があり、両者を最適化することは困難である。特に、プログラム電圧や保持特性の素子ばらつきにより、これらを最適化することが困難となる。例えば、すべての素子のプログラム電圧を３Ｖ程度に下げようとすると、使用時において保持特性が１０年以下の素子が生じうる。逆に、すべての素子の保持特性を１０年以上とすると、５Ｖ以上のプログラム電圧となる素子（すなわちプログラム不能な素子）が生じうる。
　そこで、抵抗変化素子を用いた再構成可能論理回路を備えた半導体装置において、プログラム電圧を低電圧化させつつ、保持特性を向上させることが課題となる。本発明の目的は、かかる課題を解決する半導体装置およびその制御方法を提供することにある。
　本発明の第１の視点に係る半導体装置は、
　複数の抵抗変化素子が設けられ、該複数の抵抗変化素子のそれぞれが第１の抵抗状態であるか、または第１の抵抗状態よりも抵抗値の低い第２の抵抗状態であるかに応じて論理構成が決定される再構成可能論理回路と、
　予め第１の抵抗状態にプログラムされた抵抗変化素子が設けられ、該抵抗変化素子が第１の抵抗状態を保持しているか否かを検出する抵抗値モニタ回路と、
　抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していないことが検出された場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、再構成可能論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加するコントローラと、を備えている。
　本発明の第２の視点に係る半導体装置の制御方法は、
　複数の抵抗変化素子を有する再構成可能論理回路において、該複数の抵抗変化素子のそれぞれが第１の抵抗状態であるか、または第１の抵抗状態よりも抵抗値の低い第２の抵抗状態であるかに応じて論理構成が決定される工程と、
　抵抗値モニタ回路に設けられた予め第１の抵抗状態にプログラムされた抵抗変化素子が第１の抵抗状態を保持しているか否かを検出する工程と、
　抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していないことが検出された場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、再構成可能論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加する工程と、を含む。
　本発明に係る半導体装置およびその制御方法によると、抵抗変化素子を用いた再構成可能論理回路において、プログラム電圧を低電圧化させつつ、保持特性を向上させることができる。
第１の実施形態に係る半導体装置の構成を一例として示すブロック図である。 第１の実施形態に係る半導体装置のリフレッシュ動作を一例として示すフローチャートである。 第１の実施形態に係る半導体装置における抵抗値モニタ回路の構成の一例を示す回路図である。 第１の実施形態に係る半導体装置のリフレッシュ動作を一例として示すタイミングチャートである。 抵抗変化素子の抵抗状態を検出する回路を一例として示す回路図である。 図５の抵抗状態検出回路の動作を一例として示すタイミングチャートである。 第１の実施形態に係る半導体装置における抵抗値モニタ回路の構成の他の例を示す回路図である。 第２の実施形態に係る半導体装置の構成を一例として示すブロック図である。 第２の実施形態に係る半導体装置のリフレッシュ動作を一例として示すフローチャートである。 固体電解質を利用した抵抗変化素子のプログラム動作を説明するための図である。 固体電解質を利用した抵抗変化素子のプログラム特性を一例として示す図である。
　第１の展開形態によると、上記第１の視点に係る半導体装置が提供される。
　第２の展開形態によると、再構成論理回路に設けられた複数の抵抗変化素子および抵抗値モニタ回路に設けられた抵抗変化素子のそれぞれは、第１の電圧を両端に順方向に印加することで第１の抵抗状態から第２の低抵抗状態へプログラムされ、第２の電圧を両端に逆方向に印加することで第２の抵抗状態から第１の抵抗状態へプログラムされる、半導体装置が提供される。
　第３の展開形態によると、抵抗値モニタ回路に設けられた抵抗変化素子は、並列に接続された複数の抵抗変化素子を有する、半導体装置が提供される。
　第４の展開形態によると、抵抗値モニタ回路に設けられた抵抗変化素子は、再構成可能論理回路の電源電圧よりも高く第１の電圧よりも低い電圧が両端に順方向に印加されている、半導体装置が提供される。
　第５の展開形態によると、コントローラは、抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していないことが検出された場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を該抵抗変化素子に印加する、半導体装置が提供される。
　第６の展開形態によると、電源投入後の累積時間を計測するタイマ回路をさらに備え、コントローラは、累積時間が所定の時間を上回った場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、再構成論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加する、半導体装置が提供される。
　第７の展開形態によると、コントローラは、累積時間が所定の時間を上回った場合には、抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していることが検出されたときであっても、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、再構成論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加する、半導体装置が提供される。
　第８の展開形態によると、タイマ回路は、電源遮断時に累積時間に相当する情報を記録する抵抗変化素子を有する、半導体装置が提供される。
　第９の展開形態によると、上記第２の視点に係る半導体装置の制御方法が提供される。
　本発明によると、抵抗変化素子を用いた再構成可能論理回路において、抵抗変化素子のオフ状態（高抵抗状態）の保持不良を事前に防ぐことができ、保持特性を向上させるとともに、再構成可能論理回路の信頼性を向上させることができる。
　（実施形態１）
　第１の実施形態に係る半導体装置について、図面を参照して説明する。図１は、本実施形態に係る半導体装置の構成を一例として示すブロック図である。図１を参照すると、半導体装置は、再構成可能論理回路１０、抵抗値モニタ回路２０、コントローラ３０、および、内部電源回路１１を備えている。
　再構成可能論理回路１０は、任意の配線を電気的に接続／切断するルーティング・スイッチとして、複数の抵抗変化素子Ｒｘを有する。これらの複数の抵抗変化素子Ｒｘは、再構成可能論理回路１０の真理値回路（ルックアップテーブル：ＬＵＴ回路）としても用いられる。再構成可能論理回路１０は、さらに、各抵抗変化素子Ｒｘの抵抗値を低抵抗化（オン）ないし高抵抗化（オフ）させるプログラム回路１２を有する。
　抵抗値モニタ回路２０は、予め高抵抗状態（オフ状態）にプログラムされた抵抗変化素子Ｒｍｏｎの抵抗値が低抵抗状態（オン状態）に遷移したか否かを検出する。
　コントローラ３０は、モニタ対象である抵抗変化素子Ｒｍｏｎがオン状態に遷移したことを知らせる信号ＭＯＮを受け、再構成可能論理回路１０に用いられているすべての抵抗変化素子Ｒｘの抵抗状態を調査する。コントローラ３０は、オフ状態の抵抗変化素子Ｒｘを検出する度に、その抵抗変化素子Ｒｘにリセット動作を実行してオン状態になるのを予防する。抵抗変化素子の抵抗状態を検査し、オフ状態の抵抗変化素子の各々を高抵抗化させる再リセット動作（再プログラム動作）を実行することを、「リフレッシュ動作」という。
　図２は、本実施形態に係る半導体装置のリフレッシュ動作を一例として示すフローチャートである。図２を参照して、リフレッシュ動作について詳細に説明する。
　抵抗値モニタ回路２０における抵抗変化素子Ｒｍｏｎがオン状態に遷移すると（ステップＳ１のＹｅｓ）、リフレッシュ動作が開始される（ステップＳ２）。
　リフレッシュ動作は、再構成可能論理回路１０で実行されていた演算処理が終了し、スタンバイ状態になってから開始されることが好ましい。そこで、リフレッシュ動作が開始されると、例えば、外部へのビジー信号をアクティブにして命令を受け付けないようにしてもよい。
　コントローラ３０は、各々の抵抗変化素子Ｒｘに対応付けられたアドレス信号をインクリメントして、すべての抵抗変化素子Ｒｘの抵抗状態を検出し、オフ状態の抵抗変化素子Ｒｘに対してリセット動作（高抵抗化）を実行する（ステップＳ３～Ｓ８）。
　コントローラ３０は、アクセス中の抵抗変化素子がオン状態の場合には（ステップＳ６のＮｏ）、プログラム動作（セット／リセット）を行なうことなく、次の抵抗変化素子にアクセスする。
　すべての抵抗変化素子へのアクセスが終了すると（ステップＳ８のＹｅｓ）、リフレッシュ動作を終了し（ステップＳ１０）、抵抗値モニタ回路２０の抵抗変化素子Ｒｍｏｎにリセット動作を実行する（ステップＳ１１）。
　図３は、本実施形態に係る半導体装置における抵抗値モニタ回路２０の構成を一例として示す回路図である。図３を参照すると、抵抗値モニタ回路２０ａは、抵抗変化素子Ｒｍｏｎ、バイアス印加・抵抗値検出回路２１ａおよびプログラム回路２２ａを備えている。
　バイアス印加・抵抗値検出回路２１ａは、トランジスタＭ１～Ｍ５および基準抵抗素子Ｒｒｅｆを備え、抵抗変化素子Ｒｍｏｎの両端に再構成可能論理回路１０の電源電圧Ｖｄｄ以上の電圧を印加する回路と、抵抗値を検出する回路とが一体化されている。抵抗変化素子は、第１電極が第２のノードｎ２に接続され、第２電極が第１のノードｎ１に接続されている。トランジスタＭ１，Ｍ２のゲート端子には、信号／ＭＰＲＯが供給されている。トランジスタＭ１は、第１の端子が接地電位に接続され、第２の端子が基準抵抗素子Ｒｒｅｆの第１の端子に接続されている。また、トランジスタＭ２は、第１の端子が接地電位に接続され、第２の端子はノードｎ１に接続されている。トランジスタＭ３は、第１の端子がゲート端子および基準抵抗素子Ｒｒｅｆの第２の端子に接続されている。トランジスタＭ４は、ゲート端子がトランジスタＭ３のゲート端子に接続され、第１の端子が第２のノードに接続されている。トランジスタＭ５は、第１の端子がトランジスタＭ３の第２の端子およびトランジスタＭ４の第２の端子に接続され、第２の端子が電源電位Ｖｄｈに接続され、ゲート端子には信号ＭＰＲＯが供給されている。
　プログラム回路２２ａは、トランジスタＭ６～Ｍ９を備え、抵抗変化素子Ｒｍｏｎの抵抗状態をプログラムする。トランジスタＭ６は、第１の端子が電源電位Ｖｐｒｏに接続され、第２の端子がノードｎ２に接続され、ゲート端子には信号／ＭＳＥＴが供給されている。トランジスタＭ７は、第１の端子がノードｎ２に接続され、第２の端子が接地電位に接続され、ゲート端子には信号ＭＲＥＳＥＴが供給されている。トランジスタＭ８は、第１の端子が電源電位Ｖｐｒｏに接続され、第２の端子がノードｎ１に接続され、ゲート端子には信号／ＭＲＥＳＥＴが供給されている。トランジスタＭ９は、第１の端子がノードｎ１に接続され、第２の端子が接地電位に接続され、ゲート端子には信号ＭＳＥＴが供給されている。なお、図３の右上に示すように、信号ＭＰＲＯは、信号ＭＲＥＳＥＴと信号ＭＳＥＴとの間の論理和として与えられる。
　トランジスタＭ１、Ｍ２およびＭ５は常時オン状態であり、抵抗変化素子Ｒｍｏｎへのプログラム動作時にのみオフ状態となる。
　基準抵抗素子Ｒｒｅｆの抵抗値は、抵抗変化素子のオン状態の抵抗値（Ｒｏｎ）とオフ状態の抵抗値（Ｒｏｆｆ）との中間値に設定される。一例として、抵抗値Ｒｏｎ＝１００～１ｋΩ、抵抗値Ｒｏｆｆ＝１ＭΩ以上である場合には、基準抵抗素子Ｒｒｅｆの抵抗値を数１０ｋ～数１００ｋΩ程度に設定することが好ましい。基準抵抗素子Ｒｒｅｆは、ウェル抵抗やトランジスタのチャネル抵抗等を用いて作成することができる。また、基準抵抗素子Ｒｒｅｆは、オン状態とオフ状態の複数の抵抗変化素子を直並列に接続して作成してもよい。
　トランジスタＭ３およびＭ４は、カレントミラー回路であり、基準抵抗素子Ｒｒｅｆの抵抗値に応じた電流Ｉｒｅｆを、抵抗変化素子Ｒｍｏｎに定常的に流す。
　抵抗変化素子Ｒｍｏｎがオン状態の場合には、抵抗変化素子Ｒｍｏｎの両端（端子ｎ１とｎ２間）には殆ど電圧がかからない。したがって、端子ｎ２はほぼ０Ｖとなり、出力端子ＭＯＮはＨレベルを出力する。一方、抵抗変化素子Ｒｍｏｎがオフ状態の場合には、抵抗変化素子Ｒｍｏｎの両端には高電圧がかかる。したがって、端子ｎ２はＨレベルとなり、出力端子ＭＯＮはＬレベルを出力する。
　抵抗値モニタ回路２０によると、再構成可能論理回路１０に使用される抵抗変化素子がオフ状態からオン状態に変化するタイミングを検出し、この保持不良を予防することができる。したがって、抵抗変化素子Ｒｍｏｎがオフ状態の保持不良を起こし易いように、素子両端電圧の極性をセット動作時のバイアス方向と同一となるようにする。すなわち、抵抗変化素子Ｒｍｏｎの下部電極（第１電極）は端子ｎ２に接続され、上部電極（第２電極）は端子ｎ１に接続される。
　また、抵抗値モニタ回路２０に用いられる抵抗変化素子Ｒｍｏｎは、再構成可能論理回路１０に用いられる抵抗変化素子と比較して、高い確率で保持不良を起こすことが好ましい。そこで、再構成可能論理回路１０の電源電圧Ｖｄｄよりも高い電圧を抵抗変化素子Ｒｍｏｎの両端に印加することが好ましい。例えば、抵抗値モニタ回路２０の電源電圧Ｖｄｈを再構成可能回路１０の電源電圧Ｖｄｄよりも高くすることで、抵抗変化素子Ｒｍｏｎの両端にかかる電圧を再構成可能回路１０の電源電圧Ｖｄｄよりも高く設定しうる。
　図３に示した抵抗値モニタ回路２０ａにおける、抵抗変化素子Ｒｍｏｎへのプログラム動作について説明する。抵抗値モニタ回路２０ａにおけるプログラム動作は、抵抗変化素子Ｒｍｏｎを予めオフ状態（リセット動作）にできればよい。しかし、抵抗変化素子Ｒｍｏｎが不良素子か否かを選別するために、図３においては、セット動作も行なうことができる抵抗値モニタ回路を示している。
　抵抗変化素子Ｒｍｏｎを低抵抗化するには、信号ＭＳＥＴをＨレベル（／ＭＳＥＴはＬレベル）とし、トランジスタＭ６およびＭ９をオン状態とする。このとき、信号ＭＰＲＯはＨレベル（／ＭＰＲＯはＬレベル）となる。したがって、トランジスタＭ１，Ｍ２およびＭ５は、オフ状態となる。プログラム回路２２ａの電源電圧Ｖｐｒｏをセット電圧よりも高くすると（例えば３Ｖ以上）、端子ｎ２－ｎ１間に順方向にセット電圧（～３Ｖ程度）が印加され、抵抗変化素子Ｒｍｏｎはオフ状態からオン状態に遷移する。
　逆に、抵抗変化素子Ｒｍｏｎを高抵抗化するには、信号ＭＲＥＳＥＴをＨレベル（／ＭＲＥＳＥＴはＬレベル）とし、トランジスタＭ７およびＭ８をオン状態とする。このとき、トランジスタＭ１，Ｍ２およびＭ５はオフ状態となる。電源電圧Ｖｐｒｏをリセット電圧以上とすれば（例えば３Ｖ以上）、端子ｎ２－ｎ１間に逆方向にリセット電圧が印加され、抵抗変化素子Ｒｍｏｎはオフ状態からオン状態に遷移する。
　このように、プログラム電圧は、再構成可能論理回路１０の電源電圧Ｖｄｄ（～１Ｖ）よりも高い。したがって、抵抗値モニタ回路２０ａに用いられるトランジスタとして、高耐圧用のトランジスタを用いることが好ましい。なお、トランジスタＭ５を高耐圧用トランジスタとし、トランジスタＭ１～Ｍ４をコア・トランジスタとしてもよい。
　図４は、本実施形態に係る半導体装置のリフレッシュ動作を示すタイミングチャートである。図４は、図２に示したフローチャートに基づく使用時におけるタイミングチャートを示す。ここで、抵抗変化素子Ｒｍｏｎは、出荷時にオフ状態にプログラムされているものとする。
　時刻ｔ１は、抵抗値モニタ回路２０の抵抗変化素子Ｒｍｏｎがオン状態に変化した時刻を示す。すなわち、時刻ｔ１で信号ＭＯＮが活性化され（Ｈレベルとなり）、リフレッシュ動作が開始される。図４において、再構成可能論理回路１０に用いられている各々の抵抗変化素子Ｒｘの状態を検出し、オフ状態であればリセット動作する様子は、説明の便宜上、リフレッシュ動作時のプログラム信号ＲＰＲＯ（＝リセット信号）で表される。
　時刻ｔ２において、すべての抵抗変化素子へのアクセスが終了し、抵抗値モニタ回路２０の抵抗変化素子Ｒｍｏｎへのリセット動作を実行（時刻ｔ２－ｔ３）して終了する。
　次に、リフレッシュ動作時における再構成可能論理回路１０の抵抗変化素子Ｒｘへのアクセス方法（状態検出方法）について、図５および図６を参照して説明する。
　図５は、抵抗変化素子の抵抗状態を検出する回路を一例として示す回路図である。図５を参照すると、抵抗変化素子Ｒ００、Ｒ１０、Ｒ０１、Ｒ１１が論理回路に用いられる配線ｗ０、ｗ１、ｂ０、ｂ１との間にマトリックス状に配置されたクロスバスイッチとして利用されている例が示されている。また、各抵抗変化素子の下部電極（第１電極）は配線ｗ０、ｗ１に接続され、上部電極（第２電極）は配線ｂ０、ｂ１に接続されている。
　ここで、クロスバスイッチの行または列のそれぞれ一つの抵抗変化素子のみをオン状態にすることができるとの回路上の制約を設ける。また、図５は、一例として、２ｘ２のクロスバスイッチを示している。なお、８ｘ８、１６ｘ１６、または、それ以上の大規模のクロスバスイッチを用いた場合においても、動作原理は同一である。
　図５において、配線ｗ０と配線ｂ０との間に接続された抵抗変化素子Ｒ００にアクセスする場合について説明する。抵抗変化素子へのアクセス方法は、プリチャージ期間と評価期間（抵抗値検出）の２段階で行われる。
　プリチャージ期間では、アクセス対象のクロスバスイッチすべての配線をＨレベルにプリチャージする。すなわち、すべての抵抗変化素子の端子はＨレベルであり、両端電位は０Ｖとなる。具体的には、プリチャージ信号／ＰＣが活性化され（Ｌレベルとなり）、プログラム線ＰＶＬ，／ＰＶＬがＨレベルにプリチャージされる。このとき、プログラム線ＰＶＬと配線ｗ０，ｗ１の各々に接続されたＮＭＯＳスイッチＳｗ０、Ｓｗ１をすべてオンにして、配線ｗ０，ｗ１もＨレベルにプリチャージされる。同時に、プログラム線／ＰＶＬ線と配線ｂ０，ｂ１の各々に接続されたＮＭＯＳスイッチＳｂ０、Ｓｂ１をすべてオンにして、配線ｂ０，ｂ１もＨレベルにプリチャージされる。
　次に、リードイネーブル信号ＲＥが活性化され（Ｈレベルとなり）、評価期間となる。評価期間では、アクセスしようとする抵抗変化素子Ｒ００と接続される配線ｗ０，ｂ０のＮＭＯＳスイッチＳｗ０，Ｓｂ０のみをオン状態とし、それ以外をすべてオフ状態とする。このとき、プログラム線ＰＶＬは接地されるため、配線ｗ０はＬレベルとなる。
　抵抗変化素子Ｒ００がオン状態である場合には、配線ｂ０に充電された電荷は放電され、その結果、プログラム線／ＰＶＬもＬレベルとなる。一方、抵抗変化素子Ｒ００がオフ状態である場合には、配線ｂ０に充電された電荷はそのまま充電されたままとなり、プログラム線／ＰＶＬはＨレベルのままとなる。このように、選択状態の抵抗変化素子Ｒ００の状態は、プログラム線／ＰＶＬの電圧に基づいて検出することができる（図６）。
　上記のアクセス方法について、非選択素子（抵抗変化素子Ｒ１０，Ｒ０１およびＲ１１）の抵抗状態への依存性について検討する。選択素子（抵抗変化素子Ｒ００）がオン状態の場合には、非選択素子の抵抗状態に拠らずに正しく検出することができる。したがって、選択素子（抵抗変化素子Ｒ００）のオフ状態を、非選択素子のデータパターンに依らずに検出することができるか否かが問題となる。
　すべての非選択素子がオフ状態の場合には、抵抗変化素子Ｒ００がオフ状態であることを検出できることは、上記の説明から明らかである。
　非選択素子Ｒ１０がオン状態であり、Ｒ０１およびＲ１１がオフ状態である場合には、配線ｂ０と配線ｗ１とが結線される。しかしながら、ＮＭＯＳスイッチＳｗ１と抵抗変化素子Ｒ１１がオフ状態であるため、配線ｂ０の充放電に影響しない。したがって、選択素子Ｒ００のオフ状態を正しく検出することができる。
　非選択素子Ｒ０１がオン状態であり、Ｒ１０およびＲ１１がオフ状態である場合には、配線ｂ１と配線ｗ０とが結線される。しかしながら、ＮＭＯＳスイッチＳｂ１がオフ状態であるため、配線ｂ０の充放電に影響しない。したがって、選択素子Ｒ００のオフ状態を正しく検出することができる。
　非選択素子Ｒ１１がオン状態であり、Ｒ１０およびＲ０１がオフ状態である場合には、配線ｂ１と配線ｗ１とが結線される。しかしながら、抵抗変化素子Ｒ１０がオフ状態であるため、配線ｂ０の充放電に影響しない。したがって、選択素子Ｒ００のオフ状態を正しく検出することができる。
　非選択素子Ｒ１０およびＲ１１がオン状態であり、Ｒ０１がオフ状態である場合には、配線ｂ０，ｂ１と配線ｗ１とがそれぞれ結線される。しかしながら、ＮＭＯＳスイッチＳｗ１および抵抗変化素子Ｒ０１がオフ状態であるため、配線ｂ０の充放電に影響しない。したがって、選択素子Ｒ００のオフ状態を正しく検出することができる。
　非選択素子Ｒ０１およびＲ１１がオン状態であり、Ｒ１０がオフ状態である場合には、配線ｂ１と配線ｗ０，ｗ１とがそれぞれ結線される。しかしながら、抵抗変化素子Ｒ１０がオフ状態であるため、配線ｂ０の充放電に影響しない。したがって、選択素子Ｒ００のオフ状態を正しく検出することができる。
　非選択素子Ｒ１０およびＲ０１がオン状態であり、Ｒ１１がオフ状態である場合には、配線ｂ０と配線ｗ１、および、配線ｂ１と配線ｗ０がそれぞれ結線される。しかしながら、抵抗変化素子Ｒ１１がオフ状態であるため、配線ｂ０の充放電に影響しない。
　非選択素子すべてがオン状態である場合には、すべての配線が結線される。すなわち、選択素子Ｒ００がオフ状態であっても、ｂ０－Ｒ１０－ｗ１－Ｒ１１－ｂ１－Ｒ０１－ｗ０のリークパスが形成されるため、配線ｂ０の電荷は放電されてしまう。したがって、選択素子Ｒ００のオフ状態を正しく検出することができない。しかしながら、上述のとおり、クロスバスイッチの行または列には１つの抵抗変化素子しか接続することができないという制約が存在するため、このようなケースは生じない。
　以上、第１の実施形態に係る半導体装置について詳述した。なお、ここで述べた構成は、本発明の技術思想の範囲内において適宜変更され得る。図７は、本実施形態に係る半導体装置における抵抗値モニタ回路２０の構成の他の例を示す回路図である。図３に示した抵抗値モニタ回路２０ａを、図７に示した構成を備えた抵抗値モニタ回路２０ｂに変更してもよい。図７に示した抵抗値モニタ回路２０ｂによると、複数のモニタ用抵抗変化素子Ｒｍｏｎ０～Ｒｍｏｎ２を並列に接続することで、オン状態への抵抗の変化の検出精度を向上させることができる。ここで、トランジスタＭ１０，Ｍ１１およびＭ１２は、定常時はすべてオン状態となり、プログラム動作時に任意の抵抗変化素子を一つ選択する機能も有する。
　（実施形態２）
　第２の実施形態に係る半導体装置について、図面を参照して説明する。
　図８は、第２の実施形態に係る半導体装置の構成を示すブロック図である。図８を参照すると、本実施形態の半導体装置は、第１の実施形態の半導体装置（図１、図３、図５、図７参照）と同様に、再構成可能論理回路５０、抵抗値モニタ回路２０、および、コントローラ７０を備えている。なお、本実施形態の半導体装置は、さらにタイマ回路４０を備えている点で、第１の実施形態の半導体装置と相違する。
　図８において、信号ＴＭはタイマが予め設定されたリフレッシュ動作開始時間に達したことを知らせる信号である。一方、信号ＴＩＭＲＳＴは、タイマの時刻をリセットする信号である。ここで、リフレッシュ動作開始時間は、本半導体装置に電源が投入された累積時間を表す。すなわち、リフレッシュ動作開始時間は、再構成可能論理回路５０に利用されるオフ状態の抵抗変化素子の両端に電源電圧と等しい電圧（１Ｖ程度）が印加され続けた時間に相当する。リフレッシュ動作開始時間の設定値は、システム仕様や素子の保持特性に依存し、例えば、１時間～１年とすることができる。
　図９は、本実施形態に係る半導体装置のリフレッシュ動作を示すフローチャートである。図９を参照して、本実施形態の半導体装置におけるリフレッシュ動作について具体的に説明する。本実施形態では、モニタ用の抵抗変化素子の抵抗状態のみならず、タイマの情報もリフレッシュ動作開始のトリガとして使う。
　図９を参照すると、抵抗変化素子Ｒｍｏｎがオフ状態からオン状態に遷移したことが検出された場合には（ステップＳ２１のＹｅｓ）、タイマの情報に関わらず、実施形態１と同様にリフレッシュ動作を開始する（ステップＳ２３）。
　一方、抵抗変化素子Ｒｍｏｎがオン状態に遷移していない場合であっても（ステップＳ２１のＮｏ）、タイマ回路が予め設定された電源投入累積時間に達したことを検出したときには（ステップＳ２２のＹｅｓ）、リフレッシュ動作を開始する（ステップＳ２３）。
　リフレッシュ動作における各抵抗変化素子へのアクセス方法、および、再プログラム動作（再リセット動作）（ステップＳ２４～Ｓ２８）は、第１の実施形態の半導体装置におけるもの（図２のステップＳ３～Ｓ８）と同様である。
　すべての抵抗変化素子へのアクセスが終了すると（ステップＳ２８のＹｅｓ）、リフレッシュ動作を終了し（ステップＳ３０）、モニタ用抵抗変化素子Ｒｍｏｎへの再リセット動作（ステップＳ３１）、および、タイマのリセット（ステップＳ３２）を行う。なお、図９には明示していないものの、再構成可能論理回路５０で演算が実行されている場合には、その演算処理が終了しスタンバイ状態となってから、本リフレッシュ動作を開始することが好ましい。また、一旦、リフレッシュ動作が開始されると、外部へのビジー信号をアクティブにして命令を受け付けないようにすることが好ましい。コントローラ７０は、以上の一連のリフレッシュ動作を制御する。
　電源投入累積時間を記憶するタイマ回路４０は、不揮発性とする必要がある。タイマ回路４０は、外部から入力されるクロック信号を累積カウントするカウンタを備えていてもよい。すなわち、電源投入累積時間に相当するカウンタの出力値は、電源遮断時に内部または外部の不揮発メモリに転送され、記憶されることが望ましい。また、タイマ回路４０は、抵抗変化素子を用いた不揮発メモリを内蔵して、その一部のアドレスにカウント値を格納するようにしてもよい。さらに、タイマ回路４０は抵抗変化素子を有し、電源遮断時に抵抗変化素子にカウント値を書き込むようにしてもよい。
　本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
　例えば、再構成可能論理回路に用いられるすべての抵抗変化素子の状態を検出し、再リセット動作するリフレッシュ動作は、外部からの命令で実行させるように設計変更しても構わない。
　なお、上記実施形態の一部または全部は、以下の付記として記載することができるものであるが、これらに限定されるものではない。
　（付記１）複数の抵抗変化素子が設けられ、該複数の抵抗変化素子のそれぞれが第１の抵抗状態であるか、または第１の抵抗状態よりも抵抗値の低い第２の抵抗状態であるかに応じて論理構成が決定される再構成可能論理回路と、
　予め第１の抵抗状態にプログラムされた抵抗変化素子が設けられ、該抵抗変化素子が第１の抵抗状態を保持しているか否かを検出する抵抗値モニタ回路と、
　前記抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していないことが検出された場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、前記再構成可能論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加するコントローラと、を備えていることを特徴とする半導体装置。
　（付記２）前記再構成論理回路に設けられた複数の抵抗変化素子および前記抵抗値モニタ回路に設けられた抵抗変化素子のそれぞれは、第１の電圧を両端に順方向に印加することで第１の抵抗状態から第２の低抵抗状態へプログラムされ、第２の電圧を両端に逆方向に印加することで第２の抵抗状態から第１の抵抗状態へプログラムされることを特徴とする、付記１に記載の半導体装置。
　（付記３）前記抵抗値モニタ回路に設けられた抵抗変化素子は、並列に接続された複数の抵抗変化素子を有することを特徴とする、付記１または２に記載の半導体装置。
　（付記４）前記抵抗値モニタ回路に設けられた抵抗変化素子は、前記再構成可能論理回路の電源電圧よりも高く第１の電圧よりも低い電圧が両端に順方向に印加されていることを特徴とする、付記２または３に記載の半導体装置。
　（付記５）前記コントローラは、前記抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していないことが検出された場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を該抵抗変化素子に印加することを特徴とする、付記１ないし４のいずれか一に記載の半導体装置。
　（付記６）電源投入後の累積時間を計測するタイマ回路をさらに備え、
　前記コントローラは、前記累積時間が所定の時間を上回った場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、前記再構成論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加することを特徴とする、付記１ないし５のいずれか一に記載の半導体装置。
　（付記７）前記コントローラは、前記累積時間が所定の時間を上回った場合には、前記抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していることが検出されたときであっても、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、前記再構成論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加することを特徴とする、付記６に記載の半導体装置。
　（付記８）前記タイマ回路は、電源遮断時に前記累積時間に相当する情報を記録する抵抗変化素子を有することを特徴とする、付記６または７に記載の半導体装置。
　（付記９）複数の抵抗変化素子を有する再構成可能論理回路において、該複数の抵抗変化素子のそれぞれが第１の抵抗状態であるか、または第１の抵抗状態よりも抵抗値の低い第２の抵抗状態であるかに応じて論理構成が決定される工程と、
　抵抗値モニタ回路に設けられた予め第１の抵抗状態にプログラムされた抵抗変化素子が第１の抵抗状態を保持しているか否かを検出する工程と、
　前記抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していないことが検出された場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、前記再構成可能論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加する工程と、を含むことを特徴とする半導体装置の制御方法。
　（付記１０）前記再構成論理回路に設けられた複数の抵抗変化素子および前記抵抗値モニタ回路に設けられた抵抗変化素子のそれぞれは、第１の電圧を両端に順方向に印加することで第１の抵抗状態から第２の低抵抗状態へプログラムされ、第２の電圧を両端に逆方向に印加することで第２の抵抗状態から第１の抵抗状態へプログラムされることを特徴とする、付記９に記載の半導体装置の制御方法。
　（付記１１）前記抵抗値モニタ回路に設けられた抵抗変化素子は、前記再構成可能論理回路の電源電圧よりも高く第１の電圧よりも低い電圧が両端に順方向に印加されていることを特徴とする、付記１０に記載の半導体装置の制御方法。
　（付記１２）前記抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していないことが検出された場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を該抵抗変化素子に印加する工程を、さらに含むことを特徴とする、付記９ないし１１のいずれか一に記載の半導体装置の制御方法。
　（付記１３）電源投入後の累積時間が所定の時間を上回った場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、前記再構成論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加する工程を、さらに含むことを特徴とする、付記９ないし１２のいずれか一に記載の半導体装置の制御方法。
１０，５０　　再構成可能論理回路
１１　　内部電源回路
１２，２２，２２ａ，２２ｂ　　プログラム回路
２０，２０ａ，２０ｂ　　抵抗値モニタ回路
２１，２１ａ，２１ｂ　　バイアス印加・抵抗値検出回路
２２，２２ａ，２２ｂ　　プログラム回路
３０，７０　　コントローラ
４０　　タイマ回路
ｂ０，ｂ１，ｗ０，ｗ１　　配線
Ｍ１～Ｍ１２　　トランジスタ
ＭＯＮ，ＭＰＲＯ，ＭＲＥＳＥＴ，ＭＳＥＴ，ＴＩＭＲＳＴ，ＴＭ　　信号
ＰＶＬ，／ＰＶＬ　　プログラム線
ＲＥ　　リードイネーブル信号
Ｒｍｏｎ，Ｒｍｏｎ０～Ｒｍｏｎ２，Ｒｘ、Ｒ００～Ｒ１１　　抵抗変化素子
Ｒｒｅｆ　　基準抵抗素子
Ｓｗ０，Ｓｗ１，Ｓｂ０，Ｓｂ１　　ＮＭＯＳスイッチ
Ｖｐｒｏ　　電源電圧

Claims (13)

  1. 　複数の抵抗変化素子が設けられ、該複数の抵抗変化素子のそれぞれが第１の抵抗状態であるか、または第１の抵抗状態よりも抵抗値の低い第２の抵抗状態であるかに応じて論理構成が決定される再構成可能論理回路と、
    　予め第１の抵抗状態にプログラムされた抵抗変化素子が設けられ、該抵抗変化素子が第１の抵抗状態を保持しているか否かを検出する抵抗値モニタ回路と、
    　前記抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していないことが検出された場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、前記再構成可能論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加するコントローラと、を備えていることを特徴とする半導体装置。
  2. 　前記再構成論理回路に設けられた複数の抵抗変化素子および前記抵抗値モニタ回路に設けられた抵抗変化素子のそれぞれは、第１の電圧を両端に順方向に印加することで第１の抵抗状態から第２の低抵抗状態へプログラムされ、第２の電圧を両端に逆方向に印加することで第２の抵抗状態から第１の抵抗状態へプログラムされることを特徴とする、請求項１に記載の半導体装置。
  3. 　前記抵抗値モニタ回路に設けられた抵抗変化素子は、並列に接続された複数の抵抗変化素子を有することを特徴とする、請求項１または２に記載の半導体装置。
  4. 　前記抵抗値モニタ回路に設けられた抵抗変化素子は、前記再構成可能論理回路の電源電圧よりも高く第１の電圧よりも低い電圧が両端に順方向に印加されていることを特徴とする、請求項２または３に記載の半導体装置。
  5. 　前記コントローラは、前記抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していないことが検出された場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を該抵抗変化素子に印加することを特徴とする、請求項１ないし４のいずれか１項に記載の半導体装置。
  6. 　電源投入後の累積時間を計測するタイマ回路をさらに備え、
    　前記コントローラは、前記累積時間が所定の時間を上回った場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、前記再構成論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加することを特徴とする、請求項１ないし５のいずれか１項に記載の半導体装置。
  7. 　前記コントローラは、前記累積時間が所定の時間を上回った場合には、前記抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していることが検出されたときであっても、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、前記再構成論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加することを特徴とする、請求項６に記載の半導体装置。
  8. 　前記タイマ回路は、電源遮断時に前記累積時間に相当する情報を記録する抵抗変化素子を有することを特徴とする、請求項６または７に記載の半導体装置。
  9. 　複数の抵抗変化素子を有する再構成可能論理回路において、該複数の抵抗変化素子のそれぞれが第１の抵抗状態であるか、または第１の抵抗状態よりも抵抗値の低い第２の抵抗状態であるかに応じて論理構成が決定される工程と、
    　抵抗値モニタ回路に設けられた予め第１の抵抗状態にプログラムされた抵抗変化素子が
    第１の抵抗状態を保持しているか否かを検出する工程と、
    　前記抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していないことが検出された場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、前記再構成可能論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加する工程と、を含むことを特徴とする半導体装置の制御方法。
  10. 　前記再構成論理回路に設けられた複数の抵抗変化素子および前記抵抗値モニタ回路に設けられた抵抗変化素子のそれぞれは、第１の電圧を両端に順方向に印加することで第１の抵抗状態から第２の低抵抗状態へプログラムされ、第２の電圧を両端に逆方向に印加することで第２の抵抗状態から第１の抵抗状態へプログラムされることを特徴とする、請求項９に記載の半導体装置の制御方法。
  11. 　前記抵抗値モニタ回路に設けられた抵抗変化素子は、前記再構成可能論理回路の電源電圧よりも高く第１の電圧よりも低い電圧が両端に順方向に印加されていることを特徴とする、請求項１０に記載の半導体装置の制御方法。
  12. 　前記抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していないことが検出された場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を該抵抗変化素子に印加する工程を、さらに含むことを特徴とする、請求項９ないし１１のいずれか１項に記載の半導体装置の制御方法。
  13. 　電源投入後の累積時間が所定の時間を上回った場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、前記再構成論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加する工程を、さらに含むことを特徴とする、請求項９ないし１２のいずれか１項に記載の半導体装置の制御方法。
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