JPWO2014002656A1 - プログラミング回路、半導体装置及びプログラミング方法 - Google Patents
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Abstract
Description
前記抵抗変化素子の接地側端子と接地電位間に接続される第1負荷容量と、
を有する。
前記抵抗変化素子に所定の電圧を印加すると共に、前記電気抵抗の変化に必要な電流を前記抵抗変化素子に供給する駆動回路と、
を有する。
前記抵抗変化素子の接地側端子と接地電位間に第1負荷容量を接続しておき、
前記電気抵抗の変化に必要な電流の供給時、前記第1負荷容量を充電するために発生する突入電流を含む、オーバーシュートを有する波形の電流を供給する方法である。
(第1の実施の形態)
まず本発明の第1の実施の形態について図面を用いて説明する。
次に本発明の第2の実施の形態について図面を用いて説明する。
(第3の実施の形態)
次に本発明の第3の実施の形態について図面を用いて説明する。
(第4の実施の形態)
次に本発明の第4の実施の形態について図面を用いて説明する。
(第5の実施の形態)
次に本発明の第5の実施の形態について図面を用いて説明する。
Claims (10)
- 所定の電圧が印加され電流が流れることで、状態が変化して電気抵抗が変化する抵抗変化素子と、
前記抵抗変化素子の接地側端子と接地電位間に接続される第1負荷容量と、
を有するプログラミング回路。 - 前記抵抗変化素子と、前記抵抗変化素子に所定の電圧を印加すると共に、前記電気抵抗の変化に必要な電流を前記抵抗変化素子に供給する電圧源との間に直列に接続されたアクセストランジスタをさらに有する請求項1記載のプログラミング回路。
- 前記抵抗変化素子の接地側端子と接地電位間に接続される、直列に接続された切り替えトランジスタ及び第2負荷容量をさらに有する請求項1または2記載のプログラミング回路。
- 前記抵抗変化素子の状態変化時、前記切り替えトランジスタをオンさせて前記第2負荷容量を前記抵抗変化素子の接地側端子と接続し、前記抵抗変化素子の抵抗値の読み出し時、前記切り替えトランジスタをオフさせて前記第2負荷容量を前記抵抗変化素子の接地側端子から切り離す制御部をさらに有する請求項3記載のプログラミング回路。
- 前記第1負荷容量は、
前記抵抗変化素子の接地側端子が接続されるラインの寄生容量である請求項1から4のいずれか1項記載のプログラミング回路。 - 前記第1負荷容量は、3fF以上である請求項1から5のいずれか1項記載のプログラミング回路。
- 請求項1から6のいずれか1項記載のプログラミング回路と、
前記抵抗変化素子に所定の電圧を印加すると共に、前記電気抵抗の変化に必要な電流を前記抵抗変化素子に供給する駆動回路と、
を有する半導体装置。 - 外部から供給される、所定の電流が流れることで電気抵抗が変化する抵抗変化素子のプログラミング方法であって、
前記抵抗変化素子の接地側端子と接地電位間に第1負荷容量を接続しておき、
前記電気抵抗の変化に必要な電流の供給時、前記第1負荷容量を充電するために発生する突入電流を含む、オーバーシュートを有する波形の電流を供給する抵抗変化素子のプログラミング方法。 - 前記抵抗変化素子の接地側端子と接地電位間に、さらに直列に接続された切り替えトランジスタ及び第2負荷容量を接続しておき、
前記抵抗変化素子の状態変化時、前記切り替えトランジスタをオンさせて前記第2負荷容量を前記抵抗変化素子の接地側端子と接続し、
前記抵抗変化素子の抵抗値の読み出し時、前記切り替えトランジスタをオフさせて前記第2負荷容量を前記抵抗変化素子の接地側端子から切り離す請求項8記載の抵抗変化素子のプログラミング方法。 - 前記第1負荷容量は、
前記抵抗変化素子が接続されるラインの寄生容量である請求項8または9記載の抵抗変化素子のプログラミング方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012143037 | 2012-06-26 | ||
JP2012143037 | 2012-06-26 | ||
PCT/JP2013/064339 WO2014002656A1 (ja) | 2012-06-26 | 2013-05-23 | プログラミング回路、半導体装置及びプログラミング方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2014002656A1 true JPWO2014002656A1 (ja) | 2016-05-30 |
JP6137180B2 JP6137180B2 (ja) | 2017-05-31 |
Family
ID=49782826
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014522485A Expired - Fee Related JP6137180B2 (ja) | 2012-06-26 | 2013-05-23 | プログラミング回路、半導体装置及びプログラミング方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP6137180B2 (ja) |
WO (1) | WO2014002656A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019160375A (ja) | 2018-03-15 | 2019-09-19 | 東芝メモリ株式会社 | 半導体記憶装置 |
JPWO2020158531A1 (ja) * | 2019-01-30 | 2021-12-02 | ナノブリッジ・セミコンダクター株式会社 | 記憶装置およびプログラミング方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007048399A (ja) * | 2005-08-11 | 2007-02-22 | Renesas Technology Corp | 薄膜磁性体記憶装置 |
JP2007310949A (ja) * | 2006-05-18 | 2007-11-29 | Hitachi Ltd | 半導体装置 |
JP2010267362A (ja) * | 2009-05-13 | 2010-11-25 | Hynix Semiconductor Inc | 半導体メモリ装置およびその駆動方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4632019B2 (ja) * | 2003-01-06 | 2011-02-16 | 日本電気株式会社 | 半導体記憶装置 |
-
2013
- 2013-05-23 WO PCT/JP2013/064339 patent/WO2014002656A1/ja active Application Filing
- 2013-05-23 JP JP2014522485A patent/JP6137180B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007048399A (ja) * | 2005-08-11 | 2007-02-22 | Renesas Technology Corp | 薄膜磁性体記憶装置 |
JP2007310949A (ja) * | 2006-05-18 | 2007-11-29 | Hitachi Ltd | 半導体装置 |
JP2010267362A (ja) * | 2009-05-13 | 2010-11-25 | Hynix Semiconductor Inc | 半導体メモリ装置およびその駆動方法 |
Also Published As
Publication number | Publication date |
---|---|
JP6137180B2 (ja) | 2017-05-31 |
WO2014002656A1 (ja) | 2014-01-03 |
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