JP2011054223A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】メモリセルアレイ1は、ワード線WLとビット線BLとの間に配置され且つ可変抵抗素子VRを含むメモリセルMCを配列してなる。カラム制御回路2中のカレントミラー回路2bは、ビット線BLに流れる電流を所定の上限値Icomp以下に制限する。カレントミラー回路2bは、メモリセルMCに対する書込み動作又は消去動作が複数回繰り返し行われる場合に、p回目の書き込み動作又は消去動作における上限値Icompを、q回目(q<p)の書き込み動作又は消去動作における上限値Icompよりも大きく設定する。
【選択図】図6
Description
図1は、本発明の第1の実施の形態に係る不揮発性メモリのブロック図である。
この不揮発性メモリは、後述するReRAM(可変抵抗素子)を使用したメモリセルをマトリクス状に配置したメモリセルアレイ1を備える。
また、ステートマシン7によってパルスジェネレータ9が制御される。この制御により、パルスジェネレータ9は任意の電圧、任意のタイミングのパルスを出力することが可能となる。
また、ダイオードDIとビット線BLiとの間には、バリアメタル及び接着層として機能する電極EL3が形成されている。メモリセルMCは、図3に示すように、可変抵抗素子VRとダイオードDIの直列接続回路からなる。
クランプトランジスタ2eは、ビット線BLが所定の電圧まで充電された場合に非導通状態となる。センスアンプ回路2cは、データ読み出し時において、ビット線BLを流れるセル電流とカレントミラー回路2bが流す参照電流Irefとの差分に基づいて変化する検出線DSAの電圧と、参照電圧発生回路2dが発生させる参照電圧との差分を検出するように構成されている。
以下、同様の動作を繰り返し、図7に示すように、メモリセルMCを流れる電流の低下が検出された場合に、リセット動作が完了したとの判断がなされ、リセットのための電圧印加動作が中止される。
以上説明したように本実施の形態では、リセット動作時にカレントミラー回路2bから与えられる参照電流Irefの上限値を、徐々にステップアップさせ、これによりリセット動作時のセル電流の上限値を徐々に上昇させる構成を採用している。この動作によれば、リセット動作の開始当初から大きなリセット用のセル電流を流す場合に比べ消費電流を抑制することができると共に、過剰な電流によりメモリセル中の可変抵抗素子中に徐々に短絡電流経路が形成され、メモリセルとして機能しなくなる虞が少なくなる。
このように、本実施の形態では、セット動作時にカレントミラー回路2bから与えられる参照電流Irefの上限値を、徐々にステップアップさせ、これによりセット時のセル電流の上限値を徐々に上昇させる構成を採用している。この動作によれば、セット動作の開始当初から大きなセット用のセル電流を流す場合に比べ消費電流を抑制することができると共に、過剰な電流によりメモリセル中の可変抵抗素子中に徐々に短絡電流経路が形成され、メモリセルとして機能しなくなる虞が少なくなる。
次に、本発明の第2の実施の形態を説明する。この第2の実施の形態の半導体記憶装置は、全体構成は略第1の実施の形態と同様である。ただし、図9に示すように、リセット動作時の開始当初においてカレントミラー回路2bから与えられる参照電流Irefの上限値Icompは、リセット動作が起こり得る最低限の電流値よりも低い値m2に設定され、この上限値Icomp=m2により、n回のパルス印加動作を実行する。その後は、第1の実施の形態と同様に、徐々に上限値Icompを上昇させてパルス印加動作を行う。
この上限値Icomp=m2や、これより僅かに大きい上限値Icompによるパルス印加動作では、リセット動作は行われない。ただし、この動作を行うことにより、メモリセルの可変抵抗素子の特性が安定し、メモリセル間の特性のばらつきを小さくすることができる。
セット動作時も、図10に示すように、参照電流Irefの上限値Icompの初期値を、セット動作が起こり得る最低限の電流値よりも低い値m3に設定する。これにより、メモリセルの可変抵抗し素子の特性が安定し、メモリセル間の特性のばらつきを小さくすることができる。
Claims (5)
- 第1配線と第2配線との間に配置され且つ可変抵抗素子を含むメモリセルを配列してなるメモリセルアレイと、
前記第1配線又は前記第2配線へ印加される電圧を制御する制御回路と、
前記第1配線又は前記第2配線に流れる電流を所定の上限値以下に制限する電流制限回路と
を備え、
前記電流制限回路は、前記メモリセルに対する書込み動作又は消去動作が複数回繰り返し行われる場合に、p回目の書き込み動作又は消去動作における前記上限値を、q回目(q<p)の書き込み動作又は消去動作における前記上限値よりも大きく設定する
ことを特徴とする不揮発性半導体記憶装置。 - 前記制御回路は、1つの前記上限値を用いた書き込み動作又は消去動作のためのパルス印加動作を複数回実行することを特徴とする請求項1記載の半導体記憶装置。
- 1回目の前記書き込み動作又は消去動作における上記上限値は、前記メモリセルに対する書き込み又は消去が起こり得る最低限の電流値よりも低い値に設定される請求項2記載の半導体記憶装置。
- 1回目の前記書き込み動作又は消去動作における上記上限値は、前記メモリセルに対する書き込み又は消去が起こり得る最低限の電流値よりも低い値に設定される請求項1記載の半導体記憶装置。
- 前記第1配線又は第2配線の電流の変化を検知するセンスアンプ回路を更に備え、
前記電流制限回路は、前記メモリセルの読み出し時において、前記センスアンプ回路の入力端子に参照電流を供給するカレントミラー回路である
ことを特徴とする請求項1記載の半導体記憶装置。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011243265A (ja) * | 2010-05-20 | 2011-12-01 | Toshiba Corp | 不揮発性記憶装置及びその駆動方法 |
US9001556B2 (en) | 2012-08-03 | 2015-04-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device and operation method thereof |
US9224462B2 (en) | 2012-03-02 | 2015-12-29 | Samsung Electronics Co., Ltd. | Resistive memory device having defined or variable erase unit size |
JP2016066400A (ja) * | 2015-12-04 | 2016-04-28 | インテル・コーポレーション | メモリデバイスにおけるパス分離 |
US9691481B2 (en) | 2011-09-09 | 2017-06-27 | Intel Corporation | Path isolation in a memory device |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012058324A2 (en) * | 2010-10-29 | 2012-05-03 | Rambus Inc. | Resistance change memory cell circuits and methods |
CN103198860B (zh) * | 2013-03-15 | 2015-12-09 | 清华大学 | 一种rram写电路 |
JP2018195365A (ja) * | 2017-05-19 | 2018-12-06 | ソニーセミコンダクタソリューションズ株式会社 | メモリ装置およびメモリ装置の制御方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007018615A (ja) * | 2005-07-08 | 2007-01-25 | Sony Corp | 記憶装置及び半導体装置 |
JP2007080311A (ja) * | 2005-09-12 | 2007-03-29 | Sony Corp | 記憶装置及び半導体装置 |
WO2008012871A1 (fr) * | 2006-07-25 | 2008-01-31 | Fujitsu Limited | Dispositif à mémoire à semi-conducteur rémanente |
JP2009099199A (ja) * | 2007-10-17 | 2009-05-07 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2009146479A (ja) * | 2007-12-12 | 2009-07-02 | Sony Corp | 記憶装置および情報再記録方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003085675A2 (en) | 2002-04-04 | 2003-10-16 | Kabushiki Kaisha Toshiba | Phase-change memory device |
JP4187197B2 (ja) * | 2002-11-07 | 2008-11-26 | シャープ株式会社 | 半導体メモリ装置の制御方法 |
KR100541816B1 (ko) * | 2003-09-19 | 2006-01-10 | 삼성전자주식회사 | 반도체 메모리에서의 데이터 리드 회로 및 데이터 리드 방법 |
JP4884784B2 (ja) | 2005-01-28 | 2012-02-29 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法及び半導体装置 |
US7920402B2 (en) * | 2006-11-17 | 2011-04-05 | Panasonic Corporation | Resistance variable memory apparatus |
JP5012312B2 (ja) | 2007-08-15 | 2012-08-29 | ソニー株式会社 | 記憶装置の駆動方法 |
JP5049814B2 (ja) * | 2008-02-14 | 2012-10-17 | 株式会社東芝 | 不揮発性半導体記憶装置のデータ書き込み方法 |
-
2009
- 2009-08-31 JP JP2009200136A patent/JP5044617B2/ja active Active
-
2010
- 2010-03-17 US US12/725,655 patent/US8228712B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007018615A (ja) * | 2005-07-08 | 2007-01-25 | Sony Corp | 記憶装置及び半導体装置 |
JP2007080311A (ja) * | 2005-09-12 | 2007-03-29 | Sony Corp | 記憶装置及び半導体装置 |
WO2008012871A1 (fr) * | 2006-07-25 | 2008-01-31 | Fujitsu Limited | Dispositif à mémoire à semi-conducteur rémanente |
JP2009099199A (ja) * | 2007-10-17 | 2009-05-07 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2009146479A (ja) * | 2007-12-12 | 2009-07-02 | Sony Corp | 記憶装置および情報再記録方法 |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011243265A (ja) * | 2010-05-20 | 2011-12-01 | Toshiba Corp | 不揮発性記憶装置及びその駆動方法 |
US9691481B2 (en) | 2011-09-09 | 2017-06-27 | Intel Corporation | Path isolation in a memory device |
US9978449B2 (en) | 2011-09-09 | 2018-05-22 | Intel Corporation | Path isolation in a memory device |
US10535404B2 (en) | 2011-09-09 | 2020-01-14 | Intel Corporation | Path isolation in a memory device |
US9224462B2 (en) | 2012-03-02 | 2015-12-29 | Samsung Electronics Co., Ltd. | Resistive memory device having defined or variable erase unit size |
US9001556B2 (en) | 2012-08-03 | 2015-04-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device and operation method thereof |
US9520166B2 (en) | 2012-08-03 | 2016-12-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device and operation method thereof |
US9779809B2 (en) | 2012-08-03 | 2017-10-03 | Toshiba Memory Corporation | Resistive semiconductor memory device and operation method thereof |
JP2016066400A (ja) * | 2015-12-04 | 2016-04-28 | インテル・コーポレーション | メモリデバイスにおけるパス分離 |
Also Published As
Publication number | Publication date |
---|---|
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