JP2009146479A - 記憶装置および情報再記録方法 - Google Patents

Abstract

【課題】記録の際の抵抗値レベルの調整能力を向上させ、安定したベリファイ制御を行うことのできる記憶装置を提供する。
【解決手段】トランジスタ２０の制御端子２０ｃに対して第２電源２２から供給されるＶＷＬを、ＷＬ調整回路２４によって、ベリファイ制御による再記録毎に増加（増加分ΔＶＷＬ）させる。可変抵抗素子１０が多値記録可能である場合には、ΔＶＷＬは多値情報の抵抗値レベル毎に異なる値とする。すなわち、ΔＶＷＬは、電流による可変抵抗素子１０の記録抵抗の変化幅の大小関係に応じて異なる値とされ、記録抵抗の変化幅が大きい（トランジスタ２０のソース・ゲート間電圧ＶＧＳが小さい）領域では少なく、記録抵抗の変化幅が小さい（ＶＧＳが大きい）領域では多くなる。
【選択図】図３

Description

本発明は、記憶素子およびスイチッング素子を有するメモリセルを備えた記憶装置に係り、特にベリファイ制御により再記録を行う記憶装置および情報再記録方法に関する。

コンピュータ等の情報機器においては、高速動作の可能な高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く用いられている。しかし、ＤＲＡＭにおいては、電子機器に用いられる一般的な論理回路や信号処理回路などと比較して製造プロセスが複雑なため、製造コストが高いという問題がある。また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作を行う必要がある。

そこで、電源を切っても情報の消えない不揮発性メモリとして、例えば、ＦｅＲＡＭ（Ferroelectric Random Access Memory；強誘電体メモリ）や、ＭＲＡＭ（Magnetoresistive Random Access Memory ；磁気記憶素子）などが提案されている。これらのメモリでは、電力を供給しなくても書き込んだ情報を長時間保持し続けることが可能であり、また、リフレッシュ動作を行う必要がないので、その分だけ消費電力を低減させることができる。しかし、ＦｅＲＡＭにおいては微細化が容易でないという問題があり、ＭＲＡＭにおいては書込み電流が大きいという問題があった（例えば、非特許文献１）。

そこで、データの書込み速度の高速化に適したメモリとして、図１５および図１６に示したような新しいタイプの記憶装置が提案されている。

図１５はこの記憶装置のメモリセル１００を表したものである。このメモリセル１００は、図１６に断面構造を表した可変抵抗素子１１０と、ＭＯＳトランジスタ１２０（スイッチング素子）とを備えている。可変抵抗素子１１０は、電極１１１、イオン源層１１２、高抵抗層１１３および電極１１４を積層して形成されたものである。電極１１１はビット線ＢＬＲ、電極１１４はＭＯＳトランジスタ１２０の一方の端子にそれぞれ電気的に接続されている。ＭＯＳトランジスタ１２０の他方の端子はビット線ＢＬＴ、ＭＯＳトランジスタ１２０のゲートはワード線ＷＬにそれぞれ電気的に接続されている。

この記憶装置では、イオン源層１１２から高抵抗層１１３に向かって電流が流れるように電極１１４および電極１１１に電圧を印加すると、高抵抗層１１３が低抵抗に変化してデータが書き込まれる。逆に、高抵抗層１１３からイオン源層１１２に向かって電流が流れるように電極１１４および電極１１１に電圧を印加すると、高抵抗層１１３が高抵抗に変化してデータが消去される。

この記憶装置では、従来の不揮発性メモリ等と比較して、単純な構造でメモリセルを構成することができるため素子のサイズ依存性がなく、かつ、大きい信号を得ることができるためスケーリングに強いという特長を有する。また、記録電流や記録電圧を制御することにより多値記録、すなわち一つのメモリセルに対して３ビット以上のデータを記憶することが可能という大きな利点を有する（特許文献１）。
日経エレクトロニクス，２００７．７．１６号，ｐ．９８ 特開２００５−２３５３６０号公報

しかしながら、上記した新しいタイプの記憶装置において記録を行うためには、セル毎の書き込み動作毎に抵抗値レベルを適正に調整する必要がある。その手法としては、ベリファイ読み出しと再書き込みを組み合わせた方法（以下，合わせて単にベリファイと呼ぶ）が考えられる。すなわち、書き込み動作後にベリファイ読み出しを行い、所望の低抵抗であったら書き込み成功として書き込み動作を終了し、所望値以上の高抵抗であったら書き込み失敗として再書き込みを行う。そして、このサイクルをある上限回数まで繰り返すものであるが、安定したベリファイ制御のためには、抵抗値レベルの調整能力を向上させる必要があった。

本発明はかかる問題点に鑑みてなされたもので、その目的は、記録の際の抵抗値レベルの調整能力を向上させ、安定したベリファイ制御を行うことのできる記憶装置および情報再記録方法を提供することにある。

本発明の記憶装置は、一対の電極を有し、電極への電圧印加により情報が記録される記憶素子と、第１，第２入出力端子および制御端子を有し、第１入出力端子が前記可変抵抗素子の一方の電極に接続されたスイッチング素子とを有するメモリセルを複数備えたものであって、記憶素子において情報の記録が正しく実行されたか否かを確認し、その結果に応じて再記録を行うベリファイ制御手段と、ベリファイ制御手段による再記録の際に、スイッチング素子の制御端子と第２入出力端子との間の電位差を、前回の記録のときのそれよりも増加させる電位差変更手段とを備えたものである。

また、本発明の情報再記録方法は、一対の電極を有し、電極への電圧印加により情報が記録される記憶素子と、第１，第２入出力端子および制御端子を有し、第１入出力端子が前記可変抵抗素子の一方の電極に接続されたスイッチング素子とを有するメモリセルを複数備えた記憶装置の、記憶素子に対して情報の記録が正しく実行されたか否かを確認し、その結果に応じて再記録を行う方法であって、再記録の際に、スイッチング素子の制御端子と第２入出力端子との間の電位差を前回の記録のときのそれよりも増加させるものである。

本発明の記憶装置および情報再記録方法では、ベリファイ制御により記憶素子において情報の記録が正しく実行されたか否かが確認され、その結果に応じて再記録が行われるが、そのときスイッチング素子の制御端子と第２入出力端子との間の電位差が、前回の記録のときのそれよりも増加し、これにより再記録が確実に行われる。

本発明の記憶装置および情報再記録方法では、ベリファイ制御手段は再記録を行うサイクルを複数回繰り返し、電位差変更手段が再記録毎に電位差の増加分を異なる値とするようにしてもよい。

また、記憶素子は、例えば電極間に異なる極性の電圧が印加されることによりその抵抗値が高抵抗状態と低抵抗状態との間で可逆的に変化する不揮発性の可変抵抗素子であり、多値情報の記録が可能であるものとすることが望ましく、その場合には、スイッチング素子の制御端子と第２入出力端子との間の電位差の増加分（ステップ電圧）を、多値情報の抵抗値レベル毎に異なる値とする、ことが望ましい。具体的には、電位差の増加分を、電流による可変抵抗素子の抵抗値の変化幅の大小関係に応じて異なる値とし、より具体的には、電位差の増加分を、電流による可変抵抗素子の抵抗値の変化幅が大きい領域では少なく、抵抗値の変化幅が小さい領域では多くなるようにする。

本発明の記憶装置および情報再記録方法によれば、ベリファイ制御による再記録の際に、スイッチング素子の制御端子と第２入出力端子との間の電位差を、前回の記録のときのそれよりも増加させるようにしたので、再記録を確実に行うことができると共に抵抗値レベルの調整能力が向上し、安定したベリファイ制御を行うことができる。

また、再記録を行うサイクルを複数回繰り返す場合には、再記録毎に電位差の増加分を異なる値とすれば、より確実に再記録を行うことができる。更に、多値記録の際には、多値情報に応じて、スイッチング素子の制御端子と第２入出力端子との間の電位差の増加分（ステップ電圧）を変化させる。これにより、セル抵抗値レベルの調整能力が向上し、抵抗値レベル間に必要とされるマージンを十分に確保することができ、よってより安定したベリファイ制御を行うことが可能になる。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

図１は、本発明の一実施の形態に係る記憶装置のメモリセル１を表したものである。メモリセル１は、記憶素子、例えば図２に示した可変抵抗素子１０と、スイッチング素子としてのＮチャネルＭＯＳ型のトランジスタ２０とを備えている。記憶装置は、このメモリセル１を記憶単位として、複数個アレイ状またはマトリクス状に配置したものである。図３は、メモリセル１の書き込み動作時の等価回路を表している。

可変抵抗素子１０は、例えば、電極１１、イオン源層１２、高抵抗層（可変抵抗層）１３および電極１４を積層して形成されたものである。

電極１１，１４は、例えば、Ａｌ、Ｃｕ、Ｗなどの金属材料により構成されている。高抵抗層１３は、例えば、金属材料、希土類元素、これらの混合物の酸化物あるいは窒化物、または半導体材料からなり、後述するように２つの電極１１，１４間に電圧を印加することにより、電極１１，１４の間に生じる電場の向きに応じて抵抗値が変化する機能を有している。

イオン源層１２は、例えば、Ｃｕ、ＡｇおよびＡｌのうち少なくとも一種類の金属元素と、Ｔｅ、ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とを含んで構成されており、例えば、ＣｕＴｅＳｉ、ＧｅＳｂＴｅＳｉ、ＣｕＧｅＴｅＳｉ、ＡｇＧｅＴｅＳｉ、ＡｇＴｅＳｉ、ＡｌＴｅＳｉ、ＡｌＧｅＴｅＳｉ、ＺｒＴｅＡｌ、ＣｕＺｒＴｅＡｌ、ＣｕＳＳｉ、ＣｕＧｅＳＳｉ、ＣｕＳｅＳｉ、ＣｕＧｅＳｅＳｉ等からなる。

上記Ｃｕ、Ａｇは、陽イオンとなったときに、イオン源層１２内や、高抵抗層１３内を移動しやすい元素である。Ｔｅは、イオン源層１２の抵抗値を、可変抵抗素子１０がオンしたときの高抵抗層１３の抵抗値よりも小さくすることの可能な元素である。そのため、イオン源層１２において、カルコゲン元素としてＴｅを用いた場合には、抵抗値が大きく変化する部分を高抵抗層１３に限定することができ、メモリ動作の安定性を向上させることができる。また、イオン源層１２において、陽イオンとなる元素としてＣｕを用い、さらに、カルコゲン元素としてＴｅを用いた場合には、イオン源層１２の抵抗値を、可変抵抗素子１０がオンしたときの高抵抗層１３の抵抗値よりも十分に小さくすることができるので、メモリ動作の安定性をより向上させることができる。

また、上記Ａｌは可変抵抗素子１０が低抵抗状態から高抵抗状態へ切り替わるときに化学的に安定な酸化物を形成するものであり、これにより消去状態（高抵抗状態）の保持特性が改善される。Ｓｉは、イオン源層１２を非晶質化し、イオン源層１２の結晶化温度を上昇させることの可能な元素である。そのため、イオン源層１２にＳｉを適当量含有させた場合には、プロセス時に受ける熱などによる結晶化等の状態変化が抑制され、メモリ動作の安定性を向上させることができる。イオン源層１２には、例えばＴｅＡｌＺｒＯｘのように、更にＯ（酸素）を含めるようにしてもよく、これによりデータの書き込み時の保持特性および抵抗値の制御性が向上する。

可変抵抗素子１０の一方の電極１１は図１に示したビット線ＢＬＲ、他方の電極１４はトランジスタ２０の第１入出力端子（ドレイン／ソース）２０ａにそれぞれ電気的に接続されている。トランジスタ２０の第２入出力端子（ソース／ドレイン）２０ｂはビット線ＢＬＴ、トランジスタ２０の制御端子２０ｃ（ゲート端子）はワード線ＷＬにそれぞれ電気的に接続されている。

可変抵抗素子１０の電極１１にはビット線ＢＬＲを介して第１電源２１より第１パルス電圧（ＶＢＬＲ）、トランジスタ２０の制御端子２０ｃにはワード線ＷＬを介して第２電源２２よりセル選択用の第２パルス電圧（ＶＷＬ）が供給されるようになっている。トランジスタ２０の第２入出力端子２０ｂは、ビット線ＢＬＴを介して接地（ＧＮＤ）してもよく（図３参照）、あるいは第３電源２３より第３パルス電圧（ＶＢＬＴ）が供給されるようにしてもよい（図１０参照）。

ここで、本実施の形態では、第１電源２１および第３電源２３（図１０）はそれぞれその書き込みの電圧値（パルス高さ）が一定の固定電圧源であるのに対し、第２電源２２はその電圧値を調整回路２４（調整手段）により変更できるものである。すなわち、情報の書き込み時において、トランジスタ２０の制御端子２０ｃに対して印加する電圧値を任意に減少または増加させることが可能となっている。

具体的には、例えば第２電源２２では電圧値（パルス高）の異なる複数の書き込み用ＤＣ電源を含む構成を有しており、その選択が調整回路２４によりなされる。なお、パルス電圧には、文字通りのパルス波形に限らず、例えばランプ状波形の電圧も含まれる。

本実施の形態では、第２電源２２から供給されるＶＷＬは、調整回路２４によって、後述のベリファイ制御による再記録毎に増加（増加分ΔＶＷＬ）できるようになっている。また、可変抵抗素子１０が高抵抗状態と低抵抗状態の少なくとも一方の状態において複数段階の記録が可能、すなわち多値情報の記録が可能である場合には、後述のようにΔＶＷＬは多値情報の抵抗値レベル毎に異なる値となる。具体的には、ΔＶＷＬは、電流による可変抵抗素子１０の記録抵抗の変化幅の大小関係に応じて異なる値とするものであり、電流による記録抵抗の変化幅が大きい（トランジスタ２０のソース・ゲート間電圧ＶＧＳが小さい）領域では少なく、記録抵抗の変化幅が小さい（ＶＧＳが大きい）領域では多くなるようにする。なお、上記第１電源２１〜２３およびＷＬ調整回路２４によって、本発明のベリファイ制御手段および電位差変更手段の一具体例が構成されている。

次に、本実施の形態の記憶装置（メモリセル１）の動作について説明する。

（書き込み）
第１電源２１および第３電源２３により、電極１４に負電位（−電位）、電極１１に正電位（＋電位）をそれぞれ印加して、イオン源層１２から高抵抗層１３に向かって電流を流すと、イオン源層１２から、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素がイオン化して高抵抗層１３内を拡散していき、電極１４側で電子と結合して析出したり、あるいは、高抵抗層１３の内部に拡散した状態で留まる。その結果、高抵抗層１３の内部に上記金属元素を多量に含む電流パスが形成されたり、若しくは、高抵抗層１３の内部に上記金属元素による欠陥が多数形成され、高抵抗層１３の抵抗値が低くなる。このとき、イオン源層１２の抵抗値は、高抵抗層１３の書き込み前の抵抗値に比べて元々低いので、高抵抗層１３の抵抗値が低くなることにより、可変抵抗素子１０全体の抵抗値も低くなる（つまり、可変抵抗素子１０がオンする）。なお、このときの可変抵抗素子１０全体の抵抗が書込抵抗となる。その後、電極１１，１４に印加されている電位を零にして可変抵抗素子１０にかかる電圧を零にすると、可変抵抗素子１０の抵抗値が低くなった状態で保持される。このようにして情報の書き込みが行われる。

（消去）
次に、第１電源２１および第３電源２３により、電極１４に正電位（＋電位）、電極１１に負電位（−電位）をそれぞれ印加して、高抵抗層１３からイオン源層１２に向かって電流を流すと、高抵抗層１３内に形成されていた電流パス、あるいは不純物準位を構成する、上記金属元素がイオン化して、高抵抗層１３内を移動してイオン源層１２側に戻る。その結果、高抵抗層１３内から、電流パス若しくは欠陥が消滅して、高抵抗層１３の抵抗値が高くなる。このときイオン源層１２の抵抗値は元々低いので、高抵抗層１３の抵抗値が高くなることにより、可変抵抗素子１０全体の抵抗値も高くなる（つまり、可変抵抗素子１０がオフする）。なお、このときの可変抵抗素子１０全体の抵抗が消去抵抗となる。その後、電極１１，１４に印加されている電位を零にして可変抵抗素子１０にかかる電圧を零にすると、可変抵抗素子１０の抵抗値が高くなった状態で保持される。このようにして、書き込まれた情報の消去が行われる。

このような過程を繰返し行うことにより、可変抵抗素子１０に情報の書き込みと、書き込まれた情報の消去を繰り返し行うことができる。

このとき、例えば、可変抵抗素子１０全体の抵抗が書込抵抗となっている状態（低抵抗状態）を「１」の情報に、可変抵抗素子１０全体の抵抗が消去抵抗となっている状態（高抵抗状態）を「０」の情報に、それぞれ対応させると、電極１４に負電位を印加することによって、可変抵抗素子１０の情報を「０」から「１」に変え、電極１４に正電位を印加することによって、可変抵抗素子１０の情報を「１」から「０」に変えることができる。

また、この可変抵抗素子１０では、広範囲の抵抗値を保持できるものであり、セルに流れる電流量をコントロールすることで電流パスの大きさを制限できる。従って、高抵抗状態と低抵抗状態の少なくとも一方の状態において、複数段階の大きさの電流パスを形成することができ、その状態を安定して保持することができる。よって、電流パスの大きさに対応した複数の抵抗値レベルと情報を関連付けることで、３値以上の多値記録が可能となり、大容量化を実現することができる。

例えば、可変抵抗素子１０の書込み抵抗が最も低い状態を「１１」に、２番目に低い状態を「１０」に、３番目に低い状態を「０１」に、可変抵抗素子１０の消去状態を「００」にそれぞれ対応させると、電極１４に負電位を印加すると同時に可変抵抗素子１０に流れる電流を制御することによって、可変抵抗素子１０の情報を「００」から「０１」、または「０１」から「１１」、または「１０」から「１１」等の、可変抵抗素子１０の抵抗がより低くなる方向へ情報を変えることができる。同様に、電極１４に正電位を印加することによって、可変抵抗素子１０の情報を「０１」または 「１０」または「１１」から、「００」に戻すことができる。

（読み出し）
上記のように記録された情報の読み出しを行う場合には、電極１４に書き込み動作が起きない程度の負電位を印加すると共に電極１１に正電位を印加、または逆に電極１４に消去動作が起きない程度の正電位を印加すると共に電極１１に負電位を印加して、イオン源層１２および高抵抗層１３に電流を流すと、書き込み状態の抵抗値，消去状態の抵抗値に対応した微小な電流が流れる。この電流値を、例えばメモリセルアレイの外部に設置したセンスアンプなどで検出することにより、可変抵抗素子１０が低抵抗状態（「１」）か、高抵抗状態（「０」）かを判別することができる。多値記録の場合も同様である。

このように、本実施の形態の可変抵抗素子１０では、電極１１、イオン源層１２、高抵抗層１３および電極１４を積層しただけの簡易な構造であるので、微細化しても情報の書き込みおよび消去を行うことができると共に、電力の供給がなくても、高抵抗層１３の抵抗値を保持することができるので、情報を長期に渡って保存することができる。また、読み出しによって高抵抗層１３の抵抗値が変化することはなく、リフレッシュ動作を行う必要がないので、その分だけ消費電力を低減することが可能である。

（ベリファイ）
前述のようにベリファイ制御では、書き込み動作後に読み出し（ベリファイ読み出し）を行い、可変抵抗素子１０が低抵抗であったら書き込み成功で書き込み動作を終了し、高抵抗であったら書き込み失敗として再書き込みを行う。そして、このサイクルをある上限回数まで繰り返す。

図３の等価回路ではビット線ＢＬＴが接地されており、これにより可変抵抗素子１０に流れる電流はＷＬ調整回路２４によりＶＷＬのみで制御されるようになっている。このときのセル印加電流は以下のようになる。

ここで、Ｗ：チャネル幅、Ｌ：チャネル長、μs ：キャリアの表面移動度、Ｃｏｘ：単位面積当たりのゲート容量、Ｖｇ：ゲート電圧、Ｖｓ（＝０Ｖ）：ソース電圧、Ｖｔ：閾値電圧、ＶＷＬ：ワード線電圧をそれぞれ表している。

上記ベリファイ時の書き込み電流の調整は、上記の電流式から、主にトランジスタ２０のゲート・ソース間の電位差ＶＧＳによってなされる。具体的にはワード線電圧ＶＷＬによって制御される。書き込みが失敗した場合には、再書き込みを行う必要があるが、本実施の形態では、ＶＧＳ（ＶＷＬ）を前回の書き込みよりも増加させて、書き込みの成功率を向上させる。

図４はこの様子を模式的に表わしたものである。ＶＧＳｍｉｎを初期値とし、サイクル上限４回、電圧上限ＶＧＳｍａｘまでベリファイを行う例である。電圧は毎回ΔＶＧＳだけ増加させる。なお、図中でベリファイ読み出しは図示していないが、ベリファイ読み出しは電圧パルスの印加後に挿入される。

なお、図４では増加分ΔＶＧＳを各サイクルにおいて同じ値としているが、図５に示したΔＶＧＳ1 ，ΔＶＧＳ2 ，ΔＶＧＳ3 ，・・・のように、各サイクル毎にΔＶＧＳを順次増加させるようにしてもよい。

ところで、上記のようなベリファイ制御はメモリセルの抵抗変化が線形である場合には有効であるが、抵抗変化が非線形であり、多値記録を行う場合には、ＶＧＳの増加分ΔＶＧＳは多値情報の抵抗値レベル毎に変化させることが望ましい。以下、その理由について説明する。

図６は上記ＶＧＳとセル記録抵抗の関係の一例を表したものである。多値記録の一例として、２ｂｉｔ／セル、すなわち４値／セルの多値メモリであれば、図４（模式的なベリファイ波形）、図７（抵抗値の遷移状態）に示したように、上記ベリファイ動作を所望の抵抗値レベルになるまでＶＧＳをステップアップ、またはステップダウンしながら調整する必要がある。しかしながら、ＶＧＳとセル記録抵抗の関係は図６に示したように必ずしも線形とはならず、ステップ量を同一とすると、所望の多値レベルによってはベリファイによって抵抗値がオーバーしてしまう現象が発生し、結果的にレベル間に必要なマージンが取れなくなる。このような場合には、以下のようなベリファイ制御を行うことが望ましい。

図８は、本実施の形態における記録セルのＶＧＳ（＝ＶＷＬ）−セル記録抵抗特性のセル記録抵抗の変化幅の様子を表すものである。図８によると、記録電流の小さい、すなわちＶＧＳが小さい領域においては、セル記録抵抗の変化の幅が大きく、記録電流が大きくなるに従って、すなわちＶＧＳが大きくなるに従ってセル記録抵抗の変化の幅が徐々に小さくなっていることが判る。よって、このような特性を持ったセルに対して多値記録を行うには、記録抵抗の変化幅が大きい（ＶＧＳが小さい）領域ではベリファイにおけるＶＧＳステップ電圧ΔＶＧＳを他のステップ電圧設定値よりも小さく設定し、逆に、記録抵抗の変化幅が小さい（ＶＧＳが大きい）領域ではベリファイにおけるＶＧＳステップ電圧ΔＶＧＳを他のステップ電圧設定値よりも大きく設定する、すなわち、記録抵抗の変化幅（図８の傾きに相当）の大小関係に対応したステップ電圧を設定することが有効となる。

図９（Ａ）〜（Ｃ）は、このような多値情報の抵抗値レベルに応じたベリファイ制御の模式図を示したものである。ここでは、２ｂｉｔ／セル、すなわち４値／セルのうちの３値を書き込み側で実現し、残り１値を消去で実現するため、書き込み側で３値を記録する例を示している。図９（Ａ）〜（Ｃ）ともに、書き込み動作後にベリファイ読み出しを行い、低抵抗であったら書き込み成功で書き込み動作を終了し、高抵抗であったら書き込み失敗で再書き込みを行う。このサイクルをある上限回数まで繰り返す。再書き込みを行う場合には、ＶＧＳ（ＶＷＬ）を前回の書き込みよりも増加させて書き込み電流を増大させ、書き込みの成功率を向上させる。

本実施の形態では、最も低い抵抗値レベルに対応する情報“００”を記録する場合には図９（Ａ）に示したように他の情報よりも大きいステップ電圧ΔＶＷＬ００に設定し、最も高い抵抗値レベルに対応する情報“１０”を記録する場合には図９（Ｃ）に示したように他の情報よりも小さいステップ電圧ΔＶＷＬ１０に設定し、両者の中間抵抗値レベル“０１”を記録する場合には図９（Ｂ）のように両者の中間のステップ電圧ΔＶＷＬ０１に設定する。

以上のように本実施の形態では、再記録の際に、トランジスタ２０のゲート・ソース間電圧ＶＧＳを、前回の記録のときのそれよりも増加させるようにしたので、再記録を確実に行うことができる。

また、再記録を行うサイクルを複数回繰り返す際に、再記録毎にステップ電圧ΔＶＧＳを増加させるようにしたので、より確実に再記録を行うことができる。更に、多値記録の際に、多値情報に応じてΔＶＧＳを変化させることにより、セル抵抗値レベルの調整能力が向上し、抵抗値レベル間に必要とされるマージンを十分に確保することが可能になる。

なお、図１４は、図５（Ｂ）のレベル０１でのベリファイ回数（最大１８回）と、ビット数との関係を表したものであり、図中、Ａは上記実施の形態のようにＶＷＬをステップアップしながらベリファイを行った場合、Ｂはステップアップなしでベリファイを行った場合の結果を表すものである。この結果、ＶＷＬをステップアップすることにより、ベリファイ回数を大幅に少なくすることができる、すなわち情報の記録が容易になることが分かる。

なお、上記実施の形態では、簡単のためビット線ＢＬＴが接地されていると仮定したが、本発明はこのような場合に限るものではない。図１０に示したように、ビット線ＢＬＴに対して第３電源２３により固定電圧ＶＢＬＴ（ビット線電圧）が供給されるものである場合には、図１１に示したように、ＶＧＳ＝ＶＷＬ−ＶＢＬＴとして、ベリファイ制御を行う。このときのセル印加電流は以下のようになる。その他は、上記実施の形態と同様である。

以上、実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されるものではなく、種々変形可能である。例えば、上記実施の形態では、可変抵抗素子１０に流れる電流をＷＬ調整回路２４によりＶＷＬのみで制御するものとしたが、図１２および図１３に示したように、ＶＷＬを一定として、第３電源２３のＶＢＴＬを調整回路２５により変更可能とし、これによりＶＧＳ（＝ＶＷＬ−ＶＢＬＴ）を変更できるようにしてもよい。また、上記実施の形態ではベリファイ制御について説明したが、本発明はベリファイ制御のみ限らず、個別に書き込み電圧を制御する場合にも適用可能である。

また、上記実施の形態では、１つの選択トランジスタに対して１つの可変抵抗素子１０を接続したメモリセル（所謂１Ｔ−１Ｒ型のメモリセル）を例に挙げて説明したが、本発明は１つの選択トランジスタに対して複数の可変抵抗素子１０を接続した構成のメモリセルについて適用することも可能である。

更に、可変抵抗素子１０の構造についても上記実施の形態のものに限らず、他の構成、例えば図２の断面構成において、イオン源層１２と高抵抗層１３との積層順序を逆にした構成としたもの、あるいはイオン源層１２を設ける代わりにイオン源層１２に用いられる金属元素を高抵抗層１３に含有させた構成のもの、更にはイオン源層１２に用いられる金属元素を電極に含有させて、電極がイオン源層１２を兼ねるようにした構成のものなどでもよく、本発明はこのような可変抵抗素子を用いた記憶装置のいずれにも適用可能である。更には、記憶素子としては上記のような可変抵抗素子に限らず、その他の素子，例えば相変化メモリを用いることも可能であり、このようなメモリを用いた記憶装置としてもよい。

また、スイチッング素子として、ＮＭＯＳ構成のトランジスタ２０を用いたが、ＰＭＯＳ構成のトランジスタを用いてもよく、更に、本発明のスイッチング素子は、２つの入出力端子および制御端子を有するものであればよく、ＭＯＳトランジスタの他、バイポーラトランジスタを用いることも可能である。

本発明の一実施の形態に係る記憶装置（メモリセル）の回路構成図である。 図１に示したメモリセルの構成を表す断面図である。 図１に示したメモリセルの情報書き込み時の等価回路図である。 ベリファイ制御を説明するための波形図である。 他のベリファイ制御を説明するための波形図である。 メモリセルのＶＧＳ―セル記録抵抗特性を表すものである。 抵抗値の遷移状態を説明するための図である。 ＶＧＳの大きさに対するセル記録抵抗の変化幅を説明するための図である。 多値記録の際のベリファイ制御を説明するための波形図である。 変形例に係るメモリセルの情報書き込み時の等価回路図である。 図１０の回路でのベリファイ制御を説明するための波形図である。 他の変形例に係るメモリセルの情報書き込み時の等価回路図である。 図１２の回路でのベリファイ制御を説明するための波形図である。 図５（Ｂ）のレベル０１でのベリファイ回数とビット数との関係を表したものである。 従来の記憶装置（メモリセル）の回路構成図である。 図１５に示したメモリセルの構成を表す断面図である。

符号の説明

１…メモリセル、１０…可変抵抗素子、１１，１４…電極、１２…イオン源層、１３…高抵抗層、２０…選択トランジスタ、２１…第１電源、２２…第２電源、２３…第３電源）、２４，２５…調整回路

Claims (16)

1. 一対の電極を有し、前記電極への電圧印加により情報が記録される記憶素子と、第１，第２入出力端子および制御端子を有し、前記第１入出力端子が前記可変抵抗素子の一方の電極に接続されたスイッチング素子とを有するメモリセルを複数備えた記憶装置であって、
   前記記憶素子において情報の記録が正しく実行されたか否かを確認し、その結果に応じて再記録を行うベリファイ制御手段と、
   前記ベリファイ制御手段による再記録の際に、前記スイッチング素子の制御端子と第２入出力端子との間の電位差を、前回の記録のときのそれよりも増加させる電位差変更手段と
   を備えたことを特徴とする記憶装置。
2. 前記ベリファイ制御手段は、再記録を行うサイクルを複数回繰り返し、
   前記電位差変更手段は、前記再記録毎に前記電位差の増加分を異なる値とする
   ことを特徴とする請求項１記載の記憶装置。
3. 前記記憶素子は、前記電極間に異なる極性の電圧が印加されることによりその抵抗値が高抵抗状態と低抵抗状態との間で可逆的に変化する不揮発性の可変抵抗素子である
   ことを特徴とする請求項１または２記載の記憶装置。
4. 前記可変抵抗素子は多値情報の記録が可能であり、
   前記電位差変更手段は、前記電位差の増加分を、多値情報の抵抗値レベル毎に異なる値とする
   ことを特徴とする請求項３記載の記憶装置。
5. 前記電位差変更手段は、前記電位差の増加分を、電流による前記可変抵抗素子の抵抗値の変化幅の大小関係に応じて異なる値とする
   ことを特徴とする請求項４記載の記憶装置。
6. 前記電位差変更手段は、前記電位差の増加分を、電流による前記可変抵抗素子の抵抗値の変化幅が大きい領域では少なく、抵抗値の変化幅が小さい領域では多くなるようにする
   ことを特徴とする請求項５記載の記憶装置。
7. 前記電位差変更手段は、前記スイッチング素子の制御端子に印加する電圧を変更することにより前記電位差を増加させる
   ことを特徴とする請求項１記載の記憶装置。
8. 前記電位差変更手段は、前記スイッチング素子の第２入出力端子に印加する電圧を変更することにより前記電位差を増加させる
   ことを特徴とする請求項１記載の記憶装置。
9. 前記スイッチング素子はＭＯＳトランジスタであり、前記電位差変更手段は、前記ＭＯＳトランジスタのゲート・ソース間電圧（ＶＧＳ）を変更する
   ことを特徴とする請求項７または８記載の記憶装置。
10. 前記可変抵抗素子は、前記電極間に高抵抗層を有し、前記高抵抗層に接する層内に、或いは前記高抵抗層内にイオン化が容易な金属元素を含有する
    ことを特徴とする請求項３に記載の記憶装置。
11. 前記金属元素は、Ｃｕ，ＡｇおよびＡｌのうちの少なくとも１種類の元素である
    ことを特徴とする請求項１０に記載の記憶装置。
12. 前記高抵抗層に接する層内、或いは前記高抵抗層内に前記金属元素のイオン化を促進材料として、Ｓ，Ｓｅ，ＴｅおよびＯのうちの少なくとも１種類の元素を含む
    ことを特徴とする請求項１０に記載の記憶装置。
13. 一対の電極を有し、前記電極への電圧印加により情報が記録される記憶素子と、第１，第２入出力端子および制御端子を有し、前記第１入出力端子が前記可変抵抗素子の一方の電極に接続されたスイッチング素子とを有するメモリセルを複数備えた記憶装置の、前記記憶素子に対して情報の記録が正しく実行されたか否かを確認し、その結果に応じて再記録を行う情報再記録方法であって、
    前記再記録の際に、前記スイッチング素子の制御端子と第２入出力端子との間の電位差を前回の記録のときのそれよりも増加する
    ことを特徴とする情報再記録方法。
14. 前記記憶素子は、前記電極間に異なる極性のパルス電圧が印加されることによりその抵抗値が高抵抗状態と低抵抗状態との間で可逆的に変化する不揮発性の可変抵抗素子である
    ことを特徴とする請求項１３記載の情報再記録方法。
15. 前記再記録を行うサイクルを複数回繰り返し、
    前記再記録毎に前記電位差の増加分を異なる値とする
    ことを特徴とする請求項１３記載の情報再記録方法。
16. 前記可変抵抗素子は多値情報の記録が可能であり、
    前記電位差の増加分を、多値情報の抵抗値レベル毎に異なる値とする
    ことを特徴とする請求項１４記載の情報再記録方法。

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