JP2015506529A - 相変化メモリをプログラミングするための方法、駆動回路 - Google Patents

相変化メモリをプログラミングするための方法、駆動回路 Download PDF

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Abstract

【課題】複数の相変化メモリ（ＰＣＭ）セルを並列プログラミングするための駆動回路および方法を提供する。【解決手段】本駆動回路は、遅いランピング信号を生成するための第一信号ジェネレータ・デバイスを含む。断熱的コンピューティング・エレメントが、該遅いランプ信号を受信し、これに応答して断熱的方途で遅い出力ランプ信号を生成し、この遅い出力ランプ信号は、複数のＰＣＭセルの各セルに関連付けられた単一のワードライン・コンダクタに、ある時間間隔の間印加される。複数ＰＣＭセルの各セルはそれぞれのビットライン・コンダクタに接続されている。第二信号ジェネレータが、該時間間隔の間にそれぞれのＰＣＭセルの個々のビットライン・コンダクタに入力するための、一つ以上のビットライン信号を生成する。該時間間隔の間に印加された遅いランプ出力信号と一つ以上のビットライン信号との状態がＰＣＭセルのプログラム状態を制御する。【選択図】図３

Description

本開示は、半導体メモリおよびデータ・ストレージ・デバイス、並びにメモリ・ストレージ・デバイスを作動する方法に関する。さらに具体的には、高帯域用の相変化メモリのアレイをプログラミングするためのシステム中に実装された、エネルギ効率的な行駆動回路に関する。
相変化メモリ（ＰＣＭ：Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）セルは相変化材料のメモリ・エレメントを含み、該相変化材料は、完全に結晶構造であって最小の抵抗レベルを有する第一状態と、完全にアモルファス構造であって最大の抵抗レベルを有する第二状態と、中間の抵抗値を有する、結晶構造領域およびアモルファス構造領域の両方の混合体を相変化材料が含む複数の中間状態と、を有する。
周知のように、ＰＣＭのアモルファス構造相は高い電気抵抗性を有する傾向があり、他方、結晶構造相は、例えば数桁低い低抵抗性を示す。この大きな抵抗の対照性に起因して、完全な結晶構造状態と完全なアモルファス構造状態との間の検知信号の変化は極めて大きく、マルチレベル・セル（ＭＬＣ：ｍｕｌｔｉ−ｌｅｖｅｌ ｃｅｌｌ）オペレーションに必要な中間の多重なアナログ・レベルを可能にする。
ＰＣＭセルのセットまたはリセット・オペレーションでは、セルの中央部分を融解するため比較的大きな電流が印加され、このパルスが急に解除されると溶融した材料はアモルファス相にクエンチされ、高抵抗状態のセルを生成する。リセット・オペレーションは、かなりの電流および電力を必要とし、しかして、ＰＣＭエレメント自体と比べさほど大きな設置面積の必要なしに、高い電流および電力を供給できるアクセス・デバイスを選ぶよう注意する必要がある。
ＰＣＭセルの読み取りオペレーションは、デバイスの状態を混乱させないように、低い電圧でデバイスの抵抗を測定することによって行われる。
典型的な半導体コンピュータ・メモリは、多数の物理メモリ・セルのアレイから成る半導体基板上に作製される。一般に、バイナリ・データの一ビットは、メモリ・セルに関連付けられた物理的または電気的パラメータの変化として表現される。一般によく使われる物理的／電気的パラメータには、浮動ゲート中に蓄えられた電荷の量に起因する金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の閾値電圧Ｖｔｈの変化、または不揮発性電気的消去可能プログラム可能読み取り専用メモリ（ＥＥＰＲＯＭ：Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）中のトラップ層の電荷の量の変化、あるいは相変化ランダム・アクセス・メモリ（ＰＲＡＭ：Ｐｈａｓｅ−ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）中の相変化エレメントの抵抗の変化が含まれる。
単一の物理半導体メモリ・セル中に格納されるビットの数を増やすのは、ビットあたりの製造コストを下げる効果的な方法である。また、物理パラメータの変化を複数のビット値に関連付けることが可能な場合には、単一メモリ・セル中にデータの複数ビットを格納することができる。この多重ビット・ストレージ・メモリ・セルは、一般にマルチレベル・セル（ＭＬＣ：Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｃｅｌｌ）として知られる。コンピュータ・メモリ・デバイスおよび回路設計において、単一の物理メモリ・セル中に格納されるビットの数を最大化するため多大な努力が払われている。このことは、大容量ストレージ・デバイスとしてよく使用される不揮発性フラッシュ・メモリなどのストレージ・クラス・メモリについて特に言える。
図１は、書き込み−検証ステップのシーケンスにおいて、各プログラミング・パルスの振幅を適合的に制御するために実装される繰り返し書き込みシステムおよび技法を示す。すなわち、従来技術の技法６０では、ＰＣＭセル５０の多重抵抗レベルを実現するため、以下の式１）に従って制御される電流パルスを供給するようにプログラムされた適合アルゴリズム６５が適用される。

Ｉ（ｋ＋１）＝Ｉ（ｋ）＋α・ｅ（ｋ） １）

上式のＩ（）は各ビットをプログラムするために印加される電流であり、ｋはマルチレベル・セルのプログラミングのための繰り返しの回数である。図２において、Ｒ（ｋ）は、プログラムされた電流パルスを印加した後で測定された、例えば検知抵抗値などの検知パラメータ値であり、ＲＲＥＦは、パラメータ値（例えば、所望の抵抗レベル）の基準値であり、ｅ（ｋ）は、現在ＰＣＭビットのＲ（ｋ）に対しプログラムされた（所望の）抵抗値と、現在の繰り返しにおけるパルス印加の結果として実際に測定された抵抗値Ｒ（ｋ）との間の差異６２を表す誤差是正項である。この誤差是正項は値αで重み付けされ、式１）に従って制御されるＰＣＭセルの間のターゲット抵抗値を実現するための繰り返しの回数を減らすため、適合アルゴリズム６５にフィードバックされる。
図２Ａは、ＰＣＭセル５０の中にビット値（例えばアナログ状態）を物理プログラミングするための書き込み−検証シーケンス６０の従来技術のオペレーションを具体的に示す。図示のように、ＰＣＭセル５０は、ビットライン端子２８、および、ＰＣＭと第二ワードライン端子３２を備えたトランジスタ・ゲートとを接続する一つのトランジスタ端子（例えば、ソースまたはドレイン）を含む制御アクセス・デバイス（例えば、トランジスタ）３０を含む。一実施形態において、図２Ｂに示されるような仕方でワードライン（ＷＬ：ｗｏｒｄｌｉｎｅ）端子３２に存在する電圧は、ＰＣＭを通り流れる電流をプログラムされているように制御するため、例えばトランジスタ３０などの制御アクセス・デバイスを設定する。書き込み−検証シーケンス６０における各プログラミング・パルスの振幅を適合的に制御するため実装された、繰り返し書き込みシステムおよび技法のオペレーションにおいて、ワードラインの電圧は、パルス５２を印加してセルを初期状態にすることによって、最初にセット／リセットされ、ビットライン端子を定電圧に保持しながら、次のパルス５４ａがＷＬ端子３２に注入され、その後直ちに、ワードライン端子に注入された信号５４ａの印加から得られるプログラム済みのＰＣＭセル中の値を読み取るための読み取りオペレーション５５が行われる。
図２Ａに戻って参照すると、読み取り値は、例えばプログラムされる基準抵抗状態（Ｒｒｅｆ）などのプログラム基準パラメータ値に基づいて評価され、計算された差異（例えば、誤差）が処理されて信号ジェネレータにフィードバックされ、ＷＬ端子３２に印加するため５４ｂとして示されるような次のパルス値が供給されて、その後直ちに、ワードライン端子に注入された信号５４ｂの印加から得られるプログラム済みのＰＣＭセル中の値を読み取るための読み取りオペレーション５５が行われる。読み取りオペレーション５５後の処理による評価で、意図されたプログラム済みの基準抵抗状態（Ｒｒｅｆ）が達成されていない場合は、ＷＬ端子３２に注入するため、誤差の大きさに基づいて次に計算されたＷＬパルス５４ｃを印加するためのさらなるステップを用いることができ、その後直ちに、信号５４ｃの印加から得られるプログラム済みのＰＣＭセル中の値を読み取り、プログラムされた抵抗値が達成されたかどうかを検証するための読み取りオペレーション５５が行われる。この書き込み−検証繰り返しプロセスは、当該セル（またはビット）に対する、例えば抵抗など、プログラムされるターゲット（Ｒｒｅｆ）パラメータ値が得られるまで、これらのステップの実行を続ける。
当然のことながら、図２Ａ、２Ｂに示された実施形態において、パルス電圧５４ａ，５４ｂなどは、（ＢＬ（ビットライン）端子２８の電圧を一定に保ちながら）ＰＣＭセルのＷＬ端子３２に印加することができ、あるいは、パルス電圧５４ａ，５４ｂなどは、ＷＬ端子３２の電圧を一定に保ちながら、ＰＣＭセルのＢＬ端子２８に印加することもできる。どちらの印加においても、各繰り返しに対し、メモリ・セルの状態は常に初期化され、最高のＲ値にされる（セルを完全にリセットする）か、あるいは最低のＲ値にされ（セルを完全にセットする）、その後、繰り返しプログラミング−検証オペレーションが実施される。
半導体メモリ・セル中の多重ビット・ストレージに対する基本的要件は、物理パラメータ変化のスペクトルを複数のオーバーラップのない値のバンドに対応させることである。ｎビットのセルに必要なバンド数は２ｎとなる。２ビットのセルは４バンドを、３ビットのセルは８バンドを必要とし、それ以上のビットも同様である。しかして、通常、半導体メモリ・セル中の物理パラメータの利用可能なスペクトルが、多重ビット・メモリ・ストレージに対する制限ファクタである。
さらに、現今の繰り返しプログラミング・スキームでは、制御ロジックからくる大領域のオーバーヘッドに起因して、並行して多くのセルに書き込むのは費用高である。各セルは別個の制御を必要とし、各繰り返しは、デジタルのアナログ化（ＤＡＣ：ｄｉｇｉｔａｌ ｔｏ ａｎａｌｏｇ）、アナログのデジタル化（ＡＤＣ：ａｎａｌｏｇ ｔｏ ｄｉｇｉｔａｌ）および他の制御ロジックを含む全ループを経る必要がある。
過剰な電力を消費しないで、並行して多くのセルに書き込むための遅いランプ信号を生成することができるエネルギ効率的な行駆動回路の提供が強く望まれている。
相変化メモリ（ＰＣＭ）セル構造体中に多重ビットを書き込むための並列プログラミング・スキームに使用されるための効率的な行駆動回路および装置が提供される。
多重ビット相変化メモリを並列プログラミングするための超低電力の行駆動回路および装置は、マルチレベル・セル・アプリケーションのための並列プログラミング方法に従ってプログラムされる、複数のＰＣＭセルをプログラミングするために用いることができる。一実施形態において、本行駆動回路は、断熱的方式で一つ以上のＰＣＭセルのプログラミング信号を生成し、極めて少量のエネルギ消散をもたらす。
したがって、相変化メモリ（ＰＣＭ）セル・アレイ中のＰＣＭセルをプログラミングする方法であって、該ＰＣＭセル・アレイはメモリ・セルのそれぞれのワードライン端子に接続された複数行のワードラインと、メモリ・セルのそれぞれのビットライン端子に接続された複数列のビットラインとを有する方法が提供される。その方法は、
断熱的方式でワードライン端子に第一信号を印加し、そのワードラインに関連付けられた当該ＰＣＭセルをプログラミングするためのメモリ・セルの行を選択するステップと、第一信号を該ワードライン端子へ印加するステップと同時に、選択された行の選択された一つ以上のメモリ・セルのそれぞれのビットライン端子に一つ以上の第二信号を印加するステップと、を含む。
さらにこの態様に関し、第一信号の印加ステップは、第一信号ジェネレータ・デバイスを用いて入力信号を生成するステップと、断熱的ロジック・デバイスで入力ランプ信号を受信し、これに応答して断熱的方式で出力ランプ信号を生成するステップであって、この出力ランプ信号は、所定持続時間の間、選択された行のワードラインに印加される、ステップとを含む。
さらなる態様において、ＰＣＭセルのそれぞれのワードライン端子に接続された複数行のワードラインと、メモリ・セルのそれぞれのビットライン端子に接続された複数列のビットラインとを有するメモリ・セルのアレイとして編成された、複数の相変化メモリ（ＰＣＭ）セルを、並列プログラムするための駆動回路が提供される。その行の各ＰＣＭセルには、各ＰＣＭセルのワードライン端子での単一のワードライン・コンダクタを介してアドレス可能である。本駆動回路は、ランプ信号を生成するための第一信号ジェネレータ・デバイスと、各断熱的ロジック・デバイスがランプ信号を受信するよう構成された、選択可能な断熱的ロジック・デバイスの第一セットと、ランプ信号を受信するために、第一セットの選択可能な断熱的ロジック・デバイスのうちの個別に選択可能な断熱的ロジック・デバイスを選択するための信号を生成する復号デバイスであって、選択された断熱的ロジック・デバイスは、ランプ信号を受信するのに応じて、断熱的方式で出力ランプ信号を出力し、該出力ランプ信号が所定持続時間の間選択された行の単一のワードライン・コンダクタに印加される、該復号デバイスと、出力ランプ信号をワードライン端子に印加するのと同時に、選択された行のメモリ・セルのそれぞれのビットライン端子に一つ以上の第二信号を印加するための第二信号ジェネレータ・デバイスと、を含む。
さらなる態様において、ＰＣＭセルのそれぞれのワードライン端子に接続された複数行のワードラインと、メモリ・セルのそれぞれのビットライン端子に接続された複数列のビットラインとを有するメモリ・セルのアレイとして編成された、複数の相変化メモリ（ＰＣＭ）セルを、並列プログラミングするための駆動回路が提供される。その行の各ＰＣＭセルには、各ＰＣＭセルの第一端子での単一のワードライン・コンダクタを介してアドレス可能である。本駆動回路は、ランプ信号を生成するための第一信号ジェネレータ・デバイスと、第一セットの各断熱的ロジック・デバイスが、ランプ信号を受信し、断熱的方式で中間出力ランプ信号を生成するよう構成された、選択可能な断熱的ロジック・デバイスの該第一セットと、第二セットの各断熱的ロジック・デバイスが、中間出力ランプ信号を受信し、断熱的方式で出力ランプ信号を生成するよう構成された、断熱的ロジック・デバイスの第二セットであって、出力ランプ信号は、所定持続時間の間、選択された行の単一のワードライン・コンダクタに印加される、断熱的ロジック・デバイスの該第二セットと、入力ランプ信号を受信するために、第一セットの選択可能な断熱的ロジック・デバイスのうち個別に選択可能な断熱的ロジック・デバイスを選択し、中間出力ランプ信号を受信するために、第二セットの選択可能な断熱的ロジック・デバイスのうち個別に選択可能な断熱的ロジック・デバイスを選択するための信号を生成する復号デバイスと、出力ランプ信号をワードライン端子に印加するステップと同時に、選択された行のメモリ・セルのそれぞれのビットライン端子に一つ以上の第二信号を印加するための第二信号ジェネレータ・デバイスと、を含む。
有利には、本効率的な駆動回路および装置は、検証のため、プログラミングの後に特性パラメータの読み取りを可能にする繰り返し書き込み−検証プログラミング手法を実装する、マルチレベルＰＣＭメモリ・セルの並列プログラミングのシステムおよび方法に用いられるよう構成される。この繰り返し書き込み−検証プログラミング手法は、各セルの情報ストレージ容量を最大化する、すなわち、セル当たりに格納されるビットの数を増加する能力を提供する。
図１〜図１１を参照しながら本発明を説明する。図面を参照する際に、全体を通して提示される同じエレメントは、同じ参照番号を使って示される。
書き込み−検証ステップのシーケンスにおいて、各プログラミング・パルスの振幅を適合的に制御するため実装された、例示的な従来式の繰り返し書き込み技法を示す。 ＰＣＭセルに印加された例示的なプログラム電圧のカーブ、および印加された電圧に応じて得られたＰＣＭセルの抵抗値を表す図を示す。 並列プログラミング・スキームによってプログラムされた、複数のメモリ・セルとして編成されたメモリ装置を具体的に示す。 並列プログラミング法において印加された電圧の図を示し、各ワードラインのパルスは遅いランピングである（例えば、遅い立ち上り時間または遅い立ち下り時間）。 ＷＬパルスの印加および対応するＢＬパルスの印加を制御するアルゴリズムによって実行されるプログラミング・カーブ１００の図を示す。 初期リセットの事例に対する例示的なプログラミング・スキームを示し、この事例では、ＷＬパルスが選択されたワードライン・コンダクタに印加され、一連のパルス（パルス列）がそれぞれのビットラインに印加されて、所望の抵抗レベルに徐々に収束させている。 ある例示的な実施形態において、ＷＬパルスの印加および対応するＢＬパルスの印加を制御するアルゴリズムによって実行される繰り返しプログラミング・カーブ２００の図を示す。 初期セットの事例に対する例示的なプログラミング・スキームを示し、この事例では、ＷＬパルスが選択されたワードライン・コンダクタに印加され、一連のパルス（パルス列）がそれぞれのビットラインに印加されて、所望の抵抗レベルに徐々に収束させている。 図９Ａは、断熱回路の原理に従って作動する断熱的コンピューティング・ロジック・エレメント２４０を示し、図９Ｂは、断熱回路の原理に従ってエネルギを消散するロジック・エレメント２４０に対する等価回路を示し、図９Ｃは、一実施形態による、図１０に示される行駆動回路に用いることが可能な、ＰＭＯＳトランジスタ・デバイス２５４およびＮＭＯＳトランジスタ・デバイス２５２の両方を含むＣＭＯＳ断熱回路アーキテクチャ２５０を示す。 一実施形態による、断熱的行復号スキームのための遅いランプ信号を生成するためのエネルギ効率的な行駆動回路３００を示すシステム図である。 図１０に示された行駆動回路３００によるＷＬ駆動信号の断熱的な生成を示す図である。 例えばＭＬＣ ＰＣＭにおける並列プログラミングのための、断熱的行復号スキームに使用されるため、断熱的ロジック・デバイス３０２の入力端に、行デコーダＷＬドライバ入力信号ΦＭＷＬを生成するための例示的なシステムを示す。
多重ビットをＭＬＣ（ＰＣＭ）セル中により効率的に書き込むために、並列プログラミング・スキームが提案されてきた。このスキームでは、振幅の徐々の増大または低減（すなわち、徐々の立ち上がりまたは立ち下がり）を伴う遅いパルスがＷＬに印加される。ＷＬに遅いランプ信号を印加することは、行ドライバの設計に多くの難題を課すが、本開示では、過剰な電力を消費することなく遅いランプ信号を生成することのできる、エネルギ効率的な断熱的行ドライバについて説明する。当然ながら、本明細書で説明する断熱的行駆動回路は、他の低電力消費のアプリケーションにも用いることが可能である。
本明細書で説明する断熱的行駆動回路およびプログラミング・スキームを用いて、より効率的に、多重ビットを並行して多重レベルのＰＣＭセル（ＭＬＣ）に書き込むための、並列プログラミング装置および方法を、図３に関連させて以下に説明する。
ある例示的な実施形態によれば、効率的な行駆動回路が、共通のワードラインを並列的方途で共用している複数の相変化メモリ・セルをプログラミングするため用いられ、該回路では、ワードラインに印加される電圧パルスは傾斜を付けられており、ワードライン・パルスの傾斜の期間に、可変の振幅、幅、および立ち下り区間のプログラミング・パルスが、可変の時間間隔でビットラインに印加され、これにより多重ビット並列プログラミングが実現される。
図３は、並列プログラミングＭＬＣスキームによって形成、プログラムされたＰＣＭセル・メモリ・アレイ８０を具体的に示す。図示のように、一端に接続された、形成されたセル・アクセス制御デバイス８７（例えば、ＦＥＴ／ＭＯＳＦＥＴなどのトランジスタ）を有するプログラム可能ＰＣＭセル・エレメント群８５を含む複数の構造体が、周知の半導体製造リソグラフィによる作製、エッチング、および堆積手法を用いて、例えばシリコン、シリコンゲルマニウム、または他の様々なものなどの半導体基板中に形成される。
図３に示されるように、各個別のＰＣＭセル８５は、第一および第二端子を有し、複数のセルの第一端子は、共通のＷＬコンダクタ（例えば、ＷＬ＜０＞、ＷＬ＜１＞、・・・、ＷＬ＜Ｎ＞）に連結され、前記複数のセルの第二端子の各々はそれぞれ個別のＢＬコンダクタ（例えば、ＢＬ＜０＞、ＢＬ＜１＞、・・・、ＢＬ＜Ｎ＞）に連結される。
さらに具体的には、各相変化メモリ・セル８５は、そのそれぞれのアクセス制御トランジスタ８７のゲートでＷＬ信号入力（群）を受信する第一のＷＬ端子３２を含み、該トランジスタのドレインまたはソース端子はＰＣＭセルに接続されており、他の端子（ソースまたはドレイン）は、アースまたは中性電圧電位８９に接続される。さらに、各相変化メモリ・セル８５は、ＢＬ信号入力を受信するため他の端に接続された導電性のビットラインＢＬ端子２８を含む。本明細書の後記で説明するように、一実施形態において、ゲート端子３２でワードラインＷＬ信号を受信する、各それぞれのＰＣＭセル８５のアクセス制御トランジスタ８７は、ＰＣＭセル８５を通る電流を制御することによって、ＰＣＭセル８５のプログラミングを制御するため用いられる。具体的には、本明細書で説明する並列プログラミング・スキームでは、ＷＬ信号（群）の印加と、それと同時の、一つ以上の列の各セル８５のプログラミングを制御する一つ以上のＢＬパルス（群）の印加とが実施される。
さらに具体的には、図３では、プログラム可能ＰＣＭメモリ・デバイス８０は、ＰＣＭメモリ構造体群８５のアレイを含み、例示的な非限定の実装において、メモリ・セルの「ｎ」個の行８１０、８１ｉ、８１ｎ、および「Ｎ」個の列８２０、８２１、８２Ｎとして編成される。例えば、ＭＬＣ構造体８５０、８５１、・・・、８５ｎなど、それぞれの列の各個別の構造体８５は、例えばワードライン・コンダクタＷＬ＜１＞など、一本の形成導電性ワードラインに関連付けられており、その一端をトランジスタ８７のゲートにあるＷＬ端子３２に接続されている。各列の各構造体、ＭＬＣ構造体８５０、８５１、・・・、８５ｎは、各々、それぞれの行において第二端子２８を、例えば、図４に示されるように、ビットラインＢＬ（０）、ＢＬ（１）、・・・、ＢＬ（Ｎ）など、それぞれ関連付けられた導電性ビットラインに接続される。各ＰＣＭ構造体８５は各独立してプログラムが可能である。また一方、この並列プログラミング・スキームによれば、複数の多重抵抗状態を一回でプログラムすることができる。すなわち、一つ以上の列中のＭＬＣ構造体８５０、８５１、・・・、８５ｎを同時にプログラムすることが可能である。
かかるスキームにおいて、図３に示されるように、書き込み−検証繰り返しプログラミングの過程でプログラムされる際に、ＰＣＭセル群８５のそれぞれのワードライン（ＷＬ）に荷電するためＷＬランプ信号を印加する、効率的な行ドライバ装置６７（例えば、一つ以上の断熱的ロジック・デバイス／回路、一つ以上のプログラム可能な、クロック、パルス、またはランプ信号ジェネレータを含む）が提供される。さらに、ジェネレータ・デバイス６８（これは、例えば、一つ以上のプログラム可能な、クロック、パルス、またはランプ信号ジェネレータ、および選択ロジックを含む）として示された一つ以上のＢＬ信号ジェネレータ・デバイスが提供され、該ジェネレータ・デバイスは、アレイ８０中の複数のセルをプログラムするためのＷＬパルスの印加および対応するＢＬパルスの印加を制御する書き込み−検証プログラミング・アルゴリズムによってプログラムされる、ＰＣＭセル群８５に接続されたビットラインに、ＢＬパルス（群）を同時に印加することができる。
図４に概略図９０として示されたプログラミング技法において、ＷＬ端子に単一のＷＬ電圧または電流信号が印加され、一方、複数のＢＬ電圧または電流信号が、それぞれのビットラインに印加される。すなわち、図４は、並列プログラミング法において、各複数のＰＣＭセルのＷＬおよびＢＬ端子に直接印加された電圧をプロットしている。図示のように、各印加されたワードライン信号９０は遅いランピングである。例えば、印加されるＷＬ信号は、遅い立ち上がり時間のランプ信号９６、すなわち、所定持続時間「Ｔ」（例えば、一実施形態では約１０μｓ）に亘って徐々に増大する振幅（例えば、０Ｖ〜２．５Ｖ）のＷＬ信号、あるいは、遅い立ち下り時間のランプ信号、すなわち、所定持続時間「Ｔ」（例えば、約１０μｓ）に亘って低減する振幅（例えば、２．５Ｖ〜０Ｖ）のＷＬ信号とすることができる。一態様において、大きな電力を一切消費せずに、遅いランプ信号９６、９８を生成することが可能な、効率的なワードライン行ドライバが提供される。
一態様において、並列プログラミング・スキームを用いて、同じＷＬに接続されている多くのセルが同時にプログラムされる。しかして、例えば、図４に示されるように、ＷＬ（例えば、ＷＬ＜１＞）に印加される、徐々に低減（または増大）する増幅を有する立ち下り（または立ち上がり）パルス９８（９６）は、時間間隔「Ｔ」の間印加される。一実施形態において、この立ち下り時間または立ち上がり時間は遅い（例えば、ある例示的な実装においては約±０．２５Ｖ／μｓのスルー・レートである）。図示のように、ＷＬ＜１＞に接続された複数のセル８５の同時のプログラミングは、持続時間Ｔ内における、ＷＬの傾斜信号の持続時間（例えば、１０μｓ台）よりはるかに短い持続時間（例えば、１０ｎｓ台）の、各ＢＬにおけるＢＬパルス（群）の同時の印加を含む。すなわち、図３および４に示されるように、ＷＬ信号９６または９８の印加の間に、ＰＣＭセル８５０、８５１、・・・、８５ｎを同時にプログラムするため、時間間隔Ｔ内に、ＢＬパルス９５（０）、９５（１）、・・・、９５（Ｎ）が、それぞれのビットライン（例えば、ビットラインＢＬ（０）、・・・ＢＬ（Ｎ））に同時に印加される。図４に示された実施形態では、各印加されたＢＬパルス９５（０）、９５（１）、・・・、９５（Ｎ）は、それぞれのビットラインに接続された個別のセル中にプログラムされるターゲット・パラメータ（すなわち、抵抗レベル）に基づいて、異なるプログラム時間点で開始されることが示されている。一般に、例えばＷＬがオンになっている時間内での電圧印加開始時間など、ＢＬ電圧または電流パルスの属性を変化させることによって、異なった抵抗レベル（状態）をプログラミングするための様々な電流が実現される。
一実施形態において、相異なるＢＬ群に、モジュール６８中の信号ジェネレータがパルスを印加することによって並列プログラミングを実現することができる。ＷＬ端子上の遅い信号遷移によって、同じ行ドライバ６７を共用する、より多数のセルが得られ、これにより帯域幅が向上する。
さらなる態様において、並列プログラミング・スキームが、相異なるアレイ・パーティション８０中の複数のＷＬに接続されている複数のセル８５を同時にプログラムするために使われる。しかして、図３に示されたアレイ８０のような他のサブアレイにおいて、徐々の立ち下り（または立ち上がり）傾斜のパルス９８（９６）は、プログラムされたジェネレータ６７によって、持続時間「Ｔ」の間、あるワードライン（例えば、ＷＬ＜０＞、ＷＬ＜１＞、・・・またはＷＬ＜Ｎ＞）に同時に印加することができる。共通のＷＬ（ＷＬ＜０＞、ＷＬ＜１＞、・・・、ＷＬ＜Ｎ＞のいずれか）に接続された複数のセル８５のプログラミングは、持続時間Ｔ内での、各ＢＬ（例えば、ＢＬ（０）、ＢＬ（１）、・・・、ＢＬ（Ｎ））への一つ以上のＢＬパルス（群）９５の同時印加を含む。すなわち、図４に示されるように、ＷＬ信号９６または９８の印加の間に、相異なるアレイ・パーティション中の一つ以上のＷＬの各々におけるそれぞれのＰＣＭセル８５に信号９６または９８を印加することができ、一つ以上のＢＬパルス９５（０）、９５（１）、・・・、９５（Ｎ）を、セル中にプログラムされるターゲット基準パラメータ（すなわち、抵抗レベル）に基づく仕方で、それぞれのビットライン（例えば、ＢＬ（０）、ＢＬ（１）、・・・ＢＬ（Ｎ））に同時に印加することができる。例えば、ＷＬがオンになっている時間内でのＢＬ電圧開始時間など、印加ＢＬパルスのパルス属性を変化させることによって、異なった抵抗レベル（状態）をプログラミングするための様々な電流が実現される。
よりエネルギ効率的および面積効率的な仕方で、ＭＬＣを並行してプログラムするため、ＰＣＭセルの多重ビットをプログラムするための本システムは、断熱的コンピューティング・アプローチを用いる行駆動回路を含む。しかして、例えば、図１０に関連させて提示し説明しているエネルギ効率的な行駆動回路３００は、よりエネルギ効率的および正確な仕方で、並行してＭＬＣをプログラムするために使われる。この行駆動回路３００は、電力を節約し、並列プログラミングのため非常に長いワードラインを駆動して図３の装置８０のような効率的で大きなアレイの構築を可能にする、断熱的コンピューティング・アプローチを活用する。
以下に、図９Ａ〜図９Ｃに関連させて、断熱的回路の原理によるオペレーションを示し説明する。例えば、図９Ａの充電回路２４０に提示されるように、ＰＭＯＳトランジスタ・デバイス２４２、およびコンデンサ「Ｃ」で表されている接続された容量性負荷が示され、相補ＣＭＯＳデバイスは使われておらず（すなわち、ＮＭＯＳトランジスタはなく）、ＰＭＯＳデバイス２４２のゲート上の「ｘ」と示されたコンダクタには一定に保たれた電圧（例えば、ｘ＝０ボルト）が供給されており、Φで表される供給電圧は、０からＶｄｄに（例えば評価フェーズの間に）徐々にスウィングし、その後Ｖｄｄから０に（例えば復元フェーズの間に）戻る。コンダクタ「ｙ」の出力は、全期間の間、常にＰＭＯＳデバイスのチャネル２１５の間にほとんど電圧降下がないように、この信号出力に正確に追従する。したがって、ゆっくりとランピングする信号を使った断熱的な負荷の充電においては、わずかな量のエネルギだけが消散される。すなわち、図９Ｂに示された等価ＲＣ回路では、消散される合計エネルギは２（ＲＣ／Ｔ）ＣＶ２にほぼ等しい。「Ｔ」は、信号Φのゆっくりと傾斜する部分を表して示されているので、２（ＲＣ／Ｔ）ＣＶ２項は非常に小さく、より長い傾斜時間Ｔ（Ｔ＞＞ＲＣ）に対しては０に近くなる。当然のことながら、図９Ａの回路には、例えば、２Ｎ−２Ｐ、２ｎ−２Ｎ２Ｐ、ＰＡＬ（Ｐａｓｓ−Ｔｒａｎｓｉｓｔｏｒ ａｄｉａｂａｔｉｃ ｌｏｇｉｃ（パストランジスタ断熱ロジック））、ＣＡＬ（ＣＭＯＳ ａｄｉａｂａｔｉｃ ｌｏｇｉｃ（ＣＭＯＳ断熱ロジック））、およびＴＳＥＬ（Ｔｒｕｅ Ｓｉｎｇｌｅ−Ｐｈａｓｅ Ｅｎｅｒｇｙ−Ｒｅｃｏｖｅｒｙ Ｌｏｇｉｃ（純単相エネルギ回収ロジック））などその出力を断熱的に駆動するファミリを含め、他の断熱的ロジック・ファミリの回路を用いることができる。
図９Ｃは、図１０に記載される行駆動回路に使用可能な、一つの端子（例えば、ドレインまたはソース）で共通接続を有するＰＭＯＳトランジスタ・デバイス２５２およびＮＭＯＳトランジスタ・デバイス２５４両方のペアを含む、ＣＭＯＳ断熱回路アーキテクチャ２５０の例示的な構成を示す。図９Ｃに示された断熱回路２５０において、ＰＭＯＳデバイス２５２を通る電流を小さな電圧差異を使って操作し、容量性負荷に格納されたエネルギをリサイクルすることによってエネルギ消散が低減される。ＮＭＯＳ２５４を使って、ノードｙは、待機状態の間アースまたは特定電圧電位に保たれる。図９Ｃの回路２５０における断熱的アプローチによれば、端子に印加される遅い傾斜の電圧または電流信号Φは、クロック波形ジェネレータ（図１１に示す）により生成することが可能で、０からＶｄｄに（評価フェーズ）徐々にスウィングし、その後Ｖｄｄから０に（復元フェーズ）戻るようプログラムすることができる。
図９Ｃにさらに示されるように、選択ライン２１０およびその相補選択ライン（「選択解除ライン」）
Figure 2015506529
（以下、２１０バーと記載する。他の番号についても同様。）の形で、２つの制御入力が供給され、該相補選択ラインは、それぞれのワードラインＷＬに対する行駆動回路の断熱的オペレーションを可能にするために設けられる。
図１０は、例えば、ＭＬＣ ＰＣＭ（例えばＰＣＭセルのアレイ、サブアレイ、またはパーティション）における並列プログラミングのため、過剰な電力消費のない断熱的行復号スキームに基づいて遅いランプ信号を生成できる、エネルギ効率的な行ドライバ３００のハイレベルの論理アーキテクチャを表す概略図を示す。行駆動回路３００は、周知の半導体製造リソグラフィによるマスキング、エッチング、および堆積手法を用いて形成され、プログラム可能である。
さらに具体的には、図３の効率的な行ドライバ装置６７は、図１０の行駆動回路アーキテクチャ３００を含む。この駆動回路アーキテクチャ３００は、複数の接続されたＰＣＭセルをプログラミングする際に、ＷＬ駆動信号を供給するためのワードライン駆動回路部分６７’を含む。該アーキテクチャには、一つ以上のＢＬ駆動信号（群）を供給するビットライン駆動回路部分６８’を含めることができ、該回路部分には、断熱的アプローチを実装していない従来型のドライバを含めることが可能である。ＷＬ駆動回路６７’は、図１０中にＷＬ負荷３１５として表されたＷＬ負荷ラインを駆動するよう構成された断熱的ロジック・デバイス３０２、３０４を含む。ＷＬ電圧の印加は、ワードラインに接続された各ＰＣＭセルのＭＯＳＦＥＴデバイス８７のアクセス制御デバイス（すなわち、そのゲート・ターンオン電圧）を制御する。ＢＬ駆動回路部分６８’は、ＢＬ負荷３６５として表された、ＰＣＭセル８５をプログラムするのに用いられる、個別のビットラインを駆動するよう構成された従来型のロジック・デバイス３５２、３５４を含む。個々にアクセス制御トランジスタ８７を含むそれぞれのＰＣＭセル８５が、ＷＬ負荷３１５とＢＬ負荷３６５との間に連結される。一実施形態において、ＷＬコンダクタ（負荷３１５）は、トランジスタ８７のゲート端子に接続され、一つの端子（例えば、ドレインまたはソース）がＰＣＭセル８５の一端に接続され、ＦＥＴデバイス８７の他方の端子（例えば、ソースまたはドレイン）はアースに接続される。一実施形態において、ＢＬコンダクタ（負荷３６５）が、ＰＣＭセル８５の他方の端子に接続される。図１０には単一の行駆動回路３００が示されているが、図３のアレイ８０は、複数の回路３００を含んでおり、それら回路の各々がそれぞれのＷＬと一対一で対応し、各々が、前述した仕方で、ＷＬおよびＢＬを介して多重ＰＣＭセル・ビットをプログラムするよう構成される。
さらに具体的には、ＷＬ負荷ドライバの各断熱的コンピューティング・エレメント３０２、３０４は、図１０に示されるように、各々がＣＭＯＳエレメントを含むそれぞれの断熱ロジック回路３０１、３０１’を含み、一実施形態では、図９Ｃに関連して前述したようなＰＭＯＳとＮＭＯＳとのペアを含む。各断熱的コンピューティング・エレメント３０２、３０４は、プログラムされたロジックに従い、調整され同期された仕方で機能するようプログラムされる。一実施形態において、断熱的ロジック・デバイス３０２、３０４は、図１０に示された、受信された制御信号３１０および３１０バー、並びに３１１および３１１バーに従って、断熱的方式で、生成されたＷＬ駆動信号ΦＭＷＬをそれぞれのワードラインに伝導するマルチプレクサ・デバイスとして機能する。ＢＬロジック・デバイス３５２、３５４は、調整され同期された仕方で機能し、ＢＬＢと示された一つ以上のパルス信号など、生成された一つ以上のＢＬ駆動信号を、デバイス３５２、３５４上で作動する受信された制御信号に従って、それぞれのビットラインに伝導するマルチプレクサ・デバイスとして機能するようプログラムされる。図１０は、ＢＬＢと示された一つ以上のパルス入力信号を生成するのに使用される、パルス信号またはパルス波形ジェネレータ３９５を示している。
図１０に示されるように、マルチプレクサ・デバイスとして機能する断熱的コンピューティング・エレメント３０２、３０４は、プログラムされたデコーダ回路３２０によって提供される制御信号３１０および３１０バー並びに３１１および３１１バーを受信する。さらに具体的には、各デコーダ回路３２０は、それぞれの断熱的マルチプレクサ３０２を制御するために、選択信号３１０およびその相補（選択解除）信号３１０バーを生成するようプログラムされ、各デコーダ回路３２０は、それぞれの断熱的マルチプレクサ３０４を制御するために、選択信号３１１およびその相補（選択解除）信号３１１バーを生成するようプログラムされ、各デコーダ回路３７０は、それぞれの従来型マルチプレクサ３５２を制御するために、選択信号３６０およびその相補（選択解除）信号３６０バーを生成するようプログラムされ、各デコーダ回路３７０は、それぞれの従来型マルチプレクサ３５４を制御するために、選択信号３６１およびその相補（選択解除）信号３６１バーを生成するようプログラムされる。図１０には２つのプリデコーダ回路モジュールが示されているが、一つ以上のパーティション中のＰＣＭセル・アレイを同時に駆動する全ての断熱的および非断熱的コンピューティング・エレメントに対する選択制御信号を生成する、単一または複数のプログラムされたプリデコーダ回路があり得るのは言うまでもない。さらに、図１０に示された一実施形態において、断熱的ロジック・デバイス・マルチプレクサ３０２、３０４の各々は、アース電位などの基準電圧電位につながれるそれぞれの信号３１０バーおよび３１１バー（並びに選択解除信号３６０バー）を受信する選択解除入力端選択１バーおよび選択２バーを含む。
作動において、図１０に示されるように、プログラムされたデコーダ回路３２０は、生成された信号を断熱的方式でワードライン端子に印加し、選択されたワードラインに関連付けられた当該ＰＣＭセルをプログラミングするためのメモリ・セルの行を選択することを可能にする、タイミングが取られた選択および選択解除制御信号を供給する。さらに、プログラムされたデコーダ回路３７０は、前記第一信号をワードライン端子に印加するのと同時に行う、前記選択された行の選択された一つ以上のメモリ・セルのそれぞれのビットライン端子に対する一つ以上のビットライン信号の印加を調整するためのタイミングが取られた制御信号を生成する。
一実施形態において、断熱的ロジック・デバイス３０２は、プリデコーダ・エレメント３２０によってプログラムされたような制御選択信号３１０および選択相補信号３１０バーに応答して、マルチプレクサ３０２の入力端におけるＷＬドライバ入力信号ΦＭＷＬの受信が可能となり、例えば、断熱的ロジック・デバイス３０４の駆動に対応し且つこの駆動に用いられる、中間出力信号ＷＬＡを断熱的に生成する。すなわち、断熱的ロジック・デバイス３０２は、制御信号３１０によって起動され、信号ΦＭＷＬを選択された断熱的ロジック・デバイス３０４まで通過させることを可能にする。図１０にさらに示されるように、プリデコーダ・エレメント３２０によってプログラムされたように、さらなる制御信号３１１および選択相補信号３１１バーが生成され、例えばＷＬ負荷３１５などの選択されたワードラインに対応して、例えば断熱的コンピューティング・エレメント３０４などの特定のマルチプレクサが選択される。しかして、マルチプレクサ３０４は、生成された中間出力信号ＷＬＡを受信し、選択されたＰＣＭセル（ビット）８５を最小の電力消費また消費なしでプログラムするために、選択されたＷＬを駆動するのに使用される出力ＷＬ駆動信号３０９を、該マルチプレクサの出力端に断熱的方式で生成するようにプログラムされる。
さらに、図１０に示された実施形態において、同様な仕方で、印加されたビットライン信号に対し、従来型マルチプレクサ・エレメント３５２が、プリデコーダ・エレメント３７０によってプログラムされたような制御選択信号３６０および選択相補信号３６０バーに応答し、マルチプレクサ３５２の入力端において、並列プログラミングのために生成されたＢＬＢと示されたビットライン信号の受信が可能となり、例えば、ＢＬ負荷３６５として表された、単一のＢＬコンダクタの駆動に対応し且つこの駆動に用いられる、中間出力信号３５３を生成する。図１０にさらに示されるように、プリデコーダ・エレメント３７０によってプログラムされたように、さらなる制御信号３６１および選択相補信号３６１バーが生成され、例えばＢＬ負荷３６５などの選択されたビットラインに対応して、例えば従来型マルチプレクサ・デバイス３５４などの特定のマルチプレクサが選択される。しかして、マルチプレクサ３５４は、生成された中間出力ビットライン駆動信号３５３を受信し、これに応じ、選択されたＰＣＭセル（ビット）８５のプログラム時に、選択されたＢＬを駆動するのに使用される該マルチプレクサの出力端に出力ＢＬ駆動信号を生成するようにプログラムされる。当然のことながら、波形ジェネレータまたはパルス列ジェネレータなどの信号ジェネレータ・デバイスを用いて、プログラムされる各それぞれのセル（群）に対する単一のＢＬコンダクタ（群）を駆動するため使用される入力ＢＬＢ信号（群）を生成することも可能である。
なお、行駆動回路３００は、図３に示されたメモリ・サブアレイ８０など、メモリ・アレイまたはアレイ・パーティション中の複数のメモリ・セルの各ＰＣＭセルの同時プログラミングに使用することができる。すなわち、図１０に示されるように、各々が図示のように構成された断熱的コンピューティング・エレメントを含む、複数のマルチプレクサ・デバイス３０４を設けることが可能である。複数のマルチプレクサ・デバイス３０４のそれぞれは、ＰＣＭ８５のサブアレイまたはパーティションのそれぞれのＷＬ負荷およびトランジスタ８７エレメントに一意的に関連付けられている。作動において、アレイ８０またはアレイ・パーティションのいずれかのＷＬに関連付けられたいずれかのビット・セル８５をプログラミングをしている間に、選択可能な断熱的ロジック・デバイスの第一セットの複数のマルチプレクサ・デバイス３０４の一つを制御信号３１１、３１１バーによって選択し、例えば第一ＰＣＭセル３０２から生成されたＷＬＡなどの中間出力信号を受信して、選択されたビットをプログラムするための対応する出力ＷＬ駆動信号を生成することができる。例えば、プリデコーダとしてまたはこれと組み合わせて機能するマイクロコントローラまたはマイクロプロセッサなどのプログラムされたプロセッサ・デバイスを実装することによって、一つのＷＬ負荷に関連付けられた任意のマルチプレクサ・デバイス３０４をロジックで選択的にプログラミングするのに用いられる選択および選択解除信号が生成される。例えば、選択および選択解除制御信号３１１、３１１バーを生成して、制御信号３１１、３１１バーによって一つのマルチプレクサ・デバイス３０４をオフにし、別のマルチプレクサ（図示せず）を設定またはオンにして、マルチプレクサ３０２から中間出力信号ＷＬＡを受信し、異なったＷＬ上のＰＣＭセルに対しプログラムされるビットに関連付けられたＷＬ駆動信号を生成することができる。
しかして、図１０に示されるように、プログラムされたマルチプレクサ３０２、３０４を含む行駆動回路３００の使用によって、マルチプレクサ３０４の出力端に、振幅が徐々に増大（または低減する）非常に遅いパルスを有する出力ＷＬ駆動信号を生成することが可能になり、該信号は、ＰＣＭのＷＬ負荷を、マルチプレクサ３０２の入力端におけるＷＬドライバ信号ΦＭＷＬを正確に追跡する仕方で駆動し、ＰＭＯＳおよびＮＭＯＳトランジスタ・デバイスのペアを通してもたらされる電圧低下は非常にわずかであり、回路電力消費はほぼゼロまたはゼロとなる。
図１１は、例えばＭＬＣ ＰＣＭにおける並列プログラミングに対する、断熱的行復号スキームに用いられる、行デコーダＷＬドライバ入力信号ΦＭＷＬを、マルチプレクサ３０２の入力端に生成するための例示的なシステムを示す。一実施形態において、断熱的行駆動回路３００への入力のための入力信号ΦＭＷＬの生成は、ＤＣ電源３８０が、所望のΦＭＷＬ波形をプログラムし生成するのに適した書き込み制御機能を有するＡＣ電源／クロック波形ジェネレータ３９０に、入力直流電圧を供給するステップを含む。
本明細書に記載されたような仕方で、行デコーダ駆動回路３００への入力信号（ΦＭＷＬ）は、クロック波形ジェネレータにより生成された遅いランプ信号９６、９８（図４）など、振幅が低減するまたは振幅が増大する遅いランプ信号としてプログラムされる。ランプ信号が上昇しているか下降しているかの如何によって、ＰＣＭセル抵抗が繰り返しのたびに増加または低減することができる。
一実施形態において、プログラミング精度を向上するために、並列プログラミング・スキームに対し繰り返しプログラミング手法が適用される。すなわち、一実施形態において、改良された繰り返し書き込み−検証アルゴリズム１００が提供され、該アルゴリズムは、例えば、ターゲットのセル状態、すなわち、ビットまたはバイナリ値に対応する例えばターゲット抵抗状態などの特性パラメータ、を実現するために、ＷＬパルスの印加および対応するＢＬパルスの印加を制御する。
図５は、例えば、ＲＲＥＦとして示された所望またはターゲットＰＣＭセル抵抗状態にプログラムするなど、ＰＣＭセルへのターゲット抵抗状態（Ｒ値）の繰り返しプログラムを制御する書き込み−検証アルゴリズムによって実行された例示的なプログラミング・カーブ１１１の図１１５を示す。このプログラミング・カーブは、印加されたＷＬ電圧または電流信号（群）９６、９８を調節するため、もしくは、印加されたＷＬ信号に対して、持続時間Ｔの間にビットラインに印加されたＢＬパルスのパルス属性７０を調整するため、またはその両方のため、繰り返し書き込み−検証プログラミングによって作表もしくは使用されてもよいしその両方を行われてもよい。
例えば、図５に示されるように、例示カーブ１１１によるプログラミング１１５は、ＰＣＭセルのリセット状態に対応する時間に開始する。一実施形態では、該状態をそれぞれのＰＣＭセルの高抵抗状態に対応させることができる。図５に示された例示カーブでは、リセット状態は高抵抗セル状態を含む。最初に、ターンオン時間にＷＬランプ信号が印加され（例えば、図４のランプ信号９６の印加）、ＢＬパルス９５が印加されてセルを高抵抗状態（例えば、上限抵抗Ｒ）にリセットする。これは図６ではカーブ１１１中のポイント「０」１２０に対応して示されている。
例えばパルス・シーケンスなどの一つ以上のさらなるＢＬパルスを持続時間Ｔ内にそれぞれのビットラインに印加し、例えばさらなる書き込み−検証プログラミング・ステップが、図５中のカーブ１１１上に「０」→「１」→「２」と示されたように点１２１、１２２に達することよって、徐々にセルを所望の抵抗レベルＲＲＥＦに収束することが可能である。収束速度をさらに向上するために、例えば、印加されるＢＬパルスの振幅を変化させることによって、利得を動的に調整することができる。しかして、図６に示されるように、初期リセットの場合に対し、ＷＬランプ信号９８が、例えばＷＬ＜１＞など選択されたワードライン（群）コンダクタ（群）に印加され、例えば、示された例ではパルス９５０、９７１、９７２など一つ以上のＢＬパルスが、それぞれのビットラインに印加され、当該ＰＣＭセルの状態を所望の抵抗レベルに徐々に収束させる。ここで、ＢＬパルス属性は変更されており、例えば、逐次に印加されるＢＬパルスの振幅は、各後続のパルスに対して低減されている。
さらなる実施形態において、プログラミング精度を向上するために、図７に示されるように、並列プログラミング・スキームに対し繰り返しプログラミングが適用され、図７は、例えば、信号ジェネレータのＷＬパルスの印加およびタイミング並びに対応するＢＬパルスの印加を制御する書き込み−検証アルゴリズムの中に、プログラムされ実装されるプログラミング・カーブ２１１の図２００を示している。このプログラム・カーブ２１１は、同時に印加されるＷＬおよびＢＬ電圧または電流信号を調整するためのガイドとして用いることができる。
図７に示されるように、カーブ２１１によるプログラミングは、ＰＣＭセルのセット状態に対応する時間に開始する。一実施形態では、該状態をそれぞれのＰＣＭセルの低抵抗状態に対応させることができる。図７に示された例示カーブでは、セット状態は低抵抗状態である。すなわち、最初に、ターンオン時間にＷＬランプ信号が印加され（例えば、図４のランプ信号９６の印加）、ＢＬパルス９５が印加されてセルを低抵抗状態（例えば、下限抵抗Ｒ）にセットする。これは、図８中ではカーブ２２２中のポイント「０」２２０に対応して示されている。
図８に示されるように、ＷＬのターンオン時間の開始時に（例えば、図４のＷＬパルス９６）、セルを低抵抗状態（下限Ｒ）にセットするために、図示のカーブ２１１中のポイント「０」に対応するＢＬパルスが印加される。収束速度をさらに向上するために、適用される書き込み−検証手法に基づき、ＢＬパルスの振幅を変化させることによって、利得が動的に調整される。しかして、図８に示されるように、初期セットの場合に対し、ＷＬパルス９６が、例えばＷＬ＜１＞など選択されたワードライン・コンダクタに印加され、例えばパルス・シーケンスなどの一連のパルスが、例えば図示の例では印加されたパルス９５０、９９１、９９２によって、それぞれのビットラインに印加されて、所望の抵抗レベルに徐々に収束させる。図８に示されるように、ＢＬパルスの振幅は、カーブ沿いの２２２に示されるターゲットＰＣＭ抵抗状態に収束させるため、後続のパルスごとに増大している。
当然のことながら、図１０の断熱的行駆動回路は、並列プログラミング多重ＰＣＭセルに適用可能なばかりでなく、遅いＷＬランプ信号を必要とする任意のプログラム・スキームが、本明細書で説明した行駆動回路によって益を得ることができよう。
本開示を、その好適な実施形態に関連させて具体的に提示し説明してきたが、当業者は、本開示の趣旨および範囲から逸脱することなく、形態および細部に前述および他の変更を加えてもよいことを理解していよう。したがって、本開示は、説明し例示した通りの形態および細部に限定されるものでなく、添付の特許請求の範囲に含まれるものと意図されている。

Claims (20)

  1. 相変化メモリ（ＰＣＭ）セル・アレイ中のＰＣＭセルをプログラミングする方法であって、
    前記ＰＣＭセル・アレイは、前記メモリ・セルのそれぞれのワードライン端子に接続された複数行のワードラインと、前記メモリ・セルのそれぞれのビットライン端子に接続された複数列のビットラインとを有し、
    断熱的方式でワードライン端子に第一信号を印加し、前記ワードラインに関連付けられた当該ＰＣＭセルをプログラミングするためのメモリ・セルの行を選択するステップと、
    前記選択された行の選択された一つ以上のメモリ・セルのそれぞれのビットライン端子に一つ以上の第二信号を、前記第一信号を前記ワードライン端子に印加する前記ステップと同時に印加するステップと、
    を含む、方法。
  2. 前記第一信号を印加する前記ステップは、
    第一信号ジェネレータ・デバイスを用いて入力ランプ信号を生成するステップと、
    断熱的ロジック・デバイスで前記入力ランプ信号を受信し、これに応答して断熱的方式で出力ランプ信号を生成するステップであって、前記出力ランプ信号は所定持続時間の間、前記選択された行に印加される、前記ステップと、
    を含む、請求項１に記載の方法。
  3. 前記断熱的ロジック・デバイスは、断熱的ロジック・デバイスのセットの中の一つであり、前記セットの各断熱的ロジック・デバイスはメモリ・セルのそれぞれの行に関連付けられており、前記方法は、
    前記入力ランプ信号を受信するために、第一セットの選択可能な断熱的ロジック・デバイスのうち個別に選択可能な断熱的ロジック・デバイスを選択するステップ、
    をさらに含む、請求項２に記載の方法。
  4. 一つ以上の第二信号を印加する前記ステップが、
    それぞれのＰＣＭセルで個々のビットラインに印加するための一つ以上のビットライン信号を、前記所定持続時間の間に、第二信号ジェネレータ・デバイスを用いて生成するステップであって、前記一つ以上のビットライン信号のパルス形状属性が前記ワードラインの前記第一信号の対応する振幅と共に、前記ＰＣＭセルのプログラム状態を制御する、前記ステップ、
    を含む、請求項３に記載の方法。
  5. 前記一つ以上のビットライン信号のパルス形状属性は、前記所定持続時間の間に、ワードラインで前記第一信号を印加するのに関連する、ビットラインにおける前記一つ以上の第二ビットライン信号の振幅と、パルス幅と、立ち上がりまたは立ち下り区間の長さと、前記第二ビットライン信号間の遅延時間と、のうちの一つまたは組み合わせを含む、請求項４に記載の方法。
  6. 前記第一信号を印加する前記ステップは、
    第一信号ジェネレータ・デバイスを用いて入力ランプ信号を生成するステップと、
    第一断熱的ロジック・デバイスで前記入力ランプ信号を受信し、これに応答して断熱的方式で中間出力ランプ信号を生成するステップと、
    第二断熱的ロジック・デバイスで前記中間出力ランプ信号を受信し、これに応答して断熱的方式で出力ランプ信号を生成するステップであって、前記出力ランプ信号は、所定持続時間の間、前記選択された行に印加される、前記ステップと、
    を含む、請求項１に記載の方法。
  7. 前記第二断熱的ロジック・デバイスは、第二断熱的ロジック・デバイスのセットの中の一つであり、前記セットの各第二断熱的ロジック・デバイスはメモリ・セルのそれぞれの行と関連付けられており、
    前記中間出力ランプ信号を受信するために、前記セットの選択可能な断熱的ロジック・デバイスのうち個別に選択可能な第二断熱的ロジック・デバイスを選択するステップ、
    をさらに含む、請求項６に記載の方法。
  8. 前記第一断熱的ロジック・デバイスは、第一断熱的ロジック・デバイスのセットの中の一つであり、前記セットの各第一断熱的ロジック・デバイスは、第二セットの断熱的ロジック・デバイスの前記セットの第二断熱的ロジック・デバイスの中の一つ以上に関連付けられており、
    前記入力ランプ信号を受信するために、前記セットの第一断熱的ロジック・デバイスのうちの第一断熱的ロジック・デバイスを選択するステップ、
    をさらに含む、請求項７に記載の方法。
  9. 前記一つ以上の第二信号を印加するステップは、
    前記所定持続時間の間に、第二信号ジェネレータ・デバイスを用いて、それぞれのＰＣＭセルでそれぞれのビットラインに印加するための一つ以上のビットライン信号を生成するステップであって、前記一つ以上のビットライン信号のパルス形状属性が前記ワードラインの前記第一信号の対応する振幅と共に、前記ＰＣＭセルのプログラム状態を制御する、前記ステップ、
    を含む、請求項８に記載の方法。
  10. 前記一つ以上のビットライン信号のパルス形状属性は、前記所定持続時間の間、ワードラインで前記第一信号が印加されるのに関連する、ビットラインにおける前記一つ以上の第二ビットライン信号の振幅と、パルス幅と、立ち上がりまたは立ち下り区間の長さと、前記第二ビットライン信号間の遅延時間と、のうちの一つまたは組み合わせを含む、請求項９に記載の方法。
  11. 相変化メモリ（ＰＣＭ）セルのそれぞれのワードライン端子に接続された複数行のワードラインと、前記ＰＣＭセルのそれぞれのビットライン端子に接続された複数列のビットラインと、を有するメモリ・セルのアレイとして編成された複数のＰＣＭセルを、並列プログラミングするための駆動回路であって、
    前記行の各ＰＣＭセルは各前記ＰＣＭセルのワードライン端子での単一のワードライン・コネクタを介しアドレス可能であり、
    ランプ信号を生成するための第一信号ジェネレータ・デバイスと、
    各断熱的ロジック・デバイスが前記ランプ信号を受信するよう構成された、選択可能な断熱的ロジック・デバイスの第一セットと、
    前記ランプ信号を受信するための前記第一セットの選択可能な断熱的ロジック・デバイスのうち個別に選択可能な断熱的ロジック・デバイスを選択するための信号を生成する復号デバイスであって、選択された断熱的ロジック・デバイスは、前記ランプ信号を受信するのに応じ、前記断熱的方式で出力ランプ信号を出力し、前記出力ランプ信号は、所定持続時間の間、選択された行の前記単一のワードライン・コンダクタに印加される、前記復号デバイスと、
    前記出力ランプ信号を前記ワードライン端子に印加するのと同時に、前記選択された行の前記メモリ・セルのそれぞれのビットライン端子に一つ以上の第二信号を印加するための第二信号ジェネレータ・デバイスと、
    を含む、駆動回路。
  12. 前記第二信号ジェネレータ・デバイスは、前記所定持続時間の間に、それぞれのＰＣＭセルで個々のビットラインに印加するための一つ以上のビットライン信号を生成し、前記一つ以上のビットライン信号のパルス形状属性が前記ワードラインの前記第一信号の対応する振幅と共に、前記ＰＣＭセルのプログラム状態を制御する、請求項１１に記載の駆動回路。
  13. 前記一つ以上のビットライン信号のパルス形状属性は、前記所定持続時間の間に、ワードラインで前記第一信号を印加するのに関連する、ビットラインにおける前記一つ以上の第二ビットライン信号の振幅と、パルス幅と、立ち上がりまたは立ち下り区間の長さと、前記第二ビットライン信号間の遅延時間と、のうちの一つまたは組み合わせを含む、請求項１２に記載の駆動回路。
  14. 前記第一セットの各前記一つ以上の断熱的ロジック・デバイスは、前記断熱的方式により無視可能なエネルギ消散で出力信号を生成するよう構成されたＣＭＯＳトランジスタ・デバイスの直列接続を含む、請求項１１に記載の駆動回路。
  15. 前記一つ以上の断熱的ロジック・デバイスは、２Ｎ−２Ｐ、２Ｎ−２Ｎ２Ｐ、ＰＡＬ（パストランジスタ断熱ロジック）、ＣＡＬ（ＣＭＯＳ断熱ロジック）、およびＴＳＥＬ（純単相エネルギ回収ロジック）を含む、断熱的ロジック・デバイスの中から選択される、請求項１４に記載の駆動回路。
  16. 相変化メモリ（ＰＣＭ）セルのそれぞれのワードライン端子に接続された複数行のワードラインと、前記メモリ・セルのそれぞれのビットライン端子に接続された複数列のビットラインと、を有するメモリ・セルのアレイとして編成された複数のＰＣＭセルを並列プログラミングするための駆動回路であって、
    前記行の各ＰＣＭセルは各前記ＰＣＭセルの第一端子での単一のワードライン・コネクタを介しアドレス可能であり、
    ランプ信号を生成するための第一信号ジェネレータ・デバイスと、
    第一セットの各断熱的ロジック・デバイスが前記ランプ信号を受信し、断熱的方式で中間出力ランプ信号を生成するよう構成された、選択可能な断熱的ロジック・デバイスの前記第一セットと、
    第二セットの各断熱的ロジック・デバイスが、前記中間出力ランプ信号を受信し、断熱的方式で出力ランプ信号を生成するよう構成された、断熱的ロジック・デバイスの前記第二セットであって、前記出力ランプ信号は、所定持続時間の間、選択された行の前記単一のワードライン・コンダクタに印加される、前記第二セットと、
    入力ランプ信号を受信するために、前記第一セットの選択可能な断熱的ロジック・デバイスのうち個別に選択可能な断熱的ロジック・デバイスを選択し、前記中間出力ランプ信号を受信するために、前記第二セットの選択可能な断熱的ロジック・デバイスのうち個別に選択可能な断熱的ロジック・デバイスを選択するための信号を生成する復号デバイスと、
    前記出力ランプ信号を前記ワードライン端子に前記印加するステップと同時に、前記選択された行の前記メモリ・セルのそれぞれのビットライン端子に一つ以上の第二信号を印加するための第二信号ジェネレータ・デバイスと、
    を含む、駆動回路。
  17. 前記第二信号ジェネレータ・デバイスは、それぞれのＰＣＭセルで個々のビットラインに印加するための一つ以上のビットライン信号を前記所定持続時間の間に生成し、前記一つ以上のビットライン信号のパルス形状属性が、前記ワードラインの前記第一信号の対応する振幅と共に、前記ＰＣＭセルのプログラム状態を制御する、請求項１６に記載の駆動回路。
  18. 前記一つ以上のビットライン信号のパルス形状属性は、前記所定持続時間の間にワードラインで前記第一信号を印加するのに関連する、ビットラインにおける前記一つ以上の第二ビットライン信号の振幅と、パルス幅と、立ち上がりまたは立ち下り区間の長さと、前記第二ビットライン信号間の遅延時間と、のうちの一つまたは組み合わせを含む、請求項１７に記載の駆動回路。
  19. 前記第一および第二セットの各前記一つ以上の断熱的ロジック・デバイスは、前記断熱的方式により無視可能なエネルギ消散で出力信号を生成するよう構成されたＣＭＯＳトランジスタ・デバイスの直列接続を含む、請求項１６に記載の駆動回路。
  20. 各前記第一および第二セットの一つ以上の断熱的ロジック・デバイスは、２Ｎ−２Ｐ、２Ｎ−２Ｎ２Ｐ、ＰＡＬ（パストランジスタ断熱ロジック）、ＣＡＬ（ＣＭＯＳ断熱ロジック）、およびＴＳＥＬ（純単相エネルギ回収ロジック）を含む、断熱的ロジック・デバイスの中から選択される、請求項１９に記載の駆動回路。
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