JP2007226927A - 断熱充電メモリ回路及びデータ書き込み方法 - Google Patents

Abstract

【課題】メモリ素子の微細化に起因するエレクトロマイグレーションによる配線の断線を防ぐ。
【解決手段】メモリセル電源線に設けられたスイッチ素子がオンした状態でフリップフロップ回路の各ｐＭＯＳトランジスタのソース電極の電圧をフリップフロップ回路の時定数よりも長い時間で高電圧から低電圧に降圧させ、ソース電極の電圧が低電圧となった後、スイッチ素子をオフとし、スイッチ素子がオフとなった後、フリップフロップ回路の一方の入力端の電圧をフリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させる。
【選択図】図１

Description

本発明は、メモリ回路において、素子の微細化を進めた場合に発生する電流密度の増大や、エレクトロマイグレーションによる配線の断線を防ぐ技術に関する。

従来、一般的に用いられているＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の回路は、図２６に示すように、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとで構成されるＣＭＯＳインバータを２つ用いて、一方のＣＭＯＳインバータの出力端を他方の入力端に接続するフリップフロップをメモリ素子としている。そして、各ＣＭＯＳインバータの出力信号を、ｎＭＯＳトランジスタを介してビット線に接続しており、１メモリセルにおいて合計６個のトランジスタを備えた構成である。
Ｉｎｔｅｒｎａｔｉｏｎａｌ ｗｅｅｋｌｙ ｊｏｕｒｎａｌ ｏｆ ｓｃｉｅｎｃｅ ｎａｔｕｒｅ，ｖｏｌ ４０６，３１ Ａｕｇｕｓｔ ２０００，ｐ．１０２３−１０２６

しかしながら、近年、メモリ素子の微細化が進み、配線の断面積が小さくなるにつれて配線電流密度が増大し、その結果として、エレクトロマイグレーションなどによる配線の断線が発生するという問題がある（非特許文献１参照）。

本発明は、上記を鑑みてなされたものであり、その課題とするところは、メモリ素子の微細化に起因するエレクトロマイグレーションによる配線の断線を防ぐことを課題とする。

第１の本発明に係る断熱充電メモリ回路は、直列に接続されたｐＭＯＳトランジスタとｎＭＯＳトランジスタとにより構成されるＣＭＯＳインバータ回路が相補的に接続されたフリップフロップ回路と、メモリセル電源線を通じて前記各ｐＭＯＳトランジスタのソース電極に、前記フリップフロップ回路の時定数よりも長い時間で変化させる電圧を入力する第１の電圧入力手段と、前記フリップフロップ回路の一方の入力端に、前記フリップフロップ回路の時定数よりも長い時間で変化させる電圧を入力する第２の電圧入力手段と、を有することを特徴とする。

本発明にあっては、フリップフロップ回路の時定数よりも長い時間で変化させる電圧をフリップフロップ回路に入力することにより、メモリ素子に流れる最大電流の低減を行うことができ、エレクトロマイグレーションによる配線の断線を防ぐことができる。これにより、例えば、１ｎｓ程度以上の時間をかけて、フリップフロップ回路に入力する電圧を昇圧降圧させることも可能となる。故に、電源電圧やしきい値電圧の値を変更することなく、配線内の電流値を１／１００から１／１０００程度以下に設定することが可能となる。

上記の断熱充電メモリ回路において、前記第１の電圧入力手段は、前記メモリセル電源線に設けられたスイッチ素子と、前記スイッチ素子がオンした状態で前記各ｐＭＯＳトランジスタのソース電極の電圧を前記フリップフロップ回路の時定数よりも長い時間で高電圧から低電圧に降圧させる断熱充電回路と、前記ソース電極の電圧が低電圧となった後、前記スイッチ素子をオフとする制御回路と、を備え、前記第２の電圧入力手段は、前記スイッチ素子がオフとなった後、前記フリップフロップ回路の一方の入力端の電圧を前記フリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させる断熱充電回路を備え、前記フリップフロップ回路の他方の入力端の電圧を低電圧に固定する電圧固定回路を更に有することを特徴とする。

本発明にあっては、メモリセル電源線に設けられたスイッチ素子がオンした状態でフリップフロップ回路の各ｐＭＯＳトランジスタのソース電極の電圧をフリップフロップ回路の時定数よりも長い時間で高電圧から低電圧に降圧させ、ソース電極の電圧が低電圧となった後、スイッチ素子をオフとし、スイッチ素子がオフとなった後、フリップフロップ回路の一方の入力端の電圧をフリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させることにより、データの書き込みに際して、メモリ素子に流れる最大電流の低減を行うことができ、エレクトロマイグレーションによる配線の断線を防ぐことができる。更に、スイッチ素子がオフの状態で、フリップフロップ回路の一方の入力端からフリップフロップ回路の時定数よりも長い時間で変化させる電圧を入力することにより、フリップフロップ回路の入力端への充電電流がメモリセル電源線へ流れることはなく電力の無駄を防ぐことができる。

上記の断熱充電メモリ回路において、前記第１の電圧入力手段は、前記メモリセル電源線に設けられたスイッチ素子と、前記スイッチ素子がオンした状態で前記各ｐＭＯＳトランジスタのソース電極の電圧を前記フリップフロップ回路の時定数よりも長い時間で高電圧から低電圧に降圧させた後、前記フリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させる断熱充電回路と、を備え、前記第２の電圧入力手段は、前記第１の電圧入力手段により前記ソース電極を低電圧から高電圧に昇圧させるのに合わせて、前記フリップフロップ回路の一方の入力端の電圧を前記フリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させる断熱充電回路を備え、前記フリップフロップ回路の他方の入力端の電圧を低電圧に固定する電圧固定回路を更に有することを特徴とする。

本発明にあっては、メモリセル電源線に設けられたスイッチ素子がオンした状態でフリップフロップ回路の各ｐＭＯＳトランジスタのソース電極の電圧をフリップフロップ回路の時定数よりも長い時間で高電圧から低電圧に降圧させた後、フリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させ、それに合わせて、フリップフロップ回路の一方の入力端の電圧をフリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させることにより、データの書き込みに際して、メモリ素子に流れる最大電流の低減を行うことができ、エレクトロマイグレーションによる配線の断線を防ぐことができる。

上記の断熱充電メモリ回路において、前記第１の電圧入力手段は、前記メモリセル電源線に設けられた第１のスイッチ素子と、前記第１のスイッチ素子がオンした状態で前記各ｐＭＯＳトランジスタのソース電極の電圧を前記フリップフロップ回路の時定数よりも長い時間で高電圧から低電圧に降圧させる断熱充電回路と、前記ソース電極の電圧が低電圧となった後、前記第１のスイッチ素子をオフとする制御回路と、を備え、前記第２の電圧入力手段は、前記フリップフロップ回路の一方の入力端とビット線との間に接続された第２のスイッチ素子と、前記第１のスイッチ素子がオフとなった後、前記第２のスイッチ素子がオンした状態で前記ビット線の電圧を前記フリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させる断熱充電回路と、を備え、前記フリップフロップ回路の他方の入力端の電圧を低電圧に固定する電圧固定回路を更に有することを特徴とする。

本発明にあっては、メモリセル電源線に設けられた第１のスイッチ素子がオンした状態でフリップフロップ回路の各ｐＭＯＳトランジスタのソース電極の電圧をフリップフロップ回路の時定数よりも長い時間で高電圧から低電圧に降圧させ、ソース電極の電圧が低電圧となった後、第１のスイッチ素子をオフとし、その後、フリップフロップ回路の一方の入力端とビット線との間に接続された第２のスイッチ素子がオンした状態でビット線の電圧をフリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させることにより、データの書き込みに際して、メモリ素子に流れる最大電流の低減を行うことができ、エレクトロマイグレーションによる配線の断線を防ぐことができる。更に、第１のスイッチ素子がオフの状態で、ビット線からフリップフロップ回路の時定数よりも長い時間で変化させる電圧を入力することにより、フリップフロップ回路の入力端への充電電流がメモリセル電源線へ流れることはなく電力の無駄を防ぐことができる。

上記の断熱充電メモリ回路において、前記第１の電圧入力手段は、前記メモリセル電源線に設けられた第１のスイッチ素子と、前記第１のスイッチ素子がオンした状態で前記各ｐＭＯＳトランジスタのソース電極の電圧を前記フリップフロップ回路の時定数よりも長い時間で高電圧から低電圧に降圧させた後、前記フリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させる断熱充電回路と、を備え、前記第２の電圧入力手段は、前記フリップフロップ回路の一方の入力端とビット線との間に接続された第２のスイッチ素子と、前記第１の電圧入力手段により前記ソース電極を低電圧から高電圧に昇圧させるのに合わせて、前記第２のスイッチ素子がオンした状態で前記ビット線の電圧を前記フリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させる断熱充電回路と、を備え、前記フリップフロップ回路の他方の入力端の電圧を低電圧に固定する電圧固定回路を更に有することを特徴とする。

本発明にあっては、メモリセル電源線に設けられた第１のスイッチ素子がオンした状態でフリップフロップ回路の各ｐＭＯＳトランジスタのソース電極の電圧をフリップフロップ回路の時定数よりも長い時間で高電圧から低電圧に降圧させた後、フリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させ、それに合わせて、フリップフロップ回路の一方の入力端とビット線との間に接続された第２のスイッチ素子がオンした状態でビット線の電圧をフリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させることにより、データの書き込みに際して、メモリ素子に流れる最大電流の低減を行うことができ、エレクトロマイグレーションによる配線の断線を防ぐことができる。

上記の断熱充電メモリ回路において、前記第１の電圧入力手段は、前記メモリセル電源線と複数の定電圧電源線との間に接続され前記各定電圧電源線から出力される定電圧を前記フリップフロップ回路の時定数よりも長い時間で変化させて前記メモリセル電源線に入力する複数のスイッチ素子と、前記複数のスイッチ素子のオン・オフを順次切り替える制御回路と、を有することを特徴とする。

本発明にあっては、メモリセル電源線と複数の定電圧電源線との間に接続され、各定電圧電源線から出力される定電圧をフリップフロップ回路の時定数よりも長い時間で変化させてメモリセル電源線に入力する複数のスイッチ素子のオン・オフにより、メモリ素子に流れる最大電流の低減を行うことができ、エレクトロマイグレーションによる配線の断線を防ぐことができる。

上記の断熱充電メモリ回路において、前記第２の電圧入力手段は、前記フリップフロップ回路の一方の入力端とビット線との間に接続されたトランスファートランジスタと、前記フリップフロップ回路に電圧が入力される時間が前記フリップフロップ回路の時定数よりも長い時間となるように前記トランスファートランジスタのゲート電極に入力する電圧を低電圧から高電圧に昇圧させる断熱充電回路と、を有することを特徴とする。

本発明にあっては、フリップフロップ回路に入力される時間がフリップフロップ回路の時定数よりも長い時間となるようにトランスファートランジスタのゲート電極に入力する電圧を低電圧から高電圧に昇圧させることにより、メモリ素子に流れる最大電流の低減を行うことができ、エレクトロマイグレーションによる配線の断線を防ぐことができる。

上記の断熱充電メモリ回路において、前記断熱充電回路は、階段状電圧を発生する電源回路又はＬＣ共振回路が用いられることを特徴とする。

上記の断熱充電メモリ回路において、前記断熱充電回路は、前記フリップフロップ回路の時定数よりも長い時間で電圧を変化させる抵抗値の大きいトランジスタを備えたインバータ回路であることを特徴とする。

上記の断熱充電メモリ回路において、前記メモリセル電源線は、他の前記フリップフロップ回路と共有されることを特徴とする。

本発明にあっては、メモリセル電源線が他のフリップフロップ回路と共有されることにより、１つの第１の電圧入力手段を複数のフリップフロップ回路で利用することができるので、第１の電圧入力手段を低減することができる。

上記の断熱充電メモリ回路において、前記メモリセル電源線の低電圧は、ＧＮＤ以上且つ高電圧の２／３未満であることを特徴とする。

本発明にあっては、メモリセル電源線の低電圧を、ＧＮＤ以上且つ高電圧の２／３未満とすることにより、メモリにデータを書き込む速度を調整することができる。

第２の本発明に係るデータ書き込み方法は、直列に接続されたｐＭＯＳトランジスタとｎＭＯＳトランジスタとにより構成されるＣＭＯＳインバータ回路が相補的に接続されたフリップフロップ回路を用いて行うデータ書き込み方法であって、メモリセル電源線に設けられたスイッチ素子がオンした状態で、前記各ｐＭＯＳトランジスタのソース電極の電圧を前記フリップフロップ回路の時定数よりも長い時間で高電圧から低電圧に降圧させるステップと、前記ソース電極の電圧が低電圧となった後、前記スイッチ素子をオフとするステップと、前記スイッチ素子がオフとなった後、前記フリップフロップ回路の一方の入力端の電圧を前記フリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させる一方で、前記フリップフロップ回路の他方の入力端の電圧を低電圧に固定するステップと、を有することを特徴とする。

第３の本発明に係るデータ書き込み方法は、直列に接続されたｐＭＯＳトランジスタとｎＭＯＳトランジスタとにより構成されるＣＭＯＳインバータ回路が相補的に接続されたフリップフロップ回路を用いて行うデータ書き込み方法であって、メモリセル電源線に設けられたスイッチ素子がオンした状態で、前記各ｐＭＯＳトランジスタのソース電極の電圧を前記フリップフロップ回路の時定数よりも長い時間で高電圧から低電圧に降圧させるステップと、前記スイッチ素子がオンした状態で、前記フリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させると共に、前記フリップフロップ回路の一方の入力端の電圧を前記フリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させる一方で、前記フリップフロップ回路の他方の入力端の電圧を低電圧に固定するステップと、を有することを特徴とする。

第４の本発明に係るデータ書き込み方法は、直列に接続されたｐＭＯＳトランジスタとｎＭＯＳトランジスタとにより構成されるＣＭＯＳインバータ回路が相補的に接続されたフリップフロップ回路を用いて行うデータ書き込み方法であって、メモリセル電源線に設けられた第１のスイッチ素子がオンした状態で、前記各ｐＭＯＳトランジスタのソース電極の電圧を前記フリップフロップ回路の時定数よりも長い時間で高電圧から低電圧に降圧させるステップと、前記ソース電極の電圧が低電圧となった後、前記第１のスイッチ素子をオフとするステップと、前記第１のスイッチ素子がオフとなった後、前記フリップフロップ回路の一方の入力端とビット線との間に接続された第２のスイッチ素子がオンした状態で、前記ビット線の電圧を前記フリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させる一方で、前記フリップフロップ回路の他方の入力端の電圧を低電圧に固定するステップと、を有することを特徴とする。

第５の本発明に係るデータ書き込み方法は、直列に接続されたｐＭＯＳトランジスタとｎＭＯＳトランジスタとにより構成されるＣＭＯＳインバータ回路が相補的に接続されたフリップフロップ回路を用いて行うデータ書き込み方法であって、メモリセル電源線に設けられた第１のスイッチ素子がオンした状態で、前記各ｐＭＯＳトランジスタのソース電極の電圧を前記フリップフロップ回路の時定数よりも長い時間で高電圧から低電圧に降圧させるステップと、前記第１のスイッチ素子がオンした状態で、前記フリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させると共に、前記フリップフロップ回路の一方の入力端とビット線との間に接続された第２のスイッチ素子がオンした状態で前記ビット線の電圧を前記フリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させる一方で、前記フリップフロップ回路の他方の入力端の電圧を低電圧に固定するステップと、を有することを特徴とする。

本発明によれば、メモリ素子の微細化に起因するエレクトロマイグレーションによる配線の断線を防ぐことができる。

以下、本発明の実施形態について図面を用いて説明する。

［第１の実施の形態］
図１は、本発明の第１の実施形態における断熱充電メモリの論理回路の回路図である。本実施形態における断熱充電メモリの構成は、ＣＭＯＳインバータ回路ＩＶ１及びＣＭＯＳインバータ回路ＩＶ２が交差接続されたフリップフロップ回路ＦＦをメモリセルとするＳＲＡＭ構成である。

最初に、本発明におけるフリップフロップ回路ＦＦの構成について説明する。ＣＭＯＳインバータ回路ＩＶ１は、電源部ＰＳと接地電源Ｖ_ＳＳ１との間に直列に接続されたｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１により構成されている。同様に、ＣＭＯＳインバータ回路ＩＶ２は、電源部ＰＳと接地電源Ｖ_ＳＳ２との間に直列に接続されたｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２により構成されている。

また、ＣＭＯＳインバータ回路ＩＶ１の出力（ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１とのドレイン電極）は、ＣＭＯＳインバータ回路ＩＶ２の入力（ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２とのゲート電極）に接続され、同様に、ＣＭＯＳインバータ回路ＩＶ２の出力（ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２とのドレイン電極）は、ＣＭＯＳインバータ回路ＩＶ１の入力（ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１とのゲート電極）に接続されている。

更に、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１とのゲート電極とメモリセルアレイのビット線ＢＬとの間にｎＭＯＳトランジスタＮ３が接続され、このｎＭＯＳトランジスタＮ３のゲート電極が、メモリセルアレイのワード線ＷＬに接続されている。同様に、ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２とのゲート電極とメモリセルアレイのビット線ＮＢＬとの間にｎＭＯＳトランジスタＮ４が接続され、このｎＭＯＳトランジスタＮ４のゲート電極も、メモリセルアレイのワード線ＷＬに接続されている。

次に、本発明の特徴的な部分である電源部ＰＳの構成について説明する。電源部ＰＳはスイッチＳ１を備えた構成であり、メモリセル電源線（以下、「ＭＣＰＬ」と称する）１０を介してｐＭＯＳトランジスタＰ１とｐＭＯＳトランジスタＰ２とのソース電極に接続されている。

続いて、本実施形態における断熱充電メモリの動作、特にデータの書き込み時における動作について、図１及び図２を用いて説明する。図２は、本実施形態の断熱充電メモリにデータを書き込む場合の動作を示したタイミングチャート図である。

最初に、スイッチＳ１をＯＮとし、電源部ＰＳに入力される断熱充電信号Ａ１により、ＭＣＰＬ１０の電位（ｐＭＯＳトランジスタＰ１とｐＭＯＳトランジスタＰ２とのソース電極の電位）をＶ_ＤＤからＧＮＤに緩やかに低下させる（ｔ１→ｔ２）。

次に、ＭＣＰＬ１０の電位をＧＮＤまで低下させた後、スイッチＳ１をＯＦＦにする（ｔ２）。

続いて、ワード線ＷＬにＨｉｇｈを入力し、ｎＭＯＳトランジスタＮ３及びｎＭＯＳトランジスタＮ４をＯＮの状態に変化させ、ビット線ＢＬ及びビット線ＮＢＬからの信号の入力を待ち受ける状態にする（ｔ３）。

ビット線ＢＬに断熱充電信号Ａ２を入力し、ビット線ＮＢＬにＧＮＤ信号を入力する。断熱充電信号Ａ２により、ビット線ＢＬの電位をＧＮＤからＶ_ＤＤに緩やかに昇圧させる（ｔ３→ｔ４）。これにより、ビット線ＢＬを流れる電流がｎＭＯＳトランジスタＮ３を介してフリップフロップ回路ＦＦへ入力され、断熱充電メモリを緩やかに充電してデータを書き込むことができる。ＭＣＰＬ１０の電位についても連動してＧＮＤからＶ_ＤＤに昇圧する。

断熱充電信号Ａ１の電位についても、断熱充電信号Ａ２による電位の変化と同様に、ＧＮＤからＶ_ＤＤに緩やかに昇圧させる（ｔ３→ｔ４）。断熱充電信号Ａ１の電位がＶ_ＤＤに到達後（ｔ４）、スイッチＳ１をＯＮにする。ＭＣＰＬ１０の電位をＶ_ＤＤに固定することにより、書き込まれたデータを保持することができる。

尚、上記にて説明した本実施形態における断熱充電メモリの動作の場合、図２に示すように、断熱充電信号Ａ１の電位の昇圧（ｔ３→ｔ４）と断熱充電信号Ａ２による電位の昇圧（ｔ３→ｔ４）とを同期させているが、非同期であったとしてもよい。つまり、ＭＣＰＬ１０と断熱充電信号Ａ１との電位が同位（Ｖ_ＤＤ）となった時点でスイッチＳ１をＯＮとすることであればよい。例えば、断熱充電信号Ａ２の電位をＶ_ＤＤに昇圧、即ち、ＭＣＰＬ１０の電位をＶ_ＤＤまで昇圧させた後、断熱充電信号Ａ１の電位をＶ_ＤＤまで昇圧させ、その後にスイッチＳ１をＯＮとすることも可能である。

次に、スイッチＳ１の構成について説明する。スイッチＳ１としては、ｎＭＯＳトランジスタやｐＭＯＳトランジスタそのものを利用することも可能であり、その他、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを並列接続することにより実現することもできる。

続いて、上記にて説明した断熱充電信号Ａ１及び断熱充電信号Ａ２について説明をする。断熱充電とは、回路の時定数よりも非常に緩やかに充電を行う方法であり、断熱という言葉は、物理学において、系を非常に緩やかに変化させる場合に用いられていることから、この言葉が用いられている。つまり、本実施形態の動作を説明する際に用いた「電位をＶ_ＤＤからＧＮＤに緩やかに低下させる」とは、「電位Ｖ_ＤＤをＧＮＤまで低下させる時間が、フリップフロップ回路ＦＦの時定数よりも長い」ことを意味するものである。同様に、「ＧＮＤからＶ_ＤＤに緩やかに昇圧させる」については、「電位ＧＮＤをＶ_ＤＤまで昇圧させる時間が、フリップフロップ回路ＦＦの時定数よりも長い」ことを意味するものである（以下、全ての実施形態においても同様の意味である）。

また、断熱充電信号Ａ１及び断熱充電信号Ａ２の電位を緩やかに昇圧降圧させる具体的な回路は、電荷を再利用する方法を使用するインダクタとコンデンサを用いた交流電源回路や、コンデンサをＮ−１個用いたＮ段の階段状電圧を生成する電源回路を用いることができる。尚、電荷の再利用とは、電源から負荷容量に充電した電荷をＧＮＤに捨てることなく、再び電源のほうに戻すことにより、電荷を再利用する方法である。

図３は、インダクタＬとコンデンサＣと用いた交流電源回路の例を、図４は、３個のコンデンサＣ１〜Ｃ３を用いて４段の階段状電圧を発生する電源回路の例を示す。図４において、階段状電圧を発生する電源回路は、４つの定電圧電源Ｖ_ＤＤ，３／４Ｖ_ＤＤ，２／４Ｖ_ＤＤ，１／４Ｖ_ＤＤ、３個のコンデンサＣ１〜Ｃ３、８個のｎＭＯＳトランジスタＮ５〜Ｎ１２を備えた構成である。３つのコンデンサＣ１〜Ｃ３は各々３／４Ｖ_ＤＤ，２／４Ｖ_ＤＤ，１／４Ｖ_ＤＤの電圧により充電される。３つのｎＭＯＳトランジスタＮ５〜Ｎ７のゲート電極には入力信号Ｐｒｅが印加され、４つのｎＭＯＳトランジスタＮ８〜Ｎ１１のゲート電極には入力信号Ｔ１〜Ｔ４が印加され、１つのｎＭＯＳトランジスタＮ１２のゲートには入力信号ＣＬが印加される。尚、３／４Ｖ_ＤＤ，２／４Ｖ_ＤＤ，１／４Ｖ_ＤＤの各電源は、これらがなくても自然にコンデンサＣ１〜Ｃ３はそれぞれ３／４Ｖ_ＤＤ，２／４Ｖ_ＤＤ，１／４Ｖ_ＤＤに充電され安定状態となる。まず、入力信号Ｐｒｅを一定時間だけＨｉｇｈにして、ｎＭＯＳトランジスタＮ５〜Ｎ７をＯＮとし、コンデンサＣ１〜Ｃ３を各々３／４Ｖ_ＤＤ，２／４Ｖ_ＤＤ，１／４Ｖ_ＤＤの電圧に充電する。次に、各入力信号Ｔ１〜Ｔ４を、Ｔ１→Ｔ２→Ｔ３→Ｔ４→Ｔ３→Ｔ２→Ｔ１の順に所定時間ずつＨｉｇｈにしてｎＭＯＳトランジスタＮ８〜Ｎ１１をＯＮさせ、コンデンサＣ１〜Ｃ３に充電されている電圧３／４Ｖ_ＤＤ，２／４Ｖ_ＤＤ，１／４Ｖ_ＤＤを時分割的に出力電圧Ｖｏｕｔとして出力し、最後に入力信号Ｔ１がＬｏｗになったら入力信号ＣＬをＨｉｇｈにしてｎＭＯＳトランジスタＮ１２を所定時間だけオンして出力電圧Ｖ_ｏｕｔを接地電位とする。このようなタイミング制御により、階段状電圧を発生する電源回路の出力電圧Ｖ_ｏｕｔは、立ち上がり立ち下がりに４つの階段をもつ波形となる。これらの電源回路では、その出力電圧を緩やかに上昇させ緩やかに下降させる交流波形（繰り返し波形）とすることができる。なお、電荷を再利用する電源回路で発生させるこの他の交流電圧の例として、図５（ａ）に示す三角波、図５（ｂ）に示す台形波を用いることもできる。更に、図５（ｃ），図５（ｄ），図５（ｅ）にそれぞれ示す正弦波から生成される電圧波形を用いることもできる。なお、三角波の生成は、例えば、階段状波形の電圧を積分回路に通過させ、な
まらせることにより近似的に行うことができる。

また、電荷を再利用することなく、図６に示すように、ＯＮの状態にした時に、フリップフロップ回路の時定数よりも１桁程度以上長い時間で電圧を変化させることを可能とする抵抗値の大きいトランジスタを用いたインバータを利用して昇圧降圧することも可能である。具体的には、ゲート長を長くする方法や、トランジスタ幅を小さくする方法、また、ソースやドレインのイオン注入ドーピング濃度を小さくする方法などがある。また、トランジスタのしきい値電圧を大きくする方法を用いても良い。

本実施形態によれば、断熱充電信号Ａ１によりＭＣＰＬ１０の電位をＶ_ＤＤからＧＮＤに緩やかに低下させ、また、断熱充電信号Ａ２によりビット線ＢＬの電位をＧＮＤからＶ_ＤＤに緩やかに昇圧させることができるので、エレクトロマイグレーションによるメモリセル内部の配線断線を防ぐことができる。また、断熱充電信号Ａ２によりビット線ＢＬの電位をＧＮＤからＶ_ＤＤに昇圧することができるので、電源部ＰＳからＭＣＰＬ１０に電圧を供給することなく断熱充電メモリにデータを書き込むことができる。更に、ＭＣＰＬ１０と断熱充電信号Ａ１との電位が同位（Ｖ_ＤＤ）となった時点でスイッチＳ１をＯＮとすることにより、電位差を与えることなくＭＣＰＬ１０と断熱充電信号Ａ１とを接続することができるので、上記と同様にエレクトロマイグレーションによる配線断線を防ぐことができる。また、ビット線ＢＬの電位を昇圧時（ｔ３→ｔ４）、スイッチＳ１をＯＦＦとしているので、断熱充電メモリへの充電電流が電源部ＰＳに流れることなく電力の無駄を省くことができる。

尚、段階波形の生成において、キャパシタを用いた図４の回路により説明したが、これに限定はされず、図７の回路でも良い。入力信号を、Ｔ０→Ｔ１→Ｔ２→Ｔ３→Ｔ４→Ｔ３→Ｔ２→Ｔ１→Ｔ０の順にＨｉｇｈにして、これを繰り返しても良い。

［第２の実施の形態］
図８は、本発明の第２の実施形態における断熱充電メモリにデータを書き込む場合の動作を示したタイミングチャート図である。本実施形態における構成については、第１の実施形態と同一であるので、ここでは説明を省略する。

次に、本実施形態における断熱充電メモリの動作、特にデータの書き込み時における動作について、図１及び図８を用いて説明する。

最初に、スイッチＳ１をＯＮとし、電源部ＰＳに入力される断熱充電信号Ａ１により、ＭＣＰＬ１０の電位（ｐＭＯＳトランジスタＰ１とｐＭＯＳトランジスタＰ２とのソース電極の電位）をＶ_ＤＤからＧＮＤに緩やかに低下させる（ｔ１→ｔ２）。

次に、ワード線ＷＬにＨｉｇｈを入力し、ｎＭＯＳトランジスタＮ３及びｎＭＯＳトランジスタＮ４をＯＮの状態に変化させ、ビット線ＢＬ及びビット線ＮＢＬからの信号の入力を待ち受ける状態にする（ｔ３）。

ビット線ＢＬに断熱充電信号Ａ２を入力し、ビット線ＮＢＬにＧＮＤ信号を入力する。断熱充電信号Ａ２により、ビット線ＢＬの電位をＧＮＤからＶ_ＤＤに緩やかに昇圧させる（ｔ３→ｔ４）。これにより、ビット線ＢＬを流れる電流がｎＭＯＳトランジスタＮ３を介してフリップフロップ回路ＦＦへ入力され、断熱充電メモリを緩やかに充電してデータを書き込むことができる。ＭＣＰＬ１０及び断熱充電信号Ａ１の電位についても連動してＧＮＤからＶ_ＤＤに昇圧する。

断熱充電信号Ａ２を昇圧すると同時に、断熱充電信号Ａ１によりＭＣＰＬ１０の電位をＧＮＤからＶ_ＤＤに緩やかに昇圧させる（ｔ３→ｔ４）。これにより、書き込まれたデータを保持することができる。

尚、スイッチＳ１の構成、断熱充電を行う電源回路については、第１の実施形態と同一であるので、ここでは説明を省略する。

本実施形態によれば、断熱充電信号Ａ１によりＭＣＰＬ１０の電位をＶ_ＤＤからＧＮＤに緩やかに低下させ、また、断熱充電信号Ａ２によりビット線ＢＬの電位をＧＮＤからＶ_ＤＤに緩やかに昇圧させることができるので、エレクトロマイグレーションによるメモリセル内部の配線断線を防ぐことができる。また、断熱充電信号Ａ２を昇圧すると同時に、断熱充電信号Ａ１によりＭＣＰＬ１０の電位をＧＮＤからＶ_ＤＤに昇圧することができるので、高速動作を行うことができる。

［第３の実施の形態］
図９は、本発明の第３の実施形態における断熱充電メモリの論理回路の回路図である。本実施形態における電源部ＰＳは、電源電圧Ｖ_ＤＤとＭＣＰＬ１０とを接続するスイッチＳ１、及び断熱充電信号Ａ１とＭＣＰＬ１０とを接続するスイッチＳ２を備えた構成である。その他の構成については、第１の実施形態と同様であるので、ここでは説明を省略する。

次に、本実施形態における断熱充電メモリの動作、特にデータの書き込み時における動作について、図９及び図１０を用いて説明する。図１０は、本実施形態の断熱充電メモリにデータを書き込む場合の動作を示したタイミングチャート図である。

最初に、スイッチＳ１をＯＮからＯＦＦ、スイッチＳ２をＯＦＦからＯＮとし、断熱充電信号Ａ１により、ＭＣＰＬ１０の電位（ｐＭＯＳトランジスタＰ１とｐＭＯＳトランジスタＰ２とのソース電極の電位）をＶ_ＤＤからＧＮＤに緩やかに低下させる（ｔ１→ｔ２）。

次に、ＭＣＰＬ１０の電位をＧＮＤまで低下させた後、スイッチＳ２をＯＦＦとし、ＭＣＰＬ１０をハイインピーダンス状態とする（ｔ２）。

続いて、ワード線ＷＬにＨｉｇｈを入力し、ｎＭＯＳトランジスタＮ３及びｎＭＯＳトランジスタＮ４をＯＮの状態に変化させ、ビット線ＢＬ及びビット線ＮＢＬからの信号の入力を待ち受ける状態にする（ｔ３）。

ビット線ＢＬに断熱充電信号Ａ２を入力し、ビット線ＮＢＬにＧＮＤ信号を入力する。断熱充電信号Ａ２により、ビット線ＢＬの電位をＧＮＤからＶ_ＤＤに緩やかに昇圧させる（ｔ３→ｔ４）。これにより、ビット線ＢＬを流れる電流がｎＭＯＳトランジスタＮ３を介してフリップフロップ回路ＦＦへ入力され、断熱充電メモリを緩やかに充電してデータを書き込むことができる。ＭＣＰＬ１０の電位についても連動してＧＮＤからＶ_ＤＤに昇圧する。

その後、スイッチＳ１をＯＮにする（ｔ４）。ＭＣＰＬ１０の電位をＶ_ＤＤに固定することにより、書き込まれたデータを保持することができる。

スイッチＳ１（スイッチＳ２を含む）の構成、断熱充電を行う電源回路については、第１の実施形態と同一であるので、ここでは説明を省略する。

本実施形態によれば、断熱充電信号Ａ１のみではなく、定電圧電源線を併用することにより、フリップフロップ回路に対して定電位を与えることができるので、データの保持ができる。その他の効果については、第１の実施形態と同様であるので、ここでは説明を省略する。

［第４の実施の形態］
図１１は、本発明の第４の実施形態における断熱充電メモリにデータを書き込む場合の動作を示したタイミングチャート図である。本実施形態における構成については、第３の実施形態と同一であるので、ここでは説明を省略する。

次に、本実施形態における断熱充電メモリの動作、特にデータの書き込み時における動作について、図９及び図１１を用いて説明する。

最初に、スイッチＳ１をＯＮからＯＦＦ、スイッチＳ２をＯＦＦからＯＮとし、断熱充電信号Ａ１により、ＭＣＰＬ１０の電位（ｐＭＯＳトランジスタＰ１とｐＭＯＳトランジスタＰ２とのソース電極の電位）をＶ_ＤＤからＧＮＤに緩やかに低下させる（ｔ１→ｔ２）。

次に、ワード線ＷＬにＨｉｇｈを入力し、ｎＭＯＳトランジスタＮ３及びｎＭＯＳトランジスタＮ４をＯＮの状態に変化させ、ビット線ＢＬ及びビット線ＮＢＬからの信号の入力を待ち受ける状態にする（ｔ３）。

ビット線ＢＬに断熱充電信号Ａ２を入力し、ビット線ＮＢＬにＧＮＤ信号を入力する。スイッチＳ２の状態を変更させることなく、断熱充電信号Ａ２により、ビット線ＢＬの電位をＧＮＤからＶ_ＤＤに緩やかに昇圧させる（ｔ３→ｔ４）。これにより、ビット線ＢＬを流れる電流がｎＭＯＳトランジスタＮ３を介してフリップフロップ回路ＦＦへ入力され、断熱充電メモリを緩やかに充電してデータを書き込むことができる。ＭＣＰＬ１０の電位についても連動してＧＮＤからＶ_ＤＤに昇圧する。

断熱充電信号Ａ２を昇圧すると同時に、断熱充電信号Ａ１によりＭＣＰＬ１０の電位をＧＮＤからＶ_ＤＤに緩やかに昇圧させる（ｔ３→ｔ４）。

その後、スイッチＳ２をＯＮからＯＦＦ、スイッチＳ１をＯＦＦからＯＮにする（ｔ４）。ＭＣＰＬ１０の電位をＶ_ＤＤに固定することにより、書き込まれたデータを保持することができる。

スイッチＳ１（スイッチＳ２を含む）の構成、断熱充電を行う電源回路については、第３の実施形態と同一であるので、ここでは説明を省略する。

本実施形態によれば、断熱充電信号Ａ１のみではなく、定電圧電源線を併用することにより、フリップフロップ回路に対して定電位を与えることができるので、データの保持ができる。その他の効果については、第２の実施形態と同様であるので、ここでは説明を省略する。

［第５の実施の形態］
図１２は、本発明の第５の実施形態における断熱充電メモリにデータを書き込む場合の動作を示したタイミングチャート図である。本実施形態における構成については、第３の実施形態と同一であるので、ここでは説明を省略する。

第３の実施形態及び第４の実施形態では、ＭＣＰＬ１０の最低電圧Ｖ_ｌｏｗをＧＮＤ（０Ｖ）としたが、これに限定される必要はなく、例えば、Ｖ_ＤＤ／２とすることも可能である。一般に、最低電圧Ｖ_ｌｏｗはＶ_ＤＤ未満であれば良い。特に、最低電圧Ｖ_ｌｏｗをｋ×Ｖ_ＤＤ（０≦ｋ≦２／３）とする場合、緩やかに上昇し下降する波形と、定電源電圧Ｖ_ＤＤを更に明確に差別化することができる。

続いて、本実施形態における断熱充電メモリの動作、特にデータの書き込み時における動作について、図９及び図１２を用いて説明する。

最初に、スイッチＳ１をＯＮからＯＦＦ、スイッチＳ２をＯＦＦからＯＮとし、断熱充電信号Ａ１により、ＭＣＰＬ１０の電位（ｐＭＯＳトランジスタＰ１とｐＭＯＳトランジスタＰ２とのソース電極の電位）をＶ_ＤＤからＶ_ＤＤ／２に緩やかに低下させる（ｔ１→ｔ２）。

次に、ＭＣＰＬ１０の電位をＶ_ＤＤ／２まで低下させた後、スイッチＳ２をＯＮからＯＦＦとし、ＭＣＰＬ１０をハイインピーダンス状態とする（ｔ２）。

続いて、ビット線ＢＬに断熱充電信号Ａ２を入力し、ビット線ＮＢＬにＧＮＤ信号を入力する。断熱充電信号Ａ２により、ビット線ＢＬの電位をＧＮＤからＶ_ＤＤ／２に緩やかに昇圧させる（ｔ３→ｔ４）。

その後、ワード線ＷＬにＨｉｇｈを入力し、ｎＭＯＳトランジスタＮ３及びｎＭＯＳトランジスタＮ４をＯＮの状態に変化させ、ビット線ＢＬ及びビット線ＮＢＬからの信号の入力を待ち受ける状態にする（ｔ５）。そして、断熱充電信号Ａ２により、ビット線ＢＬの電位をＶ_ＤＤ／２からＶ_ＤＤに緩やかに昇圧させる（ｔ５→ｔ６）。これにより、ビット線ＢＬを流れる電流がｎＭＯＳトランジスタＮ３を介してフリップフロップ回路ＦＦへ入力し、断熱充電メモリを緩やかに充電してデータを書き込むことができる。ＭＣＰＬ１０の電位についても連動してＶ_ＤＤ／２からＶ_ＤＤに昇圧する。

その後、スイッチＳ１をＯＮにする（ｔ７）。ＭＣＰＬ１０の電位をＶ_ＤＤに固定することにより、書き込まれたデータを保持することができる。

スイッチＳ１（スイッチＳ２を含む）の構成、断熱充電を行う電源回路については、第３の実施形態と同一であるので、ここでは説明を省略する。

本実施形態によれば、ＭＣＰＬ１０の電位をＶ_ＤＤからＧＮＤへと低下させる必要がないので、データ書き込み時において、より高速動作が可能となる。その他の効果については、第１の実施形態と同様であるので、ここでは説明を省略する。

［第６の実施の形態］
図１３は、本発明の第６の実施形態における断熱充電メモリにデータを書き込む場合の動作を示したタイミングチャート図である。本実施形態における構成については、第３の実施形態と同一であるので、ここでは説明を省略する。

本実施形態における動作は、第５の実施形態と同様にＭＣＰＬ１０の最低電圧Ｖ_ｌｏｗを、例えば、Ｖ_ＤＤ／２とするものであるが、第５の実施形態とは異なり、データ書き込み時にスイッチＳ２の状態をＯＮとする特徴を有する。

最初に、スイッチＳ１をＯＮからＯＦＦ、スイッチＳ２をＯＦＦからＯＮとし、断熱充電信号Ａ１により、ＭＣＰＬ１０の電位（ｐＭＯＳトランジスタＰ１とｐＭＯＳトランジスタＰ２とのソース電極の電位）をＶ_ＤＤからＶ_ＤＤ／２に緩やかに低下させる（ｔ１→ｔ２）。

次に、ビット線ＢＬに断熱充電信号Ａ２を入力し、ビット線ＮＢＬにＧＮＤ信号を入力する。断熱充電信号Ａ２により、ビット線ＢＬの電位をＧＮＤからＶ_ＤＤ／２に緩やかに昇圧させる（ｔ３→ｔ４）。

その後、ワード線ＷＬにＨｉｇｈを入力し、ｎＭＯＳトランジスタＮ３及びｎＭＯＳトランジスタＮ４をＯＮの状態に変化させ、ビット線ＢＬ及びビット線ＮＢＬからの信号の入力を待ち受ける状態にする（ｔ５）。そして、スイッチＳ２の状態を変更させることなく、断熱充電信号Ａ２により、ビット線ＢＬの電位をＶ_ＤＤ／２からＶ_ＤＤに緩やかに昇圧させる（ｔ５→ｔ６）。これにより、ビット線ＢＬを流れる電流がｎＭＯＳトランジスタＮ３を介してフリップフロップ回路ＦＦへ入力され、断熱充電メモリを緩やかに充電してデータを書き込むことができる。ＭＣＰＬ１０の電位についても連動してＶ_ＤＤ／２からＶ_ＤＤに昇圧する。

断熱充電信号Ａ１の電位についても、断熱充電信号Ａ２による電位の変化と同様に、ＧＮＤからＶ_ＤＤに緩やかに昇圧させる（ｔ５→ｔ６）。

断熱充電信号Ａ２を昇圧すると同時に、断熱充電信号Ａ１によりＭＣＰＬ１０の電位をＶ_ＤＤ／２からＶ_ＤＤに緩やかに昇圧させる（ｔ５→ｔ６）。

その後、スイッチＳ２をＯＦＦ、スイッチＳ１をＯＮにする（ｔ７）。ＭＣＰＬ１０の電位をＶ_ＤＤに固定することにより、書き込まれたデータを保持することができる。

スイッチＳ１（スイッチＳ２を含む）の構成、断熱充電を行う電源回路については、第３の実施形態と同一であるので、ここでは説明を省略する。

本実施形態によれば、ＭＣＰＬ１０の電位をＶ_ＤＤからＧＮＤへと低下させる必要がないので、データ書き込み時において、より高速動作が可能となる。その他の効果については、第２の実施形態と同様であるので、ここでは説明を省略する。

［第７の実施の形態］
図１４は、本発明の第７の実施形態における断熱充電メモリの論理回路の回路図である。本実施形態における電源部ＰＳは、電位Ｖ_ＤＤを有する定電圧電源線Ｖ１とＭＣＰＬ１０とを接続するスイッチＳ１、及びＧＮＤの電位を有する定電圧電源線Ｖ２とＭＣＰＬ１０とを接続するスイッチＳ２を備えた構成である。スイッチＳ１及びスイッチＳ２は、フリップフロップ回路に入力される電位を、フリップフロップ回路の時定数よりも長い時間で変化させる抵抗値の大きいトランジスタを有することを特徴とする。その他の構成については、第１の実施形態と同様であるので、ここでは説明を省略する。

次に、本実施形態における断熱充電メモリの動作、特にデータの書き込み時における動作について、図１４及び図１５を用いて説明する。図１５は、本実施形態の断熱充電メモリにデータを書き込む場合の動作を示したタイミングチャート図である。

最初に、スイッチＳ１をＯＮからＯＦＦ、スイッチＳ２をＯＦＦからＯＮとすることにより、ＭＣＰＬ１０の電位（ｐＭＯＳトランジスタＰ１とｐＭＯＳトランジスタＰ２とのソース電極の電位）をＶ_ＤＤからＧＮＤに緩やかに低下させる（ｔ１→ｔ２）。

次に、ＭＣＰＬ１０の電位をＧＮＤまで低下させた後、スイッチＳ２をＯＮからＯＦＦとし、ＭＣＰＬ１０をハイインピーダンス状態とする（ｔ２）。

続いて、ワード線ＷＬにＯＮを入力し、ｎＭＯＳトランジスタＮ３及びｎＭＯＳトランジスタＮ４をＯＮの状態に変化させ、ビット線ＢＬ及びビット線ＮＢＬからの信号の入力を待ち受ける状態にする（ｔ３）。

ビット線ＢＬに断熱充電信号Ａ２を入力し、ビット線ＮＢＬにＧＮＤ信号を入力する。そして、断熱充電信号Ａ２をＧＮＤからＶ_ＤＤに緩やかに昇圧する（ｔ４→ｔ５）。これにより、ビット線ＢＬを流れる電流がｎＭＯＳトランジスタＮ３を介してフリップフロップ回路ＦＦへ入力され、断熱充電メモリを緩やかに充電してデータを書き込むことができる。ＭＣＰＬ１０の電位についても連動してＧＮＤからＶ_ＤＤに昇圧する。

その後、スイッチＳ１をＯＮにする（ｔ５）。ＭＣＰＬ１０の電位をＶ_ＤＤに固定することにより、書き込まれたデータを保持することができる。

スイッチＳ１（スイッチＳ２を含む）の構成、断熱充電を行う電源回路については、第１の実施形態と同一であるので、ここでは説明を省略する。

本実施形態によれば、定電圧電源線Ｖ１及び定電圧電源線Ｖ２を用いて、スイッチＳ１及びスイッチＳ２の操作によりＭＣＰＬ１０の電位をＶ_ＤＤからＧＮＤに緩やかに低下させることができるので、エレクトロマイグレーションによるメモリセル内部の配線断線を防ぐことができる。

［第８の実施の形態］
図１６は、本発明の第８の実施形態における断熱充電メモリにデータを書き込む場合の動作を示したタイミングチャート図である。本実施形態における構成については、第７の実施形態と同一であるので、ここでは説明を省略する。

次に、本実施形態における断熱充電メモリの動作、特にデータの書き込み時における動作について、図１４及び図１６を用いて説明する。

最初に、スイッチＳ１をＯＮからＯＦＦ、スイッチＳ２をＯＦＦからＯＮとすることにより、ＭＣＰＬ１０の電位（ｐＭＯＳトランジスタＰ１とｐＭＯＳトランジスタＰ２とのソース電極の電位）をＶ_ＤＤからＧＮＤに緩やかに低下させる（ｔ１→ｔ２）。

次に、ワード線ＷＬにＯＮを入力し、ｎＭＯＳトランジスタＮ３及びｎＭＯＳトランジスタＮ４をＯＮの状態に変化させ、ビット線ＢＬ及びビット線ＮＢＬからの信号の入力を待ち受ける状態にする（ｔ３）。

スイッチＳ２をＯＮからＯＦＦ、スイッチＳ１をＯＦＦからＯＮとすることにより、定電圧電源線Ｖ１によりＭＣＰＬ１０の電位をＧＮＤからＶ_ＤＤに緩やかに昇圧させる（ｔ４→ｔ５）。

ＭＣＰＬ１０の電位を昇圧すると同時に、ビット線ＢＬに断熱充電信号Ａ２を入力し、断熱充電信号Ａ２をＧＮＤからＶ_ＤＤに緩やかに昇圧する（ｔ４→ｔ５）。定電圧電源線Ｖ１と断熱充電信号Ａ２との両者により、断熱充電メモリを緩やかに充電してデータを書き込むことができる。また、定電圧電源線Ｖ１によりＭＣＰＬ１０の電位がＶ_ＤＤに固定されるので、書き込まれたデータを保持することができる。

スイッチＳ１（スイッチＳ２を含む）の構成、断熱充電を行う電源回路については、第７の実施形態と同一であるので、ここでは説明を省略する。

本実施形態によれば、定電圧電源線Ｖ１及び定電圧電源線Ｖ２を用いて、スイッチＳ１及びスイッチＳ２の操作によりＭＣＰＬ１０の電位をＶ_ＤＤからＧＮＤに緩やかに低下させることができるので、エレクトロマイグレーションによるメモリセル内部の配線断線を防ぐことができる。

［第９の実施の形態］
図１７は、本発明の第９の実施形態における断熱充電メモリにデータを書き込む場合の動作を示したタイミングチャート図である。第７の実施形態及び第８の実施形態と異なり、本実施形態においては、定電圧電源線Ｖ２の電圧をＶ_ＤＤ／２とする。その他の構成については、第７の実施形態と同一であるので、ここでは説明を省略する。

次に、本実施形態における断熱充電メモリの動作、特にデータの書き込み時における動作について、図１４及び図１７を用いて説明する。

最初に、スイッチＳ１をＯＮからＯＦＦ、スイッチＳ２をＯＦＦからＯＮとすることにより、ＭＣＰＬ１０の電位（ｐＭＯＳトランジスタＰ１とｐＭＯＳトランジスタＰ２とのソース電極の電位）をＶ_ＤＤからＶ_ＤＤ／２に低下させる（ｔ１→ｔ２）。

次に、ＭＣＰＬ１０の電位をＶ_ＤＤ／２まで低下させた後、スイッチＳ２をＯＮからＯＦＦとし、ＭＣＰＬ１０をハイインピーダンス状態とする（ｔ２）。

続いて、ビット線ＢＬに断熱充電信号Ａ２を入力し、ビット線ＮＢＬにＧＮＤ信号を入力する。断熱充電信号Ａ２をＧＮＤからＶ_ＤＤ／２に緩やかに昇圧させる（ｔ３→ｔ４）。

ワード線ＷＬにＯＮを入力し、ｎＭＯＳトランジスタＮ３及びｎＭＯＳトランジスタＮ４をＯＮの状態に変化させ、断熱充電信号Ａ２をＶ_ＤＤ／２からＶ_ＤＤに緩やかに昇圧する（ｔ４→ｔ５）。この時、ＭＣＰＬ１０の電位は、断熱充電信号Ａ２の電位に連動してＶ_ＤＤ／２からＶ_ＤＤに緩やかに昇圧する。

その後、スイッチＳ１をＯＮにする（ｔ５）。ＭＣＰＬ１０の電位をＶ_ＤＤに固定することにより、書き込まれたデータを保持することができる。

スイッチＳ１（スイッチＳ２を含む）の構成、断熱充電を行う電源回路については、第７の実施形態と同一であるので、ここでは説明を省略する。

本実施形態によれば、ＭＣＰＬ１０の電位をＶ_ＤＤからＧＮＤへと低下させる必要がないので、データ書き込み時において、より高速動作が可能となる。その他の効果については、第１の実施形態と同様であるので、ここでは説明を省略する。

［第１０の実施の形態］
図１８は、本発明の第１０の実施形態における断熱充電メモリにデータを書き込む場合の動作を示したタイミングチャート図である。第７の実施形態及び第８の実施形態と異なり、本実施形態においては、定電圧電源線Ｖ２の電圧をＶ_ＤＤ／２とする。その他の構成については、第７の実施形態と同一であるので、ここでは説明を省略する。

次に、本実施形態における断熱充電メモリの動作、特にデータの書き込み時における動作について、図１４及び図１８を用いて説明する。

最初に、スイッチＳ１をＯＮからＯＦＦ、スイッチＳ２をＯＦＦからＯＮとすることにより、ＭＣＰＬ１０の電位（ｐＭＯＳトランジスタＰ１とｐＭＯＳトランジスタＰ２とのソース電極の電位）をＶ_ＤＤからＶ_ＤＤ／２に低下させる（ｔ１→ｔ２）。

次に、ビット線ＢＬに断熱充電信号Ａ２を入力し、ビット線ＮＢＬにＧＮＤ信号を入力する。断熱充電信号Ａ２をＧＮＤからＶ_ＤＤ／２に緩やかに昇圧させる（ｔ３→ｔ４）。

ワード線ＷＬにＯＮを入力し、ｎＭＯＳトランジスタＮ３及びｎＭＯＳトランジスタＮ４をＯＮの状態に変化させる。そして、スイッチＳ２をＯＮからＯＦＦ、スイッチＳ１をＯＦＦからＯＮとすることにより、定電圧電源線Ｖ１によりＭＣＰＬ１０の電位をＶ_ＤＤ／２からＶ_ＤＤに緩やかに昇圧させる（ｔ４→ｔ５）。

ＭＣＰＬ１０の電位を昇圧すると同時に、断熱充電信号Ａ２をＶ_ＤＤ／２からＶ_ＤＤに緩やかに昇圧させる（ｔ４→ｔ５）。従い、定電圧電源線Ｖ１と断熱充電信号Ａ２との両者により、断熱充電メモリを緩やかに充電してデータを書き込むことができる。また、定電圧電源線Ｖ１によりＭＣＰＬ１０の電位がＶ_ＤＤに固定されるので、書き込まれたデータを保持することができる。

スイッチＳ１（スイッチＳ２を含む）の構成、断熱充電を行う電源回路については、第７の実施形態と同一であるので、ここでは説明を省略する。

本実施形態によれば、ＭＣＰＬ１０の電位をＶ_ＤＤからＧＮＤへと低下させる必要がないので、データ書き込み時において、より高速な動作を可能となる。その他の効果については、第２の実施形態と同様であるので、ここでは説明を省略する。

［第１１の実施の形態］
図１９は、本発明の第１１の実施形態における断熱充電メモリの論理回路の回路図である。本実施形態における電源部ＰＳは、電位Ｖ_ＤＤを有する定電圧電源線Ｖ１とＭＣＰＬ１０とを接続するスイッチＳ１、電位Ｖ_ＤＤ／２を有する定電圧電源線Ｖ２とＭＣＰＬ１０とを接続するスイッチＳ２、及びＧＮＤの電位を有する定電圧電源線Ｖ３とＭＣＰＬ１０とを接続するスイッチＳ３を備えた構成である。スイッチＳ１〜Ｓ３は、フリップフロップ回路に入力される電位を、フリップフロップ回路の時定数よりも長い時間で変化させる抵抗値の大きいトランジスタを有することを特徴とする。その他の構成については、第１の実施形態と同様であるので、ここでは説明を省略する。尚、本実施形態において、定電圧電源線Ｖ２の電位をＶ_ＤＤ／２として説明する。定電圧電源線Ｖ２の電位は、定電圧電源線Ｖ１及び定電圧電源線Ｖ３の電位の間であればよい。

次に、本実施形態における断熱充電メモリの動作、特にデータの書き込み時における動作について、図１９及び図２０を用いて説明する。図２０は、本実施形態の断熱充電メモリにデータを書き込む場合の動作を示したタイミングチャート図である。

最初に、スイッチＳ１をＯＮからＯＦＦ、スイッチＳ２をＯＦＦからＯＮとすることにより、ＭＣＰＬ１０の電位（ｐＭＯＳトランジスタＰ１とｐＭＯＳトランジスタＰ２とのソース電極の電位）をＶ_ＤＤからＶ_ＤＤ／２に緩やかに低下させる（ｔ１→ｔ２）。

次に、スイッチＳ２をＯＮからＯＦＦ、スイッチＳ３をＯＦＦからＯＮとすることにより、ＭＣＰＬ１０の電位をＶ_ＤＤ／２からＧＮＤに緩やかに低下させる（ｔ２→ｔ３）。

続いて、ＭＣＰＬ１０の電位をＧＮＤまで低下させた後、スイッチＳ３をＯＮからＯＦＦとし、ＭＣＰＬ１０をハイインピーダンス状態とする（ｔ３）。

ワード線ＷＬにＨｉｇｈを入力し、ｎＭＯＳトランジスタＮ３及びｎＭＯＳトランジスタＮ４をＯＮの状態に変化させ、ビット線ＢＬ及びビット線ＮＢＬからの信号の入力を待ち受ける状態にする（ｔ４）。

ビット線ＢＬに断熱充電信号Ａ２を入力し、ビット線ＮＢＬにＧＮＤ信号を入力する。断熱充電信号Ａ２をＧＮＤからＶ_ＤＤ／２に緩やかに昇圧させる（ｔ５→ｔ６）。更に、Ｖ_ＤＤ／２からＶ_ＤＤに緩やかに昇圧させる（ｔ６→ｔ７）。これにより、ビット線ＢＬを流れる電流がｎＭＯＳトランジスタＮ３を介してフリップフロップ回路ＦＦへ入力し、断熱充電メモリを緩やかに充電してデータを書き込むことができる。ＭＣＰＬ１０の電位についても連動してＧＮＤからＶ_ＤＤ／２，Ｖ_ＤＤ／２からＶ_ＤＤに昇圧する。

その後、スイッチＳ１をＯＮにする（ｔ７）。ＭＣＰＬ１０の電位をＶ_ＤＤに固定することにより、書き込まれたデータを保持することができる。

上記にて説明した断熱充電信号Ａ２の昇圧方法は、２段階（ｔ５→ｔ６，ｔ６→ｔ７）であるが、１段階でも、３段階以上でも可能である。

スイッチＳ１（スイッチＳ２及びスイッチＳ３を含む）の構成、断熱充電を行う電源回路については、第１の実施形態と同一であるので、ここでは説明を省略する。

本実施形態によれば、スイッチＳ１〜Ｓ３の操作によりＭＣＰＬ１０の電位を緩やかに低下させることができ、更に、断熱充電信号Ａ２によりビット線ＢＬの電圧を緩やかに昇圧させることができるので、データの書き込み時におけるエレクトロマイグレーションによる配線断線を防ぐことができる。

［第１２の実施の形態］
図２１は、本発明の第１２の実施形態における断熱充電メモリの論理回路の回路図である。本実施形態における構成については、第１１の実施形態と同一であるので、ここでは説明を省略する。

次に、本実施形態における断熱充電メモリの動作、特にデータの書き込み時における動作について、図１９及び図２１を用いて説明する。

最初に、スイッチＳ１をＯＮからＯＦＦ、スイッチＳ２をＯＦＦからＯＮとすることにより、ＭＣＰＬ１０の電位（ｐＭＯＳトランジスタＰ１とｐＭＯＳトランジスタＰ２とのソース電極の電位）をＶ_ＤＤからＶ_ＤＤ／２に緩やかに低下させる（ｔ１→ｔ２）。

次に、スイッチＳ２をＯＮからＯＦＦ、スイッチＳ３をＯＦＦからＯＮとすることにより、ＭＣＰＬ１０の電位をＶ_ＤＤ／２からＧＮＤに緩やかに低下させる（ｔ２→ｔ３）。

続いて、ワード線ＷＬにＨｉｇｈを入力し、ｎＭＯＳトランジスタＮ３及びｎＭＯＳトランジスタＮ４をＯＮの状態に変化させ、ビット線ＢＬ及びビット線ＮＢＬからの信号の入力を待ち受ける状態にする（ｔ４）。

スイッチＳ３をＯＮからＯＦＦ、スイッチＳ２をＯＦＦからＯＮとすることにより、定電圧電源線Ｖ２によりＭＣＰＬ１０の電位をＧＮＤからＶ_ＤＤ／２に緩やかに昇圧させる（ｔ５→ｔ６）。同時に、断熱充電信号Ａ２をＧＮＤからＶ_ＤＤ／２に緩やかに昇圧させる（ｔ５→ｔ６）。

その後、スイッチＳ２をＯＮからＯＦＦ、スイッチＳ１をＯＦＦからＯＮとすることにより、定電圧電源線Ｖ１によりＭＣＰＬ１０の電位をＶ_ＤＤ／２からＶ_ＤＤに緩やかに昇圧させる（ｔ６→ｔ７）。同時に、断熱充電信号Ａ２をＶ_ＤＤ／２からＶ_ＤＤに緩やかに昇圧させる（ｔ６→ｔ７）。従い、定電圧電源線Ｖ１及び定電圧電源線Ｖ２と断熱充電信号Ａ２との両者により、断熱充電メモリを緩やかに充電してデータを書き込むことができる。また、定電圧電源線Ｖ１によりＭＣＰＬ１０の電位がＶ_ＤＤに固定されるので、書き込まれたデータを保持することができる。

スイッチＳ１（スイッチＳ２及びスイッチＳ３を含む）の構成、断熱充電を行う電源回路については、第１の実施形態と同一であるので、ここでは説明を省略する。

本実施形態によれば、スイッチＳ１〜Ｓ３の操作によりＭＣＰＬ１０の電位を緩やかに低下させることができ、更に、定電圧電源線Ｖ１及び定電圧電源線Ｖ２と断熱充電信号Ａ２との両者により電圧を緩やかに昇圧させることができるので、データの書き込み時におけるエレクトロマイグレーションによる配線断線を防ぐことができる。

［第１３の実施の形態］
図２２は、本発明の第１３の実施形態における断熱充電メモリの論理回路の回路図である。本実施形態の断熱充電メモリの構成は、電源部ＰＳと複数の断熱充電メモリのＭＣＰＬ１０とが共有電源線を介して接続される構成である。図２２において、電源部ＰＳは第１１の実施形態で説明した電源部ＰＳと同じ構成であるが、これに限られるものではない。

本実施形態によれば、共有電源線を介して複数の断熱充電メモリを１つの電源部ＰＳにより制御することができるので、電源部ＰＳ（電源部ＰＳを構成するトランジスタ）の数を低減することができる。

［第１４の実施の形態］
図２３は、本発明の第１４の実施形態におけるトランジスタの回路図である。本実施形態のトランジスタの構成は、ゲート電極にワード線ＷＬを接続し、ソース電極にビット線ＢＬを接続するトランスファートランジスタであり、ワード線ＷＬに入力される電圧を緩やかに充電することを特徴とする。

まず、従来のトランジスタの動作について説明する。図２４に示すように、ビット線ＢＬをＧＮＤからＶ_ＤＤに昇圧し、続いて、ワード線ＷＬをメモリセルの時定数と同じ速さでＧＮＤからＶ_ＤＤに昇圧する。結果として、出力電圧ＯＵＴは、メモリセルの時定数と同じ速さで立ち上がることになる。

次に、本実施形態におけるトランジスタの動作について説明する。図２５に示すように、ワード線ＷＬをメモリセルの時定数よりも十分緩やかにＧＮＤからＶ_ＤＤに昇圧する。このとき、ワード線ＷＬがしきい値電圧に到達以後（ｔ３）、本トランジスタがＯＮの状態となり、出力電圧ＯＵＴはメモリセルの時定数よりも緩やかに立ち上がることになる。

本実施形態におけるトランジスタは、第１の実施形態から第１３の実施形態で説明したｎＭＯＳトランジスタＮ３，Ｎ４、及び各スイッチとして利用することが可能である。

本実施形態によれば、ビット線を緩やかに充電する代わりに、ワード線を緩やかに充電することによっても、電圧を緩やかに昇圧させることができ、データ書き込み時におけるエレクトロマイグレーションによる配線断線を防ぐことができる。

第１の実施形態の断熱充電メモリの論理回路の回路図である。 第１の実施形態の断熱充電メモリにデータを書き込む場合の動作を示すタイミングチャート図である。 電荷を再利用する電源回路として、インダクタＬとコンデンサＣと用いた交流電源回路の回路図である。 電荷を再利用する電源回路として、階段状電圧を発生する電源回路の回路図である。 電荷を再利用する電源回路として、別の電圧波形等を示す図である。 電荷を再利用しない方法として用いる抵抗値の大きいインバータの回路図である。 電荷を再利用する電源回路として、階段状電圧を発生する電源回路の別の例を示す回路図である。 第２の実施形態の断熱充電メモリにデータを書き込む場合の動作を示すタイミングチャート図である。 第３の実施形態の断熱充電メモリの論理回路の回路図である。 第３の実施形態の断熱充電メモリにデータを書き込む場合の動作を示すタイミングチャート図である。 第４の実施形態の断熱充電メモリにデータを書き込む場合の動作を示すタイミングチャート図である。 第５の実施形態の断熱充電メモリにデータを書き込む場合の動作を示すタイミングチャート図である。 第６の実施形態の断熱充電メモリにデータを書き込む場合の動作を示すタイミングチャート図である。 第７の実施形態の断熱充電メモリの論理回路の回路図である。 第７の実施形態の断熱充電メモリにデータを書き込む場合の動作を示すタイミングチャート図である。 第８の実施形態の断熱充電メモリにデータを書き込む場合の動作を示すタイミングチャート図である。 第９の実施形態の断熱充電メモリにデータを書き込む場合の動作を示すタイミングチャート図である。 第１０の実施形態の断熱充電メモリにデータを書き込む場合の動作を示すタイミングチャート図である。 第１１の実施形態の断熱充電メモリの論理回路の回路図である。 第１１の実施形態の断熱充電メモリにデータを書き込む場合の動作を示すタイミングチャート図である。 第１２の実施形態の断熱充電メモリにデータを書き込む場合の動作を示すタイミングチャート図である。 第１３の実施形態の断熱充電メモリの論理回路の回路図である。 第１４の実施形態におけるトランジスタの回路図である。 従来のトランジスタの動作を示すタイミングチャート図である。 第１４の実施形態におけるトランジスタの動作を示すタイミングチャート図である。 従来のＳＲＡＭの論理回路を示す回路図である。

符号の説明

Ａ１，Ａ２…断熱充電信号
ＢＬ，ＮＢＬ…ビット線
Ｃ，Ｃ１〜Ｃ３…コンデンサ
ＣＬ…入力信号
ＦＦ…フリップフロップ回路
ＩＶ１，ＩＶ２…ＣＭＯＳインバータ回路
Ｌ…インダクタ
Ｎ１〜Ｎ１２…ｎＭＯＳトランジスタ
Ｐ１，Ｐ２…ｐＭＯＳトランジスタ
ＰＳ…電源部
Ｐｒｅ…入力信号
Ｓ１〜Ｓ３…スイッチ
Ｔ０〜Ｔ４…入力信号
Ｖ１〜Ｖ３…定電圧電源線
Ｖ_ｓｓ１，Ｖ_ｓｓ２…接地電源
ＷＬ…ワード線
１０…メモリセル電源線（ＭＣＰＬ）

Claims (15)

1. 直列に接続されたｐＭＯＳトランジスタとｎＭＯＳトランジスタとにより構成されるＣＭＯＳインバータ回路が相補的に接続されたフリップフロップ回路と、
   メモリセル電源線を通じて前記各ｐＭＯＳトランジスタのソース電極に、前記フリップフロップ回路の時定数よりも長い時間で変化させる電圧を入力する第１の電圧入力手段と、
   前記フリップフロップ回路の一方の入力端に、前記フリップフロップ回路の時定数よりも長い時間で変化させる電圧を入力する第２の電圧入力手段と、
   を有することを特徴とする断熱充電メモリ回路。
2. 前記第１の電圧入力手段は、前記メモリセル電源線に設けられたスイッチ素子と、前記スイッチ素子がオンした状態で前記各ｐＭＯＳトランジスタのソース電極の電圧を前記フリップフロップ回路の時定数よりも長い時間で高電圧から低電圧に降圧させる断熱充電回路と、前記ソース電極の電圧が低電圧となった後、前記スイッチ素子をオフとする制御回路と、を備え、
   前記第２の電圧入力手段は、前記スイッチ素子がオフとなった後、前記フリップフロップ回路の一方の入力端の電圧を前記フリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させる断熱充電回路を備え、
   前記フリップフロップ回路の他方の入力端の電圧を低電圧に固定する電圧固定回路を更に有することを特徴とする請求項１に記載の断熱充電メモリ回路。
3. 前記第１の電圧入力手段は、前記メモリセル電源線に設けられたスイッチ素子と、前記スイッチ素子がオンした状態で前記各ｐＭＯＳトランジスタのソース電極の電圧を前記フリップフロップ回路の時定数よりも長い時間で高電圧から低電圧に降圧させた後、前記フリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させる断熱充電回路と、を備え、
   前記第２の電圧入力手段は、前記第１の電圧入力手段により前記ソース電極を低電圧から高電圧に昇圧させるのに合わせて、前記フリップフロップ回路の一方の入力端の電圧を前記フリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させる断熱充電回路を備え、
   前記フリップフロップ回路の他方の入力端の電圧を低電圧に固定する電圧固定回路を更に有することを特徴とする請求項１に記載の断熱充電メモリ回路。
4. 前記第１の電圧入力手段は、前記メモリセル電源線に設けられた第１のスイッチ素子と、前記第１のスイッチ素子がオンした状態で前記各ｐＭＯＳトランジスタのソース電極の電圧を前記フリップフロップ回路の時定数よりも長い時間で高電圧から低電圧に降圧させる断熱充電回路と、前記ソース電極の電圧が低電圧となった後、前記第１のスイッチ素子をオフとする制御回路と、を備え、
   前記第２の電圧入力手段は、前記フリップフロップ回路の一方の入力端とビット線との間に接続された第２のスイッチ素子と、前記第１のスイッチ素子がオフとなった後、前記第２のスイッチ素子がオンした状態で前記ビット線の電圧を前記フリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させる断熱充電回路と、を備え、
   前記フリップフロップ回路の他方の入力端の電圧を低電圧に固定する電圧固定回路を更に有することを特徴とする請求項１に記載の断熱充電メモリ回路。
5. 前記第１の電圧入力手段は、前記メモリセル電源線に設けられた第１のスイッチ素子と、前記第１のスイッチ素子がオンした状態で前記各ｐＭＯＳトランジスタのソース電極の電圧を前記フリップフロップ回路の時定数よりも長い時間で高電圧から低電圧に降圧させた後、前記フリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させる断熱充電回路と、を備え、
   前記第２の電圧入力手段は、前記フリップフロップ回路の一方の入力端とビット線との間に接続された第２のスイッチ素子と、前記第１の電圧入力手段により前記ソース電極を低電圧から高電圧に昇圧させるのに合わせて、前記第２のスイッチ素子がオンした状態で前記ビット線の電圧を前記フリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させる断熱充電回路と、を備え、
   前記フリップフロップ回路の他方の入力端の電圧を低電圧に固定する電圧固定回路を更に有することを特徴とする請求項１に記載の断熱充電メモリ回路。
6. 前記第１の電圧入力手段は、
   前記メモリセル電源線と複数の定電圧電源線との間に接続され前記各定電圧電源線から出力される定電圧を前記フリップフロップ回路の時定数よりも長い時間で変化させて前記メモリセル電源線に入力する複数のスイッチ素子と、
   前記複数のスイッチ素子のオン・オフを順次切り替える制御回路と、
   を有することを特徴とする請求項１に記載の断熱充電メモリ回路。
7. 前記第２の電圧入力手段は、
   前記フリップフロップ回路の一方の入力端とビット線との間に接続されたトランスファートランジスタと、
   前記フリップフロップ回路に電圧が入力される時間が前記フリップフロップ回路の時定数よりも長い時間となるように前記トランスファートランジスタのゲート電極に入力する電圧を低電圧から高電圧に昇圧させる断熱充電回路と、
   を有することを特徴とする請求項１に記載の断熱充電メモリ回路。
8. 前記断熱充電回路は、階段状電圧を発生する電源回路又はＬＣ共振回路が用いられることを特徴とする請求項２乃至７のいずれか１項に記載の断熱充電メモリ回路。
9. 前記断熱充電回路は、前記フリップフロップ回路の時定数よりも長い時間で電圧を変化させる抵抗値の大きいトランジスタを備えたインバータ回路であることを特徴とする請求項２乃至７のいずれか１項に記載の断熱充電メモリ回路。
10. 前記メモリセル電源線は、他の前記フリップフロップ回路と共有されることを特徴とする請求項１乃至９のいずれか１項に記載の断熱充電メモリ回路。
11. 前記メモリセル電源線の低電圧は、ＧＮＤ以上且つ高電圧の２／３未満であることを特徴とする請求項１乃至１０のいずれか１項に記載の断熱充電メモリ回路。
12. 直列に接続されたｐＭＯＳトランジスタとｎＭＯＳトランジスタとにより構成されるＣＭＯＳインバータ回路が相補的に接続されたフリップフロップ回路を用いて行うデータ書き込み方法であって、
    メモリセル電源線に設けられたスイッチ素子がオンした状態で、前記各ｐＭＯＳトランジスタのソース電極の電圧を前記フリップフロップ回路の時定数よりも長い時間で高電圧から低電圧に降圧させるステップと、
    前記ソース電極の電圧が低電圧となった後、前記スイッチ素子をオフとするステップと、
    前記スイッチ素子がオフとなった後、前記フリップフロップ回路の一方の入力端の電圧を前記フリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させる一方で、前記フリップフロップ回路の他方の入力端の電圧を低電圧に固定するステップと、
    を有することを特徴とするデータ書き込み方法。
13. 直列に接続されたｐＭＯＳトランジスタとｎＭＯＳトランジスタとにより構成されるＣＭＯＳインバータ回路が相補的に接続されたフリップフロップ回路を用いて行うデータ書き込み方法であって、
    メモリセル電源線に設けられたスイッチ素子がオンした状態で、前記各ｐＭＯＳトランジスタのソース電極の電圧を前記フリップフロップ回路の時定数よりも長い時間で高電圧から低電圧に降圧させるステップと、
    前記スイッチ素子がオンした状態で、前記フリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させると共に、前記フリップフロップ回路の一方の入力端の電圧を前記フリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させる一方で、前記フリップフロップ回路の他方の入力端の電圧を低電圧に固定するステップと、
    を有することを特徴とするデータ書き込み方法。
14. 直列に接続されたｐＭＯＳトランジスタとｎＭＯＳトランジスタとにより構成されるＣＭＯＳインバータ回路が相補的に接続されたフリップフロップ回路を用いて行うデータ書き込み方法であって、
    メモリセル電源線に設けられた第１のスイッチ素子がオンした状態で、前記各ｐＭＯＳトランジスタのソース電極の電圧を前記フリップフロップ回路の時定数よりも長い時間で高電圧から低電圧に降圧させるステップと、
    前記ソース電極の電圧が低電圧となった後、前記第１のスイッチ素子をオフとするステップと、
    前記第１のスイッチ素子がオフとなった後、前記フリップフロップ回路の一方の入力端とビット線との間に接続された第２のスイッチ素子がオンした状態で、前記ビット線の電圧を前記フリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させる一方で、前記フリップフロップ回路の他方の入力端の電圧を低電圧に固定するステップと、
    を有することを特徴とするデータ書き込み方法。
15. 直列に接続されたｐＭＯＳトランジスタとｎＭＯＳトランジスタとにより構成されるＣＭＯＳインバータ回路が相補的に接続されたフリップフロップ回路を用いて行うデータ書き込み方法であって、
    メモリセル電源線に設けられた第１のスイッチ素子がオンした状態で、前記各ｐＭＯＳトランジスタのソース電極の電圧を前記フリップフロップ回路の時定数よりも長い時間で高電圧から低電圧に降圧させるステップと、
    前記第１のスイッチ素子がオンした状態で、前記フリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させると共に、前記フリップフロップ回路の一方の入力端とビット線との間に接続された第２のスイッチ素子がオンした状態で前記ビット線の電圧を前記フリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させる一方で、前記フリップフロップ回路の他方の入力端の電圧を低電圧に固定するステップと、
    を有することを特徴とするデータ書き込み方法。
    
    

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