TWI401683B - 非揮發性半導體記憶裝置 - Google Patents

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Hirofumi Inoue
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Description

非揮發性半導體記憶裝置
本發明係關於一種使用可變電阻器的非揮發性半導體記憶裝置，且更明確地說係關於一種能夠以高速寫入多值資料的非揮發性半導體記憶裝置。
電可抹除可程式化非揮發性記憶體包括此項技術中為人熟知的快閃記憶體，其包含具有一浮動閘極結構的NAND連接或NOR連接的記憶體單元之一記憶體單元陣列。一鐵電記憶體亦係稱為一非揮發性快速隨機存取記憶體。
另一方面，更精細地圖案化記憶體單元之技術包括一電阻可變記憶體，其如所建議在一記憶體單元中使用一可變電阻器(專利文件1)。此類型之電阻可變記憶體利用硫族化合物玻璃之晶體與非晶體的電阻比率高達100:1或更大的事實，並將不同的電阻狀態儲存為資訊。該電阻可變記憶體可代替電晶體包括一肖特基(Schottky)二極體與一可變電阻器之一串聯電路以組態一記憶體單元。因此，其可容易地係堆疊成層並係三維結構化以作為一優點實現高得多的整合(專利文件2)。然而，僅允許各記憶體單元控制兩個狀態：一高電阻狀態與一低電阻狀態。
[專利文件1]JP 2002-541613T
[專利文件2]JP 2005-522045T
本發明之一目的係提供一種非揮發性半導體記憶裝置，其能夠在使用可變電阻器之一非揮發性半導體裝置中以高速寫入多值資料。
在一態樣中，本發明提供一非揮發性半導體記憶裝置，其包含：配置成矩陣的電可抹除可程式化非揮發性記憶體單元之一記憶體單元陣列，各記憶體單元皆使用一可變電阻器；一脈衝產生器，其運作以產生複數種類型之寫入脈衝以用於基於三進制或更高進制寫入資料以三個或三個以上之級來改變該可變電阻器之電阻；以及一選擇電路，其運作以基於一寫入位址來從該記憶體單元陣列選擇一寫入目標記憶體單元並將自該脈衝產生器產生的寫入脈衝供應至該選擇的記憶體單元。
在另一態樣中，本發明提供一非揮發性半導體記憶裝置，其包含：一記憶體單元陣列，其係以複數個堆疊的層形成，各層皆包括複數個字元線、橫跨該等字元線之複數個位元線及配置於該等字元線與該等位元線之交叉處的記憶體單元，該等記憶體單元包括：配置成矩陣的電可抹除可程式化非揮發性記憶體單元，各記憶體單元皆使用一可變電阻器；一脈衝產生器，其運作以產生複數種類型之寫入脈衝以用於基於三進制或更高進制寫入資料以三個或三個以上之級來改變該可變電阻器之電阻；以及一選擇電路，其運作以基於一寫入位址來從該記憶體單元陣列選擇一寫入目標記憶體單元並將自該脈衝產生器產生的寫入脈衝供應至該選擇的記憶體單元。
在另一態樣中，本發明提供一非揮發性半導體記憶裝置，其包含：配置成矩陣的電可抹除可程式化非揮發性記憶體單元之一記憶體單元陣列，各記憶體單元皆使用一可變電阻器；一解碼器電路，其運作以基於要寫入該記憶體單元陣列中的輸入資料來產生要寫入該等記憶體單元之一特定記憶體單元中的三進制或更高進制的寫入資料；以及一脈衝產生器，其運作以產生複數種類型之寫入脈衝以用於基於該寫入資料以三個或三個以上之級來改變該可變電阻器之電阻。
依據本發明，可在使用可變電阻器之一非揮發性半導體裝置中以高速寫入多值資料。
現將參考圖式來說明本發明之具體實施例。
[具體實施例] [整體組態]
圖1係依據本發明之一具體實施例之一非揮發性記憶體的方塊圖。
該非揮發性記憶體包含配置成矩陣的記憶體單元之一記憶體單元陣列1，各記憶體單元皆包括一稍後說明的可變電阻器。一行控制電路2係提供於在位元線BL方向上與該記憶體單元陣列1相鄰之一位置上。其控制該記憶體單元陣列1中的位元線BL以自該記憶體單元抹除資料，在該記憶體單元中寫入資料並自該記憶體單元讀取資料。一列控制電路3係提供於在字元線WL方向上與該記憶體單元陣列1相鄰之一位置上。其選擇該記憶體單元陣列1中的字元線WL並施加用以自該記憶體單元抹除資料，在該記憶體單元中寫入資料及自該記憶體單元讀取資料所要求的電壓。
一資料I/O(input/output；輸入/輸出)緩衝器4係經由一I/O線來連接至一外部主機(未顯示)以接收寫入資料，接收抹除指令，提供讀取資料並接收位址資料與命令資料。該資料I/O緩衝器4將接收的寫入資料發送至該行控制電路2與接收來自該行控制電路2之讀出資料並將其提供至外部。自外部饋送至該資料I/O緩衝器4之一位址係經由一位址暫存器5發送至該行控制電路2與該列控制電路3。自該主機饋送至該資料I/O緩衝器4之一命令係發送至一命令介面6。該命令介面6接收來自該主機之一外部控制信號並決定饋送至該資料I/O緩衝器4的資料是否係寫入資料、一命令或一位址。若其係一命令，則該命令介面將其作為一接收的命令信號傳送至一狀態機7。該狀態機7管理整個非揮發性記憶體以接收來自該主機之命令，讀取，寫入，抹除及執行資料I/O管理。
自該主機饋送至該資料I/O緩衝器4的資料係傳送至一編碼器/解碼器電路8，其輸出信號係饋送至一脈衝產生器9中。依據該輸入信號，該脈衝產生器9於一特定時序以一特定電壓提供一寫入脈衝。於該脈衝產生器9產生的脈衝係傳送至藉由該行控制電路2與該列控制電路3選擇的任何線。
[記憶體單元陣列及周邊電路]
圖2係該記憶體單元陣列1之部分之一透視圖，而圖3係沿圖2中之I-I'線並在箭頭的方向上看的一記憶體單元之一斷面圖。
存在平行布置的複數個第一線或字元線WL0至WL2，其橫跨平行布置的複數個第二線或位元線BL0至BL2。一記憶體單元MC係配置於兩個線之各交叉處並係夾在其間。需要的係，該等第一線與第二線係由諸如W、WSi、NiSi、CoSi的熱阻低電阻材料構成。
該記憶體單元MC包含一可變電阻器VR與一非歐姆元件NO之一串聯連接電路，如圖3所示。
該可變電阻器VR可透過電壓施加上的電流、熱或化學能量來改變該電阻。配置於其一上部表面與一下部表面上的係電極EL1、EL2，其用作一阻障金屬層與一黏著層。該等電極之材料可包括Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrOx、PtRhOx及Rh/TaAlN。亦可內插一能夠實現均勻定向的金屬膜。可進一步內插一緩衝層、一阻障金屬層及一黏著層。
該可變電阻器VR可包括：透過晶體狀態與非晶體狀態之間的相變來改變電阻的諸如硫族化合物之一者(PRAM(phase change random access memory；相變隨機存取記憶體))；以及包含一含有一過渡元素之陽離子的複合化合物並透過陽離子之遷移來改變電阻之一者。
圖4與5顯示該後者可變電阻器之一範例。圖4所示之可變電阻器VR包括配置於電極層11、13之間之一記錄層12。該記錄層12係由包含至少兩種類型之陽離子元素之一複合化合物構成。該等陽離子元素之至少一者係一具有以電子不完全填充之d軌道的過渡元素，並且相鄰陽離子元素之間的最短距離係0.32nm或更低。明確地說，其係藉由一化學式Ax My Xz (A與M係不同元素)表示並可由具有一晶體結構之材料形成，例如一尖晶石結構(AM2 O4 )、一鈦鐵礦結構(AMO3 )、一黑銅鐵礦結構(AMO2 )、一LiMoN2 結構(AMN2 )、一鎢錳鐵礦結構(AMO4 )、一橄欖石結構(A2 MO4 )、一錳鋇礦結構(AMO2 )、一直錳礦結構(Ax MO2 )及一鈣鈦礦結構(AMO3 )。
在圖4之範例中，A包含Zn，M包含Mn，而X包含O。在該記錄層12中，小白色圓圈表示一擴散離子(Zn)，大白色圓圈表示陰離子(O)，而小黑色圓圈表示一過渡元素離子(Mn)。該記錄層12之初始狀態係高電阻狀態。當將該電極層11保持於一固定電位並將一負電壓施加至該電極層13時，該記錄層12中的部分擴散離子朝向該電極層13遷移以相對於陰離子減低該記錄層12中的擴散離子。到達該電極層13之擴散離子接受來自該電極層13之電子並沈澱為一金屬，從而形成一金屬層14。在該記錄層12內，陰離子變得過多並因此增加該記錄層12中的過渡元素離子之價。因此，載子注入使該記錄層12傳導電子並因而完成設定。在再生之後，可旋即允許一電流流動，其值極小以使得組態該記錄層12之材料不引起電阻變更。可藉由在該記錄層12中供應一較大電流達一充足時間來將程式化的狀態(低電阻狀態)重設為初始狀態(高電阻狀態)，其引起焦耳加熱以促進該記錄層12中的氧化減低反應。在與設定時相反的方向上施加一電場亦允許重設。
在圖5之範例中，夾在該等電極層11、13之間之一記錄層15係由以下兩層形成：一第一化合物層15a與一第二化合物層15b。該第一化合物層15a係配置於接近該電極層11之側上並係藉由一化學式表示Ax Mly Xlz 。該第二化合物層15b係配置於接近該電極層13之側上並具有能夠容納來自該第一化合物層15a之陽離子元素的間隙位置。
在圖5之範例中，在該第一化合物層15a中，A包含Mg，M1包含Mn，而X1包含O。該第二化合物層15b包含Ti，其係作為過渡減低離子以黑色圓圈顯示。在該第一化合物層15a中，小白色圓圈表示一擴散離子(Mg)，大白色圓圈表示陰離子(O)，而雙圓圈表示一過渡元素離子(Mn)。可將該第一化合物層15a與該第二化合物層15b堆疊成多個層，例如兩個或兩個以上層。
在此類可變電阻器VR中，向該等電極層11、13提供電位以使得該第一化合物層15a用作一陽極而該第二化合物層15b用作一陰極以引起該記錄層15中之一電位梯度。在此情況下，該第一化合物層15a中的部分擴散離子遷移通過該晶體並進入陰極側上的第二化合物層15b。該第二化合物層15b之晶體包括能夠容納擴散離子之間隙位置。因此，在該等間隙位置中截獲自該第一化合物層15a移動之擴散離子。因此，該第一化合物層15a中的過渡元素離子之價增加，同時該第二化合物層15b中的過渡元素離子之價減低。在該初始狀態中，該等第一化合物層與第二化合物層15a、15b可處於該高電阻狀態。在此類情況下，該第一化合物層15a中的部分擴散離子自其至該第二化合物層15b中之遷移在該第一化合物與第二化合物之晶體中產生導電載子，並因而兩者都導電。可藉由在該記錄層15中供應一較大電流達一充足時間來將該程式化的狀態(低電阻狀態)重設為抹除狀態(高電阻狀態)以用於焦耳加熱以促進該記錄層15中的氧化減低反應，如先前範例。在與設定時相反的方向上施加一電場亦允許重設。
該非歐姆元件NO可包括各種二極體(例如)(a)一肖特基(Schottky)二極體、(b)一PN接面二極體、(c)一PIN二極體，並可具有(d)一MIM(金屬絕緣物金屬)結構及(e)一SIS(矽絕緣物矽)結構。在此情況下，可內插電極EL2、EL3，其形成一阻障金屬層與一黏著層。若使用一二極體，則由其性質，其可實行單極運作。在該MIM結構或SIS結構之情況下，其可實行雙極運作。可將該非歐姆元件NO與該可變電阻器VR配置成與圖3相反的上/下關係。替代地，該非歐姆元件NO可具有上/下倒轉的極性。
可堆疊上面說明的複數個此類記憶體結構以形成一三維結構，如圖7所示。圖8係顯示圖7中之一II-II'區段的斷面圖。所示範例係關於具有單元陣列層MA0至MA3的一4層結構之一記憶體單元陣列。一字元線WL0j係藉由一上部記憶體單元與一下部記憶體單元MC0、MC1所共用。一位元線BL1i係藉由一上部記憶體單元與一下部記憶體單元MC1、MC2所共用。一字元線WL1j係藉由一上部記憶體單元與一下部記憶體單元MC2、MC3所共用。代替該線/單元/線重複，可在單元陣列層之間如一線/單元/線/層間絕緣物/線/單元/線來內插一層間絕緣物。
可將該記憶體單元陣列1分成數個記憶體單元群組之MAT(matrix；矩陣)。上面說明的行控制電路2與列控制電路3可在一MAT基礎、一區段基礎或一單元陣列層MA基礎上予以提供或為其所共用。替代地，其可為複數個位元線BL所共用以減低面積。
圖9係使用一二極體SD作為該非歐姆元件NO及周邊電路的記憶體單元陣列1的電路圖。為簡單起見，說明在假定該記憶體具有一單層結構的情況下提出。
在圖9中，包含於該記憶體單元MC中的二極體具有連接至該字元線WL之一陽極與經由該可變電阻器VR連接至該位元線BL之一陰極。每一位元線BL皆具有連接至一選擇電路2a之一端，該選擇電路係該行控制電路2之部分。每一字元線WL皆具有連接至一選擇電路3a之一端，該選擇電路係該列控制電路3之部分。
該選擇電路2a包括提供於每一位元線BL處之一選擇PMOS(p-channel metal oxide semiconductor；P通道金氧半導體)電晶體QP0與一選擇NMOS(n-channel MOS；N通道MOS)電晶體QN0，其閘極與汲極係共同連接。該選擇PMOS電晶體QP0具有連接至一高電位源Vcc之一源極。該選擇NMOS電晶體QN0具有連接至一位元線側驅動感測線BDS之一源極，該位元線側驅動感測線係用以施加一寫入脈衝並於資料讀取之時供應一偵測電流。該等電晶體QP0、QN0具有連接至該位元線BL之一共同汲極與以一位元線選擇信號BSi供應之一共同閘極。
該選擇電路3a包括提供於各字元線WL處之一選擇PMOS電晶體QP1與一選擇NMOS電晶體QN1，其閘極與汲極係共同連接。該選擇PMOS電晶體QP1具有連接至一字元線側驅動感測線WDS之一源極，該字元線側驅動感測線係用以施加一寫入脈衝並於資料讀取之時供應一偵測電流。該選擇NMOS電晶體QN1具有連接至該低電位源Vss之一源極。該等電晶體QP1、QN1具有連接至該字元線WL之一共同汲極與以用於選擇各字元線WL之一字元線選擇信號WSi供應之一共同閘極。
[二進制資料讀取]
在說明多值資料讀取/寫入之前，接下來說明二進制讀取/寫入以促進理解。
在上面說明的電路中，資料係作為該可變電阻器VR之電阻來儲存於各記憶體單元MC中。例如，在非選擇狀態下，字元線選擇信號/WS0、/WS1、...處於「H」位準而位元線選擇信號BS0、BS1、...處於「L」位準。在此情況下，所有字元線WL係設定於「L」位準而所有位元線BL係設定於「H」位準。在該非選擇狀態中，所有記憶體單元MC中的二極體SD都係反向偏壓並係關閉，因而在該可變電阻器VR中無電流流動。本文中考量連結至該字元線WL1與該位元線BL1之一中間記憶體單元MC的選擇。在此情況下，該列控制電路3將該字元線選擇信號/WS1設定於「L」位準而該行控制電路2將該位元線選擇信號BS1設定於「H」位準。因此，該字元線WL1係連接至該字元線側驅動感測線WDS而該位元線BL1係連接至位元線側驅動感測線BDS。因此，將「H」位準施加至該驅動感測線WDS與將「L」位準施加至該驅動感測線BDS促使該字元線WL1處於「H」位準而該位元線BL1處於「L」位準。因而，在該選擇的單元中，該二極體SD係正向偏壓以允許電流流動。可自該可變電阻器VR之電阻來決定在該選擇的單元中流動的電流量。因此，藉由感測該電流之值，可讀出該等資料。即，藉由如圖10所示將抹除的高電阻狀態與「1」相關並將程式化的低電阻狀態與「0」相關，針對一較小值感測的電流可以係偵測為「1」而針對一較大值其可以係偵測為「0」。
該選擇的字元線WL1與非選擇的位元線BL處於「H」位準並因此其中無電流流動。非選擇的字元線WL與該選擇的位元線BL1處於「L」位準並因此其中亦無電流流動。因此，除該選擇的記憶體單元以外其他記憶體單元中無電流流動。
圖11顯示施加至上面說明的單元陣列之二進制資料感測放大器電路2b、3b之一基本組態。此等電路係提供於該行控制電路2與該列控制電路3內部。此組態僅係顯示為當記憶體單元層係配置成多個層時要發展成一感測放大器方案之一較佳組態範例。因此在如本範例的一單一層之情況下，提供該等感測放大器電路2b、3b之任一者便足夠。
圖11所示之感測放大器電路2b、3b包含電流偵測類型之感測放大器，其包括用作將在一選擇的單元中流動之電流轉換成一電壓之元件的電阻器R0與R1、一擬真單元DMC、用於將在該擬真單元DMC中流動之電流轉換成一電壓的電阻器r0與r1及運算放大器OP0與OP1。
該單元陣列中之一字元線WL係藉由以一字元線選擇信號/WS或來自該列控制電路3之輸出所驅動之一選擇PMOS電晶體QP1來選擇。其係經由該驅動感測線WDS並經由該電阻器R1來連接至一高電位源線WPS。一位元線BL係藉由以一選擇信號BS或來自該行選擇電路2之輸出所驅動之一選擇NMOS電晶體QN0來選擇。其係經由該驅動感測線BDS來連接至一低電位源線BPS。
等效於該記憶體單元MC之擬真單元DMC包括一擬真二極體DSD與一擬真電阻器DVR並具有處於該記憶體單元MC中的二進制資料電阻之間之一中間電阻。該擬真單元DMC具有經由一選擇PMOS電晶體QP2並經由該電阻器r1連接至該高電位源線WPS之一端。該PMOS電晶體QP2係該PMOS電晶體QP1之一擬真元件並係始終驅動開啟。該擬真單元DMC具有經由一NMOS電晶體QN2並經由該電阻器r0連接至該低電位源線BPS之另一端。該NMOS電晶體QN2係該選擇NMOS電晶體QN0之一擬真元件並係始終驅動開啟。
該感測放大器在主要部分中包括兩個運算放大器OP0、OP1。該運算放大器OP0具有以來自該電阻器r0之中心分接頭的輸出b之一電壓供應之一非反相輸入端子與以該電阻器r0與該NMOS電晶體QN0之間的一連接節點上之一適當電壓供應之一反相輸入端子。該運算放大器OP1具有以來自該電阻器r1之中心分接頭的輸出w之一適當電壓供應之一反相輸入端子與以該電阻器r1與該PMOS電晶體QN2之間的一連接節點上之一電壓供應之一非反相輸入端子。
針對如此組態的感測放大器電路2b、3b之運作提供以下說明。如上面所說明，在該非選擇狀態下，該字元線WL係保持於「L」位準而該位元線BL係保持於「H」位準。當選擇時，該字元線選擇信號/WS係設定於「L」而該位元線選擇信號BS係設定於「H」。當該高電位源線WPS係提供「H」位準=Vcc而該低電位源線BPS係提供「L」位準=Vss時，單元電流在該選擇的記憶體單元MC中流動。
明確地說，該等電阻器R0、R1、r0、r1可具有以下關係。例如，該電阻器R0自用於向該運算放大器OP0提供該電壓輸出b之中心分接頭至該端子BPS之電阻可等於該電阻器r0。同樣，該電阻器R1自用於向該運算放大器OP1提供該電壓輸出w之中心分接頭至該端子WPS之電阻可等於該電阻器r1。在此類情況下，若該選擇的單元處於高電阻狀態(下文中稱為資料「1」)並且該單元電流小於在該擬真單元DMC中流動的電流，則來自該等運算放大器OP0、OP1之輸出兩者都變成「H」。相反，若該選擇的單元處於低電阻狀態(下文中稱為資料「0」)並且比在該擬真單元DMC中流動的電流大的單元電流流動，則來自該等運算放大器OP0、OP1之輸出兩者都變成「L」。因而，可彼此區分資料「0」、「1」。
該等感測放大器電路2b、3b之組態僅係顯示為當記憶體單元層係配置成多個層時要發展成一感測放大器方案之一較佳組態範例。因此，若僅考量上面說明的二進制儲存，則僅使用該等運算放大器OP0、OP1之一者便足夠。替代地，相關聯於該等運算放大器OP0、OP1之一者的反相輸入端子與非反相輸入端子的連接之間的關係可逆。在此情況下，來自該兩個運算放大器OP0、OP1之輸出可依據資料針對一者展現「H」而針對另一者展現「L」。因此，可製備接收此等兩個運算放大器輸出之另一運算放大器以獲得對應資料「0」、「1」的一「H」、「L」之感測輸出。
[二進制資料寫入]
接下來說明二進制資料寫入。
圖12係顯示於資料寫入時選擇信號/WS、BS與施加至驅動資料線WDS、BDS的寫入脈衝WP、BP的波形圖。該等寫入脈衝WP、BP係自包含一增壓電路的脈衝產生器9產生。
當以自該高電阻狀態至該低電阻狀態之一變更進行資料設定時，針對對應一資料寫入目標記憶體單元之字元線WL1的字元線選擇信號/WS1係設定於「L」位準。此外，針對對應該寫入目標記憶體單元之位元線BL1的位元線選擇信號BS1係設定於「H」位準。同時，該字元線側驅動感測線WDS係提供一寫入脈衝WP以用於將該可變電阻器VR之電阻自抹除位準改變至程式化位準，如圖10所示。該寫入脈衝WP係自圖1所示之脈衝產生器9提供並具有(例如)Vcc位準之一脈衝高度。同時，該位元線側驅動感測線BDS係提供Vss位準之一負寫入脈衝BP。因此，可將該高電阻狀態(抹除狀態)中的可變電阻器VR設定於該低電阻狀態(程式化狀態)中。
當以自該低電阻狀態至該高電阻狀態之一變更進行資料重設時，雖然可個別地抹除各記憶體單元，但可成批抹除複數個記憶體單元。在此情況下，針對對應一資料抹除目標記憶體單元之字元線WL1的字元線選擇信號/WS1係保持於「L」位準達比於設定之時更長的時間。此外，針對對應該寫入目標記憶體單元之位元線BL1的位元線選擇信號BS1係保持於「H」位準達亦比於設定之時更長的時間。當抹除時，該記憶體單元處於該低電阻狀態。因此，與在設定時相比，該字元線側驅動感測線WDS係提供一更低的抹除脈衝EWP。此外，該位元線側驅動感測線BDS係提供Vss位準之一負抹除脈衝EBP。因而，在該低電阻狀態下在該可變電阻器中流動更長時間之一更大電流引起焦耳熱，其可將該可變電阻器重設至該高電阻狀態。
[多值資料寫入]
接下來說明該非揮發性記憶體中之多值資料寫入。
圖13提供顯示在多值儲存的情況下一記憶體單元中的電阻分配與資料之間之關係的曲線圖。圖13(a)顯示各記憶體單元MC中之2位元資料儲存之一範例，其中各記憶體單元MC中的寫入係執行為包含於4個電阻分配A至D中。該等分配自較高電阻分配A依序對應2位元資料「11」、「10」、「01」、「00」。圖13(b)顯示各記憶體單元MC中之3位元資料儲存之一範例，其中各記憶體單元MC中的寫入係執行為包含於8個電阻分配A至H中。該等分配自該較高電阻分配A依序對應3位元資料「111」、「110」、「101」、「100」、「011」、「010」、「001」、「000」。圖13(c)顯示各記憶體單元MC中之4位元資料儲存之一範例，其中各記憶體單元MC中的寫入係執行為包含於16個電阻分配A至P中。該等分配自該較高電阻分配A依序對應4位元資料「1111」、「1110」、「1101」、「1100」、…、「0011」、…、「0010」、「0001」、「0000」。
在多值資料寫入的情況下，寫入資料係自該主機饋送至該資料I/O緩衝器4。在此情況下，考量在針對每一單元的多值資料之儲存位元之數目的基礎上饋送資料。例如，在針對每一單元的4值儲存之情況下，寫入資料係在一2位元基礎上自該主機饋送。自該主機饋送的資料係於該資料I/O緩衝器4處接收並係傳送至該編碼器/解碼器電路8。該輸入資料可於該編碼器/解碼器電路8處予以解碼並係發送至該脈衝產生器9。替代地，可將來自外部之輸入資料按原樣發送至該脈衝產生器9(在此情況下，不要求該編碼器/解碼器電路8)。該脈衝產生器9產生一寫入脈衝WP以用於獲得圖13之電阻位準A、B、C、D之任一者。此脈衝係於藉由該狀態機7控制之寫入時序傳送至藉由該列選擇電路3選擇的該選擇的字元線WL並用於寫入。
圖14顯示依據輸入資料的寫入脈衝形成之一範例。此範例係依據輸入資料改變該寫入脈衝之脈衝電壓之一範例。假定此處顯示的可變電阻器VR之抹除狀態(「11」)處於A位準。在此情況下，當輸入資料係「00」時，則如圖14(a)所示產生具有最高脈衝高度(Vcc)之一寫入脈衝WP。當輸入資料係「01」時，則如圖14(b)所示產生具有比最高脈衝高度低一段差的高度之一寫入脈衝WP。當輸入資料係「10」時，則如圖14(c)所示產生具有最低脈衝高度之一寫入脈衝WP。要求此等寫入脈衝WP具有可將該可變電阻器VR之電阻偏移至圖13所示之位準D、C、B的電壓與脈衝寬度。
圖15顯示寫入脈衝形成之另一範例。
在此具體實施例中，輸入資料係用以改變該寫入脈衝之脈衝寬度。假定該抹除狀態(「11」)處於A位準。在此情況下，當輸入資料係「00」時，則如圖15(a)所示產生具有最大脈衝寬度之一寫入脈衝WP。當輸入資料係「01」時，則如圖15(b)所示產生具有比最大脈衝寬度窄一段差的脈衝寬度之一寫入脈衝WP。當輸入資料係「10」時，則如圖15(c)所示產生具有最窄脈衝寬度之一寫入脈衝WP。要求此等寫入脈衝WP具有可將該可變電阻器VR之電阻偏移至圖13所示之位準D、C、B的電壓與脈衝寬度。
圖16顯示八進制資料寫入脈衝WP之一範例，其可組合使用脈衝寬度與脈衝高度來改變寫入功率。即，假定該抹除狀態(「111」)處於A位準。在此情況下，當輸入資料係「000」時，則選擇具有最大脈衝高度與最寬脈衝寬度之一寫入脈衝H。當輸入資料係「110」時，則選擇具有最小脈衝高度與最窄脈衝寬度之一寫入脈衝B。
圖17係顯示用於步升或步降寫入之寫入脈衝的波形圖。在此情況下，寫入脈衝WP之數目改變該可變電阻器VR之電阻。在執行此類步升或步降寫入中，可使用寫入資料之輸入來形成初始脈衝，從而減低寫入時間。除脈衝數目以外，還可改變段差寬度。
上述係關於單極運作予以說明，其中寫入脈衝與抹除脈衝具有一相同極性。本發明亦適用於雙極運作類型之一非揮發性記憶體。圖18顯示使用該非歐姆元件NO之不對稱性質來將一反向脈衝作為抹除脈衝EWP施加至該可變電阻器VR的範例。可藉由如所知施加一反向電壓來重設上面說明的可變電阻器。在此情況下，可以多個級改變該寫入脈衝WP並且可額外改變該反轉極性抹除脈衝之脈衝寬度或脈衝高度以獲得一任意電阻。
在以上範例中，當在一記憶體單元中儲存2位元資料時，資料係在一2位元基礎上予以饋送。在此情況下，該等輸入資料係傳送至該脈衝產生器9以寫入2個位元。此運作係重複以執行序列寫入運作。此時，可取代位址以用於隨機存取。若饋送更多位元(例如8個位元)之輸入資料，則可在一2位元基礎上依序執行寫入運作。在此情況下，該等輸入資料首先係傳送至該行控制電路2而相關聯資訊係在寫入至該脈衝產生器9之前傳送以執行寫入與抹除。
[多值資料讀取]
接下來說明多值資料讀取。
圖19係顯示針對多值資料之感測放大器電路2'、3'之一組態的電路圖。該電路經組態用以依據讀取位準在三個擬真單元DMCa、DMCb、DMCc之中切換運作以將參考電壓施加至該等運算放大器OP0、OP1之擬真單元DMC，其不同於圖11所示之針對二進制使用的感測放大器電路2、3。該等擬真單元DMCa至DMCc包含個別串聯電路，其包括該二極體SD之擬真體或擬真二極體DSDa至DSDc與擬真電阻器DVRa至DVRc。採取四進制資料讀取作為一範例，一記憶體單元MC可採取4個電阻分配A至D，如圖13(a)所示。因此，該等電阻分配A至D之間的電阻RLa、RLb、RLc係設定為該等擬真電阻器DVRa、DVRb、DVRc之電阻。擬真PMOS電晶體QP2a至QO2c與擬真NMOS電晶體QN2a至QN2c亦用作選擇電晶體，其選擇該等擬真單元DMCa至DMCc之一者。
因此，可藉由逐個地在該等讀取電阻位準RLa、RLb、RLc之中進行選擇以改變參考電阻來偵測該記憶體單元MC之電阻位準。
亦可在寫入時藉由將該讀取電阻位準設定至驗證位準將該讀取運作施加至驗證讀取。
以上電路係最後的範例。其可以係形成為運作以藉由將在該記憶體單元MC中流動的電流之值轉換成一帶電電壓並於臨限電壓可變之一嵌位電晶體處決定該帶電電壓來感測資料之一電路。
上面說明的記憶體單元並不特別限於該單層結構。若其係配置成多個層，則可額外增加資料儲存容量。在該情況下，即使部分字元線與位元線係藉由一上部層與一下部層所共用，考量電流方向偵測在各線中流動的電流之值允許多值資料係讀出。
1．．．記憶體單元陣列
2．．．行控制電路
2a．．．選擇電路
2b．．．二進制資料感測放大器電路
2b'．．．感測放大器電路
3．．．列控制電路
3a．．．選擇電路
3b．．．二進制資料感測放大器電路
3b'．．．感測放大器電路
4．．．資料I/O緩衝器
5．．．位址暫存器
6．．．命令介面
7．．．狀態機
8．．．編碼器/解碼器電路
9．．．脈衝產生器
11．．．電極層
12．．．記錄層
13．．．電極層
14．．．金屬層
15．．．記錄層
15a．．．第一化合物層
15b．．．第二化合物層
B．．．輸出
BDS．．．位元線側驅動感測線
BL．．．位元線
BL0．．．位元線
BL1．．．位元線
BL1i．．．位元線
BL2．．．位元線
BPS．．．低電位源線/端子
DMC．．．擬真單元
DMCa．．．擬真單元
DMCb．．．擬真單元
DMCc．．．擬真單元
DSD．．．擬真二極體
DSDa至DSDc．．．擬真二極體
DVR．．．擬真電阻器
DVRa．．．擬真電阻器
DVRb．．．擬真電阻器
DVRc．．．擬真電阻器
EL1．．．電極
EL2．．．電極
EL3．．．電極
MA0．．．單元陣列層
MA1．．．單元陣列層
MA2．．．單元陣列層
MA3．．．單元陣列層
MC．．．記憶體單元
MC0．．．記憶體單元
MC1．．．記憶體單元
MC2．．．記憶體單元
MC3．．．記憶體單元
NO．．．非歐姆元件
OP0．．．運算放大器
OP1．．．運算放大器
QN0．．．選擇NMOS電晶體
QN1．．．選擇NMOS電晶體
QN2．．．NMOS電晶體
QN2a至QN2c．．．擬真NMOS電晶體
QP0．．．選擇PMOS電晶體
QP1．．．選擇PMOS電晶體
QP2．．．選擇PMOS電晶體
QP2a至QP2c．．．擬真PMOS電晶體
R0．．．電阻器
R0．．．電阻器
R1．．．電阻器
R1．．．電阻器
RLa．．．電阻
RLb．．．電阻
RLc．．．電阻
SD．．．二極體
Vcc．．．高電位源
VR．．．可變電阻器
Vss．．．低電位源
W．．．輸出
WDS．．．字元線側驅動感測線
WL．．．字元線
WL0．．．字元線
WL0j．．．字元線
WL1．．．字元線
WL1j．．．字元線
WL2．．．字元線
WPS．．．高電位源線/端子
圖1係依據本發明之一具體實施例之一非揮發性記憶體的方塊圖。
圖2係依據相同具體實施例的非揮發性記憶體中之一記憶體單元陣列之部分的透視圖。
圖3係沿圖2之I-I'線並自箭頭的方向看的斷面圖。
圖4係顯示相同具體實施例中之一可變電阻器範例的示意斷面圖。
圖5係顯示相同具體實施例中之另一可變電阻器範例的示意斷面圖。
圖6(a)至(e)係顯示相同具體實施例中之一非歐姆元件範例的示意斷面圖。
圖7係依據本發明之另一具體實施例的一記憶體單元陣列之部分的透視圖。
圖8係沿圖7之II-II'線並自箭頭的方向看的斷面圖。
圖9係依據相同具體實施例之記憶體單元陣列及其周邊電路的電路圖。
圖10係顯示在二進制資料的情況下一記憶體單元中的電阻分配與資料之間之關係的曲線圖。
圖11係顯示相同具體實施例中之一感測放大器之一組態的電路圖。
圖12係顯示於資料寫入時選擇信號/WS、BS與寫入脈衝WP、BP的波形圖。
圖13(a)至(c)提供顯示在多值儲存的情況下一記憶體單元中的電阻分配與資料的曲線圖。
圖14(a)至(c)係顯示相同具體實施例中的寫入脈衝之一第一產生範例的波形圖。
圖15(a)至(c)係顯示相同具體實施例中的寫入脈衝之一第二產生範例的波形圖。
圖16係顯示相同具體實施例中的寫入脈衝之一第三產生範例的波形圖。
圖17係顯示相同具體實施例中的寫入脈衝之一第四產生範例的波形圖。
圖18係顯示另一具體實施例中的寫入與抹除脈衝之一產生範例的波形圖。
圖19係顯示相同具體實施例中的用於多值資料偵測之一感測放大器之一組態的電路圖。
1．．．記憶體單元陣列
2．．．行控制電路
3．．．列控制電路
4．．．資料I/O緩衝器
5．．．位址暫存器
6．．．命令介面
7．．．狀態機
8．．．編碼器/解碼器電路
9．．．脈衝產生器
BL．．．位元線
WL．．．字元線

Claims (20)

  1. 一種非揮發性半導體記憶裝置，其包含：配置成矩陣的電可抹除可程式化非揮發性記憶體單元之一記憶體單元陣列，各記憶體單元皆使用一可變電阻器；一脈衝產生器，其運作以產生複數種類型之寫入脈衝以用於基於三進制或更高進制寫入資料以三個或三個以上之級來改變該可變電阻器之電阻；及一選擇電路，其運作以基於一寫入位址來從該記憶體單元陣列選擇一寫入目標記憶體單元並將該脈衝產生器產生的該寫入脈衝供應至該選擇的記憶體單元；且該脈衝產生器產生不同類型之該寫入脈衝，其等各包含不同數目之單位脈衝。
  2. 如請求項1之非揮發性半導體記憶裝置，其中該脈衝產生器產生在脈衝高度與脈衝寬度之至少一者上彼此不同的複數種類型之寫入脈衝。
  3. 如請求項1之非揮發性半導體記憶裝置，其中該脈衝產生器依據上述寫入資料來產生上述寫入脈衝，其等各具有不同之初始值，且以不同之段差寬度進行步升或步降。
  4. 如請求項1之非揮發性半導體記憶裝置，其中該記憶體單元包括串聯連接至該可變電阻器之一非歐姆元件。
  5. 如請求項4之非揮發性半導體記憶裝置，其中該非歐姆元件包含一二極體。
  6. 如請求項1之非揮發性半導體記憶裝置，其中該脈衝產生器產生一用於抹除一記憶體單元中之資料的抹除脈衝，且該等寫入脈衝具有與該抹除脈衝之極性不同之一極性。
  7. 如請求項1之非揮發性半導體記憶裝置，其中該脈衝產生器產生一用於抹除一記憶體單元中之資料的抹除脈衝，且該等寫入脈衝與該抹除脈衝具有一相同極性。
  8. 如請求項1之非揮發性半導體記憶裝置，其進一步包含：複數個擬真電阻器，其各用作針對該可變電阻器之讀取電阻位準的標準；以及一感測放大器電路，其運作以比較該等擬真電阻器之一特定擬真電阻器之電阻與該選擇的記憶體單元中的該可變電阻器之該電阻並提供一比較結果，其中資料讀取包含依序選擇該等擬真電阻器以改變用作該標準之電阻來偵測該等選擇的記憶體單元之電阻位準。
  9. 如請求項8之非揮發性半導體記憶裝置，其中該資料讀取包含在資料寫入中驗證。
  10. 一種非揮發性半導體記憶裝置，其包含：一記憶體單元陣列，其係以複數個堆疊的層形成，各層皆包括複數個字元線、橫跨該等字元線之複數個位元 線及配置於該等字元線與該等位元線之交叉處的記憶體單元，該等記憶體單元包括配置成矩陣的電可抹除可程式化非揮發性記憶體單元，各記憶體單元皆使用一可變電阻器；一脈衝產生器，其運作以產生複數種類型之寫入脈衝以用於基於三進制或更高進制寫入資料以三個或三個以上之級來改變該可變電阻器之該電阻；及一選擇電路，其運作以基於一寫入位址來從該記憶體單元陣列選擇一寫入目標記憶體單元並將自該脈衝產生器產生的該寫入脈衝供應至該選擇的記憶體單元；且該脈衝產生器產生不同類型之該寫入脈衝，其等各包含不同數目之單位脈衝。
  11. 如請求項10之非揮發性半導體記憶裝置，其中該等字元線或該等位元線係由該記憶體單元陣列中的兩個相鄰層所共用。
  12. 如請求項10之非揮發性半導體記憶裝置，其中該脈衝產生器產生在脈衝高度與脈衝寬度之至少一者上彼此不同的複數種類型之寫入脈衝。
  13. 如請求項10之非揮發性半導體記憶裝置，其中該脈衝產生器依據上述寫入資料來產生上述寫入脈衝，其等各具有不同之初始值，且以不同之段差寬度進行步升或步降。
  14. 如請求項10之非揮發性半導體記憶裝置，其中該記憶體單元包括串聯連接至該可變電阻器之一非歐姆元件。
  15. 如請求項14之非揮發性半導體記憶裝置，其中該非歐姆元件包含一二極體。
  16. 一種非揮發性半導體記憶裝置，其包含：配置成矩陣的電可抹除可程式化非揮發性記憶體單元之一記憶體單元陣列，各記憶體單元皆使用一可變電阻器；一解碼器電路，其運作以基於要寫入該記憶體單元陣列中的輸入資料來產生要寫入該等記憶體單元之一特定記憶體單元中的三進制或更高進制的寫入資料不；及一脈衝產生器，其運作以產生複數種類型之寫入脈衝以用於基於該寫入資料以三個或三個以上之級來改變該可變電阻器之該電阻；且該脈衝產生器產生不同類型之該寫入脈衝，其等各包含不同數目之單位脈衝。
  17. 如請求項16之非揮發性半導體記憶裝置，其中該脈衝產生器產生在脈衝高度與脈衝寬度之至少一者上彼此不同的複數種類型之寫入脈衝。
  18. 如請求項16之非揮發性半導體記憶裝置，其中該脈衝產生器依據上述寫入資料來產生上述寫入脈衝，其等各具有不同之初始值，且以不同之段差寬度進行步升或步降。
  19. 如請求項16之非揮發性半導體記憶裝置，其中該記憶體單元包括串聯連接至該可變電阻器之一非歐姆元件。
  20. 如請求項19之非揮發性半導體記憶裝置，其中該非歐姆元件包含一二極體。
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