TWI404066B - 非揮發性半導體記憶裝置 - Google Patents

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TWI404066B
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Koichi Kubo
Yasuyuki Fukuda
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Toshiba Kk
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Description

非揮發性半導體記憶裝置
本發明係關於一種使用可變電阻器的非揮發性半導體記憶裝置，且更特定言之係關於一種可操作以在寫入之時間驗證的非揮發性半導體記憶裝置。
電可抹除可程式化非揮發性記憶體包含此項技術中為人熟知的快閃記憶體，其包括具有一浮動閘極結構的NAND連接或NOR連接的記憶單元之一記憶單元陣列。一鐵電記憶體亦係稱為一非揮發性快速隨機存取記憶體。
另一方面，更精細地圖案化記憶單元之技術包含一電阻可變記憶體，其如所建議在一記憶單元中使用一可變電阻器(專利文件1)。此類型之電阻可變記憶體利用硫屬玻璃之晶體與非晶體的電阻比係高達100:1或更大的事實，並將不同的電阻狀態儲存為資訊。該電阻可變記憶體可代替電晶體包含一肖特基(Schottky)二極體與一可變電阻器之一串聯電路以組態一記憶單元。因此，其可容易地係堆疊成層並係三維結構化以作為一優點實現高得多的整合(專利文件2)。然而，僅允許每一記憶單元控制兩個狀態：一高電阻狀態與一低電阻狀態，而無需估計寫入。
[專利文件1]JP 2002-541613T
[專利文件2]JP 2005-522045T
本發明具有提供一種非揮發性半導體記憶裝置之一目的，該裝置能夠藉由在使用可變電阻器之一非揮發性半導體裝置中驗證而改良寫入之品質。
在一態樣中，本發明提供一種非揮發性半導體記憶裝置，其包括：一配置成矩陣的電可抹除可程式化非揮發性記憶單元之記憶單元陣列，每一記憶單元使用一可變電阻器；一脈衝產生器，其可操作以產生複數種類型之寫入脈衝以用於基於寫入資料來改變該可變電阻器之該電阻；一選擇電路，其可操作以將由該脈衝產生器產生之寫入脈衝施加於該記憶單元；一感測放大器，其可操作以對該記憶單元執行驗證讀取；一狀態決策電路，其可操作以基於來自該感測放大器之該輸出來決定該驗證結果；以及一控制電路，其可操作以基於來自該狀態決策電路之該驗證結果來對該記憶單元執行額外寫入。
在另一態樣中，本發明提供一種非揮發性半導體記憶裝置，其包括：一配置成矩陣的電可抹除可程式化非揮發性記憶單元之記憶單元陣列，每一記憶單元使用一可變電阻器；一脈衝產生器，其可操作以產生複數種類型之寫入脈衝以用於基於三進制或更高值寫入資料以三個或三個以上級來改變該可變電阻器之該電阻；一選擇電路，其可操作以將由該脈衝產生器產生之寫入脈衝施加於該記憶單元；一感測放大器，其可操作以對該記憶單元執行驗證讀取；一狀態決策電路，其可操作以基於來自該感測放大器之該輸出來決定該驗證結果；以及一控制電路，其可操作以基於來自該狀態決策電路之該驗證結果對該記憶單元執行額外寫入。
在另一態樣中，本發明提供一種非揮發性半導體記憶裝置，其包括：一記憶單元陣列，其包含配置成矩陣的電可抹除可程式化非揮發性記憶單元之一單元陣列與一部分的ECC(錯誤校正碼)區域，每一記憶單元使用一可變電阻器；一脈衝產生器，其可操作以產生複數種類型之寫入脈衝以用於基於寫入資料來改變該可變電阻器之該電阻；一選擇電路，其可操作以將由該脈衝產生器產生之寫入脈衝施加於該記憶單元；一感測放大器，其可操作以對該記憶單元執行驗證讀取；一狀態決策電路，其可操作以基於來自該感測放大器之該輸出來決定該驗證結果是否落入一ECC可減輕範圍內；以及一控制電路，其可操作以基於來自該狀態決策電路之該驗證結果對該記憶單元執行額外寫入。
依據本發明，可能藉由在使用可變電阻器之一非揮發性半導體裝置中的驗證而改良寫入之品質。
現將參考圖式來說明本發明之具體實施例。
[第一具體實施例] [整體組態]
圖1係依據本發明之一第一具體實施例的一非揮發性記憶體之方塊圖。
該非揮發性記憶體包括配置成矩陣的記憶單元之記憶單元陣列1，每一記憶單元包含一隨後說明的電阻可變元件，例如PCRAM(相變元件)或ReRAM(可變電阻器)。一行控制電路2係提供於在位元線BL方向上與該記憶單元陣列1相鄰之一位置上。行控制電路2控制該記憶單元陣列1中的位元線BL以自該記憶單元抹除資料，在該記憶單元中寫入資料並自該記憶單元讀取資料。一列控制電路3係提供於在字線WL方向上與該記憶單元陣列1相鄰之一位置上。列控制電路3選擇該記憶單元陣列1中的字線WL並施加用以自該記憶單元抹除資料，在該記憶單元中寫入資料及自該記憶單元讀取資料所要求的電壓。
一資料I/O緩衝器4係經由一I/O線來連接至一外部主機(未顯示)以接收寫入資料，接收抹除指令，提供讀取資料並接收位址資料與命令資料。該資料I/O緩衝器4將接收的寫入資料發送至該行控制電路2與接收來自該行控制電路2之讀出資料並將其提供至外部。將從外部饋送至該資料I/O緩衝器4之一位址經由一位址暫存器5發送至該行控制電路2與該列控制電路3。將從該主機饋送至該資料I/O緩衝器4之一命令發送至一命令介面6。該命令介面6從該主機接收一外部控制信號並決定饋送至該資料I/O緩衝器4之資料是否為寫入資料、一命令或一位址。若該資料係一命令，則該命令介面將其作為一接收命令信號傳送至一狀態機7。該狀態機7管理該整個非揮發性記憶體以從該主機接收命令、讀取、寫入、抹除並執行資料I/O管理。該外部主機亦可接收藉由該狀態機7管理之狀態資訊並決定操作結果。該狀態資訊亦係用於控制寫入與抹除。
該狀態機7控制該脈衝產生器9。在此控制下，允許該脈衝產生器9在任何時序提供任何電壓之一脈衝。可將此處形成之脈衝傳送至藉由該行控制電路2與該列控制電路3選擇的任何線。
可緊鄰在一佈線層中形成之記憶單元陣列1的下方在一Si基板中形成除該記憶單元陣列1以外的周邊電路元件。因此，可使該非揮發性記憶體之晶片面積幾乎等於該記憶單元陣列1之面積。
[記憶單元陣列及周邊電路]
圖2係該記憶單元陣列1之部分之透視圖，而圖3係沿圖2之I-I，線並在箭頭的方向上看的一記憶單元之斷面圖。
存在平行佈置的作為第一線之複數個字線WL0至WL2，其橫跨平行佈置的作為第二線之複數個位元線BL0至BL2。一記憶單元MC係配置於兩條線之每一交叉處並係夾在其間。需要的係，該等第一線與第二線係由例如W、WSi、NiSi、CoSi的耐熱低電阻材料構成。
該記憶單元MC包括一可變電阻器VR與一非歐姆元件NO之一串聯連接電路，如圖3所示。
該可變電阻器VR可透過電壓施加上的電流、熱或化學能量來改變該電阻。配置於其一上部表面與一下部表面上的係電極EL1、EL2，其用作一阻障金屬層與一黏著層。該等電極之材料可包含Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrOx、PtRhOx、Rh/TaAlN、TiOx、NbTiOx、Si。亦可插入一能夠實現均勻定向的金屬膜。可進一步插入一緩衝層、一阻障金屬層及一黏著層。
該可變電阻器VR可包含：透過晶體狀態與非晶體狀態之間的相變來改變電阻的一者(例如硫屬化合物)(PCRAM)；以及包括一含有一過渡元素之陽離子的複合化合物並透過陽離子之遷移來改變電阻之一者(ReRAM)。
圖4與5顯示該後者可變電阻器之範例。圖4中顯示的該可變電阻器VR包含配置於電極層11、13之間的一記錄層12。該記錄層12係由含有至少兩類陽離子元素之複合化合物構成。該等陽離子元素之至少一者係一具有以電子不完全填充之d軌道的過渡元素，並且相鄰陽離子元素之間的最短距離係0.32nm或更低。明確地說，其係藉由一化學式Ax My Xz (A與M係不同元素)表示並可由具有一晶體結構之材料形成，例如一尖晶石結構(AM2 O4 )、一鈦鐵礦結構(AMO3 )、一黑銅鐵礦結構(AMO2 )、一LiMoN2 結構(AMN2 )、一鎢錳鐵礦結構(AMO4 )、一橄欖石結構(A2 MO4 )、一錳鋇礦結構(Ax MO2 )、一直錳礦結構(Ax MO2 )及一鈣鈦礦結構(AMO3 )。
在圖4之範例中，A包括Zn，M包括Mn且X包括O。在該記錄層12中，一小白色圓圈表示一擴散離子(Zn)，一大白色圓圈表示一陰離子(O)且一小黑色圓圈表示一過渡元素離子(Mn)。該記錄層12之初始狀態係高電阻狀態。當將該電極層11保持於一固定電位並將一負電壓施加於該電極層13時，該記錄層12中的擴散離子的部分朝向該電極層13遷移以相對於陰離子減低該記錄層12中的擴散離子。到達該電極層13之擴散離子從該電極層13接受電子並沈澱為金屬，因而形成一金屬層14。在該記錄層12內，陰離子變得過多並因此增加該記錄層12中之該過渡元素的價。因此，該載子注入將該記錄層12帶入電子傳導中並因此完成設定。在讀取時，可允許一電流流動，其值極小以使得組態該記錄層12之材料未引起電阻變更。可藉由在該記錄層12中供應一較大電流達一充足時間來將程式化的狀態(低電阻狀態)重設為初始狀態(高電阻狀態)，其引起焦耳(Joule)加熱以促進該記錄層12中的氧化還原反應。在與設定時相反的方向上施加一電場亦可允許重設。
在圖5之範例中，夾在該等電極層11、13之間的一記錄層15係由兩層形成：一第一化合物層15a與一第二化合物層15b。該第一化合物層15a係配置於接近該電極層11之側上並係藉由一化學式Ax Mly Xlz 表示。該第二化合物層15b係配置於接近該電極層13之側上並具有能夠容納來自該第一化合物層15a之陽離子元素的間隙位置。
在圖5之範例中，在該第一化合物層15a中，A包括Mg，M1包括Mn，而X1包括O。該第二化合物層15b含有Ti，其係作為過渡減低離子以黑色圓圈顯示。在該第一化合物層15a中，小白色圓圈表示一擴散離子(Mg)，大白色圓圈表示陰離子(O)，而雙圓圈表示一過渡元素離子(Mn)。可將該第一化合物層15a與該第二化合物層15b堆疊成多個層，例如兩個或兩個以上層。
在此類可變電阻器VR中，向該等電極層11，13提供電位以使得該第一化合物層15a用作一陽極而該第二化合物層15b用作一陰極用以在該記錄層15中引起一電位梯度。在此情況下，在該第一化合物層15a中之擴散離子的部分透過晶體遷移並進入該陰極側上之該第二化合物層15b。該第二化合物層15b之晶體包含能夠容納擴散離子之間隙位置。因此，在該等間隙位置中截獲自該第一化合物層15a移動之擴散離子。因此，該第一化合物層15a中的過渡元素離子之價增加，而該第二化合物層15b中的過渡元素離子之價減低。在該初始狀態中，該等第一化合物層與第二化合物層15a、15b可處於該高電阻狀態。在此類情況下，該第一化合物層15a中的擴散離子的部分自其至該第二化合物層15b中之遷移在該第一化合物與第二化合物之晶體中產生導電載子，並因而兩者都導電。可藉由在該記錄層15中供應一較大電流達一充足時間來將該程式化的狀態(低電阻狀態)重設為抹除狀態(高電阻狀態)以用於焦耳加熱以促進該記錄層15中的氧化還原反應，如先前範例。在與設定時相反的方向上施加一電場亦可允許重設。
該非歐姆元件NO可包含各種二極體(例如)(a)一肖特基二極體、(b)一PN接面二極體、(c)一PIN二極體，並可具有(d)一MIM(金屬-絕緣物-金屬)結構及(e)一SIS(矽-絕緣物-矽)結構，如圖6中顯示。在此情況下，可插入形成一阻障金屬層及一黏著層之電極EL2、EL3。若使用二極體，則由其性質，其可實行單極操作。在該MIM結構或SIS結構之情況下，其可實行雙極操作。該非歐姆元件NO與該可變電阻器VR可從圖3以相對上/下之關係來配置。或者，該非歐姆元件NO可具有上/下反相極性。
可堆疊以上說明的複數個此類記憶體結構以形成如圖7中顯示的三維結構。圖8係顯示圖7中之II-II’截面之斷面圖。所顯示的範例係關於具有單元陣列層MA0至MA3的4層結構之一記憶單元陣列。一字線WL0j係藉由一上部記憶單元與一下部記憶單元MC0、MC1所共用。一位元線BL1i係藉由一上部記憶單元與一下部記憶單元MC1、MC2所共用。一字線WL1j係藉由一上部記憶單元與一下部記憶單元MC2、MC3所共用。代替該線/單元/線/單元重複，可在單元陣列層之間如一線/單元/線/層間絕緣物/線/單元/線來插入一層間絕緣物。
可將該記憶單元陣列1分成數個記憶單元群組之MAT。以上說明的行控制電路2與列控制電路3可在一MAT基礎、一區段基礎或一單元陣列層MA基礎上予以提供或為其所共用。替代地，其可為複數個位元線BL所共用以減低面積。
圖9係使用二極體SD作為該非歐姆元件NO及其周邊電路的該記憶單元陣列1的電路圖。為簡單起見，說明在假定該記憶體具有一單層結構的情況下提出。
在圖9中，包含於該記憶單元MC中的二極體具有連接至該字線WL之一陽極與經由該可變電阻器VR連接至該位元線BL之一陰極。每一位元線BL具有連接至該行控制電路2之部分的一選擇電路2a之一端。每一字線WL具有連接至該列控制電路3之部分的一選擇電路3a之一端。
該選擇電路2a包含提供於每一位元線BL處之一選擇PMOS電晶體QP0與一選擇NMOS電晶體QN0，其閘極與汲極係共同連接。該選擇PMOS電晶體QP0具有連接至一高電位源Vcc之一源極。該選擇NMOS電晶體QN0具有連接至一位元線側驅動感測線BDS之一源極，該位元線側驅動感測線BDS係用以施加一寫入脈衝並於資料讀取之時供應一偵測電流。該等電晶體QP0、QN0具有連接至該位元線BL之一共同汲極與以用於選擇每一位元線BL之一位元線選擇信號BSi供應之一共同閘極。
該選擇電路3a包含提供於每一字線WL處之一選擇PMOS電晶體QP1與一選擇NMOS電晶體QN1，其閘極與汲極係共同連接。該選擇PMOS電晶體QP1具有連接至一字線側驅動感測線WDS之一源極，該字線側驅動感測線WDS係用以施加一寫入脈衝並於資料讀取之時供應一偵測電流。該選擇NMOS電晶體QN1具有連接至該低電位源Vss之一源極。該等電晶體QP1、QN1具有連接至該字線WL之一共同汲極與以用於選擇每一字線WL之一字線選擇信號/WSi供應之一共同閘極。
以上顯示之範例係適用於個別選擇該等記憶單元。相反，在來自連接至該字線WL1之複數個記憶單元MC之資料的分批讀取中，個別配置用於該等位元線BL0至BL2之感測放大器，並將該等位元線BL0至BL2經由該選擇電路2a個別連接至該等感測放大器。
圖10係顯示該記憶單元陣列1之另一範例的電路圖。此.記憶單元陣列1包含二極體SD，其極性從圖9中顯示的該記憶單元陣列1中之極性反向。包含於該記憶單元MC中之二極體具有連接至一位元線BL之一陽極及經由該可變電阻器VR連接至一字線WL之一陰極。在選擇電路2a中，該選擇PMOS電晶體QP0具有連接至該位元線側驅動感測線BDS之一源極且該選擇NMOS電晶體QN0具有連接至該低電位源Vss之一源極。在該選擇電路3a中，該選擇PMOS電晶體QP1具有連接至該高電位源Vcc之一源極且該選擇NMOS電晶體QN1具有連接至該字線側驅動感測線WDS之一源極。在此電路之情況下，在與圖9之該記憶單元陣列1相反的方向中電流從該位元線BL朝向該字線WL流動。選擇電路2a、3a亦具有與圖9中之極性相對的極性。
[二進制資料讀取]
接下來說明二進制資料讀取。
在以上說明的電路中，資料係作為該可變電阻器VR之電阻而儲存於每一記憶單元MC中。在圖9中所顯示之電路的一範例中，該等字線選擇信號/WS0、/WS1...係在"H"位準而該等位元線選擇信號BS0、BS1...(例如)在此非選擇狀態中係在"L"位準。在此情況下，所有字線WL係設定於"L"位準而所有位元線BL係設定於"H"位準。在該非選擇狀態中，所有記憶單元MC中的二極體SD均係反向偏壓並係關閉，且因而在該可變電阻器VR中無電流流動。本文中考量連結至該字線WL1與該位元線BL1之一中間記憶單元MC的選擇。在此情況下，該列控制電路3將該字線選擇信號/WS1設定於"L"位準而該行控制電路2將該位元線選擇信號BS1設定於"H"位準。因此，該字線WL1係連接至該字線側驅動感測線WDS且該位元線BL1係連接至該位元線側驅動感測線BDS。因此，針對該驅動感測線WDS的"H"位準與針對該驅動感測線BDS的"L"位準的應用導致在"H"位準之字線WL1與在"L"位準之位元線BL1。因此，在該選擇的單元中，該二極體SD係正向偏壓以允許電流流動。可自該可變電阻器VR之電阻來決定在該選擇的單元中流動的電流量。因此，藉由感測該電流之值，可讀出該資料。即，藉由如圖11所示將抹除的高電阻狀態與"1"相關並將程式化的低電阻狀態與"0"相關，針對一較小值感測的電流可以係偵測為"1"而針對一較大值其可以係偵測為"0"。
該選擇的字線WL1與非選擇的位元線BL處於"H"位準並因此其中無電流流動。非選擇的字線WL與該選擇的位元線BL1處於"L"位準並因此其中亦無電流流動。因此，除該選擇的記憶單元以外其他記憶單元中無電流流動。
在以上顯示的範例中，個別選擇該等記憶單元。相反，在來自連接至該字線WL1之複數個記憶單元MC之資料的分批讀取中，將該等感測放大器個別連接至該等位元線BL0至BL2用於以該位元線選擇信號BS選擇複數個讀取目標位元線。
圖12至15顯示應用於以上說明的單元陣列之該感測放大器的範例。
圖12中顯示的該感測放大器對應於圖9之電路，其係該電壓偵測類型之一單端感測放大器。一感測節點Nsen係經由一箝位NMOS電晶體Q1連接至該位元線BL。該箝位NMOS電晶體Q1夾緊該位元線電壓並用作一預感測放大器。該感測節點Nsen亦係連接至用於預充電該位元線之一預充電NMOS電晶體Q2。
該感測節點Nsen係連接至一電荷保持電容器C，其組態用於暫時保持該感測資料之一資料儲存電路TDC。
該感測節點Nsen係經由一傳送NMOS電晶體Q3連接至作為一主要資料儲存電路之一資料鎖存器PDC。該感測節點Nsen亦係經由一傳送NMOS電晶體Q4連接至作為一資料儲存電路用於實現與該資料I/O緩衝器4之資料通信的一資料鎖存器SDC。因此，該資料鎖存器SDC係經由以該行選擇信號CSL驅動之行選擇閘極Q8、Q9連接至該等資料線DL、DLn。
該感測放大器因此組態執行如下感測操作。首先，選擇目標用於資料讀取的連接至該記憶單元MC之字線WL與位元線BL，接著將該字線WL帶入"H"位準以及位元線BL帶入"L"位準，同時關閉該箝位NMOS電晶體Q1。因此，供應位元線BL電流流動，其值對應於該記憶單元MC之電阻以使得電荷依據電流值係儲存於該位元線BL上之寄生電容中。明確地說，若該記憶單元MC具有低電阻則該位元線BL上之電位升高而若該記憶單元MC具有高電阻則該位元線BL上之電位降低。同時地或隨後地，打開預充電NMOS電晶體Q2以預充電電荷保持電容器C。接著，在閘極以VBLC+Vt提供給該箝位NMOS電晶體Q1(Vt指示該箝位NMOS電晶體Q1之臨限電壓)。若該位元線BL上之電壓係高於VBLC，則該電晶體Q1保持關閉。相反，若該位元線BL上之電壓係低於VBLC，則該電晶體Q1關閉並將該電荷保持電容器C上之電荷放電至該元線BL。因此，當該記憶單元MC具有低電阻時，該感測節點Nsen上之電壓展現"H"，且當該記憶單元MC具有高電阻時，其展現"L"。可將此電壓經由該傳送NMOS電晶體Q3在資料鎖存器PDC鎖存為讀取資料並在某時序經由該資料鎖存器PDC讀出至資料線DL、DLn。
圖13中顯示的感測放大器對應於圖10之電路且在記憶單元MC之二極體SD的極性中不同於圖12之電路。在此感測放大器的情況下，打開該預充電NMOS電晶體Q2以預充電該電荷保持電容器C。接著，在閘極將某一閘極電壓VBLC+Vt提供給該箝位NMOS電晶體Q1。在此情況下，依據可將該電容器C上之電荷放電至該位元線BL或不可以放電至該位元線BL的事實來決定該記憶單元MC之電阻。當該記憶單元MC具有低電阻時，該感測節點Nsen上之電壓展現"L"，且當該記憶單元MC具有高電阻時，其展現"H"。可將此電壓經由該傳送NMOS電晶體Q3在資料鎖存器PDC鎖存為讀取資料並在某時序經由該資料鎖存器PDC讀出至資料線DL、DLn。
圖14對應於圖10之電路並顯示ABL(所有位元線)類型之一感測放大器。此感測放大器控制在感測操作期間始終固定至一恆定電壓的位元線電位用以排除鄰近位元線之間的影響並平行感測所有位元線。
此感測放大器經由電晶體Q21、Q22、Q24預充電一感測電容器C1並經由電晶體Q21至Q26預充電該位元線BL。在此預充電周期過去後，斷開至該電容器C1的預充電路徑，接著經由電晶體Q25、Q26與位元線BL形成用於放電儲存於該電容器C1上之電荷的一路徑。在此狀態中，包含於一電流判別電路中之電晶體Q29、Q30係用於感測該電容器C1上之電荷是否放電。此結果係儲存於該資料鎖存器PDC中。當該記憶單元MC具有低電阻時，該感測節點Nsen上之鎖存資料或電壓展現"H"，且當該記憶單元MC具有高電阻時，其展現"L"。
圖15中所顯示之感測放大器電路2b、3b包括配置於該行控制電路2與該列控制電路3中的該電流偵測類型之感測放大器。其包含用作將在一選擇的單元中流動之電流轉換成一電壓之元件的電阻器R0、R1、一代真單元DMC、用於將在該代真單元DMC中流動之電流轉換成一電壓的電阻器r0、r1及運算放大器OP0、OP1。
以作為來自該列控制電路3之輸出的字線選擇信號/WS驅動之一選擇PMOS電晶體QP1來選擇該單元陣列中的一字線WL。其係經由驅動感測線WDS並經由該電阻器R1連接至一高電位源極線WPS。以作為來自該行選擇電路2之輸出的一選擇信號BS驅動之一選擇NMOS電晶體QN0來選擇一位元線BL。其係經由該驅動感測線BDS連接至一低電位源極線BPS。
等效於該記憶單元MC之代真單元DMC包含一代真二極體DSD與一代真電阻器DVR並具有處於該記憶單元MC中的二進制資料電阻之間之一中間電阻。該代真單元DMC具有經由一PMOS電晶體QP2並經由該電阻器r1連接至該高電位源極線WPS之一端。該PMOS電晶體QP2係該選擇PMOS電晶體QP1之一代真元件並係始終驅動開啟。該代真單元DMC具有經由一NMOS電晶體QN2並經由該電阻器r0連接至該低電位源極線BPS之另一端。該NMOS電晶體QN2係該選擇NMOS電晶體QN0之一代真元件並係始終驅動開啟。
該感測放大器在主要部分中包含兩個運算放大器OP0、OP1。該運算放大器OP0具有以來自該電阻器r0之中心分接頭的輸出b之一適當電壓供應之一非反相輸入端子與以該電阻器r0與該NMOS電晶體QN0之間的一連接節點上之一電壓供應之一反相輸入端子。該運算放大器OP1具有以來自該電阻器R1之中心分接頭的輸出w之一適當電壓供應之一反相輸入端子與以該電阻器r1與該PMOS電晶體QP2之間的一連接節點上之一電壓供應之一非反相輸入端子。
針對如此組態的感測放大器電路2b、3b之操作提供以下說明。如以上所說明，在該非選擇狀態下，該字線WL係保持於"L"位準而該位元線BL係保持於"H"位準。當選擇時，該字線選擇信號/WS係設定於"L"而該位元線選擇信號BS係設定於"H"。當該高電位源極線WPS係提供"H"位準=Vcc而該低電位源極線BPS係提供"L"位準=Vss時，單元電流在該選擇的記憶單元MC中流動。
明確地說，該等電阻器R0、R1、r0、r1可具有以下關係。例如，該端子BPS與用於向該運算放大器OP0提供該電壓輸出b之中心分接頭之間的該電阻器R0之電阻可等於該電阻器r0。同樣，該端子WPS與用於向該運算放大器OP1提供該電壓輸ww之中心分接頭之間的該電阻器R1之電阻可等於該電阻器r1。在此類情況下，若該選擇的單元處於高電阻狀態(下文中稱為資料"1")並且該單元電流係小於在該代真單元DMC中流動的電流，則來自該等運算放大器OP0、OP1之輸出兩者都變成"H"。相反，若該選擇的單元處於低電阻狀態(下文中稱為資料"0")並且比在該代真單元DMC中流動的電流大的單元電流流動，則來自該等運算放大器OP0、OP1之輸出兩者都變成"L"。因而，可彼此區分資料"0"、"1"。
該等感測放大器電路2b、3b之組態僅係顯示為當記憶單元層係配置成多個層時要發展成一感測放大器方案之一較佳組態範例。因此，若僅考量以上說明的二進制儲存，則僅使用該等運算放大器OP0、OP1之一者便足夠。替代地，相關聯於該等運算放大器OP0、OP1之一者的反相輸入端子與非反相輸入端子的連接之間的關係可逆。在此情況下，來自該兩個運算放大器OP0、OP1之輸出可依據資料針對一者展現"H"而針對另一者展現"L"。因此，可製備接收此等兩個運算放大器輸出之另一運算放大器以獲得對應資料"0"、"1"的一"H"、"L"之感測輸出。
[資料寫入]
針對該非揮發性記憶體中具有驗證之寫入操作提供以下說明。雖然首先說明該SLC，但本發明不僅適用於SLC(單一位準單元)而且適用於MLC(多位準單元)。圖11顯示假定多單元寫入與驗證之單元之電阻的分配，雖然可同樣考量以一單元為基礎的單元之電阻的分配。
當從一外部主機(未顯示)提供寫入命令時，該寫入命令係經由該資料I/O緩衝器4饋送並經由該命令介面6傳送至該狀態機7。寫入資料經由該資料I/O緩衝器6從該主機傳送至該行控制電路2。在該行控制電路2之該感測放大器中的一鎖存器單元鎖存該寫入資料。該狀態機7接著控制該脈衝產生器9用於寫入。
圖16顯示與寫入操作相關聯之該狀態機7的一組態。提供一控制電路20用以指示該脈衝產生器9產生脈衝用於資料的寫入、讀取與抹除。將儲存於一最大循環數目儲存單元21與一允許失效位元數目儲存單元22中之設定與來自一狀態決策電路23之決策結果提供給該控制電路20。該最大循環數目儲存單元21儲存界定最大寫入重複之數目的最大循環之數目。該允許失效位元數目儲存單元22儲存以ECC作為允許失效位元之數目的錯誤可校正位元之數目。該狀態決策電路23決定關於該驗證結果之狀態資訊。
圖17係顯示寫入操作之一流程圖。圖18係顯示施加於各種部分的脈衝之波形圖。
初始地，產生第一寫入脈衝WP、BP(S1)。即，如圖18中顯示，在圖9之電路的情況下，在自該高電阻狀態至該低電阻狀態之一變更進行資料設定時，針對對應一資料寫入目標記憶單元之字線WL1的字線選擇信號/WS1係設定於"L"位準。此外，針對對應該寫入目標記憶體之位元線BL1的位元線選擇信號BS1係設定於"H"位準。同時，將寫入脈衝WP、BP提供給該字線側驅動感測線WDS用以將該可變電阻器VR之電阻從該抹除位準改變至程式位準，如圖11中所示。該等寫入脈衝WP、BP係從圖1中顯示的脈衝產生器9提供並具有(例如)Vcc位準之脈衝高度。同時，該位元線側驅動感測線BDS係提供Vss位準之一負寫入脈衝BP。因此，可將該高電阻狀態(抹除狀態)中的可變電阻器VR設定於該低電阻狀態(程式化狀態)中。
接著，執行驗證讀取(S2)。在此情況下，針對該字線側驅動感測線WDS，從該脈衝產生器9施加驗證讀取需要的一驗證讀取脈衝VRP，如圖18中顯示。該驗證位準係在如圖11中顯示的該程式化記憶單元MC之電阻分配中的最高電阻側之電阻。在所顯示之範例中，該抹除記憶單元MC具有從1M至100kΩ的電阻之分配，而該寫入者具有從10k至1kΩ的電阻之分配。因此，該驗證位準具有10k的一電阻。在圖12顯示的該感測放大器中，該記憶單元MC可具有10k的一電阻。在此情況下，在該位元線BL上充電之電壓VBLC由下式表示：
[表達式1]
VBLC=VWB (1-ε(-t/CB *10K)}
其中VWB 指示橫跨該字線WL與該位元線BL施加之電壓，t指示施加時間且CB 指示該位元線BL之電容。可將在該箝位電晶體Q1上之閘極電壓BLCLAMP設定在VBLC+Vt(Vt指示該NMOS電晶體Q1之臨限電壓)。在此情況下，若該記憶單元MC具有小於10kΩ之一電阻，則該位元線BL上之電位變得高於VBLC，其關閉該箝位電晶體Q1並使得該鎖存資料為"H"。若該記憶單元MC具有大於10kΩ之一電阻，則該位元線BL上之電位變得低於VBLC，其打開該箝位電晶體Q1並使得該鎖存資料為"L"。因此，該狀態決策電路23可決定若該鎖存資料係"H"則該狀態通過且若該鎖存資料係"L"則該狀態失效(S3)。
在圖13與14顯示的該感測放大器的情況下，可以預充電時間調整儲存於該等電容器C、C1中之電荷量以設定該驗證位準。在圖15顯示的該感測放大器的情況下，可將該代真單元DMC中的該代真電阻器DVR之電阻設定為在驗證位準之電阻。在此情況下，欲連接之該代真單元DMC可在正常讀取之時間與在驗證之時間之間切換。
在同時多位元寫入之情況下，可在將資料鎖存於該感測放大器中之該資料鎖存器(PDC)後在該行控制電路2中分批決定該狀態。在以位元為基礎寫入之情況下，在一位元上對其識別便足夠。將該分批感測結果傳送至該狀態機7進入該狀態決策電路23。在該控制電路20決定此結果。若該狀態通過，則意指寫入完成，該控制停止在該非揮發性半導體記憶裝置中的程式化(S3)。另一方面，若該狀態失效，則意指寫入仍未完成，提供一第二寫入脈衝AWP(S4)。在此情況下，該額外脈衝致能電壓位準可變的、步升寫入或步降寫入(如圖18中顯示)。可改變該脈衝寬度。該狀態決策電路23可具有決定寫入仍未完成之程度的一功能。基於此資訊，該控制電路20可控制作為圖18中之額外程式之該脈衝產生器9。明確地說，藉由在該感測放大器中流動之電流的值之偵測，該狀態決策電路23可偵測該記憶單元MC之電阻並基於該偵測值實行控制。在此情況下之控制目標包含該電壓脈衝或該段差寬度之寬度或量值。因此，執行驗證、將該結果回授至下一脈衝並重複此等運行可致能以複數個脈衝繫緊該電阻分配之此類寫入。
[第二具體實施例]
圖19係顯示依據本發明之一第二具體實施例之寫入操作的流程圖。
即使儘可能多次的寫入，但在寫入中仍將圖17中之寫入的流程視為失效。在此情況下，若在操作完成之前進行堆疊，則出現一問題。因此，設定最大循環之數目。在本具體實施例中，在圖16之該最大循環數目儲存單元21中設定的最大循環之數目係等於3。具有第一與第二脈衝之程式及驗證設定均係包含於一循環中。若未完成寫入(S3)，則在3次循環後程式化停止(S5)。在此情況下，將該狀態決策電路23設定為失效，並將此資訊透過該資料I/O緩衝器4傳送至該外部主機。因此，該主機可讀取該通過/失效資訊並識別寫入之完成/未完成。
[第三具體實施例]
圖20係顯示依據本發明之一第三具體實施例之寫入操作的流程圖。
如圖16中顯示，該狀態機7可在該允許失效位元數目儲存單元22中設定允許失效位元之數目。在考量ECC(錯誤校正碼)減輕中提供允許失效位元。當採用以頁為基礎之寫入時，可在如圖21中顯示的頁中製備一ECC區域。因此，即使完成寫入以停止操作同時允許失效位元，但在讀取資料時執行ECC減輕並在沒有錯誤的情況下可讀出原始意欲寫入資料。
在多位元寫入時，若該驗證結果失效則計數失效位元之數目(S6)，如圖20中顯示。可依據基於儲存於該鎖存器單元中的該驗證結果之失效位元的數目藉由用於偵測該電流之值的一系統之使用來計數失效位元的數目。若失效位元的數目允許失效位元的數目，則使該狀態通過並完成寫入(S7)。若失效位元的數目>允許失效位元的數目，則使該狀態失效並以第二脈衝AWP執行額外程式(S4)。
在此情況下，即使由於一些像以上的原因未完成寫入，但仍決定最大循環之數目並接著完成寫入操作。此外，使該狀態失效並傳送至該主機。此外，當該等失效位元之計數係耗時的時，該計數可從循環之任意數目開始以改良該寫入效能。
藉由如以上之程式、驗證及其他函數之一組合，使用可變電阻器之非揮發性記憶體中的寫入操作使得將寫入執行至任何電阻位準成為可能。
[第四具體實施例]
針對應用於MLC之本發明的一第四具體實施例提供以下說明。圖22A至22C提供顯示在多值儲存的情況下一記憶單元中的電阻分配與資料之間之關係的曲線圖。圖22A顯示每一記憶單元MC中2位元資料儲存之一範例，其中將在每一記憶單元MC中之寫入執行為包含於4個電阻分配A至D中。該等分配對應於從較高電阻分配A循序之2位元資料"11"、"10"、"01"、"00"。圖22B顯示每一記憶單元MC中3位元資料儲存之一範例，其中將在每一記憶單元MC中之寫入執行為包含於8個電阻分配A至H中。該等分配對應於從較高電阻分配A循序之3位元資料"111"、"110"、"101"、"100"、"011"、"010"、"001"、"000"。圖22C顯示每一記憶單元MC中4位元資料儲存之一範例，其中將在每一記憶單元MC中之寫入執行為包含於16個電阻分配A至P中。該等分配對應於從較高電阻分配A循序之4位元資料"1111"、"1110"、"1101"、"1100"、...、"0011"、...、"0010"、"0001"、"0000"。
甚至可將多值資料寫入考量為包含至複數個單元的同時寫入以及類似於二進制的至每一單元之個別寫入。在前者之情況下，需要在提供一脈衝後在每一位準執行驗證。例如，在圖22A中顯示的四進制寫入之情況下，將對應於資料"10"、"01"、"00"之該電阻分配B、C、D中的最大電阻設定於驗證位準VLB、VLC、VLD。此等驗證位準VLB、VLC、VLD可以提供至該感測放大器之電壓來設定。
例如，在圖12之該感測放大器的情況下，該箝位電晶體Q1上之閘極電壓VBLC+Vt可依據該驗證位準RVF 由以下表達式來決定並切換至重複驗證。
[表達式2]
VBLC=VWB {1-ε(-t/CB *RVF )}
在圖13與14中顯示的該等感測放大器之情況下，依據該驗證位準來改變透過該預充電電晶體Q2、Q21之預充電電流。在圖15之情況下，可依據該驗證位準來切換該代真單元DMC。
每一感測放大器中的該鎖存資料係用於決定寫入哪一位準。在同時寫入複數個單元的情況下，在所有位準驗證所有單元。一算術函數係包含於該感測放大器之內側或外側。將在一意欲驗證位準之驗證結果帶入該鎖存器並可忽略其他驗證結果。於所有位準驗證後，在每一記憶單元中驗證通過之情況下，不需要超過此的寫入。因此，在下一程式脈衝將一非選擇電壓傳送至該位元線BL。相反，在寫入未完成之情況下，執行進一步寫入。相比較於以上之其他操作係類似於第一至第三具體實施例中之操作。亦可能將2位元單元分為2頁，其位元係逐個寫入。在此情況下，在任何電阻分配位準寫入該第一位元且接著將下一位元寫入為圖21中之MLC。
亦在具有更多位元/單元(例如圖22B與C中之位元/單元)之一記憶體之情況下，可應用以上考量。
在以單元為基礎之寫入的情況下，輸入資料可指定寫入哪一位準。因此，在施加程式脈衝後於一指定驗證位準可執行驗證寫入。
在圖23中顯示於此時之一演算法。初始地，施加一第一脈衝WP以執行程式(S1)。接著，執行驗證(S2)。依據寫入資料可在任何位準執行驗證。若該狀態決策結果指示失效，則第二脈衝AWP係用於執行額外寫入(S4)。在此情況下，如該第一具體實施例中說明基於該驗證結果可形成該脈衝。若該狀態決策結果指示通過，則流程跳躍至步驟S8以執行重複編程驗證。在比意欲寫入電阻位準高一位準之讀取位準RLa、RLb、RLc執行此驗證，如圖22A中顯示。例如，若在C位準(="01")執行寫入，則在程式脈衝施加後在一驗證位準VLC執行驗證，且在一讀取位準RLD執行重複編程驗證。此使得可能感測在比該意欲寫入電阻分配更高之一分配中寫入的該單元。若來自此重複編程驗證之狀態結果指示通過，意指寫入任何電阻的成功，則該控制停止該程式(S9)。若該狀態結果指示失效，則流程轉到步驟S10以抹除該有關的單元(S10)。其後，該流程返回至步驟S2以再次寫入(S4)。藉由以上方法，可執行驗證寫入以實現在任何電阻位準之寫入。同時，可執行重複編程驗證以防止該單元之重複編程。
[第五具體實施例]
圖24係顯示本發明之另一具體實施例的流程圖。
在此具體實施例中之步驟S1至S9係類似於第四具體實施例中之步驟。在此具體實施例中，若該重複編程驗證使得該狀態失效，則將弱抹除脈衝施加於該記憶單元MC(S11)，因而致能該記憶單元未完全抹除而只輕微抹除。可自該驗證結果決定該弱抹除脈衝之脈衝量值與脈衝寬度。其後，執行驗證(S12)。此驗證可包含正常驗證與重複編程驗證兩者或任一者的執行。在兩者的執行中，獲得狀態之AND且若該結果指示通過，則寫入完成(S13)。在正常驗證失效的情況下，在以下步驟S4提供一第二脈衝AWP。在重複編程驗證之情況下，再次提供一弱抹除脈衝(S11)。其他操作係類似於第四具體實施例中的操作。
[第六具體實施例]
圖25係顯示本發明之一第六具體實施例中之寫入操作的流程圖。在此具體實施例中，連續執行驗證與重複編程驗證(S2、S8)，因此有效執行兩類驗證。
[其他具體實施例]
在同時寫入至複數個單元中，可分批執行寫入與驗證且可以一單元為基礎而實現一抹除脈衝及一弱抹除脈衝。此外，依據該裝置結構藉由施加於相反方向中之電壓在雙極操作中實現抹除與弱抹除操作。替代地，其可藉由電壓施加於相同方向中較長時間而在單極操作中實現。
藉由此類方法，驗證寫入致能至任何電阻位準的寫入。同時，重複編程驗證可防止該單元之重複編程。此外，弱抹除脈衝之施加可改良與該寫入速度相關聯之效能。
在圖26A至26C中顯示多資料寫入脈衝形成之一範例。此範例係依據輸入資料改變該寫入脈衝之脈衝電壓之一範例。假定此處顯示的可變電阻器VR之抹除狀態("11")處於A位準。在此情況下，當輸入資料係"00"時，則如圖26A所示產生具有最高脈衝高度(Vcc)之一寫入脈衝WP。當輸入資料係"01"時，則如圖26B所示產生具有比最高脈衝高度低一段差的高度之一寫入脈衝WP。當輸入資料係"10"時，則如圖26C所示產生具有最低脈衝高度之一寫入脈衝WP。要求此等寫入脈衝WP具有可將該可變電阻器VR之電阻偏移至圖22所示之位準D、C、B的電壓與脈衝寬度。
圖27A至27C顯示寫入脈衝形成之另一範例。
在此具體實施例中，輸入資料係用以改變該寫入脈衝之脈衝寬度。假定該抹除狀態("11")係處於A位準。在此情況下，當輸入資料係"00"時，則如圖27A所示產生具有最大脈衝寬度之一寫入脈衝WP。當輸入資料係"01"時，則如圖27B所示產生具有比最大脈衝寬度窄一段差的脈衝寬度之一寫入脈衝WP。當輸入資料係"10"時，則如圖27C所示產生具有最窄脈衝寬度之一寫入脈衝WP。要求此等寫入脈衝WP具有可將該可變電阻器VR之電阻偏移至圖22所示之位準D、C、B的電壓與脈衝寬度。
圖28顯示八進制資料寫入脈衝WP之一範例，其可組合使用脈衝寬度與脈衝高度來改變寫入功率。即，假定該抹除狀態("111")係處於A位準。在此情況下，當輸入資料係"000"時，則選擇具有最大脈衝高度與最寬脈衝寬度之一寫入脈衝H。當輸入資料係"110"時，則選擇具有最小脈衝高度與最窄脈衝寬度之一寫入脈衝B。
圖29係顯示用於步升或步降寫入之寫入脈衝的波形圖。在此情況下，寫入脈衝WP之數目改變該可變電阻器VR之電阻。在執行此類步升或步降寫入中，可使用寫入資料之輸入來形成初始脈衝，從而減低寫入時間。除脈衝數目以外，還可改變段差寬度。
上述係關於單極操作予以說明，其中寫入脈衝與抹除脈衝具有一相同極性。本發明亦適用於雙極操作類型之一非揮發性記憶體。圖30顯示利用該非歐姆元件NO之不對稱性質來將一反向脈衝作為抹除脈衝EWP施加於該可變電阻器VR的範例。可藉由如所知施加一反向電壓來重設以上說明的可變電阻器。在此情況下，可以多個級改變該寫入脈衝WP並且可額外改變該反轉極性抹除脈衝之脈衝寬度或脈衝高度以改變該弱抹除脈衝之位準。
以上說明的記憶單元陣列並不特別限於該單層結構。若其係配置成多個層，則可額外增加資料儲存容量。在該情況下，即使部分字線與位元線係藉由一上部層與一下部層所共用，考量電流流動方向偵測在每一線中流動的電流之值允許多值資料係讀出。
本發明亦適用於在記錄層中使用一可變電阻器之一探針記憶體。
1．．．記憶單元陣列
2．．．行控制電路
2a．．．選擇電路
2b．．．感測放大器電路
3．．．列控制電路
3a．．．選擇電路
3b．．．感測放大器電路
4．．．資料I/O緩衝器
5．．．位址暫存器
6．．．命令介面
7．．．狀態機
9．．．脈衝產生器
11．．．電極層
12．．．記錄層
13．．．電極層
14．．．金屬層
15．．．記錄層
15a．．．第一化合物層
15b．．．第二化合物層
20．．．控制電路
21．．．最大循環數目儲存單元
22．．．允許失效位元數目儲存單元
23．．．狀態決策電路
BDS．．．位元線側驅動感測線
BL．．．位元線
BL0至BL2．．．位元線
BL1i．．．位元線
BPS．．．低電位源極線/端子
C．．．電荷保持電容器
C1．．．電容器
DL、DLn．．．資料線
DMC．．．代真單元
DSD．．．代真二極體
DVR．．．代真電阻器
EL1、EL2、EL3．．．電極
MA0至MA3．．．單元陣列層
MC．．．記憶單元
MC0至MC3．．．記憶單元
NO．．．非歐姆元件
Nsen．．．感測節點
OP0、OP1．．．運算放大器
PDC．．．資料鎖存器
Q1．．．箝位NMOS電晶體
Q2．．．預充電NMOS電晶體
Q3．．．傳送NMOS電晶體
Q4．．．傳送NMOS電晶體
Q8、Q9．．．行選擇閘極
Q21至Q26、Q29、Q30．．．電晶體
QN0．．．選擇NMOS電晶體
QN1．．．選擇NMOS電晶體
QN2．．．NMOS電晶體
QP0．．．選擇PMOS電晶體
QP1．．．選擇PMOS電晶體
QP2．．．PMOS電晶體
R0、r0、R1、r1．．．電阻器
SD．．．二極體
SDC．．．資料鎖存器
TDC．．．資料儲存電路
VR．．．可變電阻器
WDS．．．字線側驅動感測線
WL．．．字線
WL0至WL2．．．字線
WL0j．．．字線
WL1j．．．字線
WPS．．．高電位源極線/端子
圖1係依據本發明之一第一具體實施例的一非揮發性記憶體之方塊圖。
圖2係依據相同具體實施例的非揮發性記憶體中之一記憶單元陣列之部分的透視圖。
圖3係沿圖2之I-I’線並在箭頭的方向上看的一記憶單元之斷面圖。
圖4係顯示相同具體實施例中之一可變電阻器範例的示意斷面圖。
圖5係顯示相同具體實施例中之另一可變電阻器範例的示意斷面圖。
圖6(a)至(e)係顯示相同具體實施例中之一非歐姆元件範例的示意斷面圖。
圖7係依據本發明之另一具體實施例的一記憶單元陣列之部分的透視圖。
圖8係沿圖7之II-II’線並在箭頭的方向上看的一記憶單元之斷面圖。
圖9係依據相同具體實施例之非揮發性記憶體中的記憶單元陣列及其周邊電路的電路圖。
圖10係依據相同具體實施例之非揮發性記憶體中的另一記憶單元陣列及其周邊電路的電路圖。
圖11係顯示在二進制資料的情況下一記憶單元中的電阻分配與資料的曲線圖。
圖12係顯示相同具體實施例中之一感測放大器之一第一組態的電路圖。
圖13係顯示相同具體實施例中之一感測放大器之一第二組態的電路圖。
圖14係顯示相同具體實施例中之一感測放大器之一第三組態的電路圖。
圖15係顯示相同具體實施例中之一感測放大器之一第四組態的電路圖。
圖16係顯示相同具體實施例中之一狀態機之一組態的方塊圖。
圖17係顯示相同具體實施例中之寫入操作的流程圖。
圖18係顯示於資料寫入時選擇信號/WS、BS與寫入脈衝WP、BP的波形圖。
圖19係顯示本發明之一第二具體實施例中之寫入操作的流程圖。
圖20係顯示本發明之一第三具體實施例中之寫入操作的流程圖。
圖21顯示相同具體實施例中之一記憶單元中的儲存區域。
圖22A提供顯示在多值儲存的情況下一記憶單元中的電阻分配與資料的曲線圖。
圖22B提供顯示在多值儲存的情況下一記憶單元中的電阻分配與資料的曲線圖。
圖22C提供顯示在多值儲存的情況下一記憶單元中的電阻分配與資料的曲線圖。
圖23係顯示本發明之一第四具體實施例中之寫入操作的流程圖。
圖24係顯示本發明之一第五具體實施例中之寫入操作的流程圖。
圖25係顯示本發明之一第六具體實施例中之寫入操作的流程圖。
圖26A係顯示以上具體實施例中的寫入脈衝之一第一產生範例的波形圖。
圖26B係顯示以上具體實施例中的寫入脈衝之一第一產生範例的波形圖。
圖26C係顯示以上具體實施例中的寫入脈衝之一第一產生範例的波形圖。
圖27A係顯示以上具體實施例中的寫入脈衝之一第二產生範例的波形圖。
圖27B係顯示以上具體實施例中的寫入脈衝之一第二產生範例的波形圖。
圖27C係顯示以上具體實施例中的寫入脈衝之一第二產生範例的波形圖。
圖28係顯示以上具體實施例中的寫入脈衝之一第三產生範例的波形圖。
圖29係顯示以上具體實施例中的寫入脈衝之一第四產生範例的波形圖。
圖30係顯示另一具體實施例中的寫入與抹除脈衝之一產生範例的波形圖。
1．．．記憶單元陣列
2．．．行控制電路
3．．．列控制電路
4．．．資料I/O緩衝器
5．．．位址暫存器
6．．．命令介面
7．．．狀態機
9．．．脈衝產生器
BL．．．位元線
WL．．．字線

Claims (20)

  1. 一種非揮發性半導體記憶裝置，其包括：一配置成矩陣的電可抹除可程式化非揮發性記憶單元之記憶單元陣列，每一記憶單元使用一可變電阻器；一脈衝產生器，其可操作以產生複數種類型之寫入脈衝以用於基於寫入資料來改變該可變電阻器之電阻；一選擇電路，其可操作以將由該脈衝產生器產生之寫入脈衝施加於該記憶單元；一感測放大器，其可操作以對該記憶單元執行驗證讀取；一狀態決策電路，其可操作以基於來自該感測放大器之輸出來決定驗證結果；以及一控制電路，其可操作以基於來自該狀態決策電路之該驗證結果來對該記憶單元執行額外寫入，其中該控制電路基於從該狀態決策電路提供之關於該記憶單元的該驗證結果來控制額外寫入脈衝之電壓位準、脈衝寬度或段差寬度(step width)，且該額外寫入脈衝之極性不同於該寫入脈衝之極性。
  2. 如請求項1之非揮發性半導體記憶裝置，其中該控制電路以在電壓位準或脈衝寬度上不同於該寫入脈衝之一額外寫入脈衝來執行該額外寫入。
  3. 如請求項1之非揮發性半導體記憶裝置，其中該狀態決策電路決定該記憶單元之該電阻的改變程度。
  4. 如請求項1之非揮發性半導體記憶裝置，其中該控制電 路重複該額外寫入直到該驗證結果在不大於預定最大循環之數目的一範圍內變為通過。
  5. 如請求項4之非揮發性半導體記憶裝置，其中該控制電路重複該額外寫入直到重複之數目到達預定最大循環之數目，其中當該額外寫入之重複的該數目到達預定最大循環之該數目時，若未將資料寫入該記憶單元中，則該狀態決策電路使得該驗證結果失效。
  6. 如請求項1之非揮發性半導體記憶裝置，其中該感測放大器對複數個記憶單元分批執行驗證讀取，其中若具有指示失效的該驗證結果之位元之數目不大於預定允許失效位元之數目，則該控制電路使得該驗證結果通過。
  7. 如請求項6之非揮發性半導體記憶裝置，其中該控制電路重複該額外寫入直到該驗證結果在不大於預定最大循環之數目的一範圍內變為通過，並從循環之一任意數目開始計數具有指示失效的該驗證結果之位元的該數目。
  8. 如請求項1之非揮發性半導體記憶裝置，其中該感測放大器對該記憶單元執行重複編程驗證讀取，其中若重複編程驗證結果指示失效，則該控制電路將在該脈衝產生器產生的該額外寫入脈衝施加於該記憶單元。
  9. 如請求項8之非揮發性半導體記憶裝置，其中若該重複編程驗證結果指示失效，則該控制電路將在該脈衝產生 器產生的一弱抹除脈衝施加於該記憶單元，該弱抹除脈衝的極性不同於該寫入脈衝的極性。
  10. 一種非揮發性半導體記憶裝置，其包括：一配置成矩陣的電可抹除可程式化非揮發性記憶單元之記憶單元陣列，每一記憶單元使用一可變電阻器；一脈衝產生器，其可操作以產生複數種類型之寫入脈衝以用於基於三進制或更高值寫入資料以三個或三個以上級來改變該可變電阻器之電阻；一選擇電路，其可操作以將由該脈衝產生器產生之寫入脈衝施加於該記憶單元；一感測放大器，其可操作以對該記憶單元執行驗證讀取；一狀態決策電路，其可操作以基於來自該感測放大器之輸出來決定驗證結果；以及一控制電路，其可操作以基於來自該狀態決策電路之該驗證結果對該記憶單元執行額外寫入，其中該控制電路基於從該狀態決策電路提供之關於該記憶單元的該驗證結果來控制額外寫入脈衝之電壓位準、脈衝寬度或段差寬度，且該額外寫入脈衝之極性不同於該寫入脈衝之極性。
  11. 如請求項10之非揮發性半導體記憶裝置，其中該感測放大器設定對應於三或更高級中之該可變電阻器的該等電阻之複數個驗證位準，並基於該複數個驗證位準對該記憶單元執行驗證讀取。
  12. 如請求項11之非揮發性半導體記憶裝置，其中該選擇電路同時對複數個該等記憶單元執行寫入，其中該感測放大器基於該複數個驗證位準對複數個該等記憶單元分批執行驗證讀取，其中該控制電路在該驗證結果指示失效時對該等記憶單元執行該額外寫入。
  13. 如請求項11之非揮發性半導體記憶裝置，其中該選擇電路對每一該記憶單元執行寫入，其中該感測放大器基於對應於待寫入該記憶單元中之寫入資料的該等驗證位準之某一者執行驗證讀取，其中該控制電路在該驗證結果指示失效時對該記憶單元執行該額外寫入。
  14. 如請求項10之非揮發性半導體記憶裝置，其中該控制電路重複該額外寫入直到該驗證結果在不大於預定最大循環之數目的一範圍內變為通過。
  15. 如請求項10之非揮發性半導體記憶裝置，其中該感測放大器對該記憶單元執行重複編程驗證讀取，其中若該重複編程驗證結果指示失效，則該控制電路將在該脈衝產生器產生的該額外寫入脈衝施加於該記憶單元。
  16. 如請求項15之非揮發性半導體記憶裝置，其中該選擇電路同時對複數個該等記憶單元執行寫入，其中該感測放大器對複數個該等記憶單元分批執行驗證讀取， 其中該控制電路將該額外寫入脈衝施加於重複編程驗證結果指示失效之該等記憶單元之每一者。
  17. 如請求項15之非揮發性半導體記憶裝置，其中若該重複編程驗證結果指示失效，則該控制電路將在該脈衝產生器產生的一弱抹除脈衝施加於該記憶單元，該弱抹除脈衝的極性不同於該寫入脈衝的極性。
  18. 如請求項17之非揮發性半導體記憶裝置，其中該選擇電路同時對複數個該等記憶單元執行寫入，其中該感測放大器對複數個該等記憶單元分批執行驗證讀取，其中該控制電路將該弱抹除脈衝施加於重複編程驗證結果指示失效之該等記憶單元之每一者。
  19. 一種非揮發性半導體記憶裝置，其包括：一記憶單元陣列，其包含配置成矩陣的電可抹除可程式化非揮發性記憶單元之一單元陣列與一部分的ECC(錯誤校正碼)區域，每一記憶單元使用一可變電阻器；一脈衝產生器，其可操作以產生複數種類型之寫入脈衝以用於基於寫入資料來改變該可變電阻器之電阻；一選擇電路，其可操作以將由該脈衝產生器產生之寫入脈衝施加於該記憶單元；一感測放大器，其可操作以對該記憶單元執行驗證讀取；一狀態決策電路，其可操作以基於來自該感測放大器之輸出來決定驗證結果是否落入一ECC可減輕範圍內； 以及一控制電路，其可操作以基於來自該狀態決策電路之該驗證結果對該記憶單元執行額外寫入，其中該控制電路基於從該狀態決策電路提供之關於該記憶單元的該驗證結果來控制額外寫入脈衝之電壓位準、脈衝寬度或段差寬度，且該額外寫入脈衝之極性不同於該寫入脈衝之極性。
  20. 如請求項19之非揮發性半導體記憶裝置，其中該感測放大器對複數個記憶單元分批執行驗證讀取，其中若具有指示失效的該驗證結果之位元之數目不大於預定允許失效位元之數目，則該控制電路使得該驗證結果通過。
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