JP6612484B2

JP6612484B2 - アレイ内のフラッシュメモリセルを読み出すためのビット線プリチャージ回路を有する改良された感知増幅器

Info

Publication number: JP6612484B2
Application number: JP2019510834A
Authority: JP
Inventors: ビンシェン; ヤオチョウ; タオワン; シャオチョウチアン; ルーグオ; ニンバイ
Original assignee: Silicon Storage Technology Inc
Current assignee: Silicon Storage Technology Inc
Priority date: 2016-09-09
Filing date: 2017-08-29
Publication date: 2019-11-27
Anticipated expiration: 2037-08-29
Also published as: CN107808683A; KR102113961B1; KR20190037348A; US10181354B2; US20180075914A1; TW201822209A; WO2018048682A1; EP3485494B1; EP3485494A1; CN107808683B; JP2019526880A; CN112863581A; TWI651725B; EP3485494A4

Description

（関連特許出願）
本出願は、２０１６年９月９日出願の中国特許出願第２０１６１０８１５１８５．０号の利益を主張するものであり、これは、参照により本明細書に組み込まれる。

本発明は、アレイ内のフラッシュメモリセル内の値を読み出すための改良された感知増幅器に関する。一実施形態において、感知増幅器は、読み出し動作の速度を増加させるために、プリチャージ期間中にビット線をプリチャージするための改良されたプリチャージ回路を備える。別の実施形態において、感知増幅器は、読み出し動作の速度を増加させるために、簡易化されたアドレスデコーディング回路を備える。

不揮発性メモリセルは、当該技術分野において周知である。５つの端子を含む、先行技術の不揮発性スプリットゲート型メモリセル１０の１つを図１に示す。メモリセル１０は、Ｐ型などの第１の導電型の半導体基板１２を備える。基板１２は、その上にＮ型などの第２の導電型の第１の領域１４（ソース線ＳＬとしても知られる）が形成されている表面を有する。Ｎ型の第２の領域１６（ドレイン線としても知られて）もまた、基板１２の表面に形成される。第１の領域１４と第２の領域１６との間は、チャネル領域１８である。ビット線ＢＬ２０は、第２の領域１６に接続されている。ワード線ＷＬ２２は、チャネル領域１８の第１の部分の上方に位置付けられ、そこから絶縁される。ワード線２２は、第２の領域１６とほとんど又は全く重ならない。浮遊ゲートＦＧ２４は、チャネル領域１８の別の部分の上方にある。浮遊ゲート２４は、そこから絶縁され、ワード線２２に隣接する。浮遊ゲート２４はまた、第１の領域１４にも隣接する。浮遊ゲート２４は、第１の領域１４に重なり、第１の領域１４から浮遊ゲート２４への結合を提供することができる。結合ゲートＣＧ（制御ゲートとしても知られる）２６は、浮遊ゲート２４の上方にあり、そこから絶縁される。消去ゲートＥＧ２８は、第１の領域１４の上方にあり、浮遊ゲート２４及び結合ゲート２６に隣接し、そこから絶縁される。浮遊ゲート２４の上隅部は、消去効率を高めるために、Ｔ字形状の消去ゲート２８の入隅部の方を向いていてもよい。消去ゲート２８はまた、第１の領域１４からも絶縁される。メモリセル１０は、米国特許第７，８６８，３７５号においてより具体的に説明されており、この文献の開示内容は、本明細書において参照により全体として取り入れられている。

先行技術の不揮発性メモリセル１０の消去及びプログラムのための１つの例示的な動作は、次のとおりである。メモリセル１０は、消去ゲート２８に高電圧を印加し、他の端子が０ボルトに等しくなることによって、ファウラーノルトハイムトンネルリングメカニズムによって消去される。電子が浮遊ゲート２４から消去ゲート２８にトンネリングすることにより、浮遊ゲート２４が陽電荷を帯び、読み出し状態のセル１０がオンになる。その結果生じるセルの消去状態は、「１」状態として知られる。

メモリセル１０は、結合ゲート２６に高電圧を印加し、ソース線１４に高電圧を印加し、消去ゲート２８に中電圧を印加し、ビット線２０にプログラミング電流を印加することにより、ソース側ホットエレクトロンプログラミングメカニズムによってプログラミングされる。ワード線２２と浮遊ゲート２４との間の隙間を横切って流れる電子の一部は、浮遊ゲート２４の中へ注入するための十分なエネルギーを得ることにより、浮遊ゲート２４が陰電荷を帯び、読み出し状態のセル１０をオフにする。その結果生じるセルのプログラミングされた状態は、「０」状態として知られる。

メモリセル１０は、電流感知モードにおいて以下のように読み出す。バイアス電圧をビット線２０上に印加し、バイアス電圧をワード線２２上に印加し、バイアス電圧を結合ゲート２６上に印加し、バイアス又はゼロ電圧を消去ゲート２８上に印加し、接地をソース線１４上に印加する。消去状態では、ビット線２０からソース線１４に流れるセル電流が存在し、プログラム状態では、ビット線２０からソース線１４へのわずかな又はゼロのセル電流のフローが存在する。代替的に、メモリセル１０を逆電流感知モードで読み出すことができ、このモードでは、ビット線２０を接地して、バイアス電圧をソース線２４上に印加する。このモードでは、電流は、ソース線１４からビット線２０へと逆方向に進む。

メモリセル１０は、代替的に、以下のようにして電圧感知モードで読み出すことができる。バイアス電流（接地への）をビット線２０上に印加し、バイアス電圧をワード線２２上に印加し、バイアス電圧を結合ゲート２６上に印加し、バイアス電圧を消去ゲート２８上に印加し、バイアス電圧をソース線１４上に印加する。消去状態では、ビット線２０上にセル出力電圧（０Ｖを大幅に超える）が存在し、プログラム状態では、ビット線２０上にわずかな又はゼロに近い出力電圧が存在する。代替的に、メモリセル１０を逆電圧感知モードで読み出すことができ、このモードでは、ビット線２０をバイアス電圧にバイアスして、バイアス電流（接地への）をソース線１４上に印加する。このモードでは、メモリセル１０の出力電圧は、ビット線２０の代わりにソース線１４上にある。

先行技術はまた、メモリアレイ内のアドレスを選択し、かつアレイ内のビット線を選択するためのデコーディング回路も含む。図５は、先行技術のメモリシステム５００を示す。メモリシステム５００は、アレイ５３０及びアレイ５４０を備え、これらは、典型的には、浮遊ゲートメモリセルの同一のメモリアレイである。アドレス線５８０は、読み出し動作又は書き込み動作が適用されるメモリ場所のアドレス信号を担持する。アドレスデコーダ５１０及びアドレスデコーダ５２０は、データのワードが正しい場所から読み出されるように、又は、データのワードが正しい場所に書き込まれるように、アドレス線５８０上に担持されたアドレスをデコードし、アレイ５３０又はアレイ５４０内の適切なワード線及びビット線をアクティブ化する。この動作の一環として、アドレスデコーダ５１０は、ビット線マルチプレクサ５５０を制御し、アドレスデコーダ５２０は、ビット線マルチプレクサ５６０を制御する。

例として、アレイ５３０の特定のアドレスの読み出し動作中に、適切なワード線Ｘ及びビット線Ｙは、アレイ５３０においてアクティブ化され、ビット線マルチプレクサ５５０は、コンパレータ５７０への入力として、アレイ５３０内のその場所からのワード９５を出力する。同時に、アレイ５４０に対する全てのワード線は、読み出し動作がアレイ５４０に関与しないので、オフである。アレイ５３０においてアクティブ化された同じビット線Ｙは、アレイ５４０においてアクティブ化され、ビット線マルチプレクサ５６０は、コンパレータ５７０への入力として、ビット線Ｙからのワード９６を出力する。どのワード線もアレイ５４０に対してアクティブ化されなかったので、ワード９６は、アレイ５４０に記憶されたデータを構成するのではなく、むしろ、ビット線マルチプレクサ５６０内に記憶されたプリチャージ電圧を表現する。この電圧は、コンパレータ５７０によって基準電圧として使用される。コンパレータ５７０は、ワード９５とワード９６とを比較する。当業者は、ワード９５が１つ以上のビットを備え、ワード９６が１つ以上のビットを備えることを理解するであろう。コンパレータ５７０は、ワード９５内及びワード９６内の各ビットにコンパレータ回路を備える。即ち、ワード９５及びワード９６が各々８ビットである場合、コンパレータ５７０は、８個のコンパレータ回路を備え、各コンパレータ回路は、ワード９５からの１ビットを、ワード９６内の同じ場所にある１ビットと比較する。出力線５９０は、各ビットペアの比較の結果を含む。

ワード９５内のビットがワード９６内の対応するビットより高くなる場合、「１」であると解釈され、出力線５９０は、この場所に「１」を含む。ワード９５内のビットがワード９６内の対応するビット以下である場合、「０」であると解釈され、出力線５９０は、この場所に「０」を含む。

当業者は、図５の先行技術システムが、マルチプレクサの２つのステージ、アドレスデコーダ５１０及び５２０、並びにビット線マルチプレクサ５５０及び５６０を含むことを認識するであろう。ビット線をプリチャージする能力は、読み出し動作に関与したマルチプレクサのステージの数によって直接影響を受ける。

図６Ａは、図５の設計をより詳細に示す。感知増幅器６００は、選択されたメモリセル６４０（アレイ５３０内のセルであり得る）に結合された第１の回路と、ダミーセル６５０（アレイ５４０内のセルであり得る）に結合された第２の回路とを備える。第１の回路は、アドレスＭＵＸレベル６３０の一部（アドレスデコーダ５１０の一部分である）を備え、第２の回路は、アドレスＭＵＸレベル６３０の一部（アドレスデコーダ５２０の一部分である）を備える。第１の回路は、ビット線のＭＵＸレベル６２０の一部（ビット線マルチプレクサ５５０の一部分である）を更に備え、第２の回路は、ダミービット線ＭＵＸレベル６２０の一部（ビット線マルチプレクサ５６０の一部分である）を備える。第１の回路は、ＰＭＯＳトランジスタ６０１、６０２、及び６０７を更に備え、第２の回路は、ＰＭＯＳトランジスタ６０８、６０９、及び６１４を更に備える。

ノードＩＯＲ及びＤＵＭＩＯＲは、比較器６１５の入力に結合される。比較器６１５の出力は、インバータ６１６に結合される。インバータ６１６の出力は、選択されたセル６４０内に記憶された値を示す、信号ＤＯＵＴを出力する、バッファ６１７に結合される。この先行技術の設計において、ＰＭＯＳトランジスタ６０１及び６０８は、対称的ではない。

図６Ｂは、感知増幅器６００の一定の動作特性を図示する。タイミング線図６６０は、典型的に、プリチャージ期間中に発生し、読み出し動作に先行する、プリチャージ動作中のＰＣＨＥＮＢ、ＤＵＭＩＯＲ、ＩＯＲ、Ｐｒｅ＿ＢＬ、及びＢＬの挙動を示す。見られ得るように、遅延Ｔ１は、望ましいものではなく、プリチャージ時間の不要な増加を表す。

線図６７０は、選択されたセル６４０が「１」を記憶している状況を示す。一度、読み出し動作を開始すると、ＩＯＲは、ＤＵＭＩＯＲのプリチャージ値を下回って、接地の方へ引き込まれる。線図６８０は、選択されたセル６４０が「０」を記憶している状況を示す。一度、読み出し動作を開始すると、ＩＯＲは、ＤＵＭＩＯＲのプリチャージ値を上回って、ＶＤＤの方へ引き込まれる。

フラッシュメモリシステムがコンピューティング及び電子デバイスの全ての様式で遍在するようになると、より高速な読み出し及び動作を可能にし、かつ可能な限り高速でビット線をプリチャージすることができる設計を作成することがますます重要である。

本発明は、プリチャージ動作に必要とされる時間量を低減し、それによって、読み出し動作のためのより高速なシステムを作成する。一実施形態は、プリチャージ期間中に選択されたフラッシュメモリセル及びダミーフラッシュメモリセル用のビット線をプリチャージするための改良されたプリチャージ回路を備え、これは、より高速な読み出し動作を結果としてもたらす。別の実施形態は、読み出し動作中に使用されるマルチプレクサの１つのレベルを除去し、これはまた、プリチャージ動作に必要とされる時間量を低減し、更に、より高速な読み出し動作を結果としてもたらす。

本発明の方法を適用することができる先行技術の不揮発性メモリセルの断面図である。プリチャージ回路の実施形態を示す。図２のプリチャージ回路との使用のための感知増幅器を示す。プリチャージ及び読み出し動作中の図２〜図３の実施形態の特性を示す。先行技術のメモリシステムを示す。先行技術の感知増幅器を示す。プリチャージ動作中の図６Ａの先行技術の感知増幅器の特性を示す。改良された感知増幅器の実施形態を示す。図７Ａの感知増幅器の特性を示す。図７Ａの感知増幅器の特性を示す。

実施形態が、図２及び図３に示される。図２において、回路２００は、選択されたメモリセル２２０に結合された第１のサブ回路と、ダミーメモリセル２３０に結合された第２のサブ回路とを備える。選択されたメモリセル２２０及びダミーメモリセル２３０は各々、図１に示されるタイプのものであり得る。他のタイプもまた、先行技術において既知である。

第１のサブ回路は、ＰＭＯＳトランジスタ２０２、２０３、及び２０４、並びにＮＭＯＳトランジスタ２０５を備え、示されるように構成される。第２のサブ回路は、ＰＭＯＳトランジスタ２０６、２０７、及び２０８、並びにＮＭＯＳトランジスタ２０９を備え、示されるように構成される。第１のサブ回路及び第２のサブ回路は、基準電流発生器２０１及びＰＭＯＳトランジスタ２１０に各々結合される。

プリチャージ期間中、ＡＴＤ＿Ｂ（アドレス遷移検出）が低位に引き込まれ、ＰＭＯＳトランジスタ２０２、２０６、及び２１０をオンにする。ＳＥＮＢが低位に引き込まれ、ＶＤＤ１２に結合されている、ＰＭＯＳトランジスタ２０３及び２０７をオンにする。これは、この例において１．２ボルトである、およそＶＤＤ１２になる、同じ電圧で配置されているノードＩＯＲ及びＤＵＭＩＯＲを結果としてもたらす。ＹＥＮＢ＿Ｂ（列有効）が高位に引き込まれ、ＮＭＯＳトランジスタ２０５及び２０９をオンにし、かつＰＭＯＳトランジスタ２０４及び２０８をオフにし、接地されているノードＢＬ（ビット線）及びＤＵＭＢＬ（ダミービット線）を結果としてもたらす。

読み出し動作中、ＡＴＤ＿Ｂは、高位に引き込まれ、ＰＭＯＳトランジスタ２０２、２０６、及び２１０をオフにする。読み出し動作が開始する瞬間において、ノードＩＯＲ及びＤＵＭＩＯＲは、依然として電圧ＶＤＤ１２にある。読み出し動作中、ＹＥＮＢ＿Ｂは、低位に引き込まれ、ＰＭＯＳトランジスタ２０４及び２０８をオンにし、かつＮＭＯＳトランジスタ２０５及び２０９をオフにする。ビット線ＢＬは、選択されたセル２２０に結合され、ダミービット線ＤＵＭＢＬは、ダミーメモリセル２３０に結合される。選択されたセル２２０はまた、ワード線ＷＬ＿ＴＯＰに結合され、ダミーメモリセル２３０は、ワード線ＷＬ＿ＢＯＴに結合される。ビット線ＢＬ及びダミービット線ＤＵＭＢＬ上の電圧は、選択されたメモリセル２２０及びダミーメモリセル２３０によって引き出された電流の影響を受ける。ＢＬ及びＤＵＭＢＬは、読み出しモード中に、それぞれ、ＩＯ及びＤＵＭＩＯＲと同じ電位を維持する。

図３を参照すると、比較器及び信号発生回路３００が示される。第１の回路３０１は、入力ＡＴＤ＿Ｂ（読み出しアドレスが受信されたときにアサートされる、アドレス遷移検出器）及びＳＡＬ（感知アドレス線）を受信し、出力ＳＡＰＣＨ（感知増幅器プリチャージ信号）を生成し、感知データが次の読み出しサイクルまで変化されないことを確実にするように設計されている。

ノードＩＯＲ及びＤＵＭＩＯＲは、図２のそれらの符号と同じノードに接続される。ＩＯＲは、示されるように、ＰＭＯＳトランジスタ３０２及び３０４、インバータ３０３、並びに比較器３０８に結合される。ＤＵＭＩＯＲは、示されるように、ＰＭＯＳトランジスタ３０５及び３０７、インバータ３０６、並びに比較器３０８に結合される。比較器３０８はまた、ＮＭＯＳトランジスタ３０９に結合される。

プリチャージ期間中、ＳＡＰＣＨが低位に引き込まれ、ノードＶＤＯ及びＶＤＯ＿ＮをＶＤＤ１２に引き上げさせ、ＳＡＬは、高位に引き込まれ、比較器３０８内のノードを接地に引き下げる。

読み出し動作中、ＳＡＬが低位に引き込まれ、かつＳＡＰＣＨが高位に引き込まれ、ＰＭＯＳトランジスタ３０４及び３０７がオンにされ、かつＰＭＯＳトランジスタ３０２及び３０５がオフにされることを結果としてもたらす。ＩＯＲ及びＤＵＭＩＯＲは、各々が、それぞれ、ノードＶＤＯ＿Ｎ及びＶＤＯから電流を引き出す、「レース」条件に入る。ノードＶＤＯ＿Ｎ及びＶＤＯのうちの１つが一定の閾値未満に低下するとき、比較器３０８は、他のノードをＶＤＤ１２に引き込ませ、これはまた、ノードが接地されることを結果としてもたらす。例えば、ＶＤＯ＿Ｎが閾値未満に低下した場合、まず、ＶＤＯが、ＰＭＯＳトランジスタを介してＶＤＤ１２に引き上げられる。ＶＤＯは、次に、ＮＭＯＳトランジスタを介してＶＤＯ＿Ｎを接地させる。最終結果は、ＶＤＯ＿Ｎ及びＶＤＯが反対の値にある。一方の状態が、選択されたメモリセル２２０内に記憶されている「１」を反映し、他方の状態が、選択されたメモリセル２２０内に記憶されている「０」を反映する。

図４は、プリチャージ期間から読み出しモードまでの例示的な順序のタイミング線図４００を示し、図３に示された信号、すなわち、ＹＥＮＢ＿Ｂ、ＷＬ＿ＴＯＰ、ＡＴＤ＿Ｂ、ＳＡＬ、ＳＡＰＣＨ、ＢＬ／ＤＭＢＬ、ＩＯＲ／ＤＵＭＩＯＲ、ＶＤＯ＿Ｎ／ＶＤＯ、及びＳＥＮＢ＿Ｂを示す。

図７Ａは、図６Ａの先行技術の感知増幅器６００に見出された遅延時間を短縮する、改良された感知増幅器の実施形態を示す。

感知増幅器７００は、感知増幅器６００と同様の構成要素を含み、共通構成要素は、効率化のために再度説明されない。感知増幅器は、ＰＭＯＳトランジスタ７０１、７０２、７０３、及び７０４を備える。ＰＭＯＳトランジスタ７０１及び７０３は、完全に対称的である。ノードＩＯＲ＿Ｔ及びＩＯＲ＿Ｂは、比較器７０５に入力される。比較器の出力は、インバータ７０６及びインバータ７０７内に供給される。インバータ７０６の出力は、マルチプレクサ７０９内に入力される。インバータ７０７の出力は、インバータ７０８内に入力される。インバータ７０８の出力は、マルチプレクサ７０９内に入力される。マルチプレクサ７０９は、信号ＳＥＬＴＯＰによって制御される。マルチプレクサ７０９の出力は、選択されたトップセル７１１又は選択されたボトムセル７１２内に記憶された値を表す、ＤＯＵＴを出力する、バッファ７１０内に供給される。

特に、本実施形態において、どのビット線／ダミービット線マルチプレクサレベルも必要とされない。多重化のレベルを除去することによって、実施形態は、プリチャージ動作の遅延量を低減することができる。また、本実施形態において、「ダミーセル」は、存在しない。両方のセル７１１及び７１２が、データを記憶するために使用され得る。それらのセルの一方の読み出し動作中、他方のセルは、接続解除され、接続解除されたセルのビット線上に記憶されている電荷は、依然として接続されている、選択されたメモリセルに対する比較点として使用される。

図７Ｂは、感知増幅器７００のいくつかの特性を示す。選択されたトップセル７１１内の値を読み出すことが所望されるとき、ＷＬ＿ＴＯＰがアサートされ、ＷＬ＿ＢＯＴがデアサートされる。ＴＯＰ＿ＳＥＮＢは、低位にあり、ＢＯＴ＿ＳＥＮＤＢは、高位にある。その結果、初期のノードＩＯＲ＿Ｂは、プリチャージ動作によって確立された電圧レベルである。選択されたトップセル７１１が「１」を記憶している場合、ＩＯＲ＿Ｔは、ＩＯＲ＿Ｂの値未満に引き下げられる。選択されたトップセル７１１が「０」を記憶している場合、ＩＯＲ＿Ｔは、ＩＯＲ＿Ｂの値よりも高い値に引き上げられる。

選択されたボトムセル７１２内の値を読み出すことが所望されるとき、ＷＬ＿ＴＯＰがアサートされ、ＷＬ＿ＢＯＴがデアサートされる。ＴＯＰ＿ＳＥＮＢは、高位にあり、ＢＯＴ＿ＳＥＮＤＢは、低位にある。その結果、初期のノードＩＯＲ＿Ｔは、プリチャージ動作によって確立された電圧レベルである。選択されたボトムセル７１２が「１」を記憶している場合、ＩＯＲ＿Ｂは、ＩＯＲ＿Ｔの値未満に引き下げられる。選択されたボトムセル７１２が「０」を記憶している場合、ＩＯＲ＿Ｂは、ＩＯＲ＿Ｔの値よりも高い値に引き上げられる。

図７Ｃは、感知増幅器７００の追加の性能特性を示す。タイミング線図７６０は、プリチャージ動作中、Ｐｒｅ−ＢＬ及びＢＬの挙動を示す。リーダがリコールする際、図６Ｂにおいて、プリチャージがビット線ＢＬ上で開始する前に、Ｔ１の遅延が存在した。本明細書では、かかる遅延が存在せず、プリチャージ動作が時間Ｔ１だけ、より高速に発生する。これは、図６Ａ及び図６Ｂの設計に対する実質的な改良である。

本明細書における本発明に対する言及は、いかなる請求項又は請求項の用語の範囲も限定することを意図するものではなく、代わりに請求項の１つ以上によって包含されることがある１つ以上の特徴に言及することを意図するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。本明細書で使用される、用語「〜上に（over）」及び「〜の上に（on）」はともに、「直接的に〜の上に」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「間接的に〜の上に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接的に隣接する」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に隣接する」（中間の材料、要素、又は間隙が間に配設されている）を含む。例えば、「基板上に」要素を形成することは、中間材料／要素が介在せずに直接的に基板の上にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。

Claims

フラッシュメモリセルの第１のアレイ内又はフラッシュメモリセルの第２のアレイ内の選択されたフラッシュメモリセルを読み出すための感知回路であって、
前記第１のアレイ内の第１のビット線に結合された第１の回路と、
前記第２のアレイ内の第２のビット線に結合された第２の回路と、
前記第１の回路内の第１のノードに結合された第１の入力及び前記第２の回路内の第２のノードに結合された第２の入力を備える、比較器であって、前記比較器の出力が、第１の組のインバータに、かつ前記第１の組のインバータに対して平行に第２の組のインバータに結合され、前記第１の組のインバータが、奇数のインバータを備え、前記第２の組のインバータが、偶数のインバータを備える、比較器と、
前記第１の組のインバータの出力を受信するための第１の入力及び前記第２の組のインバータの出力を受信するための第２の入力を備える、マルチプレクサであって、前記マルチプレクサが、前記選択されたフラッシュメモリセル内に記憶されたデータを示す信号を出力するように選択信号によって制御される、マルチプレクサと、を備え、
前記選択信号が、第１の状態又は第２の状態に設定され、前記第１の状態が、第１のビット線が前記選択されたフラッシュメモリセルに結合され、かつ前記第２のビット線が基準ビット線であることを示し、前記第２の状態が、前記第１のビット線が基準ビット線であり、かつ前記第２のビット線が前記選択されたフラッシュメモリセルに結合されていることを示す、感知回路。
読み出し動作前に、前記第１のノード及び前記第２のノードを所定の電圧に充電するために、前記第１のノード及び前記第２のノードに結合されたプリチャージ回路を更に備える、請求項１に記載の感知回路。
前記第１の回路が、第１のＰＭＯＳトランジスタを備え、前記第２の回路が、第２のＰＭＯＳトランジスタを備え、前記第１のＰＭＯＳ及び第２のＰＭＯＳトランジスタが、対称的である、請求項１に記載の感知回路。
前記第１のＰＭＯＳ及び前記第２のＰＭＯＳトランジスタが、読み出し動作中にアクティブ化される、請求項３に記載の感知回路。
フラッシュメモリセルの第１のアレイ内の選択されたフラッシュメモリセルを読み出すための感知回路であって、
前記第１のアレイ内の第１のビット線に結合された第１の回路と、
フラッシュメモリセルの第２のアレイ内の第２のビット線に結合された第２の回路と、
前記第１の回路内の第１のノードに結合された第１の入力及び前記第２の回路内の第２のノードに結合された第２の入力を備える、比較器であって、前記比較器の出力が、前記選択されたフラッシュメモリセル内に記憶された値を示す、比較器と、を備え、
前記第１の回路が、前記第１のビット線を接地させ、かつプリチャージ期間中に前記第１のノードを所定の電圧にプリチャージするための回路を備え、前記第２の回路が、前記第２のビット線を接地させ、かつ前記プリチャージ期間中に前記第２のノードを前記所定の電圧にプリチャージするための回路を備える、感知回路。
前記第１の回路が、読み出しアクティブモード中に、前記第１のビット線及び前記第１のノードを前記所定の電圧にプリチャージするためのものを更に備え、前記第２の回路は、前記読み出しアクティブモード中に、前記第２のビット線及び前記第２のノードを前記所定の電圧にプリチャージするための回路を備える、請求項５に記載の感知回路。