TWI765828B - 記憶體 - Google Patents

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Abstract

本發明提供一種記憶體裝置，記憶體裝置包含3D資料記憶體及3D參考記憶體。參考記憶體用於產生用於感測資料記憶體中的資料的參考信號。轉換電路將來自參考記憶體中的記憶體單元的群組的信號轉換成參考信號。參考信號施加至感測放大器以感測儲存於資料記憶體中的被選定記憶體單元中的資料。

Description

記憶體
本發明是關於在記憶體積體電路中用於感測資料的電路組態，且特別是有關於3D非揮發性記憶體積體電路。
在高密度記憶體中，例如記憶體，製程、電壓以及溫度PVT的條件對不同裝置中及個別裝置內的記憶體單元的效能有不同影響。此問題反映在感測電路的設計。舉例而言，一些感測放大器方案涉及自被選定記憶體單元產生電壓，且比較電壓與參考電壓。自被選定記憶體單元所產生的電壓可隨裝置中及個別裝置的不同部分中的PVT條件而變化。這些變化擴展感測電路所需的資料狀態之間的感測邊限。當感測邊限高時，需要用於可靠操作的高電壓感測電路。高電壓感測電路可能無法與現代記憶體技術相容或難以和現代記憶體技術一同實施。
此外，參考電壓中的此類變化可有助於擴展感測邊限。舉例而言，參考電壓可使用能隙參考來產生。然而，能隙參考電路受製程及溫度變化影響，且此類變化可與記憶體單元表現不同。PVT變化的此問題亦有助於擴展可靠操作所需的感測邊限。
期望提供可改良高密度記憶體（例如3D快閃記憶體）中的感測邊限的技術。
描述一種用於記憶體裝置的技術，所述記憶體裝置包含資料記憶體及參考記憶體，且使用參考記憶體來產生在資料記憶體中感測資料的參考信號。參考信號可追蹤資料記憶體中的記憶體單元的PVT條件，從而實現用於包含高密度3D快閃記憶體的高密度記憶體的較佳感測邊限。
描述一種記憶體裝置，所述記憶體裝置包含資料記憶體及參考記憶體，具有將參考記憶體中的記憶體單元群組的信號轉換成參考信號的轉換電路。施加參考信號至感測放大器以感測儲存於資料記憶體中的被選定記憶體單元中的資料。
資料記憶體及參考記憶體可包含匹配3D記憶體結構，其中來自參考記憶體中的記憶體單元群組的信號結合可追蹤資料記憶體中的記憶體單元的PVT特性。
此外，描述一種記憶體裝置，所述記憶體裝置包含資料記憶體及參考記憶體，具有轉換電路，轉換電路轉換來自參考記憶體中的記憶體單元的第一群組的信號以產生第一參考信號，且轉換來自參考記憶體中的記憶體單元的第二群組的信號以產生第二參考信號。第一參考信號及第二參考信號中的一者基於經存取以用於讀取的資料記憶體中的區而進行選擇，且施加至感測放大器以感測儲存於資料記憶體中的被選定記憶體單元中的資料。
描述參考記憶體的各種實施例。在一實例中，參考記憶體包括多個記憶體單元，包含非主動記憶體單元及記憶體單元的主動群組。記憶體單元的主動群組連接至區域參考位元線且連接至參考記憶體中的參考字元線。轉換電路結合來自記憶體單元的主動群組的區域參考位元線上的信號以產生參考信號。
如本文中所描述的參考記憶體可包含具有多個片層的堆疊結構，每一片層包含在堆疊結構的個別層中的水平字元線的堆疊及立式導體的集合。記憶體單元在堆疊的水平字元線的層具有鄰近立式導體之間的水平通道。記憶體單元的群組設置於多個片層的一片層中，且用於產生如上所述的參考信號。水平字元線的堆疊包含用於記憶體單元的群組的參考字元線。參考字元線驅動器將字元線參考電壓施加至參考字元線，且將取消選擇電壓施加至參考記憶體中的其他字元線。用於群組中的記憶體單元的立式導體連接至可覆蓋於堆疊的區域參考位元線。區域參考位元線連接至轉換電路以產生參考信號。
描述的實施例中，參考記憶體中的記憶體單元的第一群組設置於片層的一個字元線層中，且參考記憶體中的記憶體單元的第二群組設置於片層中的第二字線層上。描述的實施例中，參考記憶體中的記憶體單元的第一群組設置於片層中的一者中，且參考記憶體中的記憶體單元的第二群組設置於片層中的另一者中。
轉換電路的實施例可包含加總節點，來自參考記憶體中的記憶體單元的群組中的記憶體單元的電流在所述加總節點處經加總以產生總電流。施加總電流至電流鏡電路，電流鏡電路鏡射所述總電流，從而將所述總電流劃分為參考電流的目標電流準位。可施加參考電流至電流/電壓轉換器以產生作為感測放大器中電壓比較器的輸入端的參考信號。
在審閱接下來的圖式、詳細描述以及申請專利範圍之後可見本發明技術的其他態樣及優勢。
請參考圖1至圖24並對照本發明技術的實施例的詳細描述。
圖1繪示包含資料記憶體及參考記憶體的積體電路裝置的佈局圖。在此實例中，佈局中的積體電路記憶體裝置具有資料記憶體區，所述資料記憶體區具有兩個平面，平面0及平面1。各平面包括磚（例如磚111）的個別陣列。在一些實施例中，磚包括3D多層結構，所述結構的實例在下文中更詳細地加以描述。
磚以列配置，例如平面0中的列121至列128。每一平面中，磚的行稱為排組（Bank），例如平面1中的Bank K。在此實例中，每一排組包含用於記憶體冗餘操作的冗餘磚（redundant tile），例如Red. 磚130。在此圖式中，每一磚被標註為16Mb，可知每一磚包含足以儲存16M位元（Megabit）的資料的記憶體單元。在此實例中，各自包含64個磚的兩平面提供具有容量為2G位元（Gigabit）的記憶體，其中每一磚包含16Mb的記憶體單元。當然，可以其他的磚大小及其他的平面大小來實施。記憶體裝置的實施例可例如具有約數Tera位元（Terabit）的容量。
平面0與平面1之間存在第一周邊區108，其包含支援記憶體操作的周邊電路。此外，平面0及平面1左邊的第二周邊區101亦包含支援記憶體操作的周邊電路。
如示意性說明，第一周邊區108包含感測電路，所述感測電路包含連接至平面0及平面1中的個別排組的多個感測放大器（sense amplifier，SA）電路（例如SA電路103）。繪示於平面0的排組上方的全域位元線（global bit line，GBL）110，亦稱為資料位元線（data bit line），包含磚111且延伸至對應的感測放大器電路103。多個全域位元線（圖未繪示）可實施於磚的每一排組上方，其能夠感測來自被選定磚的多個併排的記憶體單元。
如圖所示，多個感測放大器電路包含感測放大器電路SA(1)至感測放大器電路SA(K)，一一對應於平面0及平面1中的各排組。每一感測放大器電路可包含用於排組中的每一全域位元線的一個感測放大器。
在此佈局中，第二周邊區101包含耦接至輸入/輸出接點105的其他周邊電路以及參考系統102，所述其他周邊電路包含輸入/輸出驅動器（圖未繪示）。
在一些實施例中，參考系統102包含參考記憶體，所述參考記憶體包括與資料記憶體中的磚匹配的3D多層結構。參考系統102藉由偏壓記憶體單元的群組來產生一或多個信號。此一或多個信號在位於第一周邊區或第二周邊區中的轉換電路中被轉換為參考信號，所述參考信號用於在資料記憶體中感測資料的感測放大器電路（例如SA電路103）作為參考。從參考系統102至感測放大器電路的信號路徑的電容，可與從資料記憶體中的被選定磚至感測放大器電路所包含的全域位元線的信號路徑的電容不同。因此，補償電容104被包含在參考信號的信號路徑上。在一個實施例中，為了電容匹配的目的，補償電容104可包含虛擬全域位元線，所述虛擬全域位元線的結構與全域位元線的結構匹配。在包含用於給定平面的感測放大器中的一些或全部的感測放大器的群組共用參考電流產生器的實施例中，可共用補償電容104，且可針對補償電容104設置一個虛擬全域位元線於給定平面中。在存在用於每一排組及每一感測放大器的個別參考電流產生器的另一實施例中，補償電容104可個別用於每一排組，且每一排組可存在一個虛擬全域位元線。用於電容匹配的適當尺寸的其他電容結構可節省面積，包含MOS電容（具有在一個節點處連接在一起的源極及汲極以及形成另一節點以形成電容端子的閘極的MOS電晶體結構）、金屬絕緣體金屬MIM電容（包含形成於由層間介電質或金屬間介電質分離的圖案化導體層中的端子）以及各種類型的接面電容。在一個實例中，補償電容104可包括具有相對薄的閘極介電質的MOS電容，從而實現節省大體上的面積。
本文中描述技術的實施例，可參考具有如圖1所示佈局的積體電路記憶體。當然，可利用適合特定實施例的其他佈局配置。
感測電路可藉由比較參考單元電流與目標單元電流來區分資料記憶體中的高/低閾值電壓狀態。參考記憶體中的多個記憶體單元可藉由轉換電路連接在一起，例如藉由將區域參考位元線一起連接在共同參考位元線上，以平均雜訊並改善感測邊限。參考記憶體中的多個記憶體單元可經組態以用於一起編程、抹除及讀取。閾值微調方案可用於將參考記憶體中的記憶體單元編程為在高於目標感測電流因子的程度上接近參考單元，且接著其可使用將PVT條件保存在參考記憶體中的電流鏡電路或其他轉換電路而經減小所述因子。此外，參考記憶體可在資料記憶體的讀取期間使用較小字元線（word line，WL）偏壓（例如，5.5V），但與陣列相同的全域位元線偏壓（例如，1.8V）。
對於參考記憶體，用於製程均一性的小陣列面積（X/Y：20微米至30微米）可被用於實施微型陣列，所述微型陣列使用相同的製程技術以形成資料記憶體。
參考系統可位於記憶體裝置上的周邊區處，從而保持資料記憶體的陣列均一性。另一方面，用於資料記憶體中的記憶體單元的電容負載可比用於參考記憶體的記憶體單元的電容負載大許多。為了平衡參考信號路徑與資料信號路徑之間的電容負載，可將類似電容負載（例如，MOS電容或MIM電容）添加至參考信號路徑。
可引入超過一個參考信號以覆蓋偏離的單元（例如，邊緣WL單元）。此外，為了獲得感測邊限，可對不同群組中不同數量的單元進行加總，或對不同群組採用不同的參考電壓VREF。
圖1為記憶體的實例，當中包含的資料記憶體包括記憶體單元的3D配置，記憶體單元包含一或多個資料記憶體排組。每一資料記憶體排組包含全域位元線的相異集合，全域位元線的相異集合具有至少一個成員及多個相異磚。每一資料記憶體排組的多個相異磚中的每一相異磚包含耦接至相異磚的記憶體單元的多個區域位元線及多個字元線，且位元線電晶體經組態以將相異磚的多個區域位元線連接至用於資料記憶體排組的全域位元線的相異集合中的對應全域位元線。記憶體亦包含參考記憶體，其包括記憶體單元的3D配置。參考記憶體包含耦接至參考記憶體的記憶體單元的多個區域參考位元線及多個字元線，且位元線電晶體經組態以將多個區域參考位元線連接至用於參考記憶體的參考位元線。記憶體包含將參考位元線上的信號轉換成參考信號的轉換電路。圖1所示的記憶體包含感測放大器的一或多個相異集合。每一相異集合耦接至一或多個資料記憶體排組的對應資料記憶體排組的全域位元線的相異集合且耦接至轉換電路，以回應於全域位元線的相異集合上的記憶體陣列信號與參考信號的比較而感測儲存於對應資料記憶體排組中的被選定記憶體單元中的資料。
圖2繪示由包含資料記憶體的記憶體單元的3D多層結構實施的磚的實例的平面圖，所述磚可用於如圖1的裝置。磚包含堆疊結構230及位元線電晶體結構220。
在此實施例中，堆疊結構230包括片層210A至片層210I多個片層。每一片層包含堆疊的個別層中的水平字元線（例如用於片層210A的211、212、213、214）的集合。為簡化圖式，僅繪示四層。在此實施例中，每一片層包含延伸穿過堆疊結構中的片層的水平字元線的多個導柱（例如219）。
每一導柱包括絕緣填充物，所述絕緣填充物具有經組態為區域源極線的立式導體219S及經組態為區域位元線的立式導體219B。雖然圖未繪示，但半導體通道材料包圍導柱的絕緣填充物以在經組態為區域位元線的立式導體與經組態為區域源極線的立式導體之間延伸的水平字元線的層提供用於記憶體單元的通道。導柱的展開圖繪示於圖3至圖5中。如圖2所繪示的3D記憶體的描述經提供於2021年2月8日提交的名稱為彎曲通道記憶體裝置（CURVED CHANNEL MEMORY DEVICE）的共同擁有的美國專利申請案第17/170,542號中，所述美國專利申請案如同本文中所完全闡述一般以引用的方式併入。
每一片層包含經組態以用於區域位元線的立式導體的集合及經組態以用於區域源極線的立式導體的集合。在此實例中，每一片層包含導柱的兩個偏移列。覆蓋於圖案化導體層中的堆疊結構的為多個區域位元線及源極線導體231（在圖中僅展示每一片層中的導柱的子集上方，但區域位元線及源極線導體覆蓋於用作記憶體的所有導柱）。集合中的區域位元線導體231延伸至位元線電晶體結構220，其中其經由位元線選擇電晶體連接至全域位元線，所述全域位元線覆蓋於如上文所論述的排組中的所有磚。在此組態中，在磚的每一片層中，區域位元線導體連接至經配置為區域位元線導體的一個立式導體。同樣地，集合中的源極線導體231經由源極選擇電晶體（圖未繪示）連接至源極側偏壓電路。
在此實例中，水平字元線在堆疊結構的每一側上的階梯結構中經由接點（例如接點215至接點218）連接至對應字元線驅動器。
圖3繪示如圖2所示之片層的堆疊結構中的四個導柱330、導柱331、導柱332、導柱333的展開圖。堆疊中的水平字元線（WL）311環繞導柱330至導柱333。導柱330至導柱333各自包括由半導體通道材料（例如323）填充的絕緣填充物。資料儲存結構（例如322）環繞半導體通道材料。資料儲存結構可為包含多個介電質的介電電荷捕獲結構，所述介電電荷捕獲結構包含經組態為穿隧層的一或多個層、經組態為電荷捕獲層的一或多個層以及經組態為阻擋層的一或多個層。
圖4繪示如圖3所示的線A-A'上截取的橫截面。圖5繪示如圖3所示的線B-B'上截取的橫截面。
在圖4中，設置水平字元線311於字元線層WL5。導柱333包含具有接觸半導體通道材料323（圖未繪示）的立式導體320、立式導體321的絕緣核心以形成用於每一字元線層的記憶體單元的源極/汲極端子。在圖5中，橫截面並不跨越立式導體。其繪示由半導體通道材料323包圍的絕緣填充物。此外，資料儲存結構322設置於半導體通道材料與字元線之間。
圖6繪示如圖2所示之3D記憶體結構中部分記憶體結構的電路示意圖，展示兩個片層及兩個字元線層的一部分。經組態為區域源極線（例如650）及區域位元線（例如651）的立式導體垂直地延伸穿過堆疊結構。記憶體單元（例如660）在經組態為區域源極線的立式導體與經組態為區域位元線的立式導體之間延伸。標示「y」的第一片層包含字元線WL (y, z)及字元線WL (y, z+1)。標示「y+1」的第二片層包含字元線WL (y+1, z)及字元線WL (y+1, z+1)，其中字元線層由標示「z」來表示，且磚中的片層位置由標示「y」來表示。沿著片層中的列的個別區域位元線的位置在XYZ座標中將由標示「x」來表示。在此實例中，在兩個片層中的每一者中，針對單元的兩個堆疊說明在x = 1的情況下的區域位元線LBL(1)、在x = 2的情況下的區域位元線LBL(2)，以及區域源極線LSL(1)及區域源極線LSL(2)。
圖7提供片層701的透視示意圖。片層701包含水平字元線702的堆疊。經組態為區域位元線（例如721）的導體的集合及經組態為區域源極線（例如741）的導體的集合被設置於此片層701上方，並且連接至對應立式導體。區域源極線的集合連接至源極線電晶體740以將區域源極線連接至源極側偏壓電路，所述源極側偏壓電路由接地符號745表示，且可包含共同源極線。在一些實施例中，源極側偏壓電路可提供除接地以外的電壓。區域位元線的集合連接至位元線電晶體720的集合。在此實例中，位元線電晶體720的集合藉由中間導體760將區域位元線連接至對應全域位元線780。片層中的不同區域位元線可取決於操作而在不同層經偏壓，且藉此連接至獨立全域位元線。在一些實施例中，多個區域位元線共用單一全域位元線，且由於位元線電晶體上的行解碼而一次一個地連接至對應區域位元線。
圖3至圖7的實施例可實施NOR結構快閃記憶體裝置及AND結構快閃記憶體裝置，針對記憶體單元的每一堆疊具有分開的區域源極線及區域位元線。或者，實施例可包含虛擬接地NOR結構記憶體裝置及虛擬AND結構記憶體裝置，其中立式導體可被共用於記憶體單元的鄰近堆疊之間，且經組態以作為區域位元線（或參考記憶體中的區域參考位元線）及區域源極線（或參考記憶體中的區域參考源極線）兩者用於操作。虛擬接地NOR結構及虛擬AND結構的描述經提供於本案發明人等共同擁有的2021年2月08日提交的名稱為彎曲通道3D記憶體裝置（CURVED CHANNEL 3D MEMORY DEVICE）的美國專利申請案第17/170,542號（MXIC 2314-1）及2021年4月14日提交的名稱為3D虛擬接地記憶體及其製造方法（3D VIRTUAL GROUND MEMORY AND MANUFACTURING METHODS FOR SAME）的美國專利申請案第17/230,114號（MXIC 2318-1）中，所述美國專利申請案如同本文中所完全闡述一般以引用的方式併入。
本文中描述記憶體的實施例，包含記憶體積體電路，其包括配置於排組中的多個磚及配置於平面中的排組。資料記憶體中的每一相異磚包括：多個片層、多個立式導體、資料儲存結構以及半導體通道材料。多個片層中的每一片層包括絕緣體材料及字元線材料的交替層的堆疊，字元線材料的層經組態為多個字元線中的字元線。多個立式導體被穿過堆疊設置的絕緣導柱分離，經組態為多個區域位元線中的區域位元線。資料儲存結構在絕緣導柱與字元線材料的層的交叉點處設置於字元線材料的層的內表面上。半導體通道材料在絕緣導柱與字元線材料的層的交叉點處位於絕緣導柱與資料儲存結構之間，半導體通道材料在鄰近立式導體中的源極/汲極端子之間形成記憶體單元的導電路徑。此外，記憶體包含：參考陣列、多個立式導體、資料儲存結構以及半導體通道材料。參考陣列包括多個參考片層，且多個參考片層中的每一參考片層包括絕緣體材料及字元線材料的交替層的堆疊，字元線材料的層經組態為多個參考字元線中的參考字元線。多個立式導體由穿過堆疊設置的絕緣導柱分離，經組態為多個區域參考位元線。資料儲存結構在絕緣導柱與字元線材料的層的交叉點處設置於字元線材料的層的內表面上。半導體通道材料在絕緣導柱與字元線材料的層的交叉點處位於絕緣導柱與資料儲存結構之間，半導體通道材料在鄰近立式導體中的源極/汲極端子之間形成記憶體單元的導電路徑。
本文中描述記憶體的實施例，其包含記憶體積體電路，其包括配置於排組中的多個磚及配置於平面中的排組。資料記憶體中的每一相異磚包括多個片層，且多個片層中的每一片層包括絕緣體材料及字元線材料的交替層與穿過交替層的多個立式導柱的堆疊，字元線材料的層中的一些或全部經組態為多個字元線中的字元線；其中多個立式導柱中的每一立式導柱包含第一立式導體、第二導電柱、多個導柱中的第一立式導體、多個立式導柱中的第二立式導體、資料儲存結構以及半導體通道材料。第二導電柱藉由絕緣體與第一導電柱分離。多個導柱中的第一立式導體經組態為多個區域參考位元線中的區域位元線。多個立式導柱中的第二立式導體經組態為區域源極線。資料儲存結構在立式導柱與字元線材料的層的交叉點處設置於字元線材料的層的內表面上。半導體通道材料在立式導柱與字元線材料的層的交叉點處位於絕緣體與資料儲存結構之間，半導體通道材料在立式導柱中的第一立式導體及第二立式導體中的源極/汲極端子之間形成記憶體單元的導電路徑。參考陣列亦包括多個參考片層，且多個參考片層中的每一參考片層包括絕緣體材料及字元線材料的交替層與穿過交替層的多個立式導柱的堆疊，字元線材料的層中的一或多者經組態為多個參考字元線中的參考字元線；其中多個立式導柱中的每一立式導柱包含第一立式導體、第二導電柱、多個導柱中的第一立式導體、多個立式導柱中的第二立式導體、資料儲存結構以及半導體通道材料；第二導電柱藉由絕緣體與第一導電柱分離；多個導柱中的第一立式導體經組態為多個區域參考位元線中的區域參考位元線；多個立式導柱中的第二立式導體經組態為區域源極線；資料儲存結構在立式導柱與字元線材料的層的交叉點處設置於字元線材料的層的內表面上；半導體通道材料在立式導柱與字元線材料的層的交叉點處位於絕緣體與資料儲存結構之間，半導體通道材料在立式導柱中的第一立式導體及第二立式導體中的源極/汲極端子之間形成記憶體單元的導電路徑。
圖8繪示區域位元線830的3D配置，且不同圖案化導體層中的磚的堆疊結構801上方的全域位元線880。在此圖中，設置區域位元線830在覆蓋於堆疊結構的圖案化導體層中。設置全域位元線880在覆蓋於區域位元線830的圖案化導體層中。全域位元線880在x方向上的間距可具有比區域位元線更大的間距。因此，舉例而言，四個區域位元線830的群組可共用單一全域位元線。位元線電晶體操作以自區域位元線的群組選擇用於特定經定址單元的當前區域位元線。立式導體（圖未繪示）穿過堆疊結構設置且連接至如上文所論述的對應區域位元線830。區域位元線830延伸至鄰近於磚中的堆疊結構的區且藉由插銷855或其他層間連接件連接至基板上的位元線電晶體820。位元線電晶體藉由插銷860或其他層間連接件將被選定磚的區域位元線連接至全域位元線（例如GBL 880）。全域位元線880延伸跨越磚至用於排組的周邊電路區810中的感測放大器，且經由插銷881或其他層間連接件結構連接。此實例中的字元線解碼器811使用例如在陣列下CMOS的技術來設置於堆疊結構之下。
圖9繪示包含資料記憶體900及參考記憶體950的記憶體裝置（例如圖1的記憶體裝置）的電路示意圖。資料記憶體900以圖6的示意圖繪示。資料記憶體900包含源極線電晶體（source line select transistor，SLT）940，其將區域源極線連接至共同源極線（common source line，CSL）942。此外，資料記憶體900包含位元線電晶體930，其將區域位元線（例如913）的被選定者連接至全域位元線（global bit line，GBL）932。位元線電晶體930被「勾勾」標記的被選定區域位元線解碼，未被選定區域位元線上「X」的標記是為了一次選擇一個區域位元線。繪示用於被選定記憶體單元910的讀取操作的偏壓配置。被選定記憶體單元910設置於水平字元線911上及區域位元線913上，所述區域位元線913藉由立式導體912連接至被選定記憶體單元910。在此實施例中，源極線電晶體940也被解碼，從而選擇區域源極線915，同時不連接其他區域源極線。字元線951接收偏壓電壓V READ，連接至共同源極線942的區域源極線915接收0V的參考電壓，且區域位元線913經由位元線電晶體930連接至全域位元線932，全域位元線932在感測電路999中被經偏壓於位元線讀取電壓。
參考記憶體950具有相同的示意性結構。參考記憶體950包含源極線電晶體（source line select transistor，SLT）990，其將區域參考源極線連接至共同參考源極線992。此外，參考記憶體950包含位元線電晶體（bit line transistor，BLT）980，其將區域參考位元線（例如953）的被選定者連接至參考位元線（reference bit line，RBL）982。
參考記憶體經組態以使得其PVT特性與資料記憶體的PVT特性匹配。因此，參考記憶體可具有與資料記憶體相同的三維配置，且可使用相同製造製程來製造。在一些實施例中，參考記憶體中的記憶體單元具有與資料記憶體中的記憶體單元相同的尺寸。在一些實施例中，參考記憶體中的記憶體單元使用與資料記憶體中的記憶體單元相同的製造製程來製造，且具有與資料記憶體中的記憶體單元相同的尺寸。
在此實例中，參考記憶體950偏壓以選擇記憶體單元群組，記憶體單元群組用以透過感測電路983於線998上產生參考信號。在讀取操作中，水平字元線951接收參考電壓V REF，參考電壓V REF可不同於施加至資料記憶體的讀取電壓V READ。相同片層中的未被選定字元線及未被選定片層中的未被選定字元線可被偏壓至共同取消選擇電壓，例如接地。
在區域參考位元線（例如953）上的記憶體單元960、記憶體單元961、記憶體單元962、記憶體單元963耦接至位元線電晶體980，所述位元線電晶體980均接通以將用於群組中的所有記憶體單元960至記憶體單元963的區域參考位元線的群組耦接至共同參考位元線982。此外，記憶體單元960、記憶體單元961、記憶體單元962、記憶體單元963的區域參考源極線耦接至源極線電晶體990，所述源極線電晶體990均接通以將區域參考源極線的群組耦接至共同參考源極線（common source line，CSL）992。在讀取操作期間，共同參考位元線982及共同參考源極線992可被偏壓於與資料記憶體中的全域位元線相同的電壓。在此實施例中，區域參考位元線上的電流在位元線電晶體980的加總節點處被加總，且施加參考位元線982，參考位元線982連接至轉換電路983的其他部分。此加總節點可視為轉換電路的部分。加總後的電流在轉換電路983中被轉換為線998上的參考信號，並施加至感測電路999。線998上的參考信號可在感測電路中與全域位元線932上的信號進行比較以指示儲存於資料記憶體900中的被選定記憶體單元中的資料。
在參考記憶體950的未被選定片層中，立式導體可斷開與區域參考位元線的連接，如於標示處970所示，斷開記憶體單元971與區域參考位元線953的連接。此對於區域參考位元線以下的立式導體可藉由省略堆疊結構中的立式導體與區域位元線設置於其中的覆蓋圖案化金屬層之間的立式連接來靜態地實現。此外，此可藉由從堆疊結構省略區域參考位元線來實現，堆疊結構不包含待利用的記憶體單元的群組。
於此實例中，在參考記憶體的靜態被選定片層的靜態被選定層中的四個記憶體單元群組被利用以產生用於記憶體陣列中的任何記憶體單元的參考信號。群組中的記憶體單元的數目可在改變以適應特定實施例，但可發現四個記憶體單元群組對於參考信號能提供良好特性，以用於感測3D配置中的所有或大部分資料記憶體上的記憶體單元。
圖10A繪示參考記憶體的記憶體單元的實例3D配置的平面圖，參考記憶體可用於利用如圖1的裝置中的磚（如圖2的磚）。圖10B繪示如圖10A的參考記憶體結構（如圖10A的參考記憶體結構）的3D配置的透視圖。參考記憶體包含此實例中的包含三個片層1010、片層1020、片層1030的堆疊結構，及位元線電晶體結構1080。如圖10B的參考記憶體結構可如上文相對於圖8所繪示而組態。此外，包含源極線電晶體結構。源極線電晶體結構可設置於與位元線電晶體結構1080相同的側上，或如所繪示的相對側上。
每一片層1010、片層1020、片層1030包含水平字元線的堆疊。例如片層1020包含四個對應字元線層中的水平字元線1001、水平字元線1002、水平字元線1003、水平字元線1004。字元線層的數目可與資料記憶體中實施的字元線層的數目相同。
每一片層1010、片層1020、片層1030包含延伸穿過片層的堆疊結構的多個導柱（例如導柱1011）。如圖2的結構中，每一導柱包括經組態為區域源極線的立式導體及經組態為區域位元線的立式導體。半導體通道材料包圍導柱的絕緣填充物以在水平字元線的層提供用於記憶體單元的通道，且在經組態為區域位元線的立式導體與經組態為區域源極線的立式導體之間延伸。參考記憶體可以與如上文所論述的資料記憶體相同的方式實施。
如在資料記憶體中，每一片層包含導柱的兩個偏移列。覆蓋於圖案導體層中的堆疊結構的為多個區域參考位元線（例如1055）及區域參考源極線（例如1056）。區域參考位元線延伸至位元線電晶體結構1040以用於連接至如上文所論述的轉換電路。區域參考源極線延伸至源極線電晶體結構1041，以用於連接至可包含共同源極線的源極側偏壓電路。
在參考記憶體中，利用記憶體單元群組1050產生參考信號。在此實例中，設置記憶體單元群組1050於水平字元線1002上的片層1020中。結合記憶體單元群組1050以用來產生參考信號，且可以是靜態被選定群組，當選擇群組作為參考單元時，所述靜態被選定群組自動地被偏壓。可藉由利用其接點將未被選定字元線連接至取消選擇偏壓電壓（例如接地）來靜態地選擇群組。在此實例中，片層1020中的接點1021、接點1022、接點1024（以及可選的接點1028、接點1026、接點1025）連接至取消選擇偏壓電壓。接點1027（以及可選的接點1023）連接至參考字元線電壓驅動器以在用於資料記憶體的讀取操作期間接收電壓V REF。
通過記憶體單元的電流流動經繪示於圖10A中。群組1050的參考記憶體單元的電流流動1058沿著區域參考位元線1055流動至經組態以用於區域位元線的立式導體，至字元線1002的層的記憶體單元，跨越記憶體單元，至經組態為區域源極線的立式導體，並直至區域參考源極線1056。此電流沿著區域參考源極線1056流動至源極線電晶體結構1041。在此情況下，在群組1050中存在四個導柱，且來自字元線1002的層上的四個記憶體單元的電流在如上所述的位元線結構中加總。
在此實例的未被選定片層1010及未被選定片層1030中，省略導柱中的立式導體與覆蓋區域參考源極線及區域參考位元線之間的立式連接件。同樣地，施加用於被選定片層1020的偏壓電壓的字元線驅動器電路可斷開與片層1030中接點1031至接點1034以及接點1035至接點1038的連接，且可斷開與片層1010中的接點1011至接點1014以及接點1015至接點1018的連接。亦可使用用來斷開未被選定片層連接的其他技術。
在此實例中，於參考記憶體堆疊結構中存在三個片層。第一片層及第三片層為斷開與用於產生參考信號的電路連接的虛擬片層。設置片層1020（主動片層）於第一片層與第三片層之間。藉由設置在虛擬片層之間的主動片層1020，主動片層的PVT特性可在較大條件範圍內與資料記憶體的PVT特性匹配。
在一些實施例中，在參考記憶體堆疊結構中可存在大於三個片層。舉例而言，在一些實施例中，可存在五個片層。
在圖10B中，區域參考位元線1052被設置於覆蓋於堆疊結構的圖案化導體層中。參考位元線1080被設置於覆蓋於區域參考位元線1052的圖案化導體層中。位元線電晶體操作以將用於記憶體單元的群組的區域參考位元線1052的群組連接至參考位元線1080。立式導體（圖未繪示）穿過堆疊結構設置且連接至如上文所論述的對應區域參考位元線1052。區域參考位元線1052延伸至鄰近於堆疊結構1001的區且藉由插銷1065或其他層間連接件連接至基板上的位元線電晶體1072。位元線電晶體1072藉由插銷1060或其他層間連接件將區域參考位元線連接至轉換電路的參考位元線1080。參考位元線1080延伸跨越此實例中的堆疊結構至包含轉換電路的其他組件的裝置上的區。此區可鄰近於用於資料記憶體的感測放大器電路。此外，參考位元線1080經由插銷1066連接至基板上的參考記憶體周邊電路1090，所述參考記憶體周邊電路1090包含用於編程操作及編程驗證操作的控制電路及偏壓電路，編程操作及編程驗證操作用於設置參考記憶體中的記憶體單元的閾值狀態，且被使用於資料記憶體的讀取操作期間。在一些實施例中，用於參考記憶體的閾值電壓微調操作可受製造工廠中的晶圓分選工具控制。控制及偏壓電路可執行下文參考圖24所描述的製程，以設置及微調參考記憶體中的記憶體單元的閾值電壓。
用於參考記憶體的字元線驅動器（XDEC）1071中的一些或全部可使用例如陣列下CMOS的技術來設置於堆疊結構之下。
在圖10B的實施例中，相對於位元線電晶體及字元線驅動器的配置，參考記憶體堆疊結構與資料記憶體中的磚的結構匹配。在一些實施例中，可使用用於這些組件的其他配置。
圖11繪示用於參考記憶體的參考堆疊中的片層的透視圖。片層包含位於相對側的階梯接點結構1102及階梯接點結構1104以及導柱區1100。針對此圖式的目的，水平字元線未繪示於導柱區中。片層包含配置於如參考圖10A所描述的兩個偏移列中的多個導柱（例如導柱1120）。被選定字元線1130的層的導柱1110、導柱1111、導柱1112、導柱1113上的記憶體單元（在位置1150中）的群組經組態以用於產生參考信號。導柱1110、導柱1111、導柱1112、導柱1113連接至個別區域參考位元線LRBL，而片層中的其他導柱不連接至此實例中的區域參考位元線。區域參考源極線未繪示於圖中。
被選定字元線1130連接至施加電壓V REF的字元線驅動器或其他偏壓電路。未被選定字元線（例如1135）連接至施加取消選擇電壓（例如接地）的字元線驅動器或其他偏壓電路。在此實例中，除了被選定字元線1130外的所有字元線為未被選定字元線，同時使用被選定字元線上的單元的群組來產生參考信號。
圖12繪示參考記憶體（圖10A及圖11的參考記憶體）的電路示意圖。參考記憶體包含主動片層1220及被設置於主動片層1220的相對側上的兩個浮接片層1221及浮接片層1222。每一片層包含x-z平面中的記憶體單元的陣列，其中x為字元線方向且z為立式垂直方向。浮接片層不連接至此示意圖中的區域參考位元線或區域參考源極線。在一些實施例中，浮接片層可被水平字元線上的取消選擇電壓偏壓。
參考字元線驅動器1250將參考電壓V REF施加至主動片層1220的被選定字元線1251。取消選擇驅動器1251將取消選擇電壓施加至主動片層1220的未被選定字元線（例如1252）。參考記憶體的區域參考位元線及區域參考源極線於1258標示處連接至主動片層1220中的對應立式導體。浮接片層或非主動片層不連接至區域參考位元線及區域參考源極線。在此實例中，用於產生參考信號的包含記憶體單元1271的記憶體單元群組包含四個單元，且因此存在四個區域參考位元線及四個區域參考源極線。區域參考位元線連接至參考位元線電晶體RBLT(X4) 1261，所述參考位元線電晶體RBLT(X4) 1261將其一起連接至轉換電路1280中的全域參考位元線1265，所述轉換電路1280回應於被選定群組的區域參考位元線上的結合電流而產生參考信號。區域參考源極線連接至參考源極線電晶體RSLT(X4) 1262，所述參考源極線電晶體RSLT(X4) 1262將其一起連接至全域參考共同源極線1263。
在線1268上的轉換電路1280的輸出端上施加參考信號至感測放大器1285。
圖13繪示包含資料記憶體的記憶體裝置（例如包含磚的片層1300）及位元線電晶體1301，片層1300及位元線電晶體1301將被選定區域位元線（圖未繪示）連接至全域位元線1302。全域位元線連接至電流/電壓轉換器1361以在電壓比較器1362的輸入端上的節點1369處產生電壓VD。電流/電壓轉換器1361可被實施於包含例如電阻或電晶體的各種電路中。電壓VD表示讀取操作期間在來自被選定記憶體單元的全域位元線中的電流，從而儲存於被選定記憶體單元中的資料。
此外，記憶體裝置包含參考記憶體，例如參考磚1310。參考磚包含參考單元的群組的主動片層1312及在主動片層1312的相對側上的非主動片層1311及非主動片層1313。非主動片層為浮接的，或在取消選擇狀態中被偏壓。參考磚1310包含參考位元線電晶體1314，所述參考位元線電晶體1314連接區域參考位元線至轉換電路1350中的加總節點1315。
轉換電路1350包含電流鏡電路，所述電流鏡電路將來自主動片層1312中的記憶體單元群組的電流總和（M*Iref）轉換為參考電流Iref。上述電流鏡電路包含一或多個具有相對有效通道寬度M = 4的PMOS電晶體1351。電晶體1351的汲極連接至加總節點1315。電晶體1351的源極連接至VDD（圖未示出）。電晶體1351的閘極連接至其汲極。上述的電流鏡電路包含一或多個具有相對有效通道寬度M = 1的PMOS電晶體1352。電晶體1352的汲極連接至NMOS電晶體1353的汲極。電晶體1352的源極連接至VDD（圖未示出）。電晶體1352的閘極連接至電晶體1351的閘極。電晶體1353具有連接至接地的源極及連接至其汲極的閘極。綜上所述，電晶體1352及電晶體1353鏡射電晶體1351中的電流，所述電流藉由電晶體1351及電晶體1352的相對有效電晶體寬度的比率在量值上進行劃分。
NMOS電晶體1353的閘極被用作為電流鏡閘極參考，在NMOS電晶體1354的閘極處提供電壓Vm以產生參考電流I REF1355。開關1370被設置於如所繪示的電晶體1353與電晶體1354之間以連接及斷開連接參考磚1310。
在此實施例中，施加參考電流I REF於電流/電壓轉換器1361，從而在電壓比較器1362的輸入端上節點1368處產生參考信號VR。電流/電壓轉換器1361被實施在包含例如電阻器或電晶體的各種電路中。來自記憶體單元群組的參考信號由此電路中的電壓Vm、參考電流I REF以及電壓VR實施。
自資料記憶體至比較器的資料路徑的電容可大大不同於自參考記憶體至比較器的信號路徑的電容。在此實施例中，設置電容器1356於自參考記憶體至比較器1362的信號路徑中。電容器1356可如上文參考圖1的補償電容104所描述來實施。在一個實例中，電容器1356為MOS電容器，包含其源極及汲極連接在一起作為一個端子且其閘極作為另一端子的MOS電晶體。或者，可使用金屬-絕緣體-金屬MIM電容器或其他電容器結構。在一些實施例中，電容器1356可包括虛擬全域位元線。在一些實施例中，電容器1356可包括與微調電容器結合的虛擬全域位元線。電容器1356具有電容，所述電容補償參考信號路徑及資料信號路徑上的不同電容。
比較器1362的輸出為資料信號，所述資料信號被施加至資料路徑電路，所述資料路徑電路在此簡化實例中包含輸出緩衝器1363，所述輸出緩衝器1363連接至記憶體裝置的輸入/輸出接點1365。
圖14繪示一實施例，其中參考記憶體被用以產生電流鏡參考電壓Vm，電流鏡參考電壓Vm分佈至多個感測放大器，例如用於如圖1的佈局中的記憶體單元的排組或用於平面或用於多個平面的感測電路中的所有感測放大器。
在圖14中，參考系統的模組1401包含來自參考記憶體的記憶體單元群組1402，群組1402耦接至加總節點及電流鏡電路1403。參考圖13所繪示，電流鏡電路1403如參考圖13所論述而產生輸出電壓Vm。開關1404可被設置於電路中以使此模組1401與感測電路連接或斷開連接。
在信號線1410上施加電壓Vm至多個感測模組1420、感測模組1421、感測模組1422、感測模組1423。此實施例中的感測放大器可均具有相同實施方案。因此，以感測模組1420作為說明，感測模組1420包含連接至信號線1410及電晶體1432之閘極的電容器1431。電容器1431可操作以穩定信號線1410上的電壓Vm。電晶體1432鏡射來自模組1401的電流I REF以產生感測模組1420中線1433上的電流I REF。用以補償參考記憶體與資料記憶體之間的負載的差的負載平衡電容器1434連接至線1433。線1433連接至電流/電壓轉換器1435，電流/電壓轉換器1435施加電壓VR作為至比較器1436的輸入端。感測模組1420連接至全域位元線1440（例如GLB_1）。全域位元線1440連接至電流/電壓轉換器1441，電流/電壓轉換器1441施加電壓VD至比較器1436的輸入端。比較器1436的輸出為連接至輸出緩衝器1461的線1450上的資料信號。輸出緩衝器1461於積體電路記憶體裝置的I/O接點1462上驅動資料信號。
感測模組1421產生線1451上的資料信號。感測模組1422產生線1452上的資料信號。感測模組1423產生線1453上的資料信號。線1451、線1452、線1453亦連接至輸出緩衝器1461。
在圖13及圖14的實施例中，參考記憶體中的記憶體單元的單一群組用於產生參考信號，所述參考信號可經施加以用於感測資料記憶體中的任何記憶體單元。
在包含記憶體（如上文所描述的記憶體）的一些高密度記憶體中，資料記憶體的不同部分中的記憶體單元的PVT條件可不同。本文中所描述的參考系統的實施例可設計成補償這些差異。
舉例而言，圖15A繪示陣列的核心中的記憶體單元的資料記憶體中的讀取操作情況A，其中陣列的核心包含堆疊的中間層上的記憶體單元。經由字元線WL(2)至字元線WL(j-1)上的中間層記憶體單元的讀取可視為讀取情況A，其被定址到字元線WL(1)上的堆疊的底層的記憶體單元。圖15 B繪示陣列的頂層在字元線WL(j)上記憶體單元的資料記憶體中的讀取操作情況B。情況A的PVT條件可顯著不同於情況B的PVT條件。因此，待用於感測兩種情況中的記憶體單元的參考電壓可如本文中所描述而經微調。
一種微調參考電壓的方式為限定用於產生參考電壓的參考記憶體中的記憶體單元的群組。因此，圖16A繪示可結合使用以產生情況A的參考信號的參考記憶體中的記憶體單元群組。在圖16A中，記憶體單元群組包含連接在接收參考電壓V REF_A的共同字元線上的四個成員，以產生四個區域參考位元線上的電流I REF_A。四個區域參考位元線經結合在轉換電路中的如上文所描述的加總節點中以產生用於情況A的參考電壓V REF_A。
圖16B繪示可結合使用以產生情況B的參考信號的參考記憶體中的記憶體單元的群組。在圖16B中，記憶體單元群組包含在參考記憶體中的頂層連接至字元線的六個成員，所述字元線接收參考電壓V REF_B以產生六個區域參考位元線上的電流I REF_B。六個區域參考位元線經結合在轉換電路中的如上文所描述的加總節點中以產生用於情況B的參考電壓V REF_B。
情況B下的電路可包含電流鏡電路，所述電流鏡電路將來自參考記憶體的結合電流劃分為六個，從而反映記憶體單元群組中的六個記憶體單元的使用。在一些實施例中，在相同或不同區域參考位元線上，用於情況A的記憶體單元群組設置於參考記憶體的一個片層中，且用於情況B的記憶體單群組設置於參考記憶體的不同片層中。在其他實施例中，用於情況A及用於情況B的記憶體單元的群組可設置於相同或不同區域參考位元線上的參考記憶體的相同片層中。
在大的高密度記憶體中可存在超過兩種情況。舉例而言，圖17A、圖17B以及圖17C繪示具有三種情況的實施例。示於圖17A中的情況A包含對字元線的堆疊的底處的邊緣字元線WL(1)的存取。示於圖17B中的情況B包含對中間層字元線WL(2)至中間層字元線WL(j-1)的存取。示於圖17C中的情況C包含對字元線的堆疊的頂處的邊緣字元線WL(j)的存取。參考系統可包含具有記憶體單元的三個不同群組的參考記憶體，每一群組用於情況A、情況B以及情況C中的一者。
圖18A及圖18B繪示另一實施例，其中對資料記憶體的存取分組成兩種情況。圖18A繪示情況A，其中對堆疊的底處的邊緣字元線WL(1)及對堆疊的頂處的邊緣字元線WL(j)的存取均對應於情況A。圖18B繪示情況B，其中對字元線層的中間字元線WL(2)至中間字元線WL(j-1)的存取視為情況B。
圖19為用於支援情況A、情況B以及支援C的一個實施例的參考記憶體中的片層的透視圖。片層包含位於相對側上的階梯接點結構1902、階梯接點結構1904以及導柱區1900。針對此圖式的目的，水平字元線未繪示於導柱區中。片層包含配置於如參考圖10A所描述的兩個偏移列中的多個導柱。三個相異的被選定字元線WL(A) 1930A、被選定字元線WL(B) 1930B以及被選定字元線WL(C) 1930C的層的導柱1910、導柱1911、導柱1912、導柱1913上的記憶體單元（在位置1950A、位置1950B以及位置1950C中）的三個群組經組態以產生針對個別情況的參考信號。導柱1910、導柱1911、導柱1912、導柱1913連接至個別區域參考位元線LRBL，而片層中的其他導柱不連接至此實例中的區域參考位元線。區域參考源極線未繪示於此圖中。
被選定字元線1930A、被選定字元線1930B以及被選定字元線1930C連接至施加電壓V REF_A、電壓V REF_B以及電壓V REF_C到對應字元線的字元線驅動器或其他偏壓電路。未被選定字元線（例如1935）連接至施加取消選擇電壓（例如接地）的字元線驅動器或其他偏壓電路。
圖20為用於輔助說明情況A、情況B以及情況C的實施例的參考記憶體中的兩個主動片層的透視圖。在例如圖20的實施例中使用超過一個以上的主動片層，主動片層可被分離自如上所述的參考記憶體堆疊結構中的非主動片層。在其他實施例中，所繪示的兩個主動片層可為鄰近的片層。在主動片層之間亦可存在一或多個非主動片層。此外，在一些實施例中，主動片層可被設置於分離的參考記憶體堆疊結構中。
示於圖20中的主動片層各自包含相對末端上的階梯接點結構（例如2002及2004）以及個別導柱區2000及導柱區2001。針對此圖式的目的，水平字元線未繪示於導柱區中。片層各自包含配置於如參考圖10A所描述的兩個偏移列中的多個導柱。堆疊的底部中的被選定字元線2030A的層的導柱2010、導柱2020、導柱2012、導柱2013上的第一片層的導柱區2000中的位置2050A中的記憶體單元的第一群組經組態用以產生用於情況A的參考信號。導柱2010、導柱2011、導柱2012、導柱2013連接至LBRL群組(A)的個別區域參考位元線LRBL，而第一片層中的其他導柱不連接至此實例中的區域參考位元線。區域參考源極線未繪示於此圖中。
在兩個相異的被選定字元線2030B及被選定字元線2030C的層上的導柱2020、導柱2021、導柱2022、導柱2023上，第二片層的導柱區2001中位置2050B處的記憶體單元的第二群組以及第二片層的導柱區2001中位置2050C處的記憶體單元的第三群組被組態以產生用於情況B及情況C的參考信號。導柱2020、導柱2021、導柱2022、導柱2023被連接至LBRL群組(B,C)的個別區域參考位元線LRBL，此時第二片層中的其他導柱不連接至此實例中的區域參考位元線。區域參考源極線未繪示於此圖中。在其他實施例中，區域參考位元線的標號及記憶體單元的標號可參考圖16A及圖16B所描述的情況當中變化。
連接被選定字元線2030A、被選定字元線2030B以及被選定字元線2030C至施加電壓V REF_A、電壓V REF_B以及電壓V REF_C到對應字元線的字元線驅動器或其他偏壓電路，。連接未被選定字元線（例如2035）至施加取消選擇電壓（例如接地）的字元線驅動器或其他偏壓電路。
區域參考位元線群組LRBL群組(A)及區域參考位元線群組LRBL群組(B,C)可被分別連接至轉換電路，所述轉換電路在資料記憶體存取對個別情況的映射時啟用。或者，區域參考位元線群組LRBL群組(A)及區域參考位元線群組LRBL群組(B,C)可共用連接至轉換電路。此外，在其他實施例中，如參考圖21所繪示，轉換電路可經組態有單獨電流鏡電路。
圖21繪示對資料記憶體的不同區進行存取的一實施例，其中參考記憶體包含用以分別針對情況A、情況B以及情況C產生的多個電流鏡參考信號電壓Vm(A)、電壓Vm(B)以及電壓Vm(C)的參考單元的三個模組2110、模組2111、模組2112。參考信號中被選定的一者被分配至多個感測放大器，例如用於如圖1的佈局中的記憶體單元的排組或用於平面或用於多個平面的感測電路中的所有感測放大器。
在圖21中，參考系統的模組2110包含來自參考記憶體的記憶體單元的第一群組，所述第一群組耦接至加總節點及電流鏡電路。電流鏡電路如參考圖13所繪示產生輸出電壓Vm(A)。開關2110A可被設置於電路中以使此模組2110與感測電路連接或斷開連接。
參考系統的模組2111包含來自參考記憶體的記憶體單元的第二群組，第二群組耦接至加總節點及電流鏡電路。電流鏡電路如前所述產生輸出電壓Vm(B)。開關2111B可設置於電路中以使此模組2111與感測電路連接或斷開連接。
參考系統的模組2112包含來自參考記憶體的記憶體單元的第三群組，所述第三群組耦接至加總節點及電流鏡電路。電流鏡電路如前所述產生輸出電壓Vm(B)。開關2112C可設置於電路中以使此模組2112與感測電路連接或斷開連接。
參考記憶體中的記憶體單元的第一群組、第二群組以及第三群組可如前所述被設置於單一片層或多個片層上。參考記憶體中的記憶體單元的第一群組、第二群組以及第三群組亦可如前所述被設置於區域參考位元線的單一集合或多個集合上。參考記憶體中的記憶體單元的第一群組、第二群組以及第三群組可如前所述包含相同數目的參考記憶體單元，或包含不同數目的參考記憶體單元。
例如藉由讀取狀態機（read state machine）控制開關2110A、開關2111B以及開關2112C，所述讀取狀態機可基於例如字元線標號或資料記憶體中的其他位址而判定正在被存取的資料記憶體的區。基於正在被存取的區，狀態機或其他控制電路判定哪一參考記憶體模組將連接至用於資料記憶體的感測電路，從而在對資料記憶體的存取與模組經組態於其中的區匹配時閉合對應開關。
信號Vm(A)、信號Vm(B)以及信號Vm(C)中被選定的一者在線2140上施加至多個感測放大器2120、感測放大器2121、感測放大器2122、感測放大器2123。此實施例中的感測放大器均具有如圖14中所描述的相同實施方案。因此，感測放大器2120包含連接至信號線2140及連接至電流鏡電晶體之閘極的電容器。電晶體鏡射來自被選定模組的電流I REF_A、電流I REF_B或電流I REF_C以產生感測放大器2120中的電流I REF。補償參考記憶體與資料記憶體之間的負載的差的負載平衡電容器連接至資料路徑。電流施加至電流/電壓轉換器，電流/電壓轉換器施加電壓作為比較器SA_K的輸入端。感測放大器2120連接至全域位元線（例如GBL_k）。全域位元線亦連接至電流/電壓轉換器，電流/電壓轉換器施加電壓VD在比較器SA_K的輸入端。比較器SA_K的輸出為線2150上的資料信號，其連接至輸出緩衝器2161。輸出緩衝器2161於積體電路記憶體裝置的I/O接點2162上驅動資料信號。
感測放大器2121產生線2151上的資料信號。感測放大器2120產生線2152上的資料信號。感測放大器2123產生線2153上的資料信號。線2151、線2152、線2153亦連接至輸出緩衝器2161。
圖22繪示實施在單一積體電路上的記憶體裝置的簡化方塊圖，所述記憶體裝置使用用於情況A的參考記憶體單元的第一群組2251（REF A）及用於情況B的參考記憶體單元的第二群組2252（REF B）。記憶體包含具有周邊電路的資料記憶體2200，所述周邊電路包含驅動資料記憶體中的被選定字元線的字元線解碼器2230及感測資料記憶體中的未被選定位元線上的資料的感測放大器SA 2235。記憶體裝置包含控制器2210及偏壓電壓產生器2220，所述偏壓電壓產生器2220包含用以實施資料記憶體的讀取、編程、抹除以及其他操作的狀態機或其他電路。此外，控制器2210及偏壓電壓產生器2220耦接至參考記憶體系統，包含參考記憶體單元的第一群組2251及第二群組2252。在操作中，控制器2210判定正在由當前讀取操作存取的資料記憶體中的區，且為了產生待用於感測放大器2235的參考信號的目的，啟用第一群組2251及第二群組2252中的一者。
如上所述，對應於情況A的資料記憶體中的區可包含定位於例如頂層字元線、底層字元線或頂層及底層字元線兩者的邊緣字元線上的記憶體單元。對應於情況B的資料記憶體中的區可包含字元線的中間層上的所有其他記憶體單元。
例如，情況A可被延伸以包含存取字元線的兩個最底層而非僅存取一個底層。
此外，情況A及情況B可應用於如圖1的大規模記憶體中的磚的不同群組。舉例而言，情況A可應用於圍繞磚陣列周邊的邊緣磚，而情況B可應用於內部磚。一般而言，情況A及情況B可根據資料記憶體的特定實施方式來設計，以包含在具有相對類似PVT條件的區中，使得其可使用參考記憶體中的記憶體單元的單一群組來有效地感測。
圖23為實施在單一積體電路晶片或多晶片模組上的記憶體裝置的簡化方塊圖，所述記憶體裝置利用用於情況A的參考記憶體單元的第一群組2351（REF A）、用於情況B的參考記憶體單元的第二群組2352（REF B）或用於情況C的參考記憶體單元的第三群組2353（REF C）。技術可延伸至任何數目的參考記憶體單元群組。
記憶體包含具有周邊電路的資料記憶體2300，所述周邊電路包含驅動資料記憶體中的被選定字元線的字元線解碼器2330及感測資料記憶體中的未被選定位元線上的資料的感測放大器SA 2335。記憶體裝置包含控制器2310及偏壓電壓產生器2320，所述偏壓電壓產生器2320包含用以實施資料記憶體的讀取、編程、抹除以及其他操作的狀態機或其他電路。此外，控制器2310及偏壓電壓產生器2320耦接至參考記憶體系統，包含參考記憶體單元的第一群組2351及第二群組2352。在操作中，控制器2310判定正由當前讀取操作存取的資料記憶體中的區，且為了產生待用於感測放大器2335的參考信號的目的，啟用第一群組2351及第二群組2352中的一者。
如前述於圖10A及圖10B所提及到的，記憶體裝置可包含用於參考記憶體的編程電路及編程驗證電路（例如在周邊電路1090中）。編程電路及編程驗證電路可用以微調參考記憶體中的記憶體單元的閾值，使得其在預期目標內操作。舉例而言，設計者可指定電流I REF的目標量值。此量值可為例如10µ安培。編程電路及編程驗證電路可連接至參考位元線，且經執行以建立待應用的參考記憶體單元的群組（包含數個參考記憶體單元）的合併量值，使得參考位元線上的合併電流等於目標量值乘以參考記憶體單元的數目。對於包含四個參考記憶體單元的一實施例，其中目標量值為10µ安培，群組中的參考記憶體單元的閾值經微調以建立40µ安培的合併電流。未使用的參考記憶體中的記憶體單元可經編程至高閾值，使得其在操作期間不導通。
圖24繪示可由與參考記憶體相關聯的控制器及偏壓電路執行的控制演算法的簡化流程圖。此演算法可視需要在一些實施例中週期性地在場中執行以恢復參考記憶體的條件。在其他實施例中，此演算法可僅在製造期間執行一次，或在將裝置部署在場中之後執行。
在此實例中，演算法藉由將「基本型（dumb）」編程循環應用於由字元線驅動器共同連接的未被選定字元線來開始（2410）。非智能編程循環可包括簡單地施加足以將閾值增加至高閾值狀態的單一高壓編程脈衝。隨後，演算法將編程演算法應用於用於群組A記憶體單元的被選定字元線，所述記憶體單元設置於可用於微調結合輸出電流的量值的字元線(A)上。舉例而言，遞增階躍脈衝編程（incremental step pulse program，ISPP）演算法可用以微調待用於情況A的字元線WL(A)上的群組中的記憶體單元的閾值電壓。此包含施加脈衝（2420），且接著驗證合併輸出電流的量值是否滿足條件（2430）。驗證操作可利用晶片上的偏壓電壓產生器當中的能隙參考電路，以提供參考信號，其比照所述參考信號以微調參考記憶體中的記憶體單元的閾值。若未通過驗證，則演算法回到步驟2420以施加可遞增更高的另一脈衝。若在步驟2430處，待用於情況A的群組通過驗證，則控制器繼續將編程演算法應用於用於群組B的被選定字元線。此涉及將脈衝（2440）施加至字元線WL(B)，繼之以驗證由待用於情況B的記憶體單元的群組產生的電流是否滿足條件（2450）。若在步驟2450處，用於情況B的群組不通過驗證，則演算法回轉至步驟2440以施加下一脈衝。若在步驟2450處，用於情況B的群組通過驗證，則結束訓練演算法（2460）。
此參考記憶體編程操作可在製造工廠處的晶圓分選機器中或晶片上控制電路中的邏輯的控制下執行。基本上，可部署連接至參考記憶體中的被選定區域位元線的包含輸出鎖存器的放大感測。邏輯可包含序列，例如： 1）在鎖存器處輸入程式碼（例如，「1」）作為旗標。 2）ISPP 編程（第1脈衝，來自控制電路的初始偏壓） 3）若編程驗證（PV）步驟偵測到單元Vt ＜參考Vt，則鎖存器的程式碼被維持。 4）ISPP編程（第2脈衝，由控制電路提供的較高WL偏壓） 5）若編程驗證（PV）步驟偵測到單元Vt ＜參考Vt，則鎖存器的程式碼被維持。 … 6）ISPP編程（第n脈衝，Vg0+(n-1)*Vstep） 7）若編程驗證（PV）步驟偵測到單元Vt ＞參考Vt，則鎖存器的程式碼被改變。因此，控制電路將阻止Vt微調演算法。
本文中所描述的參考系統技術的實施例已應用於使用介電電荷捕獲儲存元件的NOR結構及AND結構記憶體裝置。本文中所描述的參考系統技術亦可應用於其他類型的記憶體結構，且應用於其他儲存類型的儲存元件。
儘管參考上文詳述的較佳實施例及實例揭露本發明，但應理解，這些實例意欲為說明性而非限制性意義。預期在所屬領域的技術人員將容易地想到修改及結合，所述修改及結合將在本發明的精神及以下申請專利範圍的範疇內。
0、1:平面 101:第二周邊區 102:參考系統 103、SA(1)～SA(K):感測放大器電路 104:補償電容 105、1365、1462、2162:輸入/輸出接點 108:第一周邊區 110、780、880、932、1302、1440:全域位元線 111、130:磚 121、122、123、124、125、126、127、128:列 210A、210B、210C、210D、210E、210F、210G、210H、210I、701、1010、1020、1030、1300:片層 211、212、213、214、311、702、911、1001、1002、1003、1004:水平字元線 215、216、217、218、1011、1012、1013、1014、1015、1016、1017、1018、1021、1022、1023、1024、1025、1026、1027、1028、1031、1032、1033、1034、1035、1036、1037、1038:接點 219、330、331、332、333、1011、1110、1111、1112、1113、1120、2010、2011、2012、2013、2020、2021、2022、2023:導柱 219B、219S、320、321、912:立式導體 220、1040:位元線電晶體結構 230、801、1051:堆疊結構 231:區域位元線及源極線導體 322:資料儲存結構 323:半導體通道材料 650、741、915、LSL(1)、LSL(2):區域源極線 651、721、830、913、LBL(1)、LBL(2):區域位元線 660、960、961、962、963、971:記憶體單元 720、820、930、980、1072、1301:位元線電晶體 740、940、990:源極線電晶體 745:接地符號 760:中間導體 810:周邊電路區 811、2230、2330:字元線解碼器 855、860、881、1060、1065、1066:插銷 900、2200、2300:資料記憶體 910:被選定記憶體單元 922、1080:參考位元線 940、990:源極選擇電晶體 942:共同源極線 950:參考記憶體 951、WL(1)、WL(2)、WL(j-1)、WL(j)、WL (y, z)、WL (y, z+1)、WL (y+1, z)、WL (y+1, z+1):字元線 953、1052、1055、LRBL:區域參考位元線 970、1258:標示處 982:共同參考位元線 983、1280、1350:轉換電路 992:共同參考源極線 998、1268、1410、1433、1450、1451、1452、1453、2140、2150、2151、2152、2153、A-A'、B-B':線 999:感測電路 1041:源極線電晶體結構 1050、1402:群組 1056:區域參考源極線 1058:電流流動 1071:字元線驅動器 1080:位元線電晶體結構/全域參考位元線 1090:參考記憶體周邊電路 1100、1900、1910、1911、1912、1913、2000、2001:導柱區 1102、1104、1902、1904、2002、2004:階梯接點結構 1130、1251、1930A、1930B、1930C、2030A、2030B、2030C、WL(A)、WL(B)、WL(C):被選定字元線 1135、1252、1935、2035:未被選定字元線 1150、1950A、1950B、1950C、2050A、2050B、2050C:位置 1220、1312:主動片層 1221、1222:浮接片層 1250:參考字元線驅動器 1261、1314:參考位元線電晶體 1262:參考源極線電晶體 1263:全域參考共同源極線 1265:全域參考位元線 1271:單元 1285、2120、2121、2122、2123、2235、2335:感測放大器 1310:參考磚 1311、1313:非主動片層 1315:加總節點 1351、1352:PMOS電晶體 1353、1354:NMOS電晶體 1355:參考電流I REF1356、1431:電容器 1361、1441:電流/電壓轉換器 1362:電壓比較器 1363、1461、2161:輸出緩衝器 1368、1369:節點 1370、1404、2110A、2111B、2112C:開關 1401、2110、2111、2112:模組 1403:電流鏡電路 1410、2140:信號線 1420、1421、1422、1423:感測模組 1432:電晶體 1434:負載平衡電容器 1435、I/V:電流/電壓轉換器 1436、SA_K:比較器 2210、2310:控制器 2220、2320:偏壓電壓產生器 2251、2351:第一群組 2252、2352:第二群組 2353:第三群組 2410、2420、2430、2440、2450、2460:步驟 Bank:排組 GBL_k:全域位元線 I REF、I REF_A、I REF_B、I REF_C:電流 VD、Vm、Vm(A)、Vm(B)、Vm(C)、VR:電壓 VR:參考信號 V READ:偏壓電壓 V REF、V REF_A、V REF_B、V REF_C:參考電壓
圖1繪示包含資料記憶體及參考記憶體的積體電路裝置的佈局圖。 圖2繪示用於實施如圖1所示的磚的3D記憶體結構的平面圖。 圖3繪示如圖2所示之3D記憶體結構的導柱及片層的X-Y平面中的橫截面。 圖4繪示如圖3所示的線A-A'上的橫截面。 圖5繪示如圖3所示的線B-B'上的橫截面。 圖6繪示如圖2所示之3D記憶體結構中部分記憶體結構的電路示意圖。 圖7繪示如圖2所示之3D記憶體結構的片層的示意性電路圖。 圖8繪示如圖2所示之3D記憶體結構的3D配置的透視圖。 圖9繪示用於如圖1所示之裝置的資料記憶體及參考記憶體的電路示意圖。 圖10A繪示可被用於實施用於如圖1的裝置的參考系統的參考記憶體的3D記憶體結構的平面圖。 圖10B繪示如圖10A所示之參考記憶體結構的3D配置的透視圖。 圖11繪示如圖10A所示之記憶體結構的片層的透視圖，其包含用於產生參考信號的記憶體單元的群組。 圖12繪示如圖10A所示之參考記憶體的示意圖。 圖13繪示記憶體裝置的架構的圖式，其包含資料記憶體及參考記憶體。 圖14繪示記憶體裝置的感測電路，其包含多個感測放大器。 圖15A及圖15B繪示可在參考系統中區分的資料記憶體的讀取存取情況。 圖16A及圖16B繪示在參考記憶體中的記憶體單元群組，其可產生用於如圖15A及圖15B所示之情況的參考信號。 圖17A、圖17B以及圖17C繪示資料記憶體的讀取存取情況，其可在參考系統中被區分。 圖18A及圖18B繪示在參考記憶體中的記憶體單元群組，其可產生用於圖17A、圖17B以及圖17C的情況的參考信號。 圖19繪示如圖10所示之記憶體結構的片層的透視圖，其包含產生參考信號的記憶體單元的三個群組。 圖20繪示如圖10所示之記憶體結構的兩個片層的透視圖，其包含產生參考信號的記憶體單元的三個群組。 圖21繪示包含多個感測放大器且支援多個讀取存取情況的記憶體裝置的感測電路。 圖22繪示包含參考記憶體中的參考單元的兩個群組的積體電路記憶體裝置的簡化方塊圖。 圖23繪示包含參考記憶體中的參考單元的三個群組的積體電路記憶體裝置的簡化方塊圖。 圖24繪示可由控制電路執行以編程參考記憶體中的記憶體單元的閾值電壓的流程圖。
900:資料記憶體
910、960、961、962、963、971:記憶體單元
911、951:字元線
912:立式導體
913:區域位元線
915:區域源極線
930、980:位元線電晶體
932:全域位元線
940、990:源極線電晶體
942、992:共同源極線
950:參考記憶體
953:區域參考位元線
970:標示處
982:參考位元線
983:轉換電路
998:線
999:感測電路
VREAD、VREF:電壓

Claims (11)

  1. 一種記憶體，包括：資料記憶體，包括多個位元線上的多個資料記憶體單元；參考記憶體，包括多個參考記憶體單元，所述參考記憶體包含所述多個參考記憶體單元的多個主動群組；轉換電路，用以轉換來自所述多個參考記憶體單元的所述多個主動群組的信號成個別的參考信號；控制器，用以回應於對所述資料記憶體的讀取存取的所述資料記憶體中的區而選擇所述多個主動群組中的一者；以及感測放大器，連接至所述轉換電路且連接至所述資料記憶體中的所述多個位元線中的一位元線，以感測儲存於所述資料記憶體中的被選定記憶體單元中的資料，所述資料回應於來自所述被選定記憶體單元的資料信號及來自被選定主動群組的所述參考信號。
  2. 如請求項1所述的記憶體，其中所述資料記憶體包括以列及行配置的多個相異磚以及位元線電晶體，所述多個相異磚中的每一相異磚包含耦接至所述資料記憶體單元的多個區域位元線及多個字元線，所述位元線電晶體經組態以將所述磚的所述多個區域位元線連接至所述多個位元線中的對應位元線。
  3. 如請求項2所述的記憶體，其中所述參考記憶體包含多個區域參考位元線及多個參考字元線以及參考位元線電晶體，所述多個區域參考位元線及所述多個參考字元線耦接至所述參考記憶體單元，且所述參考位元線電晶體經組態以將所述多個區域參考位元線連接至所述多個參考位元線，其中所述多個主動 群組中的每一主動群組在所述多個參考字元線中的相異參考字元線上。
  4. 如請求項1所述的記憶體，其中所述參考記憶體具有至少包含第一片層、第二片層以及第三片層的堆疊結構，其中所述第一片層、所述第二片層以及所述第三片層中的每一片層包含以並聯形式配置的立式導體的集合、水平字元線的集合、設置於堆疊的個別層中集合的水平字元線、以及設置在所述水平字元線的所述層上所述立式導體的所述集合中的所述立式導體的個別對立式之間的所述參考記憶體單元，所述第二片層包含所述多個主動群組，且其中所述多個主動群組中的每一主動群組在所述多個水平字元線中的相異水平字元線上。
  5. 如請求項4所述的記憶體，其中所述第一片層及所述第三片層為與所述轉換電路斷開連接的虛擬片層。
  6. 如請求項4所述的記憶體，其中在所述第二片層中，所述區域參考位元線以及覆蓋導線連接至所述參考位元線電晶體，且立式層間導體將所述覆蓋導線連接至在所述第二片層的所述立式導體的集合中的所述立式導體，且其中所述第一片層及所述第三片層中的所述立式導體藉由省略所述立式導體與連接至所述參考位元線電晶體的所述覆蓋導線之間的所述立式層間導體來與所述轉換電路斷開連接。
  7. 如請求項1所述的記憶體，其中所述參考記憶體包含以並聯形式配置的立式導體的集合、水平字元線的集合、設置於堆疊的個別層中集合中的水平字元線、以及在所述水平字元線的所述層上所述立式導體的所述集合中的所述立式導體的個別對立 式之間的所述參考記憶體單元，且其中在所述水平字元線的所述集合中的被選定水平字元線的所述層上所述參考記憶體中的記憶體單元群組經編程以傳導目標電流量值，所述目標電流量值回應於用於產生所述參考信號的偏壓配置，且在水平字元線的所述集合中的被選定水平字元線的所述層上非所述參考記憶體中的所述記憶體單元群組的記憶體單元經編程以在用於產生所述參考信號的所述偏壓配置期間為非導電的。
  8. 如請求項1所述的記憶體，其中所述參考記憶體具有至少包含第一片層及第二片層的堆疊結構，其中所述第一片層及所述第二片層中的每一片層包含以並聯形式配置的立式導體的集合、水平字元線的集合、設置於堆疊的個別層中集合中的所述水平字元線、以及設置在所述水平字元線的所述層於所述立式導體的所述集合中的所述立式導體個別對立式之間的所述參考記憶體單元，且其中所述多個主動群組中的一個主動群組在所述第一片層上，且所述多個主動群組中的另一主動群組在所述第二片層上。
  9. 如請求項1所述的記憶體，其中所述轉換電路具有自所述多個區域參考位元線至所述感測電路的信號路徑，且包含負載電容器，所述負載電容器連接在所述信號路徑上以補償所述資料記憶體與所述參考記憶體之間的電容負載的差。
  10. 如請求項1所述的記憶體，包含連接至所述多個參考字元線中的被選定參考字元線的偏壓電路，所述偏壓電路在讀取操作期間施加參考字元線電壓及區域參考位元線電壓，所述參考字元線電壓具有比在所述讀取操作期間施加至所述資料陣列中的被選定字元線的字元線電壓更低的量值，所述區域參考位元線 電壓約與在所述讀取操作期間施加至所述資料記憶體中的被選定全域位元線的全域位元線電壓相同。
  11. 如請求項1所述的記憶體，其中所述參考記憶體包含第一參考區塊及第二參考區塊，所述第一參考區塊包含所述參考記憶體單元的第一主動群組，所述第二參考區塊包含所述參考記憶體單元的第二主動群組，所述多個區域參考位元線包含連接至所述第一參考區塊的區域參考位元線的第一集合及連接至所述第二參考區塊的區域參考位元線的第二集合；且所述轉換電路包含用以回應於區域參考位元線的所述第一集合上的信號而產生第一區塊參考信號且回應於區域參考位元線的所述第二集合上的信號而產生第二區塊參考信號的電路。
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