JPH11306777A - センスアンプ - Google Patents

Abstract

(57)【要約】 【課題】半導体メモリの読み出し動作を高速化すること
が可能で且つ高利得な電流形センスアンプを提供する。 【解決手段】電流形センスアンプ２１は、基本回路５
２、基準電圧制御回路５３、電流源Ｉss、加速回路２２
から構成されている。加速回路２２は、基本回路５２と
同様の構成の回路２３、インバータＩＶ１，ＩＶ２、Ｎ
ＭＯＳトランジスタＮ４から構成されている。入力ノー
ドｎ１の電圧が電流センス動作の定常状態における定常
領域よりも高くなるとトランジスタＮ４がオンし、入力
ノードｎ１の電圧を定常領域まで又は定常領域の近くま
で下げる。従って、半導体メモリの読み出し動作の開始
後に入力ノードｎ１の電圧レベルが過渡的に定常領域よ
り離れた電圧になる場合（プリチャージを行う場合な
ど）に、電流源Ｉssの電流ｉ１を大きく設定して電流形
センスアンプ２１の利得を下げることなく、読み出し動
作を高速化することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はセンスアンプに係
り、詳しくは、半導体メモリの読み出し動作に用いられ
る電流形センスアンプに関するものである。

【０００２】

【従来の技術】近年、半導体メモリの低消費電力化を実
現するための低電源電圧化に伴い、電流形センスアンプ
が注目されている。例えば、信学技報（TECHNICAL REPO
RT OFIEICE）ＩＣＤ９５−２８（１９９５−０５）に
は、電流形センスアンプの動作原理が解説されると共
に、ＲＯＭやＳＲＡＭへの応用例が提案されている。

【０００３】図１５に、前記信学技報に記載されたマス
クＲＯＭに用いる電流形センスアンプの回路構成を示
す。電流形センスアンプ５１は、基本回路５２、基準電
圧制御回路５３、電流源Ｉssから構成されている。基本
回路５２は、ＮＭＯＳトランジスタＮ１および負荷抵抗
Ｒ１から構成されている。基準電圧制御回路５３は、Ｐ
ＭＯＳトランジスタＰ１，Ｐ２、ＮＭＯＳトランジスタ
Ｎ２から構成されている。

【０００４】電流形センスアンプ５１の入力ノードｎ１
は、電流源Ｉss、トランジスタＮ１のソース、トランジ
スタＰ２のゲートに接続されている。電流形センスアン
プ５１の出力ノードｎ２は、抵抗Ｒ１を介して電源Ｖcc
に接続されると共に、トランジスタＮ１のドレインに接
続されている。尚、入力ノードｎ１は、ビット線（図示
略）を介してＲＯＭを構成するメモリセル（図示略）に
接続される。

【０００５】トランジスタＰ２のソースはトランジスタ
Ｐ１を介して電源Ｖccに接続され、トランジスタＰ２の
ドレインはトランジスタＮ２を介してアースされてい
る。各トランジスタＰ２，Ｎ２のドレインにて基準電圧
Ｖrefが生成され、その基準電圧Ｖrefは各トランジスタ
Ｎ１，Ｎ２のゲートに入力される。

【０００６】トランジスタＮ１のゲートに基準電圧Ｖre
fが入力されることにより、トランジスタＮ１は飽和領
域で動作して負性抵抗として機能する。つまり、基本回
路５２は、電源Ｖccと電流源Ｉssとの間に直列接続され
た抵抗Ｒ１および負性抵抗（トランジスタＮ１）から構
成され、その負性抵抗に流れる電流ｉ３に対応して、抵
抗Ｒ１と負性抵抗との間の出力ノードｎ２の電圧を制御
する。すなわち、基本回路５２は、電流ｉ３に対応して
出力ノードｎ２の電圧を制御する、いわゆる「電流−電
圧変換」を行う。ここで、キルヒホッフの法則により、
電流ｉ３は、電流源Ｉssに流れる電流ｉ１から、入力ノ
ードｎ１に流れ込む入力信号電流ｉ２を差し引いた値に
なる（ｉ３＝ｉ１−ｉ２）。従って、基本回路５２は、
入力信号電流ｉ２に対応して出力ノードｎ２の電圧を制
御する「電流−電圧変換」を行うことになる。

【０００７】ところで、基準電圧制御回路５３は各トラ
ンジスタＰ１，Ｐ２，Ｎ２から構成されるインバータか
らなり、基準電圧Ｖrefを生成すると共に、その基準電
圧Ｖrefを入力ノードｎ１から入力される入力信号に応
じて動的に変化させる１８０゜移相器として機能する。
つまり、入力ノードｎ１の入力信号の電圧レベルが上昇
すると、基準電圧Ｖrefのレベルは基準電圧制御回路５
３による移相器の電圧利得Ａ分だけ低下するため、トラ
ンジスタＮ１のゲート・ソース間電圧は（１＋Ａ）倍に
なる。すなわち、基準電圧制御回路５３は、トランジス
タＮ１のソースの電位変化（入力信号の電位変化）を増
幅し、丁度１８０゜位相がずれるようにトランジスタＮ
１のゲートに帰還をかけることで、トランジスタＮ１の
トランスコンダクタンス（ｇm）を（１＋Ａ）倍に改善
している。このように、基本回路５２の負性抵抗を実現
するトランジスタＮ１のｇmを大きくすることにより、
電流形センスアンプ５１の高利得化を達成することがで
きる。

【０００８】尚、トランジスタＰ１のゲートにはスイッ
チ信号φ１が入力され、このスイッチ信号φ１によって
トランジスタＰ１がオンしたときに、基準電圧制御回路
５３が動作する。つまり、半導体メモリの読み出し動作
時以外には基準電圧制御回路５３を非動作状態にして低
消費電力化を図るようになっている。

【０００９】ちなみに、電流源Ｉssは、飽和領域動作さ
せたＭＯＳトランジスタによって実現することができる
が、その場合は電流源Ｉssにて大きな電圧降下を招くた
め、電源Ｖccの電圧を低下させると正常な動作が阻害さ
れるおそれがあり、半導体メモリの低電源電圧化には不
利である。そのため、電流源Ｉssを、線形領域動作させ
たＭＯＳトランジスタのゲート幅およびゲート長（Ｗ／
Ｌサイズ）を最適化することにより高抵抗として実現
し、電流源Ｉssにおける電圧降下を小さくして、電源Ｖ
ccの電圧を低下させても正常な動作を保証可能にするこ
ともある。

【００１０】

【発明が解決しようとする課題】従来の電流形センスア
ンプ５１において、入力ノードｎ１が接続されたビット
線の電圧レベルを下げるには、電流源Ｉssによってビッ
ト線から電流を引き抜くしかない。

【００１１】ところで、電流形センスアンプ５１が前記
した電流−電圧変換動作（電流センス動作）を行う状態
（以下、定常状態という）において、入力ノードｎ１が
取り得る電圧レベルの領域（以下、定常領域という）
は、電源Ｖccの電圧レベルより低くなる。

【００１２】そのため、例えば半導体メモリの読み出し
動作におけるプリチャージ時にビット線が電源Ｖccの電
圧レベルまで持ち上げられる場合、電流センス動作の定
常状態における定常領域まで入力ノードｎ１の電圧レベ
ルを下げる働きを有するのは電流源Ｉssのみとなる。従
って、半導体メモリの読み出し動作を開始してから入力
ノードｎ１の電圧レベルが低下して定常領域へ達するま
でに要する時間は、電流源Ｉssに流れる電流ｉ１によっ
て決定される。よって、半導体メモリの読み出し動作を
高速化するには、電流ｉ１を大きく設定しなければなら
ない。

【００１３】また、プリチャージ時に限らず、半導体メ
モリの読み出し動作の開始後に、入力ノードｎ１の電圧
レベルが過渡的に定常領域より離れた電圧になる場合、
入力ノードｎ１の電圧レベルを下げる働きを有するのは
電流源Ｉssのみであるため、読み出し動作を高速化する
には電流源Ｉssの電流ｉ１を大きく設定しなければなら
ない。

【００１４】しかしながら、前記したようにトランジス
タＮ１に流れる電流ｉ３は電流ｉ１から入力ノードｎ１
に流れ込む入力信号電流ｉ２を差し引いた値であるた
め、電流ｉ１を大きく設定すると、入力信号電流ｉ２の
変化に対する電流ｉ３の変化の度合が小さくなり、出力
ノードｎ２の電位変化も小さくなる。つまり、従来の電
流形センスアンプ５１においては、半導体メモリの読み
出し動作を高速化するために電流ｉ１を大きく設定する
と、電流形センスアンプ５１の利得が小さくなるという
問題があった。

【００１５】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、半導体メモリの読み出
し動作を高速化することが可能なセンスアンプを提供す
ることにある。

【００１６】

【課題を解決するための手段】請求項１に記載の発明
は、センスアンプの入力ノードの電圧を、電流センス動
作の定常状態で当該入力ノードが取り得る電圧領域また
は当該電圧領域の近傍まで近づける加速回路を備えたセ
ンスアンプをその要旨とする。

【００１７】請求項２に記載の発明は、入力ノードから
入力された入力信号電流に対応して出力ノードの電圧を
制御する電流−電圧変換により電流センス動作を行う基
本回路と、基本回路の入力ノードの電圧を、基本回路に
おける電流センス動作の定常状態で入力ノードが取り得
る電圧領域または当該電圧領域の近傍まで近づける加速
回路とを備えたセンスアンプをその要旨とする。

【００１８】従って、請求項１または請求項２に記載の
発明によれば、加速回路を用いて入力ノードの電圧を電
流センス動作の定常状態で取り得る電圧領域または当該
電圧領域の近傍まで近づけることにより、半導体メモリ
の読み出し動作の開始後に入力ノードの電圧が過渡的に
定常領域より離れた電圧になる場合でも、半導体メモリ
の読み出し動作を高速化することができる。

【００１９】請求項３に記載の発明は、請求項２に記載
のセンスアンプにおいて、前記基本回路は、電源と電流
源との間に直列接続された負荷抵抗および負性抵抗から
構成され、負性抵抗と電流源との間の入力ノードから入
力された入力信号電流に対応して、負荷抵抗と負性抵抗
との間の出力ノードの電圧を制御することをその要旨と
する。

【００２０】従って、本発明によれば、電流源に流れる
電流を大きく設定してセンスアンプの利得を下げること
なく、読み出し動作を高速化することができる。また、
請求項４に記載の発明のように、請求項３に記載のセン
スアンプにおいて、前記加速回路は、前記入力ノードか
ら電流を引き抜くことによって入力ノードの電圧を下げ
る電圧降下手段を備えている。

【００２１】請求項５に記載の発明は、請求項４に記載
のセンスアンプにおいて、前記加速回路は、電源と前記
電圧降下手段との間に直列接続された加速用の負荷抵抗
および負性抵抗を備え、加速用の負荷抵抗と負性抵抗と
の間のノードの電圧に従って前記電圧降下手段を制御す
ることをその要旨とする。

【００２２】従って、本発明によれば、入力ノードの電
圧を定常領域の近傍まで下げるにあたり、どれだけ定常
領域に近づけるかは、基本回路の出力特性と加速回路の
出力特性との差異を設計段階で検討し、高速かつ正確な
読み出し動作を行い得る最適な電圧レベルに設定すれば
よく、加速回路が基本回路と同様の構成をとるため、そ
の設定を容易に行うことができる。

【００２３】また、請求項６に記載の発明のように、請
求項３〜５のいずれか１項に記載のセンスアンプにおい
て、前記負荷抵抗は、飽和領域動作させたＭＯＳトラン
ジスタによって構成される。請求項７に記載の発明は、
請求項１〜６のいずれか１項に記載のセンスアンプにお
いて、前記入力ノードとビット線との接続を切り離すト
ランスファーゲートを備えたことをその要旨とする。

【００２４】従って、本発明によれば、半導体メモリの
書き込み動作時に、トランスファーゲートを用いて入力
ノードと基本回路との接続を切り離すことができる。請
求項８に記載の発明は、請求項１〜７のいずれか１項に
記載のセンスアンプにおいて、前記入力ノードの電圧を
下げることで前記加速回路の機能を補助するクランパ回
路を備えたことをその要旨とする。

【００２５】従って、本発明によれば、クランパ回路に
よって加速回路の機能が補助されるため、加速回路を設
けたことによる効果を確実に得ることができる。請求項
９に記載の発明は、請求項３〜８のいずれか１項に記載
のセンスアンプにおいて、前記負荷抵抗と電源との間
に、線形領域動作させたＭＯＳトランジスタによって構
成されるスイッチが接続されたことをその要旨とする。

【００２６】従って、本発明によれば、半導体メモリの
読み出し動作時以外にはスイッチをオフすることにより
基本回路および加速回路を非動作状態にして低消費電力
化を図ることができる。

【００２７】

【発明の実施の形態】（第１実施形態）以下、本発明を
具体化した第１実施形態を図面と共に説明する。尚、本
実施形態において、図１５に示した従来の形態と同じ構
成部材については符号を等しくしてその詳細な説明を省
略する。

【００２８】図１に、第１実施形態の電流形センスアン
プ２１の回路構成を示す。電流形センスアンプ２１は、
基本回路５２、基準電圧制御回路５３、電流源Ｉss、加
速回路２２から構成されている。加速回路２２は、基本
回路５２と同様の構成の回路２３、インバータＩＶ１，
ＩＶ２、電圧降下手段としてのＮＭＯＳトランジスタＮ
４から構成されている。

【００２９】回路２３はＮＭＯＳトランジスタＮ３およ
び負荷抵抗Ｒ２から構成されている。トランジスタＮ３
のゲートには基準電圧制御回路５３の生成した基準電圧
Ｖrefが入力され、トランジスタＮ３は飽和領域で動作
して負性抵抗として機能する。トランジスタＮ３のドレ
インは、抵抗Ｒ２を介して電源Ｖccに接続されると共
に、直列に接続された各インバータＩＶ１，ＩＶ２を介
してトランジスタＮ４のゲートに接続されている。トラ
ンジスタＮ３のソースは、トランジスタＮ４を介してア
ースされると共に、電流形センスアンプ２１の入力ノー
ドｎ１に接続されている。

【００３０】ここで、抵抗Ｒ２を基本回路５２の抵抗Ｒ
１よりも高い抵抗値に設定すると共に、トランジスタＮ
３を基本回路５２のトランジスタＮ１と同じ能力に設定
することにより、抵抗Ｒ２とトランジスタＮ３との間の
ノードｎ３の電圧レベルを電流形センスアンプ２１の出
力ノードｎ２の電圧レベルよりも低く設定しておく。

【００３１】次に、電流形センスアンプ２１の動作につ
いて図２に示すタイミングチャートを用いて説明する。
電流形センスアンプ２１において、基本回路５２の電流
−電圧変換動作（電流センス動作）については、前記し
た従来の電流形センスアンプ５１と同じである。そし
て、電流形センスアンプ２１が電流−電圧変換動作を行
う状態（定常状態）において、入力ノードｎ１が取り得
る電圧レベルの領域（定常領域）は、電源Ｖccの電圧レ
ベルより低くなる。

【００３２】入力ノードｎ１の電圧レベルが電流センス
動作の定常状態における定常領域よりも高くなると、出
力ノードｎ２およびノードｎ３の電圧レベルも高くな
る。このとき、抵抗Ｒ２が抵抗Ｒ１よりも高い抵抗値に
設定されると共に、各トランジスタＮ３，Ｎ１の能力が
同じに設定されているため、ノードｎ３の電圧レベルは
出力ノードｎ２の電圧レベルよりも遅れて上昇する。

【００３３】ノードｎ３の電圧レベルが高くなってイン
バータＩＶ１の論理しきい値を越えると、インバータＩ
Ｖ２の出力は論理レベル「Ｈ」になってトランジスタＮ
４がオンし、入力ノードｎ１の電圧レベルを急速に下げ
る。そして、入力ノードｎ１の電圧レベルが低くなる
と、出力ノードｎ２およびノードｎ３の電圧レベルも低
くなる。このとき、抵抗Ｒ２は抵抗Ｒ１よりも高い抵抗
値に設定されると共に、各トランジスタＮ３，Ｎ１の能
力が同じに設定されているため、ノードｎ３の電圧レベ
ルは出力ノードｎ２の電圧レベルよりも速く下降する。
そのため、出力ノードｎ２の電圧レベルが半導体メモリ
におけるデータのしきい値に達し、データの論理レベル
が「Ｈ」「Ｌ」いずれかに確定する以前に、ノードｎ３
の電圧レベルがインバータＩＶ１の論理しきい値よりも
低くなり、インバータＩＶ２の出力は論理レベル「Ｌ」
になってトランジスタＮ４がオフする。

【００３４】その後、電流形センスアンプ２１は、従来
の電流形センスアンプ５１と同様に、入力信号電流ｉ２
に対応して出力ノードｎ２の電圧を制御する電流−電圧
変換動作（電流センス動作）を行う。尚、上記実施形態
では、各ノードｎ１〜ｎ３の電圧レベルおよびインバー
タＩＶ２の出力がグランド電位（図２では「ＧＮＤ」と
表記してある）から電源Ｖccの電位（図２では「Ｖcc」
と表記してある）まで変化するが、その電位の変化幅は
これに限定されるものではなく、その電位の変化幅がグ
ランド電位と電源Ｖccの電位との中間に納まればよい。

【００３５】以上詳述したように、電流形センスアンプ
２１においては、入力ノードｎ１の電圧レベルが電流セ
ンス動作の定常状態における定常領域よりも高くなる
と、加速回路２２のトランジスタＮ４がオンし、入力ノ
ードｎ１の電圧レベルを定常領域まで又は定常領域の近
傍まで下げることができる。従って、半導体メモリの読
み出し動作の開始後に入力ノードｎ１の電圧レベルが過
渡的に定常領域より離れた電圧になる場合に、電流源Ｉ
ssに流れる電流ｉ１を大きく設定しなくても、半導体メ
モリの読み出し動作を高速化することができる。そし
て、電流源Ｉssの電流ｉ１を小さく設定すれば、入力信
号電流ｉ２の変化に対するトランジスタＮ１に流れる電
流ｉ３の変化の度合を大きくして、出力ノードｎ２の電
位変化を大きくすることが可能になり、電流形センスア
ンプ５１の高利得化を達成することができる。つまり、
第１実施形態によれば、半導体メモリの読み出し動作を
高速化することが可能で且つ高利得な電流形センスアン
プ２１を得ることができる。

【００３６】尚、入力ノードｎ１の電圧レベルを定常領
域の近傍まで下げるにあたり、どれだけ定常領域に近づ
けるかは、基本回路５２の出力特性と回路２３の出力特
性との差異を設計段階で検討し、高速かつ正確な読み出
し動作を行い得る最適な電圧レベルに設定すればよく、
回路２３は基本回路５２と同様の構成をとるため、その
設定は容易に行うことができる。

【００３７】ところで、半導体メモリの読み出し動作の
開始後に入力ノードｎ１の電圧レベルが過渡的に定常領
域より離れた電圧になる場合とは、例えば、半導体メモ
リの読み出し動作におけるプリチャージ時にビット線が
電源Ｖccの電圧レベルまで持ち上げられる場合である。

【００３８】尚、本発明は上記第１実施形態に限定され
るものではなく、以下のように変更してもよく、その場
合でも、上記第１実施形態と同様の作用および効果を得
ることができる。 （１）図３（ａ）に示すように、ゲートをアースして線
形領域動作させたＰＭＯＳトランジスタＰ３（Ｐ４）に
よって抵抗Ｒ１（Ｒ２）を実現する。

【００３９】（２）図３（ｂ）に示すように、ゲートに
電源Ｖccとアースとの中間電位を印加して飽和領域動作
させたＰＭＯＳトランジスタＰ３（Ｐ４）によって抵抗
Ｒ１（Ｒ２）を実現する。この場合、トランジスタＰ３
（Ｐ４）のゲートに印加する中間電位として基準電圧制
御回路５３の生成した基準電圧Ｖrefを用いれば、当該
中間電位を生成する回路を別途設けて回路規模を増大さ
せることなく抵抗Ｒ１（Ｒ２）を実現することができ
る。このように、飽和領域動作させたＰＭＯＳトランジ
スタＰ３（Ｐ４）によって抵抗Ｒ１（Ｒ２）を実現すれ
ば、出力ノードｎ２（ノードｎ３）の論理レベル「Ｈ」
側の出力電圧を高くして電位変化（出力振幅）を大きく
することができる。

【００４０】（３）入力ノードｎ１の電位変化に対して
ノードｎ３の電位変化が十分に大きい場合には、ノード
ｎ３をトランジスタＮ４のゲートに直接接続する。この
場合は、各インバータＩＮ１，ＩＶ２を省くことが可能
になるため、電流形センスアンプ２１の回路規模を小さ
くすることができる。

【００４１】ちなみに、ノードｎ３の電位変化を大きく
するには、電流源Ｉssに流れる電流ｉ１を小さく設定す
るか、または、上記（２）のように、飽和領域動作させ
た各トランジスタＰ３，Ｐ４によって各抵抗Ｒ１，Ｒ２
を実現すればよい。 （４）基準電圧制御回路５３を抵抗分圧によって基準電
圧Ｖrefを生成する回路に置き換える。この場合は、基
準電圧Ｖrefを入力ノードｎ１から入力される入力信号
に応じて動的に変化させる１８０゜移相器として機能が
なくなり、電流形センスアンプ２１の利得が小さくなる
が、その他の作用および効果については上記第１実施形
態と同様である。

【００４２】（５）基準電圧制御回路５３を２組設け、
一方の基準電圧制御回路５３の生成した基準電圧Ｖref
をトランジスタＮ１のゲートに入力し、他方の基準電圧
制御回路５３の生成した基準電圧Ｖrefをトランジスタ
Ｎ３のゲートに入力する。この場合、上記（４）と同様
に、基準電圧制御回路５３を抵抗分圧によって基準電圧
Ｖrefを生成する回路に置き換え、当該回路を２組設け
て各トランジスタＮ１，Ｎ３に別々に基準電圧Ｖrefを
供給してもよい。これにより、回路配置に柔軟性を持た
せることができる。

【００４３】（６）各抵抗Ｒ１，Ｒ２を同じ抵抗値に設
定すると共に、各トランジスタＮ１，Ｎ３を同じ能力に
設定することにより、ノードｎ３と出力ノードｎ２の電
圧レベルを同じに設定する。そして、インバータＩＶ１
の論理しきい値を第１実施形態よりも高めに設定する。

【００４４】この場合には、一旦上昇した入力ノードｎ
１の電圧レベルが再び低くなったとき、出力ノードｎ２
の電圧レベルが半導体メモリにおけるデータのしきい値
に達してデータの論理レベルが「Ｈ」「Ｌ」いずれかに
確定する以前に、ノードｎ３の電圧レベルがインバータ
ＩＶ１の論理しきい値よりも低くなるように当該論理し
きい値を設定することにより、第１実施形態と同様のタ
イミングでトランジスタＮ４をオフさせることができ
る。

【００４５】（７）上記（６）において、電流形センス
アンプ２１の利得が十分に大きく、出力ノードｎ２の電
位変化がインバータＩＮ１の論理レベルに対して十分に
大きい場合には、図４に示すように、出力ノードｎ２を
各インバータＩＶ１，ＩＶ２を介してトランジスタＮ４
のゲートに接続する。この場合には、回路２３を省くこ
とが可能になるため、電流形センスアンプ２１の回路規
模を小さくすることができる。

【００４６】（８）基本回路５２を、入力信号電流ｉ２
に対応して出力ノードｎ２の電圧を制御する電流−電圧
変換動作（電流センス動作）を行う適宜な構成の回路に
置き換える。この場合も、入力ノードｎ１の電圧レベル
をどれだけ定常領域に近づけるかは、基本回路５２の出
力特性と回路２３の出力特性との差異を設計段階で検討
して設定すればよく、回路２３を基本回路５２と同様の
構成にすれば、その設定は容易に行うことができる。

【００４７】（９）図５に、第１実施形態の各部を変更
して具体化した第２実施形態の電流形センスアンプ３１
の回路構成を示す。尚、第２実施形態の電流形センスア
ンプ３１において、第１実施形態の電流形センスアンプ
２１と同じ構成部材については符号を等しくしてその詳
細な説明を省略する。

【００４８】電流形センスアンプ３１において、電流形
センスアンプ２１と異なるのは以下の点である。 ［１］線形領域動作させたＮＭＯＳトランジスタＮ５に
よって電流源Ｉssが実現されている。電流形センスアン
プ３１の動作時には、トランジスタＮ５のゲートである
ノードｎ４に電源Ｖccの電圧を印加してＮＭＯＳトラン
ジスタＮ５を線形領域動作させる。

【００４９】［２］各抵抗Ｒ１，Ｒ２を構成する飽和領
域動作されたＰＭＯＳトランジスタＰ３，Ｐ４と電源Ｖ
ccとの間に、それぞれスイッチとしてのＰＭＯＳトラン
ジスタＰ５，Ｐ６が接続されている。各トランジスタＰ
５，Ｐ６のゲートにはそれぞれスイッチ信号φ２，φ３
が入力され、スイッチ信号φ２（φ３）によってトラン
ジスタＰ５（Ｐ６）がオンしたときに、基本回路５２
（回路２３）が動作する。つまり、半導体メモリの読み
出し動作時以外には基本回路５２（回路２３）を非動作
状態にして低消費電力化を図るようになっている。

【００５０】ここで、各トランジスタＰ５，Ｐ６は線形
領域動作を行うが、各抵抗Ｒ１，Ｒ２にそれぞれ各トラ
ンジスタＰ５，Ｐ６のオン抵抗が加わるため、各トラン
ジスタＰ３，Ｐ４の飽和領域動作の効果を阻害しないよ
うに、各トランジスタＰ５，Ｐ６のサイズを大きく設定
しておく必要がある。

【００５１】［３］各トランジスタＰ１，Ｐ２の間にＰ
ＭＯＳトランジスタＰ７が接続されており、トランジス
タＰ７のゲートには基準電圧制御回路５３の生成した基
準電圧Ｖrefが入力されている。ここで、基準電圧Ｖref
はＮＭＯＳトランジスタＮ２のゲートとドレインとを接
続して生成されるため、ＮＭＯＳトランジスタのしきい
値電圧Ｖtnの変動によって基準電圧Ｖrefも変動する。
また、各トランジスタＰ３，Ｐ４のゲートには基準電圧
Ｖrefが入力されて飽和領域動作されるため、各トラン
ジスタＰ３，Ｐ４を線形領域動作させた場合に比べて、
出力ノードｎ２およびノードｎ３の電圧はＮＭＯＳトラ
ンジスタのしきい値電圧Ｖtnの変動の影響を受けやすく
なる。そこで、ＮＭＯＳトランジスタのしきい値電圧Ｖ
tnの変動に伴って基準電圧Ｖrefの変動が生じる際に、
その基準電圧Ｖrefの変動をトランジスタＰ７によって
相補的に抑制する。その結果、出力ノードｎ２およびノ
ードｎ３の電位変化（出力特性）を安定化することがで
きる。

【００５２】［４］入力ノードｎ１にクランパ回路３２
が接続されている。クランパ回路３２は、入力ノードｎ
１とアースとの間に直列接続された各ＮＭＯＳトランジ
スタＮ６，Ｎ７から構成され、トランジスタＮ６のゲー
トにはスイッチ信号φ４が入力され、トランジスタＮ７
のゲートは入力ノードｎ１に接続されている。そして、
スイッチ信号φ４によってトランジスタＮ６がオンした
ときに、クランパ回路３２が動作する。つまり、半導体
メモリの読み出し動作時以外にはクランパ回路３２を非
動作状態にして低消費電力化を図るようになっている。

【００５３】クランパ回路３２は加速回路２２を補助す
る機能を有し、入力ノードｎ１の電圧レベルをＮＭＯＳ
トランジスタのしきい値電圧Ｖtn付近まで下げるため、
入力ノードｎ１の定常領域における電圧レベルがしきい
値電圧Ｖtnよりも低い場合に有効となる。

【００５４】［５］入力ノードｎ１におけるクランパ回
路３２の接続点と、トランジスタＮ１のソースと電流源
Ｉssとの接続点（ノードｎ５）との間に、ＣＭＯＳ構成
のトランスファーゲート３３が接続されている。トラン
スファーゲート３３はスイッチ信号φ５，バーφ５に従
って開閉が切り替えられ、半導体メモリの書き込み動作
時には、入力ノードｎ１とトランジスタＮ１のソースお
よび電流源Ｉsとの接続を切り離す。

【００５５】尚、入力ノードｎ１とトランスファーゲー
ト３３との間にはクランパ回路３２が設けられているた
め、ＮＭＯＳトランジスタのみでトランスファーゲート
３３を構成してもよい。 （１０）図６に、第２実施形態の電流形センスアンプ３
１におけるクランパ回路３２を変更した第３実施形態の
回路構成を示す。

【００５６】トランジスタＮ７とアースとの間にＮＭＯ
ＳトランジスタＮ８が接続されており、トランジスタＮ
８のゲートはトランジスタＮ７のソースに接続されてい
る。ここで、入力ノードｎ１の定常領域における電圧レ
ベルがＮＭＯＳトランジスタのしきい値電圧Ｖtnよりも
高い場合には、入力ノードｎ１の電圧レベルが電流形セ
ンスアンプ３１の論理しきい値をまたがって下がること
があるが、トランジスタＮ８を設けることによりそれを
防止することができる。

【００５７】（１１）図７に、第３実施形態の電流形セ
ンスアンプ３１におけるクランパ回路３２を変更した第
４実施形態の回路構成を示す。第３実施形態において
は、入力ノードｎ１とアースとの間に、トランジスタＮ
６，Ｎ７，Ｎ８の順番で直列接続されている。それに対
して、第４実施形態においては、入力ノードｎ１とアー
スとの間に、トランジスタＮ７，Ｎ８，Ｎ６の順番で直
列接続されている。尚、第４実施形態の作用および効果
は第３実施形態のそれと同じである。

【００５８】（１２）図８に、第２実施形態の電流形セ
ンスアンプ３１におけるクランパ回路３２を変更した第
５実施形態の回路構成を示す。第２実施形態において
は、入力ノードｎ１とトランスファーゲート３３との間
にクランパ回路３２が設けられている。それに対して、
第５実施形態では、トランスファーゲート３３とクラン
パ回路３２の位置が入れ替えられ、入力ノードｎ１とク
ランパ回路３２との間にトランスファーゲート３３が設
けられている。

【００５９】第２実施形態では、入力ノードｎ１に接続
されるビット線（図示略）の負荷容量が大きいことか
ら、ビット線になるべく近い箇所から電流を引き抜くた
めに、トランスファーゲート３３の外側（ビット線側）
にクランパ回路３２を設けてある。

【００６０】しかし、トランスファーゲート３３のオン
抵抗が十分に小さい場合（トランスファーゲート３３を
構成するＭＯＳトランジスタのサイズが十分に大きい場
合）、または、トランスファーゲート３３を閉じたまま
クランパ回路３２を動作させる必要がない場合には、第
５実施形態のようにしてもよい。尚、第５実施形態にお
いて、トランジスタＮ１のソースと電流源Ｉssとの間の
ノードｎ５に対してクランパ回路３２が機能する電圧領
域では加速回路２２も同時に動作しているため、クラン
パ回路３２の動作を停止する必要がなく、トランジスタ
Ｎ６を省いてトランジスタＮ７のみでクランパ回路３２
を構成することができる。

【００６１】以上、各実施形態について説明したが、各
実施形態から把握できる請求項以外の技術的思想につい
て以下に記載する。 （イ）請求項３〜５のいずれか１項に記載の電流形セン
スアンプにおいて、前記負性抵抗は、ゲートに基準電圧
を入力して飽和領域動作させたＭＯＳトランジスタによ
って構成される電流形センスアンプ。

【００６２】（ロ）上記（イ）に記載の電流形センスア
ンプにおいて、前記基準電圧を生成すると共に、当該基
準電圧を前記入力ノードの電圧に応じて動的に変化させ
る１８０゜移相器として機能する基準電圧制御回路を備
えた電流形センスアンプ。このようにすれば、基本回路
の負性抵抗を構成するＭＯＳトランジスタのトランスコ
ンダクタンスを大きくすることにより、センスアンプの
高利得化を達成することができる。

【００６３】（ハ）請求項３〜５，上記（イ），（ロ）
のいずれか１項に記載の電流形センスアンプにおいて、
前記電流源は、線形領域動作させたＭＯＳトランジスタ
によって構成される電流形センスアンプ。このようにす
れば、電流源における電圧降下を小さくすることができ
るため、低電源電圧化に有利となる。

【００６４】ところで、本出願人は、以下に説明するよ
うなメモリセル１を用いたフラッシュＥＥＰＲＯＭ（El
ectrically Erasable and Programmable Read Only Mem
ory）１０１を開発している。図９（ａ）は、メモリセ
ル１を用いたフラッシュＥＥＰＲＯＭ１０１のメモリセ
ルアレイ１０２の一部断面図である。

【００６５】メモリセル（トランジスタ）１は、２つの
ソース・ドレイン領域３、チャネル領域４、２つの浮遊
ゲート電極５，６、制御ゲート電極７から構成されてい
る。Ｐ型単結晶シリコン基板２上にＮ型のソース・ドレ
イン領域３が形成されている。対称構造の２つのソース
・ドレイン領域３に挟まれたチャネル領域４上に、ゲー
ト絶縁膜８を介して、同一寸法形状の２つの浮遊ゲート
電極５，６が並べられて形成されている。各浮遊ゲート
電極５，６上にＬＯＣＯＳ法によって形成された絶縁膜
９およびトンネル絶縁膜１０を介して制御ゲート電極７
が形成されている。絶縁膜９により、各浮遊ゲート電極
５，６の上部には突起部５ａ，６ａが形成されている。

【００６６】ここで、制御ゲート電極７の一部は、各絶
縁膜８，１０を介してチャネル領域４上に配置され、選
択ゲート１１を構成している。その選択ゲート１１を挟
む各ソース・ドレイン領域３と選択ゲート１１とによ
り、選択トランジスタ１２が構成される。すなわち、メ
モリセル１は、浮遊ゲート電極５，６および制御ゲート
電極７と各ソース・ドレイン領域３とから構成される２
つのトランジスタと、当該各トランジスタ間に形成され
た選択トランジスタ１２とが直列に接続された構成をと
る。

【００６７】メモリセルアレイ（トランジスタアレイ）
１０２は、基板２上に形成された複数のメモリセル１に
よって構成されている。基板２上の占有面積を小さく抑
えることを目的に、隣合う各メモリセル１は、ソース・
ドレイン領域３を共通にして配置されている。

【００６８】図９（ｂ）は、メモリセルアレイ１０２の
一部平面図である。尚、図９（ａ）は、図９（ｂ）にお
けるＹ−Ｙ線断面図である。基板２上にはフィールド絶
縁膜１３が形成され、そのフィールド絶縁膜１３によっ
て各メモリセル１間の素子分離が行われている。

【００６９】図９（ｂ）の縦方向に配置された各メモリ
セル１のソース・ドレイン領域３は共通になっており、
そのソース・ドレイン領域３によってビット線が形成さ
れている。また、図９（ｂ）の横方向に配置された各メ
モリセル１の制御ゲート電極７は共通になっており、そ
の制御ゲート電極７によってワード線が形成されてい
る。

【００７０】図１０に、メモリセル１を用いたフラッシ
ュＥＥＰＲＯＭ１０１の全体構成を示す。メモリセルア
レイ１０２は、複数のメモリセル１がマトリックス状に
配置されて構成されている。行方向に配列された各メモ
リセル１の制御ゲート電極７により、共通のワード線Ｗ
Ｌ1〜ＷＬnが形成されている。列方向に配列された各メ
モリセル１のソース・ドレイン領域３により、共通のビ
ット線ＢＬ1〜ＢＬnが形成されている。

【００７１】つまり、メモリセルアレイ１０２は、共通
のワード線ＷＬ1〜ＷＬnに接続された各メモリセル１の
浮遊ゲート電極５，６が直列に配置され、その回路が共
通のビット線ＢＬ1〜ＢＬnに並列に接続されて成るＡＮ
Ｄ−ＮＯＲ型構成をとる。各ワード線ＷＬ1〜ＷＬnはロ
ウデコーダ１０３に接続され、各ビット線ＢＬ1〜ＢＬn
はカラムデコーダ１０４に接続されている。

【００７２】外部から指定されたロウアドレスおよびカ
ラムアドレスは、アドレスピン１０５に入力される。そ
のロウアドレスおよびカラムアドレスは、アドレスピン
１０５からアドレスラッチ１０７へ転送される。アドレ
スラッチ１０７でラッチされた各アドレスのうち、ロウ
アドレスはアドレスバッファ１０６を介してロウデコー
ダ１０３へ転送され、カラムアドレスはアドレスバッフ
ァ１０６を介してカラムデコーダ１０４へ転送される。

【００７３】尚、アドレスラッチ１０７は、適宜省略し
てもよい。ロウデコーダ１０３は、アドレスラッチ１０
７でラッチされたロウアドレスに対応した１本のワード
線ＷＬ1〜ＷＬn（例えば、ＷＬm）を選択し、各ワード
線ＷＬ1〜ＷＬnの電位を後記する各動作モードに対応し
て制御する。つまり、各ワード線ＷＬ1〜ＷＬnの電位を
制御することにより、各メモリセル１の制御ゲート電極
７の電位が制御される。

【００７４】カラムデコーダ１０４は、アドレスラッチ
１０７でラッチされたカラムアドレスに対応した１本の
ビット線ＢＬ1〜ＢＬn（例えば、ＢＬm（図示略））を
選択するために、各ビット線ＢＬ1〜ＢＬnの電位または
オープン状態を、後記する各動作モードに対応して制御
する。つまり、各ビット線ＢＬ1〜ＢＬnの電位またはオ
ープン状態を制御することにより、各メモリセル１のソ
ース・ドレイン領域３の電位またはオープン状態が制御
される。

【００７５】外部から指定されたデータは、データピン
１０８に入力される。そのデータは、データピン１０８
から入力バッファ１０９を介してカラムデコーダ１０４
へ転送される。カラムデコーダ１０４は、各ビット線Ｂ
Ｌ1〜ＢＬnの電位またはオープン状態を、そのデータに
対応して後記するように制御する。

【００７６】任意のメモリセル１から読み出されたデー
タは、ビット線ＢＬ1〜ＢＬnからカラムデコーダ１０４
を介してセンスアンプ１１０へ転送される。センスアン
プ１１０は電流センスアンプである。カラムデコーダ１
０４は、選択したビット線ＢＬ1〜ＢＬnとセンスアンプ
１１０とを接続する。センスアンプ１１０で判別された
データは、出力バッファ１１１からデータピン１０８を
介して外部へ出力される。

【００７７】尚、上記した各回路（１０３〜１１１）の
動作は制御コア回路１１２によって制御される。次に、
フラッシュＥＥＰＲＯＭ１０１の各動作モード（書き込
み動作、消去動作、読み出し動作）について、図１１〜
図１４を参照して説明する。尚、図１１〜図１３は図９
（ａ）の要部だけを図示したものであり、図１４は図１
０の要部だけを図示したものである。

【００７８】（ａ）書き込み動作（図１１参照） ワード線ＷＬmと各ビット線ＢＬm，ＢＬm+1との交点に
接続されたメモリセル１（以下、「１m(m)」と表記す
る）が選択され、そのメモリセル１m(m)の各浮遊ゲート
電極５，６のうち、浮遊ゲート電極６にデータを書き込
む場合について説明する。

【００７９】メモリセル１m(m)の各ソース・ドレイン領
域３のうち、浮遊ゲート電極５に近い側のソース・ドレ
イン領域３（以下、「３ａ」と表記する）に対応するビ
ット線ＢＬmは、センスアンプ１１０内に設けられた定
電流源１１０ａを介して接地され、その電位は約１．２
Ｖにされる。

【００８０】メモリセル１m(m)の各ソース・ドレイン領
域３のうち、浮遊ゲート電極６に近い側のソース・ドレ
イン領域３（以下、「３ｂ」と表記する）に対応するビ
ット線ＢＬm+1の電位は１０Ｖにされる。また、選択さ
れたメモリセル１m(m)以外の各メモリセル１のソース・
ドレイン領域３に対応する各ビット線（ＢＬ1…ＢＬm-
1，ＢＬm+2…ＢＬn）の電位は３Ｖにされる。

【００８１】メモリセル１m(m)の制御ゲート電極７に対
応するワード線ＷＬmの電位は２Ｖにされる。また、選
択されたメモリセル１m(m)以外の各メモリセル１の制御
ゲート電極７に対応する各ワード線（ＷＬ1…ＷＬm-1，
ＷＬm+1…ＷＬn）の電位は０Ｖにされる。メモリセル１
m(m)において、選択トランジスタ１２の閾値電圧Ｖｔｈ
は約０．５Ｖである。従って、メモリセル１m(m)では、
ソース・ドレイン領域３ａ中の電子が反転状態のチャネ
ル領域４中へ移動する。そのため、ソース・ドレイン領
域３ｂからソース・ドレイン領域３ａに向かってセル電
流Ｉｗが流れる。一方、ソース・ドレイン領域３ｂの電
位は１０Ｖであるため、ソース・ドレイン領域３ｂと浮
遊ゲート電極６との間の静電容量を介したカップリング
により、浮遊ゲート電極６の電位が持ち上げられて１０
Ｖに近くなる。そのため、チャネル領域４と浮遊ゲート
電極６の間には高電界が生じる。従って、チャネル領域
４中の電子は加速されてホットエレクトロンとなり、図
１１の矢印Ｃに示すように、浮遊ゲート電極６へ注入さ
れる。その結果、メモリセル１m(m)の浮遊ゲート電極６
に電荷が蓄積され、１ビットのデータが書き込まれて記
憶される。

【００８２】このとき、ソース・ドレイン領域３ａと浮
遊ゲート電極５との間の静電容量を介したカップリング
により、浮遊ゲート電極５の電位が持ち上げられて約
１．２Ｖに近くなる。しかし、この程度の低い電位で
は、浮遊ゲート電極５へ実質的にホットエレクトロンが
注入されることはない。つまり、メモリセル１m(m)にお
いては、浮遊ゲート電極６だけにホットエレクトロンが
注入される。

【００８３】また、ワード線ＷＬmと各ビット線ＢＬm-
1，ＢＬmとの交点に接続されたメモリセル１（以下、
「１m(m-1)」と表記する）のソース・ドレイン領域３間
にもセル電流Ｉｗが流れる。しかし、メモリセル１m(m-
1)において、ビット線ＢＬm-1に対応するソース・ドレ
イン領域３の電位は３Ｖであるため、各浮遊ゲート電極
５，６の電位が持ち上げられることはない。そのため、
メモリセル１m(m-1)の各浮遊ゲート電極５，６へホット
エレクトロンが注入されることはなく、メモリセル１m
(m-1)にデータが書き込まれることはない。

【００８４】そして、ワード線ＷＬmと各ビット線ＢＬm
+1，ＢＬm+2との交点に接続されたメモリセル１（以
下、「１m(m+1)」と表記する）については、ビット線Ｂ
Ｌm+2に対応するソース・ドレイン領域３の電位が３Ｖ
であり、制御ゲート電極７（ワード線ＷＬm）の電位
（＝２Ｖ）より高いため、各ソース・ドレイン領域３間
にセル電流が流れない。そのため、メモリセル１m(m+1)
の各浮遊ゲート電極５，６へホットエレクトロンが注入
されることはなく、メモリセル１m(m+1)にデータが書き
込まれることはない。

【００８５】尚、ワード線ＷＬmに接続されたメモリセ
ル１m(m)，１m(m-1)，１m(m+1)以外の各メモリセル１に
ついても、メモリセル１m(m+1)と同様の理由により、デ
ータが書き込まれることはない。従って、前記した書き
込み動作は、選択されたメモリセル１m(m)の浮遊ゲート
電極６だけに行われる。

【００８６】ここで、ソース・ドレイン領域３ｂ，３ａ
間に流れるセル電流Ｉｗの値と、書き込み動作の時間
（浮遊ゲート電極６へのホットエレクトロンの注入時
間）とを最適化することにより、メモリセル１m(m)の浮
遊ゲート電極６に蓄積される電荷量を最適化する。

【００８７】具体的には、メモリセル１m(m)の浮遊ゲー
ト電極６に蓄積される電荷量を、従来のメモリセル２０
１の浮遊ゲート電極２０６に蓄積される電荷量に比べて
少なく設定し、過剰書き込み状態にならないようにす
る。書き込み動作において、従来のメモリセル２０１の
ソース領域２０３の電位が１２Ｖに設定されているのに
対し、メモリセル１m(m)のソース・ドレイン領域３ｂ
（ビット線ＢＬm+1）の電位が１０Ｖと低く設定されて
いるのは、過剰書き込み状態にならないようにするため
である。

【００８８】ところで、メモリセル１m(m)の浮遊ゲート
電極６にデータを書き込む場合に、既に浮遊ゲート電極
５にデータが書き込まれている場合がある。この場合
に、浮遊ゲート電極５に多量の電荷が蓄積されて過剰書
き込み状態になっていると、浮遊ゲート電極５直下のチ
ャネル領域４が完全なオフ状態になり、ソース・ドレイ
ン領域３ｂ，３ａ間にセル電流Ｉｗが流れなくなる。そ
こで、浮遊ゲート電極５にデータを書き込む際にも、前
記した浮遊ゲート電極６の場合と同様に、浮遊ゲート電
極５に蓄積される電荷量を少なくし、過剰書き込み状態
にならないようにする。そうすれば、浮遊ゲート電極５
にデータが書き込まれている場合でも、浮遊ゲート電極
５直下のチャネル領域４が完全なオフ状態になることは
なく、ソース・ドレイン領域３ｂ，３ａ間にセル電流Ｉ
ｗが流れる。

【００８９】逆に言えば、浮遊ゲート電極６にデータを
書き込む際に必要な値のセル電流Ｉｗが流れるように、
浮遊ゲート電極５に蓄積される電荷量を設定しておくわ
けである。つまり、前記した浮遊ゲート電極６に蓄積さ
れる電荷量を、浮遊ゲート電極５にデータを書き込む際
に必要な値のセル電流Ｉｗが流れる程度に少なく設定し
ておくわけである。

【００９０】尚、メモリセル１m(m)の浮遊ゲート電極５
にデータを書き込む場合は、ソース・ドレイン領域３ｂ
に対応するビット線ＢＬm+1がセンスアンプ１１０内に
設けられた定電流源１１０ａを介して接地され、ソース
・ドレイン領域３ａに対応するビット線ＢＬmの電位が
１０Ｖにされる。その他の電位条件については、メモリ
セル１m(m)の浮遊ゲート電極６にデータを書き込む場合
と同様である。

【００９１】従って、この書き込み動作は、選択された
１つのメモリセル１について、その各浮遊ゲート電極
５，６毎に行うことができる。 （ｃ）消去動作（図１２参照） ワード線ＷＬmに接続された全てのメモリセル１の各浮
遊ゲート電極５，６に記憶されたデータが消去される場
合について説明する。

【００９２】全てのビット線ＢＬ1〜ＢＬnの電位は０Ｖ
にされる。ワード線ＷＬmの電位は１５Ｖにされる。ま
た、ワード線ＷＬm以外の各ワード線（ＷＬ1…ＷＬm+
1，ＷＬm+1…ＷＬn）の電位は０Ｖにされる。各ソース
・ドレイン領域３ａ，３ｂおよび基板２と各浮遊ゲート
電極５，６との間の静電容量と、制御ゲート電極７と各
浮遊ゲート電極５，６の間の静電容量とを比べると、前
者の方が圧倒的に大きい。つまり、各浮遊ゲート電極
５，６は、各ソース・ドレイン領域３ａ，３ｂおよび基
板２と強くカップリングしている。そのため、制御ゲー
ト電極７が１５Ｖ、各ソース・ドレイン領域３ａ，３ｂ
が０Ｖになっても、各浮遊ゲート電極５，６の電位は０
Ｖからあまり変化せず、制御ゲート電極７と各浮遊ゲー
ト電極５，６の電位差が大きくなり、制御ゲート電極７
と各浮遊ゲート電極５，６の間に高電界が生じる。

【００９３】その結果、ＦＮトンネル電流が流れ、図１
２の矢印Ｄに示すように、各浮遊ゲート電極５，６中の
電子が制御ゲート電極７側へ引き抜かれて、各メモリセ
ル１に記憶されたデータの消去が行われる。このとき、
各浮遊ゲート電極５，６には突起部５ａ，６ａが形成さ
れているため、各浮遊ゲート電極５，６中の電子は突起
部５ａ，６ａから飛び出して制御ゲート電極７側へ移動
する。従って、電子の移動が容易になり、各浮遊ゲート
電極５，６中の電子を効率的に引き抜くことができる。

【００９４】尚、複数のワード線ＷＬ1〜ＷＬnを同時に
選択することにより、その各ワード線に接続されている
全てのメモリセル１に対して消去動作を行うこともでき
る。このように、メモリセルアレイ１０２を複数組のワ
ード線ＷＬ1〜ＷＬn毎の任意のブロックに分けてその各
ブロック単位でデータの消去を行う消去動作は、ブロッ
ク消去と呼ばれる。

【００９５】（ｃ）読み出し動作（図１３および図１４
参照） メモリセル１m(m)が選択され、そのメモリセル１m(m)の
各浮遊ゲート電極５，６のうち、浮遊ゲート電極６から
データが読み出される場合について説明する。メモリセ
ル１m(m)のソース・ドレイン領域３ａに対応するビット
線ＢＬmの電位は３Ｖにされる。

【００９６】メモリセル１m(m)のソース・ドレイン領域
３ｂに対応するビット線ＢＬm+1の電位は０Ｖにされ
る。また、選択されたメモリセル１m(m)以外の各メモリ
セル１のソース・ドレイン領域３に対応する各ビット線
（ＢＬ1…ＢＬm-1，ＢＬm+2…ＢＬn）は、オープン状態
にされる。

【００９７】メモリセル１m(m)の制御ゲート電極７に対
応するワード線ＷＬmの電位は４Ｖにされる。また、選
択されたメモリセル１m(m)以外の各メモリセル１の制御
ゲート電極７に対応する各ワード線（ＷＬ1…ＷＬm+1，
ＷＬm+1…ＷＬn）の電位は０Ｖにされる。

【００９８】メモリセル１m(m)において、ソース・ドレ
イン領域３ａが３Ｖにされると、ソース・ドレイン領域
３ａと浮遊ゲート電極５との間の静電容量を介したカッ
プリングにより、浮遊ゲート電極５の電位が持ち上げら
れて３Ｖに近くなる。その結果、浮遊ゲート電極５に蓄
積された電荷の有無に関係なく、浮遊ゲート電極５直下
のチャネル領域４はオン状態になる。

【００９９】前記したように、消去状態にある浮遊ゲー
ト電極６には電荷が蓄積されていない。それに対して、
前記したように、書き込み状態にある浮遊ゲート電極６
には電荷が蓄積されている。従って、消去状態にある浮
遊ゲート電極６直下のチャネル領域４はオン状態になっ
ており、書き込み状態にある浮遊ゲート電極６直下のチ
ャネル領域４はオフ状態に近くなっている。

【０１００】そのため、制御ゲート電極７に４Ｖが印加
されたとき、ソース・ドレイン領域３ａからソース・ド
レイン領域３ｂに向かって流れるセル電流Ｉｒは、浮遊
ゲート電極６が消去状態にある場合の方が、書き込み状
態にある場合よりも大きくなる。

【０１０１】このセル電流Ｉｒの値をセンスアンプ１１
０で検出することにより、メモリセル１m(m)の浮遊ゲー
ト電極６に記憶されたデータの値を読み出すことができ
る。例えば、消去状態の浮遊ゲート電極６のデータの値
を「１」、書き込み状態の浮遊ゲート電極６のデータの
値を「０」として読み出しを行う。ちなみに、この場
合、センスアンプ１１０をソース・ドレイン領域３ｂ側
に接続して、セル電流Ｉｒを検出してもよい。

【０１０２】尚、メモリセル１m(m)の浮遊ゲート電極５
からデータを読み出す場合は、ソース・ドレイン領域３
ｂに対応するビット線ＢＬm+1の電位が３Ｖにされ、ソ
ース・ドレイン領域３ａに対応するビット線ＢＬmの電
位が０Ｖにされる。その他の電位条件またはオープン状
態については、メモリセル１m(m)の浮遊ゲート電極６か
らデータを読み出す場合と同様である。

【０１０３】つまり、選択されたメモリセル１m(m)につ
いて、その各浮遊ゲート電極５，６のいずれか一方に、
消去状態のデータ値「１」と、書き込み状態のデータ値
「０」の２値（＝１ビット）を記憶させ、そのデータ値
を読み出すことができる。このように、フラッシュＥＥ
ＰＲＯＭ１０１の読み出し動作において、メモリセル１
m(m)の浮遊ゲート６からデータを読み出す場合はビット
線ＢＬmの電位が３Ｖ、ビット線ＢＬm+1の電位が０Ｖに
される。そして、メモリセル１m(m)の浮遊ゲート５から
データを読み出す場合はビット線ＢＬm+1の電位が３Ｖ
にされ、ビット線ＢＬmの電位が０Ｖにされる。

【０１０４】従って、センスアンプ１１０として第１ま
たは第２実施形態の電流形センスアンプ２１，３１を用
いた場合、メモリセル１m(m)の浮遊ゲート６からデータ
を読み出し、その次に、メモリセル１m(m)の浮遊ゲート
５からデータを読み出す際には、ビット線ＢＬmに接続
される入力ノードｎ１の電圧レベルが過渡的に定常領域
より離れた電圧（＝３Ｖ）になる。しかし、上記したよ
うに、電流形センスアンプ２１，３１によれば、入力ノ
ードｎ１の電圧レベルが過渡的に定常領域より離れた電
圧になる場合でも、電流形センスアンプ２１，３１の高
利得を維持した上で読み出し動作を高速化することがで
きる。そのため、電流形センスアンプ２１，３１をフラ
ッシュＥＥＰＲＯＭ１０１のセンスアンプ１１０に適用
すれば、上記した電流形センスアンプ２１，３１の効果
を十分に発揮することができる。

【図面の簡単な説明】

【図１】本発明を具体化した第１実施形態の構成を表す
回路図。

【図２】第１実施形態の動作を説明するためのタイミン
グチャート。

【図３】第１実施形態を一部変更した別の実施形態の要
部構成を表す回路図。

【図４】第１実施形態を一部変更した別の実施形態の構
成を表す回路図。

【図５】第１実施形態を変更した第２実施形態の構成を
表す回路図。

【図６】第２実施形態を一部変更した第３実施形態の構
成を表す回路図。

【図７】第３実施形態を一部変更した第４実施形態の構
成を表す回路図。

【図８】第２実施形態を一部変更した第５実施形態の構
成を表す回路図。

【図９】図９（ｂ）はフラッシュＥＥＰＲＯＭのメモリ
セルアレイの一部平面図、図９（ａ）は図９（ｂ）のＹ
−Ｙ線断面図。

【図１０】図９に示すフラッシュＥＥＰＲＯＭのブロッ
ク回路図。

【図１１】図９に示すフラッシュＥＥＰＲＯＭの作用を
説明するための要部断面図。

【図１２】図９に示すフラッシュＥＥＰＲＯＭの作用を
説明するための要部断面図。

【図１３】図９に示すフラッシュＥＥＰＲＯＭの作用を
説明するための要部断面図。

【図１４】図９に示すフラッシュＥＥＰＲＯＭの作用を
説明するための要部回路図。

【図１５】従来の形態の構成を表す回路図。

【符号の説明】

２１，３１…電流形センスアンプ ２２…加速回路 ３２…クランパ回路 ３３…トランスファーゲート ５２…基本回路 ５３…基準電圧制御回路 Ｖcc…電源 Ｉss…電流源 Ｎ５…電流源を構成するＮＭＯＳトランジスタ Ｒ１，Ｒ２…負荷抵抗 Ｐ３，Ｐ４…負荷抵抗を構成するＰＭＯＳトランジスタ Ｎ１，Ｎ３…負性抵抗を構成するＮＭＯＳトランジスタ Ｖref…基準電圧 Ｎ４…電圧降下手段としてのＮＭＯＳトランジスタ ｎ１…入力ノード ｎ２…出力ノード

Claims (9)

【特許請求の範囲】
1. 【請求項１】 センスアンプの入力ノードの電圧を、電
   流センス動作の定常状態で当該入力ノードが取り得る電
   圧領域または当該電圧領域の近傍まで近づける加速回路
   を備えたセンスアンプ。
2. 【請求項２】 入力ノードから入力された入力信号電流
   に対応して出力ノードの電圧を制御する電流−電圧変換
   により電流センス動作を行う基本回路と、基本回路の入
   力ノードの電圧を、基本回路における電流センス動作の
   定常状態 で入力ノードが取り得る電圧領域または当該電圧領域の
   近傍まで近づける加速回路とを備えたセンスアンプ。
3. 【請求項３】 請求項２に記載のセンスアンプにおい
   て、 前記基本回路は、電源と電流源との間に直列接続された
   負荷抵抗および負性抵抗から構成され、負性抵抗と電流
   源との間の入力ノードから入力された入力信号電流に対
   応して、負荷抵抗と負性抵抗との間の出力ノードの電圧
   を制御するセンスアンプ。
4. 【請求項４】 請求項３に記載のセンスアンプにおい
   て、 前記加速回路は、前記入力ノードから電流を引き抜くこ
   とによって入力ノードの電圧を下げる電圧降下手段を備
   えたセンスアンプ。
5. 【請求項５】 請求項４に記載のセンスアンプにおい
   て、 前記加速回路は、電源と前記電圧降下手段との間に直列
   接続された加速用の負荷抵抗および負性抵抗を備え、加
   速用の負荷抵抗と負性抵抗との間のノードの電圧に従っ
   て前記電圧降下手段を制御するセンスアンプ。
6. 【請求項６】 請求項３〜５のいずれか１項に記載のセ
   ンスアンプにおいて、 前記負荷抵抗は、飽和領域動作させたＭＯＳトランジス
   タによって構成されるセンスアンプ。
7. 【請求項７】 請求項１〜６のいずれか１項に記載のセ
   ンスアンプにおいて、 前記入力ノードとビット線との接続を切り離すトランス
   ファーゲートを備えたセンスアンプ。
8. 【請求項８】 請求項１〜７のいずれか１項に記載のセ
   ンスアンプにおいて、 前記入力ノードの電圧を下げることで前記加速回路の機
   能を補助するクランパ回路を備えたセンスアンプ。
9. 【請求項９】 請求項３〜８のいずれか１項に記載のセ
   ンスアンプにおいて、 前記負荷抵抗と電源との間に、線形領域動作させたＭＯ
   Ｓトランジスタによって構成されるスイッチが接続され
   たセンスアンプ。