WO2004077449A1 - 半導体記憶装置 - Google Patents

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WO2004077449A1
WO2004077449A1 PCT/JP2004/002089 JP2004002089W WO2004077449A1 WO 2004077449 A1 WO2004077449 A1 WO 2004077449A1 JP 2004002089 W JP2004002089 W JP 2004002089W WO 2004077449 A1 WO2004077449 A1 WO 2004077449A1
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cells
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Inventor
Kazuo Sato
Original Assignee
Rohm Co., Ltd.
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells

Definitions

  • the present invention relates to a semiconductor memory device.
  • the present invention relates to reading from a nonvolatile semiconductor memory device such as a flash or an EEPROM.
  • FIG. 5 shows a schematic configuration example of a conventional general flash memory.
  • the memory 'array cell 51 composed of a large number of flash memories sends the outputs of 104 bit lines to the multiplexer 5.2.
  • the sense amplifier 53 connected to the output side of the multiplexer 52 is provided at a ratio of one to 128 bit lines. Therefore, eight sense amplifiers 53 are connected to the output side of the multiplexer 52.
  • a reference cell 54 that outputs a reference current is connected to the inverting input terminal of each sense amplifier 53. Note that the sense amplifier 53 is a current-voltage conversion amplifier.
  • a conventional flash memory has a plurality of circuit blocks including a memory 'array' cell 51, a multiplexer 52, a sense amplifier 53, and a reference cell 54 having the above configuration (see FIG. 5). In the figure, only two circuit blocks are shown.)
  • one memory array cell to be read from a plurality of memory array cells is selected, and the selected memory 'array' cell is 10. 2
  • the data stored in the multiplexer is sent via the four bit lines.
  • Multiplexer 52 sequentially outputs the data sent from the memory 'array' cells to each sense amplifier 53.
  • each sense amplifier 53 compares the reference current output from the reference cell 54 with the current output from the multiplexer, and according to the compared difference. Output voltage.
  • the flash memory shown in Fig. 5 has a configuration in which eight sense amplifiers are provided for one memory 'array' sensor, and in order to perform the above read operation, one read operation has eight pits. Only data could be read.
  • the number of data bits that can be read in a single read operation increases by increasing the number of sense amplifiers provided for one memory cell.
  • the circuit area of the current-voltage conversion type sense amplifier Is not preferable from the viewpoint of miniaturization. For this reason, the maximum number of sense amplifiers that can be provided for one memory 'array' cell is 16. Therefore, the conventional flash memory was limited to reading data of 8 to 16 bits in one read operation. That is, the reading speed of the conventional flash memory was slow
  • the present invention has been made in view of the above problems, and has as its object to provide a semiconductor memory device with a high read speed.
  • a plurality of memory cells and an array cell are provided for each of the memory cells, and each bit line of the memory cells is provided with a predetermined bit line.
  • Precharge circuit that precharges to the voltage of the memory, and the memory selected for reading data
  • a comparison circuit for comparing a voltage with a bit line for each bit line, and when reading the data, a voltage value for precharging a bit line of a memory array cell selected for reading the data.
  • the voltage value for precharging the bit line of the memory array-cell selected for the reference is temporarily made different.
  • the semiconductor memory device according to the present invention is a conventional semiconductor memory device that can only read from 8 bits to 16 bits in one read operation. As compared with, the reading speed can be dramatically increased.
  • FIG. 1 is a diagram showing a schematic configuration example of a nonvolatile memory according to the present invention.
  • FIG. 2 is a time chart showing signal waveforms of various parts of the nonvolatile memory of FIG. 1
  • FIG. 3 is a diagram showing a configuration example of a sense amplifier included in the nonvolatile memory of FIG. 1
  • FIG. 4 is a nonvolatile memory of FIG.
  • FIG. 5 is a diagram showing another example of a configuration of a sense amplifier included in the conventional flash memory.
  • FIG. 1 shows a schematic configuration example of a nonvolatile memory having the same memory size as a conventional flash memory according to the present invention.
  • the memory 'array' cells that have data to be read out of the memory 'array cells' are hereafter referred to as the main 'array' cells.
  • the main array cell 2 has 102 4 non-volatile memory cells 3.
  • each bit line of the main array cell 2 is connected to each output terminal of the precharge circuit 1. That is, the precharge circuit 1 has 104 output terminals.
  • Each bit line of the main array cell 2 is connected to a non-inverting input terminal of the sense amplifier 21 via a P-channel MOS-FET (Metal-Oxide-Semiconductor or Field-Effect Transistor) 4.
  • MOS-FET Metal-Oxide-Semiconductor or Field-Effect Transistor
  • the memory “array” cell 12 to be compared with the main “array” cell 2 has 102 4 nonvolatile memory cells 13. Then, each bit line of the memory array cell 12 is connected to each output terminal of the precharge circuit 11. That is, the precharge circuit 11 has 104 output terminals. Also, each bit line of the memory 'array' cell 12 is connected to the inverting input terminal of the sense amplifier 21 via the P-channel MOS FET 14. Then, precharge signals Purichiya temporary circuit 1 [Phi [rho and 1 V precharged signal PR s is inputted, a precharge signal [Phi [rho ⁇ Pi 1 V-flop Richiyaji signal PR D is input to the precharge circuit 1 1 .
  • a selection signal SEL n (ti is an integer of 1 ⁇ ⁇ ⁇ 10 24) is input to the gates of the ⁇ -channel type MOS FETs 4 and 14 respectively.
  • the main is Wadorain signal WL s to 'Control port Lumpur each Memorisenore third array cells within 2', gate one Sorted is commonly input, control of the memory cells 13 of the memory Arei cell 1 in 2- word line signal WL D is commonly input to the gate.
  • an operation control signal SEN for switching the operation / non-operation of the sense amplifier 21 is input to each sense amplifier 21 in common.
  • the sense amplifier 21 is a voltage amplifier that outputs a voltage signal obtained by amplifying a difference between two input voltages. Therefore, the circuit area of the sense amplifier 21 can be smaller than that of the current-voltage conversion amplifier used in the conventional flash memory. In FIG. 1, for simplicity of explanation, the precharge circuit having the above configuration is used.
  • a basic circuit including a memory 'array' cell 12, a P-channel type MOS FET 14, and a sense amplifier 21 is shown.
  • a plurality of the basic circuits are provided, and one basic circuit is selected from the plurality of basic circuits by the selection signal SELn.
  • the sense amplifiers of a plurality of basic circuits may be shared, and the number of sense amplifiers of the entire nonvolatile memory may be n or m (m is a natural number of m ⁇ n).
  • a plurality of P-channel MOSFETs are connected to the input terminals of each sense amplifier, and the plurality of P-channel MOSFETs function as a multiplexer.
  • FIG. 1 The read operation of the nonvolatile memory will be described with reference to FIG. 1 and the time chart of FIG.
  • the operation when reading the m-th (m is a natural number of m ⁇ 11) data of the memory 'array cell 2 and 12' will be described.
  • the notation of m is omitted.
  • the precharge signal [Phi [rho, 1 V precharge signal PR s, 1 V precharge signal PR D, the word line signal WL S, the word line signal WL D, The selection signal SEL, operation control signal SEN, and output signal OUT are at the Low level.
  • Precharge signal [Phi [rho ⁇ Pi selection signal SEL is inverted from L ow level time point t 1 to H IgH level, hold the H IgH level until the time point t 8, the H IgH level t 8 when the L ow level Invert, and then maintain the Low level.
  • the bit trine signal BL s and the voltage signal DIO s and the bit line signal BL D ⁇ Pi voltage signal DIO D becomes a signal of period t. 1 to t 8, other periods may become undefined I have.
  • Precharge circuit 1 the precharge signal [Phi [rho is H IgH level and 1 V precharge signal PR s outputs where 0. 5 V of L ow level, the precharge signal [Phi [rho is H IgH level and 1 V pre charge signal PR s outputs an IV for H IgH level. Also, precharge circuits 1 1, precharge signal [Phi [rho is H IgH level and 1 V precharge signal PR D is Outputs the case 0, 5 V of L ow level, the precharge signal [Phi [rho is H IgH level and 1 V precharge signal PR D outputs a 1 V when the H IgH level.
  • Word line signal WL S of the memory 'array' cell side for reading gradually increases from t 2 o'clock point, reaching H IgH level at t 3 time, the H IgH level maintained until t 6 time, t 6 It gradually decreases from the point in time, and reaches the Low level at time t7, and then maintains the Low level.
  • the pit line signal BL s ⁇ Pi voltage signal DIO s is 1 to 1;. 3 Period 0.5 V is maintained, rises from 0.5 V to IV at 3 time points, 1 V is maintained until t 6 time, and gradually decreases from t 6 time When it reaches 0.5 V, it keeps 0.5 V until t8. On the other hand, since the ON memory cell if the memory cell 3 in the memory 'in array cell to be out reading not a write cell, the bit line signal BL s and the voltage signal DIO S for a period of t 1 ⁇ t 2 0.
  • Maintain 5 V gradually decrease from time t2, reach 0 V at time t3, maintain 0 V until time t6, gradually increase from time t6, reach 0.5 V at time t7 Then, 0.5 V is maintained until t8 (see the dotted line in Fig. 2 for the period from t2 to t7).
  • Word line signal WL D memory Arei cell side not read holds the L ow level. Therefore, the memory cell 1 3 regardless of the writing cells not Kanika, the bit line signal BL D ⁇ Pi voltage signal DIO d holds period 0. 5 V of tl ⁇ t 8.
  • the operation control signal SEN becomes High level only during the period from t4 to t5. Therefore, when reading a memory cell that is a write cell in the array cell, the output signal OUT m (m is a natural number from 1 to 11) becomes High only during the period from 4 to t5. . On the other hand, if a memory cell that is not a write cell in a memory array cell to be read is read, the output signal OUT! (1 is a natural number of 1 or more and n or less) remains at the Low level during the period from t4 to t5 (for the period from t4 to t5, see the dotted line in FIG. 2).
  • n-bit data can be read by one read operation.
  • the output signal 0111 is inverted by the impeller to connect to the non-inverting input side of the sense amplifier.
  • a signal similar to the output signal when reading data from the main array cell 2 is obtained.
  • 12 becomes the main array cell. In the above description, only the case where the number of data is 10 24 has been described.
  • non-volatile When the present invention is applied to a flash which is one of the memories, the area effect is particularly large. However, the present invention can be applied to a memory other than the nonvolatile memory, that is, a volatile memory.
  • a volatile memory As an example of the configuration of the volatile memory according to the present invention, there is a configuration in which the memory cells 3 and 12 of the nonvolatile memory in FIG. 1 are replaced with volatile memory cells.
  • FIG. 3 shows a configuration example of the sense amplifier 21.
  • the source of the P-channel type MOS FET 31 and the source of the P-channel type MOS FET 32 are connected to the terminal to which the constant voltage Vcc is applied.
  • the gate of the P-channel type MOSFET 31 and the gate of the P-channel type MOSFET 32 are commonly connected.
  • the gate and drain of the P-channel MOSFET 31 are commonly connected.
  • the drain of the P-channel type MOS transistor 31 is connected to the drain of the N-channel type MOS FET 33. Further, the drain of the P-channel type MOS FET 32 is connected to the terminal from which the output voltage OUT caulifloweris sent out and the drain of the N-channel type MOS FET 34.
  • the terminal corresponding to the non-inverting input terminal (+) of the sense amplifier is connected to the gate of the N-channel MOS FET 33. Also, a terminal corresponding to the inverting input terminal (1) of the sense amplifier is connected to the gate of the N-channel type MOSFET 34.
  • the source of the N-channel MOS FET 33 and the source of the N-channel MOS FET 34 are commonly connected, and are connected to the drain of the N-channel MOS FET 35.
  • the gate of the N-channel type MOSFET 35 is connected to the terminal to which the operation control signal SEN is input.
  • the source of the N-channel type MOSFET 35 is grounded.
  • FIG. 4 Another example of the configuration of the sense amplifier 21 is shown in FIG. In FIG. 4, the same parts as those in FIG. 3 are denoted by the same reference numerals, and detailed description will be omitted. The difference between the sense amplifier in FIG. 4 and the sense amplifier in FIG.
  • the nonvolatile semiconductor memory device of the present invention can be used for a computer or the like.

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Abstract

本発明の半導体記憶装置は、複数のメモリ･アレイ･セル(以下セルと称す)と、前記セル毎に設けられ、前記セルの各ビット線を所定の電圧にプリチャージする回路と、データを続み出すために選択されたセルの各ビット線の出力電圧とリファレンス用に選択されたセルの各ビット線の出力電圧とを各ビット線毎に比較する回路とを備え、前記データの読み出しの際には、前記データを読み出すために選択されたセルのビット線にプリチャージする電圧値と前記リファレンス用に選択されたセルのビット線にプリチャージする電圧値とを一時的に異なる値にする。これにより、データを読み出すために選択されたセルの全出力ビットを1度の読み出し操作で読み出すことができる。

Description

明細書 半導体記憶装置 技術分野
本発明は、 半導体記憶装置に関するものである。 特に、 フラッシュや E E P R O M等の不揮発性半導体記憶装置の読み出しに関するものである。 背景技術
従来の不揮発性半導体記憶装置として、 ここではフラッシュメモリを例に挙げ て説明を行う。 従来の一般的なフラッシュメモリの概略構成例を図 5に示す。 この構成例では多数のフラッシュメモリからなるメモリ ' アレイ · セル 5 1は 、 1 0 2 4本のビットラインの出力をマルチプレクサ 5. 2に送る。 マルチプレク サ 5 2の出力側に接続されるセンス ·アンプ 5 3は 1 2 8本のビットラインに対 して 1個の割合で設けられる。 したがって、 マルチプレクサ 5 2の出力側に 8個 のセンス 'アンプ 5 3が接続される。 また、 各々のセンス · アンプ 5 3の反転入 力端子に、 リ ファ レンス電流を出力するリ ファレンス ·セル 5 4が接続される。 なお、 センス ' アンプ 5 3は電流電圧変換増幅器である。
従来のフラッシュメモリは、 上記構成のメモリ 'アレイ 'セル 5 1、 マルチプ レクサ 5 2、 センス ·アンプ 5 3、 及ぴリファ レンス · セル 5 4からなる回路ブ ロックを複数有している (図 5においては、 2つの回路ブロックのみを図示して いる）。
図 5に示す従来のフラッシュメモリの読み出し動作では、 複数のメモリ · ァレ ィ ·セルから読み出しが行われるメモリ ·アレイ ·セルが一つ選択され、 選択さ れたメモリ ' アレイ 'セルが 1 0 2 4本のビットラインを介してマルチプレクサ に記億しているデータを送る。 マルチプレクサ 5 2はメモリ 'アレイ 'セルから 送られてきたデータを順次各々のセンス ·アンプ 5 3に出力する。 そして、 各々 のセンスアンプ 5 3が、 リ ファ レンス ' セル 5 4から出力されるリ ファ レンス電 流とマルチプレクサから出力される電流との比較を行い、 その比較した差に応じ た電圧を出力する。
図 5のフラッシュメモリは、 1つのメモリ ' アレイ ' セノレに対して 8個のセン ス .アンプを設ける構成であって、 上記のような読み出し動作を行うため、 1回 の読み出し動作で 8ピットのデータ読み出ししかできなかった。
1つのメモリ . 了レイ ·セルに対して設けるセンス ·アンプの数を増やすこと によって 1回の読み出し動作で読み出すことができるデータビット数は増加する が、 電流電圧変換型のセンス ·アンプの回路面積は大きいので小型化の観点から は好ましくない。 このため、 1つのメモリ 'アレイ 'セルに対して設けることが できるセンス . アンプの数は 1 6個が上限であった。 したがって、 従来のフラッ シュメモリでは、 1回の読み出し動作で 8ビット〜 1 6ビットのデータ読み出し が限度であった。 すなわち、 従来のフラッシュメモリは読み出し速度が遅かった
発明の開示
本発明は、 上記の問題点に鑑み、 読み出し速度が速い半導体記憶装置を提供す ることを目的とする。
上記目的を達成するために、 本発明に係る半導体記憶装置においては、 複数の メモリ ' アレイ · セルと、 前記メモリ ' アレイ ' セル毎に設けられ、 前記メモリ ' アレイ ' セルの各ビット線を所定の電圧にプリチャージするプリチャージ回路 と、 データを読み出すために選択されたメモリ 'アレイ 'セルの各ビット線の出 力電圧とリファレンス用に選択されたメモリ ' アレイ ' セルの各ビット線の出力 電圧とを各ビット線毎に比較する比較回路とを備え、 前記データの読み出しの際 には、 前記データを読み出すために選択されたメモリ · アレイ · セルのビッ ト線 にプリチャージする電圧値と前記リファレンス用に選択されたメモリ ·アレイ - セルのビット線にプリチャージする電圧値とを一時的に異なる値にする。
このような構成によると、 データを読み出すために選択されたメイン · アレイ • セルの全出力ビット （例えば 1 0 2 4ビット） を 1度の読み出し操作で読み出 すことができる。 これにより、 本発明に係る半導体記憶装置は、 1度の読み出し 動作で 8ビット〜 1 6ビットの読み出ししか行えなかった従来の半導体記憶装置 と比較して、 飛躍的に読み出し速度を速くすることができる。 図面の簡単な説明
図 1は本発明に係る不揮発性メモリの概略構成例を示す図
図 2は図 1の不揮発性メモリの各部信号波形を示すタイムチヤ一ト、 図 3は図 1の不揮発性メモリが具備するセンス ·アンプの構成例を示す図、 図 4は図 1の不揮発性メモリが具備するセンス · アンプの他の構成例を示す図 図 5は従来のフラッシュメモリの概略構成例を示す図である。 発明を実施するための最良の形態
以下に本発明の一実施形態について図面を参照して説明する。 本発明に係る半 導体記憶装置として、 ここではフラッシュや E E P R O M等の不揮発性メモリを 例に挙げて説明を行う。 本発明に係る従来のフラッシュメモリと同メモリサイズ の場合の不揮発性メモリの概略構成例を図 1に示す。
メモリ ' アレイ ·セルの内、 読み出すべきデータがあるメモリ ' アレイ 'セル を、 以後メイン ' アレイ ' セルと称する。 メイン ' アレイ · セル 2は 1 0 2 4個 の不揮発性のメモリセル 3を具備している。 そして、 メイン 'アレイ ·セル 2の 各ビットラインがプリチャージ回路 1の各出力端に接続される。 すなわち、 プリ チャージ回路 1は 1 0 2 4個の出力端を有している。 また、 メイン . アレイ 'セ ル 2の各ビッ トラインは Pチャネル型 MO S F E T (Metal-Oxide -Semiconduct or Field-Effect Transistor) 4を介してセンス ·アンプ 2 1の非反転入力端子 に接続される。
同様にメイン ' アレイ ' セル 2の比較の対象となるメモリ ' アレイ ' セル 1 2 は 1 0 2 4個の不揮発性のメモリセル 1 3を具備している。 そして、 メモリ . ァ レイ · セル 1 2の各ビッ トラインがプリチャージ回路 1 1の各出力端に接続され る。 すなわち、 プリチャージ回路 1 1は 1 0 2 4個の出力端を有している。 また 、 メモリ ' アレイ 'セル 1 2の各ビッ トラインは Pチャネル型 MO S F E T 1 4 を介してセンス · アンプ 2 1の反転入力端子に接続される。 そして、 プリチヤ一ジ回路 1にプリチャージ信号 ΦΡ及び 1 Vプリチャージ信 号 PR sが入力され、 プリチャージ回路 1 1にプリチャージ信号 ΦΡ及ぴ 1 Vプ リチヤージ信号 P R Dが入力される。 また、 Ρチャネル型 MO S FET4及ぴ 1 4のゲートに選択信号 S E L n ( tiは 1≤ η≤ 1 0 24の整数） がそれぞれ入力 される。 そして、 メイン ' アレイ ·セル 2内の各メモリセノレ 3のコント口ール' · ゲ一トにヮードライン信号 WL sが共通に入力され、 メモリ ·ァレイ · セル 1 2 内の各メモリセル 13のコントロール · ゲートにワードライン信号 WLDが共通 に入力される。 さらに、 センス · アンプ 2 1の動作/非動作の切替制御を行う動 作制御信号 S ENが、 各センス · アンプ 2 1に共通に入力される。
なお、 センス · アンプ 2 1は二つの入力電圧の差を増幅した電圧信号を出力す る電圧増幅器である。 したがって、 センス 'アンプ 2 1は従来のフラッシュメモ リに用いていた電流電圧変換増幅器に比べて回路面積を小さくすることができる 。 また、 図 1においては説明を簡単にするために、 上記構成のプリチャージ回路
I、 メイン 'アレイ 'セル 2、 Pチャネル型 MO S F E T 4、 プリチャージ回路
I I、 メモリ ' アレイ ' セル 1 2、 Pチャネル型 MO S F E T 14、 及びセンス •アンプ 21からなる回路 （以下、 基本回路という） を 1つしか図示していない が、 本発明に係る不揮発性メモリは実際には上記基本回路を複数有しており、 そ の複数の基本回路から選択信号 S E L nによって 1つの基本回路が選択される。 また、 複数の基本回路のセンス ' アンプを共通化して、 不揮発性メモリ全体のセ ンス 'アンプが n又は m個 (mは m≤ nの自然数) になるようにしてもよい。 こ の場合、 各センス ·アンプの入力端子には複数の Pチャネル型 MO S F E Tが接 続され、 その複数の Pチャネル型 MO S F ETがマルチプレクサとして機能する 次に、 図 1に示す本発明に係る不揮発性メモリの読み出し動作について図 1と 図 2のタイムチャートとを参照して説明する。 ここでは、 メモリ ' アレイ ·セル 2及ぴ 1 2の m番目 （mは m≤ 11の自然数） データを読み出す場合の動作につい て説明する。 尚、 以下の説明及び図 2では mの表記は省略している。
読み出し動作前は、 プリチャージ信号 ΦΡ、 1 Vプリチャージ信号 P Rs、 1 Vプリチャージ信号 P RD、 ワードライン信号 WLS、 ワードライン信号 WLD、 選択信号 S E L、 動作制御信号 S EN、 出力信号 OUTは L o wレベルになって いる。
プリチャージ信号 ΦΡ及ぴ選択信号 S E Lは、 t 1時点で L o wレベルから H i g hレベルに反転し、 t 8時点まで H i g h レベルを保持し、 t 8時点で H i g hレベルから L o wレベルに反転し、 その後 L o wレベルを保持する。 したが つて、 ビッ トライン信号 B L s及び電圧信号 D I O sとビットライン信号 B LD及 ぴ電圧信号 D I ODとは、 t 1〜 t 8の期間の信号となり、 その他の期間は、 不 定となっている。
読み出しを行うメモリ · アレイ ' セル （メイン ' アレイ · セル 2 (以下同様) ) 側の 1 Vプリチヤ一ジ信号 P R sは t 3時点で L o wレベルから H i g hレべ ルに反転し、 t 6時点まで H i g hレベルを保持し、 t 6時点で H i g hレベル から L o wレベルに反転し、 その後 L o wレベルを保持する。 一方、 読み出しを 行わないメモリ 'アレイ ' セル (メモリ · ァレイ · セル 1 2 (以下同様）) 側の 1 Vプリチャージ信号 P RDは L o wレベルを保持する。
プリチャージ回路 1は、 プリチャージ信号 ΦΡが H i g hレベルかつ 1 Vプリ チャージ信号 P Rsが L o wレベルの場合 0. 5 Vを出力し、 プリチャージ信号 ΦΡが H i g hレベルかつ 1 Vプリチャージ信号 P Rsが H i g hレベルの場合 I Vを出力する。 また、 プリチャージ回路 1 1は、 プリチャージ信号 ΦΡが H i g hレベルかつ 1 Vプリチャージ信号 P R Dが L o wレベルの場合 0 , 5 Vを出 力し、 プリチャージ信号 ΦΡが H i g hレベルかつ 1 Vプリチャージ信号 P RD が H i g hレベルの場合 1 Vを出力する。
読み出しを行うメモリ 'アレイ 'セル側のワードライン信号 WLSは、 t 2時 点から徐々に大きくなり、 t 3時点で H i g hレベルに達し、 t 6時点まで H i g h レベルを保持し、 t 6時点から徐々に小さくなり、 t 7時点で： L o wレベル に達し、 その後 L o wレベルを保持する。
したがって、 読み出しを行うメモリ ' アレイ . セル内のメモリセル 3が書き込 みセルである場合はメモリセルがオンしないので、 ピットライン信号 B Ls及ぴ 電圧信号 D I Osは、 1 ~ 1; 3の期間0. 5 Vを保持し、 3時点で0. 5 V から I Vに立ち上がり、 t 6時点まで 1 Vを保持し、 t 6時点から徐々に小さく なり、 0. 5 Vに達するとその後 t 8時点まで 0. 5 Vを保持する。 一方、 読み 出しを行うメモリ ' アレイ · セル内のメモリセル 3が書き込みセルでない場合は メモリセルがオンするので、 ビットライン信号 B Ls及び電圧信号 D I O Sは、 t 1〜 t 2の期間 0. 5 Vを保持し、 t 2時点から徐々に小さくなり t 3時点で 0 Vに達し t 6時点まで 0 Vを保持し、 t 6時点から徐々に大きくなり t 7時点 で 0. 5 Vに達し、 その後 t 8時点まで 0. 5 Vを保持する （t 2〜 t 7の期間 については図 2中の点線部参照）。
読み出しを行わないメモリ · ァレイ ·セル側のワードライン信号 WLDは、 L o wレベルを保持する。 したがって、 メモリセル 1 3が書き込みセルか否かにか かわらず、 ビットライン信号 B LD及ぴ電圧信号 D I Odは、 t l〜 t 8の期間 0. 5 Vを保持する。
そして、 動作制御信号 S ENが t 4〜 t 5の期間のみ H i g hレベルになる。 したがって、 読み出しを行うメモリ .アレイ ·セル内の書き込みセルであるメモ リセルを読み出した場合、 出力信号 OUTm (mは 1以上 11以下の自然数） は 4〜 t 5の期間のみ H i g hレベルになる。 一方、 読み出しを行うメモリ ·ァレ ィ 'セル内の書き込みセルでないメモリセルを読み出した場合、 出力信号 OUT ！ ( 1は 1以上 n以下の自然数） は t 4 ~ t 5の期間も L o wレベルのままであ る （ t 4〜 t 5の期間については図 2中の点線部参照）。
このような動作を行うことにより、 読み出しを行うメモリ ' アレイ · セルの全 出力ビットを 1度の読み出し操作で読み出すことができる。 すなわち、 本実施形 態では 1度の読み出し操作で nビットのデータを読み出すことができる。 更に言 えば、 例えば 1 0 24ビッ トのデータを一度に読み出すことができる。 なお、 セ ンス ' アンプの反転入力側に接続されているメモリ ·ァレイ 'セル 1 2からデー タを読み出す場合、 出力信号 0111 をィンパータによって反転させることで、 センス · アンプの非反転入力側に接続されているメイン ·アレイ ·セル 2からデ ータを読み出す場合の出力信号と同様の信号を得ることができる。 この場合、 メ モリ .アレイ . セル 1 2のデータを読み出すことになるので、 1 2がメイン ·ァ レイ ·セルになる。 尚、 以上の説明では、 データ数が 1 0 24の場合のみ示して きたが、 その他のビット数でも構わないことは当然の事である。 また、 不揮発性 メモリの一つであるフラッシュに本発明を適用した場合特に面積的効果が大きい が、 本発明は不揮発性メモリ以外のメモリすなわち揮発性メモリにも適用するこ とができる。 本発明に係る揮発性メモリの一構成例としては、 図 1の不揮発性メ モリのメモリセル 3及び 1 2を揮発性のメモリセルに eき換える構成が挙げられ る。
次に、 センス ·アンプ 2 1の具体的な一構成例について説明する。 センス · ァ ンプ 21の構成例を図 3に示す。 定電圧 Vccが印加される端子に Pチャネル型 MO S FET 3 1のソースと、 Pチャネル型 MO S FET 3 2のソースとが接続 される。 Pチャネル型 MO S F E T 3 1のゲ一トと Pチャネル型 MO S F ET 3 2のゲートとは共通接続される。 また、 Pチヤネル型 MO S F E T 3 1のゲート 一ドレイン間は共通接続される。 '
Pチャネル型 MO S トランジスタ 3 1のドレインが Nチャネル型 MO S F E T 33のドレインに接続される。 また、 Pチャネル型 MO S FET 3 2のドレイン が、 出力電圧 OUT„が送出される端子及び Nチャネル型 MO S FET 34のド レインに接続される。
センス · アンプの非反転入力端子 (+ ) に該当する端子が、 Nチャネル型 MO S FET 3 3のゲートに接続される。 また、 センス · アンプの反転入力端子 (一 ) に該当する端子が、 Nチャネル型 MO S F E T 34のゲートに接続される。
Nチャネル型 MO S FET 33のソースと Nチャネル型 MO S FET 34のソ ースとが共通接続され、 Nチャネル型 MO S FET 3 5のドレインに接続される 。 Nチャネル型 MO S F ET 3 5のゲートは動作制御信号 S ENが入力される端 子に接続される。 また、 Nチャネル型 MO S F ET 3 5のソースは接地される。 練いて、 センスアンプ 2 1の他の構成例を図 4に示す。 なお、 図 4において図 3と同一の部分には同一の符号を付し詳細な説明を省略する。 図 4のセンスアン プが、 図 3のセンスアンプと異なる点は、 Pチャネル型 MO S F E T 3 1のゲー トと Pチャネル型 MO S F E T 32のゲ一トとが共通接続されずに、 Pチャネル 型 MO S F ET 3 1のゲートが Pチャネル型 MO S F ET 3 2のドレイン、 出力 電流 OUTが送出される端子、 及ぴ Nチャネル型 MO S F E T 34のドレインの 接続ノードに接続され、 Pチャネル型 MO S F ET 3 2のゲートが Pチャネル型 MO S FET 3 1のドレイン及び Nチャネル型 MO S FET 33のドレインの接 続ノードに接続される点並びに Pチャネル型 MO S F ET 3 1のゲートと ドレイ ンとが共通接続されない点である。 産業上の利用可能性
本発明の不揮発性半導体記憶装置は、 コンピュータ等に利用することができる

Claims

請求の範囲
1 . 複数のメモリ ' アレイ 'セルと、
前記メモリ ' アレイ ' セル毎に設けられ、 前記メモリ ' アレイ ' セルの各ビッ ト線を所定の電圧にプリチャージするプリチャージ回路と、
データを読み出すために選択されたメモリ . アレイ . セルの各ビット線の出力 電圧とリファレンス用に選択されたメモリ ' アレイ ' セルの各ビット線の出力電 圧とを各ビット線毎に比較する比較回路とを備え、
前記データの読み出しの際には、 前記データを読み出すために選択されたメモ リ ' アレイ ' セルのビット線にプリチャージする電圧値と前記リファレンス用に 選択されたメモリ ' アレイ 'セルのビット線にプリチャージする電圧値とを一時 的に異なる値にすることを特徴とする半導体記憶装置。
2 . 前記比較回路が複数の電圧増幅器である請求項 1に記載の半導体記憶装置。
3 . 前記メモリ ' アレイ 'セル各々と前記比較回路との間にスィッチ素子を備え 、 前記スィ ッチ素子のオン/オフにより前記メモリ ' アレイ ' セルの選択ノ非選 択を切り替える請求項 1に記載の半導体記憶装置。
4 . 前記複数のメモリ ' アレイ 'セルと、 前記プリチャージ回路と、 前記比較回 路と、 前記スィ ッチ素子からなる基本回路を複数備え、
前記複数の基本回路の比較回路が共通化されている請求項 3に記載の半導体記
5 . 前記メモリ ' アレイ 'セルがフラッシュメモリセルである請求項 1〜4のい ずれかに記載の半導体記憶装置。
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