JPH0721781A - 電流検出差動増幅器及びこれを用いたｓｒａｍ - Google Patents
電流検出差動増幅器及びこれを用いたｓｒａｍInfo
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Abstract
(57)【要約】
【構成】 本発明による電流検出カスケード接続可能の
差動増幅器は、低入力インピーダンス及び高出力インピ
ーダンスを与える特殊バイアス回路を具え、これによっ
て複数段をカスケード接続することができる。能動電流
源をデータラインに対するプルアップとして使用するこ
とにより、出力インピーダンスを増しデータライン共通
モード・レベルを改善することができる。 【効果】 本増幅器は、大規模の高速アクセス半導体手
段において電流検出センスアンプ（微小信号増幅器）と
して動作する。この場合、メモリは同一化のためのクロ
ック信号を必要とせず、複数カスケード段にした場合の
アクセス時間も余り遅くならない。
差動増幅器は、低入力インピーダンス及び高出力インピ
ーダンスを与える特殊バイアス回路を具え、これによっ
て複数段をカスケード接続することができる。能動電流
源をデータラインに対するプルアップとして使用するこ
とにより、出力インピーダンスを増しデータライン共通
モード・レベルを改善することができる。 【効果】 本増幅器は、大規模の高速アクセス半導体手
段において電流検出センスアンプ（微小信号増幅器）と
して動作する。この場合、メモリは同一化のためのクロ
ック信号を必要とせず、複数カスケード段にした場合の
アクセス時間も余り遅くならない。
Description
【０００１】
【産業上の利用分野】本発明は、スタティック・ランダ
ムアクセスメモリ（ＳＲＡＭ）、詳しくは電流モード・
データパスをもつＳＲＡＭ及びこれに用いて好適の電流
検出差動増幅器に関するものである。
ムアクセスメモリ（ＳＲＡＭ）、詳しくは電流モード・
データパスをもつＳＲＡＭ及びこれに用いて好適の電流
検出差動増幅器に関するものである。
【０００２】
【従来の技術】大規模高速メモリ用に持続期間の短いク
ロックパルスを大規模に発生し配給することは、ますま
す難しくなってきた。このようなパルスは、ビットライ
ンなどの同一（等）化に必要であったが、かようなパル
スの供給は、アクセス時間を長くしメモリの性能を低下
させる。しかし、電流モード読出しデータパスは、かか
るクロックパルスを必要としない。各種の増幅器が文献
に記載されてきたが、増幅器の入力抵抗を減らすための
正帰還の使用は、この種の増幅器の用途をシングルエン
ドの単一段機器に制限してきた。
ロックパルスを大規模に発生し配給することは、ますま
す難しくなってきた。このようなパルスは、ビットライ
ンなどの同一（等）化に必要であったが、かようなパル
スの供給は、アクセス時間を長くしメモリの性能を低下
させる。しかし、電流モード読出しデータパスは、かか
るクロックパルスを必要としない。各種の増幅器が文献
に記載されてきたが、増幅器の入力抵抗を減らすための
正帰還の使用は、この種の増幅器の用途をシングルエン
ドの単一段機器に制限してきた。
【０００３】ＳＲＡＭのための電流モード・データパス
に関する記述は、１９９１年４月１９日版のＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉ
ｒｃｕｉｔｓに公表された。Ｅ．Ｓｅｅｖｎｉｃｋらに
よる「高速リアルサイド回路のための電流モード技法」
と題する論文は、ＳＲＡＭデータパスに２個の相補（コ
ンプリメンタリ）電流増幅器を局部及び広域のセンス増
幅器として使用することを提案している。しかし、これ
らの増幅器の具体的な構成は、本発明の増幅器とは異な
る。また、Ｃｅｍｅｓ及びＫｉによる「高速ＣＭＯＳ電
流増幅器及びバッファ段」と題する他の論文も、類似の
単一段電流増幅器について述べている。
に関する記述は、１９９１年４月１９日版のＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉ
ｒｃｕｉｔｓに公表された。Ｅ．Ｓｅｅｖｎｉｃｋらに
よる「高速リアルサイド回路のための電流モード技法」
と題する論文は、ＳＲＡＭデータパスに２個の相補（コ
ンプリメンタリ）電流増幅器を局部及び広域のセンス増
幅器として使用することを提案している。しかし、これ
らの増幅器の具体的な構成は、本発明の増幅器とは異な
る。また、Ｃｅｍｅｓ及びＫｉによる「高速ＣＭＯＳ電
流増幅器及びバッファ段」と題する他の論文も、類似の
単一段電流増幅器について述べている。
【０００４】
【発明が解決しようとする課題】従来の技術では、数段
の差動増幅が必要なＳＲＡＭデータパスに使用するに
は、シングルエンド増幅器は不適当であったが、本発明
は、増幅器にその動作を改善する独特のバイアス回路を
使用し、増幅器の用途をＳＲＡＭ読出しデータパスにお
けるような差動カスケード接続増幅に広げようとするも
のである。
の差動増幅が必要なＳＲＡＭデータパスに使用するに
は、シングルエンド増幅器は不適当であったが、本発明
は、増幅器にその動作を改善する独特のバイアス回路を
使用し、増幅器の用途をＳＲＡＭ読出しデータパスにお
けるような差動カスケード接続増幅に広げようとするも
のである。
【０００５】
【課題を解決するための手段及び作用】本発明は、ＳＲ
ＡＭの読出し回路に２個（１対）のカスケード接続され
た相補差動電流増幅器を使用する。該増幅器は、直列即
ちカスケードに接続できるように特殊なバイアス回路を
使用して、増幅器の動作を改善している。この増幅器の
差動入力抵抗は小さいので、差動ラインの電圧変動が減
少し、したがって、等化用クロックが不要となる。
ＡＭの読出し回路に２個（１対）のカスケード接続され
た相補差動電流増幅器を使用する。該増幅器は、直列即
ちカスケードに接続できるように特殊なバイアス回路を
使用して、増幅器の動作を改善している。この増幅器の
差動入力抵抗は小さいので、差動ラインの電圧変動が減
少し、したがって、等化用クロックが不要となる。
【０００６】
【実施例】図１は、本発明による増幅器の第１段を示す
回路図である。これは、入力素子として４個のＰＭＯＳ
トランジスタＰ１〜Ｐ４を使用し、負荷（出力）素子と
して４個のＮＭＯＳトランジスタＮ１〜Ｎ４を使用す
る。ＮＭＯＳトランジスタＮ５及びＮ６は、高容量の広
域データラインから第１段出力を絶縁するバッファとな
る。図１の回路は、トランジスタＮ７及びＮ８より成る
バイアス回路を含み、それらのゲート電極は基準電圧Ｖ
ref に接続される。ＰＭＯＳトランジスタＰ７及びＰ８
は、増幅器バイアスＶCCの供給及びデータラインのプル
アップ（電圧引き上げ）の２つの作用を行う。
回路図である。これは、入力素子として４個のＰＭＯＳ
トランジスタＰ１〜Ｐ４を使用し、負荷（出力）素子と
して４個のＮＭＯＳトランジスタＮ１〜Ｎ４を使用す
る。ＮＭＯＳトランジスタＮ５及びＮ６は、高容量の広
域データラインから第１段出力を絶縁するバッファとな
る。図１の回路は、トランジスタＮ７及びＮ８より成る
バイアス回路を含み、それらのゲート電極は基準電圧Ｖ
ref に接続される。ＰＭＯＳトランジスタＰ７及びＰ８
は、増幅器バイアスＶCCの供給及びデータラインのプル
アップ（電圧引き上げ）の２つの作用を行う。
【０００７】図２は、本発明増幅器の第２段を示す回路
図である。これは、ＮＭＯＳトランジスタＮ１Ａ〜Ｎ４
Ａを入力素子として、ＰＭＯＳトランジスタＰ１Ａ〜Ｐ
４Ａを負荷素子として使用する。バイアス回路は、トラ
ンジスタＰ６Ａ及びＰ７Ａより成り、それらのゲート電
極は基準電圧Ｖref に接続される。
図である。これは、ＮＭＯＳトランジスタＮ１Ａ〜Ｎ４
Ａを入力素子として、ＰＭＯＳトランジスタＰ１Ａ〜Ｐ
４Ａを負荷素子として使用する。バイアス回路は、トラ
ンジスタＰ６Ａ及びＰ７Ａより成り、それらのゲート電
極は基準電圧Ｖref に接続される。
【０００８】図３は、ＳＲＡＭ読出しデータパスにおい
て上記第１及び第２段を接続した状態を示す回路図であ
る。この図の例では、第１段に対する基準電圧回路は、
トランジスタＰ５，Ｐ６及びＮ９により構成され、第２
段に対する基準電圧回路は、トランジスタＰ５Ａ，Ｎ５
Ａ及びＮ６Ａより成る。
て上記第１及び第２段を接続した状態を示す回路図であ
る。この図の例では、第１段に対する基準電圧回路は、
トランジスタＰ５，Ｐ６及びＮ９により構成され、第２
段に対する基準電圧回路は、トランジスタＰ５Ａ，Ｎ５
Ａ及びＮ６Ａより成る。
【０００９】図４は、第３の第１段電流増幅器の動作を
示す。各差動電流増幅段の動作は同じである。ＰＭＯＳ
及びＮＭＯＳ素子が となるようなアスペクト（縦横）比をもつとき、増幅器
の差動入力電圧Ｖin−Ｖ inb は０に強制される。Ｖin＝
Ｖinb のとき、入力素子Ｐ２を通る電流ｉ２は、入力素
子Ｐ１を通る電流ｉ１の倍量である。同様に、素子Ｐ４
を通る電流ｉ４は、素子Ｐ３を通る電流ｉ３の倍量であ
る。これは、増幅器に２つの有利な特性を与える。即
ち、差動入力抵抗が小さいことと、電流が繰返されるこ
とである。これらの特徴は、増幅器がＳＲＡＭメモリセ
ルの内容を読出すのに有益である。その場合、増幅器の
入力抵抗が小さいと、差動データラインの変動が抑制さ
れ、したがって、通常アドレスを検出するときに発生さ
れる等化用クロックが不要となる。増幅器の電流反復能
力は、メモリセルを高容量のビットライン及びデータラ
インから絶縁して、データパスの遅延時間を減らすのに
使用できる。
示す。各差動電流増幅段の動作は同じである。ＰＭＯＳ
及びＮＭＯＳ素子が となるようなアスペクト（縦横）比をもつとき、増幅器
の差動入力電圧Ｖin−Ｖ inb は０に強制される。Ｖin＝
Ｖinb のとき、入力素子Ｐ２を通る電流ｉ２は、入力素
子Ｐ１を通る電流ｉ１の倍量である。同様に、素子Ｐ４
を通る電流ｉ４は、素子Ｐ３を通る電流ｉ３の倍量であ
る。これは、増幅器に２つの有利な特性を与える。即
ち、差動入力抵抗が小さいことと、電流が繰返されるこ
とである。これらの特徴は、増幅器がＳＲＡＭメモリセ
ルの内容を読出すのに有益である。その場合、増幅器の
入力抵抗が小さいと、差動データラインの変動が抑制さ
れ、したがって、通常アドレスを検出するときに発生さ
れる等化用クロックが不要となる。増幅器の電流反復能
力は、メモリセルを高容量のビットライン及びデータラ
インから絶縁して、データパスの遅延時間を減らすのに
使用できる。
【００１０】図４の増幅器をＳＲＡＭ関係に使用する場
合に、問題が１つある。電流重複特性は、多段増幅を必
要とする回路にこの増幅器を使用することを妨げる。Ｓ
ＲＡＭメモリセルを読出すとき、２つの差動入力データ
ラインの一方にのみ電流が流れる。増幅器を上述の基準
に合うように設計すると、増幅器の一方に電流が流れな
くなる。これは、次のような結果を引き起こす。第１
は、反対のデータを読出すとき、増幅器の再スタートが
難しくなることである。第２は、増幅器の一方が止まる
と、連続する増幅段を駆動できなくなることである。こ
の状態を図４に示す。メモリセルからロジック（論理）
ゼロを読取るとき、入力素子Ｐ３に電流が流れる。上述
のように設計された増幅器では、同じ大きさの電流が入
力素子Ｐ４に流れるであろう。反対に、入力素子Ｐ１及
びＰ２には電流が流れない。そうすると、出力素子Ｎ１
及びＮ２並びにバッファ素子Ｎ６は、遮断し始める。こ
れらのトランジスタが遮断に近い状態になると、電流の
第２段増幅器への転送が阻止され、メモリセル内容の読
出しが容認できない程遅れるか、又はメモリセルのデー
タが間違って読出されることになる。
合に、問題が１つある。電流重複特性は、多段増幅を必
要とする回路にこの増幅器を使用することを妨げる。Ｓ
ＲＡＭメモリセルを読出すとき、２つの差動入力データ
ラインの一方にのみ電流が流れる。増幅器を上述の基準
に合うように設計すると、増幅器の一方に電流が流れな
くなる。これは、次のような結果を引き起こす。第１
は、反対のデータを読出すとき、増幅器の再スタートが
難しくなることである。第２は、増幅器の一方が止まる
と、連続する増幅段を駆動できなくなることである。こ
の状態を図４に示す。メモリセルからロジック（論理）
ゼロを読取るとき、入力素子Ｐ３に電流が流れる。上述
のように設計された増幅器では、同じ大きさの電流が入
力素子Ｐ４に流れるであろう。反対に、入力素子Ｐ１及
びＰ２には電流が流れない。そうすると、出力素子Ｎ１
及びＮ２並びにバッファ素子Ｎ６は、遮断し始める。こ
れらのトランジスタが遮断に近い状態になると、電流の
第２段増幅器への転送が阻止され、メモリセル内容の読
出しが容認できない程遅れるか、又はメモリセルのデー
タが間違って読出されることになる。
【００１１】したがって、すべてのトランジスタを深く
飽和領域で動作させるバイアス回路を設け、増幅器の一
方が止まるのを防ぎ、電流が確実に後段に転送されるよ
うにする必要がある。
飽和領域で動作させるバイアス回路を設け、増幅器の一
方が止まるのを防ぎ、電流が確実に後段に転送されるよ
うにする必要がある。
【００１２】図４に、このようなバイアス回路を示す。
これは、「オン側」増幅器電流の何分の１かの電流を発
生する手段を有する。これは、ＰＭＯＳトランジスタＰ
５及びＰ６並びにＮＭＯＳトランジスタＮ７，Ｎ８及び
Ｎ９より成るカレントミラー・バイアス回路を用いるこ
とにより、達成される。トランジスタＰ５，Ｐ６及びＮ
９は、増幅器の入力トランジスタ、負荷トランジスタ及
びデータライン負荷トランジスタと同じＷ／Ｌ（アスペ
クト）比を有する。トランジスタＮ８及びＮ９は、しか
し、この電流の一部分を増幅器の各半部に転送するよう
に設計される。電流を発生させることにより、増幅器の
「オフ側」が止まるのを防ぐ。この回路を用いると、読
出し動作中、すべてのトランジスタは飽和領域にバイア
スされる。増幅器は、反対データの読出し動作を連続し
て行うことができ、したがって、読取りエラーや余分の
遅延を生じることなく、後段に電流を首尾よく転送する
ことができる。
これは、「オン側」増幅器電流の何分の１かの電流を発
生する手段を有する。これは、ＰＭＯＳトランジスタＰ
５及びＰ６並びにＮＭＯＳトランジスタＮ７，Ｎ８及び
Ｎ９より成るカレントミラー・バイアス回路を用いるこ
とにより、達成される。トランジスタＰ５，Ｐ６及びＮ
９は、増幅器の入力トランジスタ、負荷トランジスタ及
びデータライン負荷トランジスタと同じＷ／Ｌ（アスペ
クト）比を有する。トランジスタＮ８及びＮ９は、しか
し、この電流の一部分を増幅器の各半部に転送するよう
に設計される。電流を発生させることにより、増幅器の
「オフ側」が止まるのを防ぐ。この回路を用いると、読
出し動作中、すべてのトランジスタは飽和領域にバイア
スされる。増幅器は、反対データの読出し動作を連続し
て行うことができ、したがって、読取りエラーや余分の
遅延を生じることなく、後段に電流を首尾よく転送する
ことができる。
【００１３】図１のデータライン・プルアップ回路は、
直線領域にバイアスされたＰＭＯＳトランジスタＰ７及
びＰ８をプルアップ素子として使用している。増幅器の
出力利得は、プルアップ素子の抵抗値を増すことにより
増すことができる。データライン・プルアップ素子は、
増幅器にＶCCバイアスを与える外に、データラインＤＣ
共通モード電圧をメモリセルへの書込みに要する電圧よ
り高く保つ作用をする。直線範囲のＰＭＯＳ負荷を用い
ると、データライン共通モード電圧降下は、Ｒ即ちプル
アップ素子の抵抗の値に比例する。Ｒの値が大となれば
なるほど、データライン共通モード電圧は低下する。し
たがって、直線性ＰＭＯＳ回路は、所要のデータライン
ＤＣ共通モード電圧レベルを保つために、電流利得を制
限する。
直線領域にバイアスされたＰＭＯＳトランジスタＰ７及
びＰ８をプルアップ素子として使用している。増幅器の
出力利得は、プルアップ素子の抵抗値を増すことにより
増すことができる。データライン・プルアップ素子は、
増幅器にＶCCバイアスを与える外に、データラインＤＣ
共通モード電圧をメモリセルへの書込みに要する電圧よ
り高く保つ作用をする。直線範囲のＰＭＯＳ負荷を用い
ると、データライン共通モード電圧降下は、Ｒ即ちプル
アップ素子の抵抗の値に比例する。Ｒの値が大となれば
なるほど、データライン共通モード電圧は低下する。し
たがって、直線性ＰＭＯＳ回路は、所要のデータライン
ＤＣ共通モード電圧レベルを保つために、電流利得を制
限する。
【００１４】図５は、他のプルアップ回路を用いる本発
明の第１段増幅器の例を示すものである。この例では、
プルアップ回路に電流源プルアップ回路を用いる。バイ
アス電流は、ＰＭＯＳトランジスタＰ１Ｂ及びＮＭＯＳ
トランジスタＮ１Ｂが発生する。該バイアス電流の倍量
が、ＰＭＯＳ素子Ｐ２Ｂ及びＰ３Ｂによってデータライ
ン及び増幅器に転送される。電流源は、データライン共
通モードのレベルを維持するのに必要な電流を供給する
が、直線性ＰＭＯＳプルアップ素子より遙かに高い出力
インピーダンスを有する。シミュレーションの結果、同
一データライン共通モード電圧レベルに対し、電流源負
荷回路は、増幅器の電流利得を直線性ＰＭＯＳプルアッ
プ素子をもつ増幅器の利得より２５％増加させることが
分かった。
明の第１段増幅器の例を示すものである。この例では、
プルアップ回路に電流源プルアップ回路を用いる。バイ
アス電流は、ＰＭＯＳトランジスタＰ１Ｂ及びＮＭＯＳ
トランジスタＮ１Ｂが発生する。該バイアス電流の倍量
が、ＰＭＯＳ素子Ｐ２Ｂ及びＰ３Ｂによってデータライ
ン及び増幅器に転送される。電流源は、データライン共
通モードのレベルを維持するのに必要な電流を供給する
が、直線性ＰＭＯＳプルアップ素子より遙かに高い出力
インピーダンスを有する。シミュレーションの結果、同
一データライン共通モード電圧レベルに対し、電流源負
荷回路は、増幅器の電流利得を直線性ＰＭＯＳプルアッ
プ素子をもつ増幅器の利得より２５％増加させることが
分かった。
【００１５】
【発明の効果】本発明電流増幅器は、特殊バイアス回路
により低入力インピーダンス及び高出力インピーダンス
を与えるので、複数段のカスケード接続が可能となり、
ＳＲＡＭ読出しデータパスに用いて好適である。この場
合、同一化クロック信号が不要となり、複数カスケード
段にした場合のアクセス時間も余り遅くならない。
により低入力インピーダンス及び高出力インピーダンス
を与えるので、複数段のカスケード接続が可能となり、
ＳＲＡＭ読出しデータパスに用いて好適である。この場
合、同一化クロック信号が不要となり、複数カスケード
段にした場合のアクセス時間も余り遅くならない。
【図１】ＳＲＡＭの読出しデータパスに用いる本発明電
流増幅器の第１段の例を示す回路図である。
流増幅器の第１段の例を示す回路図である。
【図２】ＳＲＡＭの読出しデータパスに用いる本発明電
流増幅器の第２段の例を示す回路図である。
流増幅器の第２段の例を示す回路図である。
【図３】本発明の第１及び第２段電流増幅器を具えたメ
モリセル・アレイの一部（ＳＲＡＭ読出しデータパス）
を示す回路図である。
モリセル・アレイの一部（ＳＲＡＭ読出しデータパス）
を示す回路図である。
【図４】図３の第１段電流増幅器の動作を示す回路図で
ある。
ある。
【図５】電流源プルアップ回路を用いた本発明第１段電
流増幅器の他の例を示す回路図である。
流増幅器の他の例を示す回路図である。
Ｐ１，Ｐ２，Ｐ３，Ｐ４（Ｎ１Ａ，Ｎ２Ａ，Ｎ３Ａ，Ｎ
４Ａ） 一方の導電型の第１，第２，第３及び第４トラ
ンジスタ Ｎ１，Ｎ２，Ｎ３，Ｎ４（Ｐ１Ａ，Ｐ２Ａ，Ｐ３Ａ，Ｐ
４Ａ） 反対の導電型の第５，第６，第７及び第８トラ
ンジスタ Ｎ８，Ｐ６Ａ 第１バイアス手段（バイアス・トランジ
スタ） Ｎ７，Ｐ７Ａ 第２バイアス手段（バイアス・トランジ
スタ） Ｖref もう１つの基準電圧 Ｐ７，Ｐ８，Ｐ２Ｂ，Ｐ３Ｂ プルアップ・トランジス
タ Ｐ１Ｂ，Ｎ１Ｂ 第１及び第２バイアス・トランジスタ Ｎ２Ｂ 第３バイアス・トランジスタ
４Ａ） 一方の導電型の第１，第２，第３及び第４トラ
ンジスタ Ｎ１，Ｎ２，Ｎ３，Ｎ４（Ｐ１Ａ，Ｐ２Ａ，Ｐ３Ａ，Ｐ
４Ａ） 反対の導電型の第５，第６，第７及び第８トラ
ンジスタ Ｎ８，Ｐ６Ａ 第１バイアス手段（バイアス・トランジ
スタ） Ｎ７，Ｐ７Ａ 第２バイアス手段（バイアス・トランジ
スタ） Ｖref もう１つの基準電圧 Ｐ７，Ｐ８，Ｐ２Ｂ，Ｐ３Ｂ プルアップ・トランジス
タ Ｐ１Ｂ，Ｎ１Ｂ 第１及び第２バイアス・トランジスタ Ｎ２Ｂ 第３バイアス・トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カート ノープ アメリカ合衆国 95134 カリフォルニア 州 サンノゼ パークウェイ，リバー オ ークス 6118，ソニー マイクロエレクト ロニクス デザイン センター内 (72)発明者 妹尾 克徳 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内
Claims (11)
- 【請求項１】 相補出力及び低入力インピーダンスを有
する電流検出差動増幅器であって、 各々が、２つの差動電流入力の一方をそれぞれ受信し、
上記差動入力に対応する相補出力を供給するように接続
された第１及び第２入力トランジスタと、 上記第１及び第２入力トランジスタを相互結合して正帰
還を与え、これにより入力インピーダンスを低下させる
手段と、 上記第１及び第２入力トランジスタの両方を導通状態に
バイアスして、これら両方の入力トランジスタを上記差
動入力レベルと無関係に導通状態とするバイアス手段
と、 上記第１及び第２入力トランジスタに接続され、高出力
インピーダンスで上記相補出力信号を供給し、これによ
り増幅器の複数段が応答時間を少量以上増すことなくカ
スケード接続できる第１及び第２の出力トランジスタと
を組合せて成る電流検出差動増幅器。 - 【請求項２】 一方の導電型の第１，第２，第３及び第
４トランジスタと、それと反対の導電型の第５，第６，
第７及び第８トランジスタとを有し、上記第１及び第５
トランジスタは第１の入力ライン及び共通基準電位間に
直列接続され、上記第４及び第８トランジスタは上記第
１入力ライン及び上記共通基準電位間に直列接続され、
上記第２及び第６トランジスタ並びに上記第３及び第７
トランジスタは共に第２の入力ライン及び上記共通基準
電位間に直列接続されており、そして、 上記第２及び第６トランジスタの接続点から第１の出力
信号を取出す手段と、上記第４及び第８トランジスタの
接続点から第２の出力信号を取出す手段と、上記第１及
び第５トランジスタの接続点を上記第１及び第２トラン
ジスタの各制御入力に接続する手段と、上記第２及び第
６トランジスタの接続点を上記第５及び第６トランジス
タの各制御入力に接続する手段と、上記第３及び第７ト
ランジスタの接続点を上記第３及び第４トランジスタの
各制御入力に接続する手段と、上記第４及び第８トラン
ジスタの接続点を上記第７及び第８トランジスタの各制
御入力に接続する手段と、上記第１及び第５トランジス
タの接続点と上記共通基準電位との間に接続された第１
のバイアス手段と、上記第３及び第７トランジスタの接
続点と上記共通基準電位との間に接続された第２バイア
ス手段とを有する電流検出差動増幅器。 - 【請求項３】 上記第１及び第２のバイアス手段は、そ
れぞれバイアス・トランジスタを有し、該バイアス・ト
ランジスタの制御入力をもう１つの基準電圧に接続する
手段を含む請求項２の電流検出差動増幅器。 - 【請求項４】 横及び縦の列に配置され、各縦列に対し
１対のビットラインをもつ複数のメモリセルと、 上記１対のビットラインに接続された１対の入力端子を
もち、該ビットライン対に接続された１対の入力トラン
ジスタと、該入力トランジスタを導通状態にバイアスす
る手段とを有し、これにより、上記メモリへの読出し又
は書込みアクセス時に上記入力トランジスタがどちらも
遮断されない２段差動電流検出増幅器とを具えた半導体
メモリ。 - 【請求項５】 上記半導体メモリのビットラインは、該
ビットラインへの電圧を同一化するための手段をもたな
い請求項４の半導体メモリ。 - 【請求項６】 上記差動電流入力の各々と電位源との間
に接続された１対のプルアップ・トランジスタ及びこれ
ら両プルアップ・トランジスタをそれらの直線領域にバ
イアスする手段を含む請求項１の電流検出差動増幅器。 - 【請求項７】 上記差動入力の各々と電位源との間に接
続された１対のプルアップ・トランジスタ及びこれらプ
ルアップ・トランジスタの各制御入力に接続されたバイ
アス電流源を含む請求項１の電流検出差動増幅器。 - 【請求項８】 上記バイアス電流源は、上記電位源及び
共通基準電位間に直列に接続された第１及び第２バイア
ス・トランジスタと、これら第１及び第２バイアス・ト
ランジスタの接続点を上記プルアップ・トランジスタの
各制御入力に接続する手段とを有する請求項７の電流検
出差動増幅器。 - 【請求項９】 上記第１及び第２バイアス・トランジス
タの接続点を上記第１バイアス・トランジスタの制御入
力に接続する手段を含む請求項８の電流検出差動増幅
器。 - 【請求項１０】 上記第２バイアス・トランジスタの制
御入力を上記差動増幅器の第１出力に接続する手段を含
む請求項８の電流検出差動増幅器。 - 【請求項１１】 上記第１及び第２バイアス・トランジ
スタの接続点と上記共通基準電位との間に接続された第
３のバイアス・トランジスタと、該第３バイアス・トラ
ンジスタの制御入力を上記差動増幅器の第２出力に接続
する手段とを有する請求項１０の電流検出差動増幅器。
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