JPH0234528B2 - - Google Patents
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- JPH0234528B2 JPH0234528B2 JP58222326A JP22232683A JPH0234528B2 JP H0234528 B2 JPH0234528 B2 JP H0234528B2 JP 58222326 A JP58222326 A JP 58222326A JP 22232683 A JP22232683 A JP 22232683A JP H0234528 B2 JPH0234528 B2 JP H0234528B2
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- signal
- electrode
- potential
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- 239000004065 semiconductor Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は大容量負荷を駆動するのに適した半
導体回路を提供するものである。
導体回路を提供するものである。
第１図は従来の半導体回路を示す回路図であ
る。同図において、１は第２図ｃに示す入力信号
が入力する入力端子、２は電源電圧Ｖが印加する
電源端子、３は入力信号を電源端子２の電源電圧
Ｖで通過制御するＮチヤネルの第１トランジス
タ、４は第２図ａに示すクロツク正相信号が入力
するクロツク正相入力端子、５はＮチヤネルの第
２トランジスタ、６は第２図ｂに示すクロツク逆
相信号が入力するクロツク逆相信号入力端子、７
はＮチヤネルの第３トランジスタ、８は第２図ｅ
に示す出力信号が出力される出力端子、９は第２
トランジスタ５のゲートとソース・ドレインおよ
びチヤネル間の容量、１０は第２トランジスタ５
のゲートに接続されている第１トランジスタ３の
拡散領域と基板間の容量、１１は第２図ｄに示す
信号が印加する第２トランジスタ５のゲートであ
る。
る。同図において、１は第２図ｃに示す入力信号
が入力する入力端子、２は電源電圧Ｖが印加する
電源端子、３は入力信号を電源端子２の電源電圧
Ｖで通過制御するＮチヤネルの第１トランジス
タ、４は第２図ａに示すクロツク正相信号が入力
するクロツク正相入力端子、５はＮチヤネルの第
２トランジスタ、６は第２図ｂに示すクロツク逆
相信号が入力するクロツク逆相信号入力端子、７
はＮチヤネルの第３トランジスタ、８は第２図ｅ
に示す出力信号が出力される出力端子、９は第２
トランジスタ５のゲートとソース・ドレインおよ
びチヤネル間の容量、１０は第２トランジスタ５
のゲートに接続されている第１トランジスタ３の
拡散領域と基板間の容量、１１は第２図ｄに示す
信号が印加する第２トランジスタ５のゲートであ
る。
次に、上記構成による半導体回路の動作につい
て第２図ａ〜第２図ｅを参照して説明する。まず
期間A2では、入力端子１には第２図ｃに示す低
レベルの入力信号が入力するため、第２トランジ
スタ５のゲート１１には第２図ｄに示す低レベル
のゲート信号が印加する。このため、この第２ト
ランジスタ５は遮断状態になる。一方、クロツク
逆相信号入力端子６に入力するクロツク逆相信号
は第２図ｂに示すように、低レベルである。この
ため、第３トランジスタ７は遮断状態になり、出
力端子８は第２図ｅに示すように低レベルを保つ
低レベルフローテイングの状態である。次に、期
間A3では、入力端子１には第２図ｃに示すよう
に、高レベルの入力信号が入力する。したがつて
この高レベルの入力信号はオン状態の第１トラン
ジスタ３を通つて第２トランジスタ５のゲート１
１に印加するため、この第２トランジスタ５のゲ
ート１１は第２図ｄに示すように電位が上つてゆ
く。このゲート１１の電位の上昇と同時に容量９
および容量１０に電荷が蓄えられる。そして、こ
のゲート１１の電位は電源電圧Ｖから第１トラン
ジスタ３のスレツシヨルド電圧Vth分だけ低い電
位まで上昇する。このため、この時点で、第１ト
ランジスタ３は遮断状態になる。そして、第２ト
ランジスタ５のゲート１１の電位が高くなつたた
め、第２トランジスタ５は導通状態になるが、ク
ロツク正相信号入力端子４に入力するクロツク正
相信号が第２図ａに示すように低レベルのため、
出力端子８は低レベルの出力信号を出力する。ま
た、クロツク逆相信号入力端子６には第２図ｂに
示すように、高レベルのクロツク逆相信号が入力
するため、第３トランジスタ７は遮断状態から導
通状態に変化する。このため、出力端子８は低レ
ベル（GND電位）になる。次に期間A4では、ク
ロツク正相信号入力端子４に入力するクロツク正
相信号は第２図ａに示すように、高レベルにな
る。したがつて、このクロツク正相信号の高レベ
ルは導通状態の第２トランジスタ５を通つて、出
力端子８に印加するため、この出力端子８の電位
は第２図ｅに示すように、上昇し高レベルにな
る。この出力端子８の電位が上昇したということ
は第２トランジスタ５のチヤネルの電位が上つた
ということであり、容量９に蓄えられた電荷が容
量１０との容量分割で、第２トランジスタ５のゲ
ート１１の電位を押し上げ、第２図ｄに示すよう
に上昇する。このため、出力端子８の電位はこの
ゲート１１の電位から第２トランジスタ５のスレ
ツシヨルド電圧Vth分低い電位まで上昇する。上
述の動作を繰り返し、出力端子８の電位はクロツ
ク正相信号の高レベルまで上昇し、第２トランジ
スタ５のゲート１１の電位は第２図ｄに示すよう
に可成り高い電位になる。つまり、この半導体回
路は大容量負荷を駆動するのに適した回路であ
る。
て第２図ａ〜第２図ｅを参照して説明する。まず
期間A2では、入力端子１には第２図ｃに示す低
レベルの入力信号が入力するため、第２トランジ
スタ５のゲート１１には第２図ｄに示す低レベル
のゲート信号が印加する。このため、この第２ト
ランジスタ５は遮断状態になる。一方、クロツク
逆相信号入力端子６に入力するクロツク逆相信号
は第２図ｂに示すように、低レベルである。この
ため、第３トランジスタ７は遮断状態になり、出
力端子８は第２図ｅに示すように低レベルを保つ
低レベルフローテイングの状態である。次に、期
間A3では、入力端子１には第２図ｃに示すよう
に、高レベルの入力信号が入力する。したがつて
この高レベルの入力信号はオン状態の第１トラン
ジスタ３を通つて第２トランジスタ５のゲート１
１に印加するため、この第２トランジスタ５のゲ
ート１１は第２図ｄに示すように電位が上つてゆ
く。このゲート１１の電位の上昇と同時に容量９
および容量１０に電荷が蓄えられる。そして、こ
のゲート１１の電位は電源電圧Ｖから第１トラン
ジスタ３のスレツシヨルド電圧Vth分だけ低い電
位まで上昇する。このため、この時点で、第１ト
ランジスタ３は遮断状態になる。そして、第２ト
ランジスタ５のゲート１１の電位が高くなつたた
め、第２トランジスタ５は導通状態になるが、ク
ロツク正相信号入力端子４に入力するクロツク正
相信号が第２図ａに示すように低レベルのため、
出力端子８は低レベルの出力信号を出力する。ま
た、クロツク逆相信号入力端子６には第２図ｂに
示すように、高レベルのクロツク逆相信号が入力
するため、第３トランジスタ７は遮断状態から導
通状態に変化する。このため、出力端子８は低レ
ベル（GND電位）になる。次に期間A4では、ク
ロツク正相信号入力端子４に入力するクロツク正
相信号は第２図ａに示すように、高レベルにな
る。したがつて、このクロツク正相信号の高レベ
ルは導通状態の第２トランジスタ５を通つて、出
力端子８に印加するため、この出力端子８の電位
は第２図ｅに示すように、上昇し高レベルにな
る。この出力端子８の電位が上昇したということ
は第２トランジスタ５のチヤネルの電位が上つた
ということであり、容量９に蓄えられた電荷が容
量１０との容量分割で、第２トランジスタ５のゲ
ート１１の電位を押し上げ、第２図ｄに示すよう
に上昇する。このため、出力端子８の電位はこの
ゲート１１の電位から第２トランジスタ５のスレ
ツシヨルド電圧Vth分低い電位まで上昇する。上
述の動作を繰り返し、出力端子８の電位はクロツ
ク正相信号の高レベルまで上昇し、第２トランジ
スタ５のゲート１１の電位は第２図ｄに示すよう
に可成り高い電位になる。つまり、この半導体回
路は大容量負荷を駆動するのに適した回路であ
る。
しかしながら、従来の半導体回路は第２トラン
ジスタ５のゲート１１の電位は容量９に蓄えられ
た電荷により保たれるため、クロツク正相信号の
高レベルの期間の時間経過によつて電荷のリーク
が生じ、このゲート１１の電位は第２図ｄの期間
A4で示すように、徐々に下つてゆく。そして、
高レベルの電位まで下つた状態では出力端子８の
電位は高レベルから第２トランジスタ５のスレツ
シヨルド電圧Vth分だけ低い電位に下がる欠点が
あつた。
ジスタ５のゲート１１の電位は容量９に蓄えられ
た電荷により保たれるため、クロツク正相信号の
高レベルの期間の時間経過によつて電荷のリーク
が生じ、このゲート１１の電位は第２図ｄの期間
A4で示すように、徐々に下つてゆく。そして、
高レベルの電位まで下つた状態では出力端子８の
電位は高レベルから第２トランジスタ５のスレツ
シヨルド電圧Vth分だけ低い電位に下がる欠点が
あつた。
したがつて、この発明の目的は入力信号が高レ
ベルであり、しかもクロツク正相信号が高レベル
で、その高レベルの期間が長くても、出力端子の
出力レベルを高レベルに維持することができる半
導体回路を提供するものである。
ベルであり、しかもクロツク正相信号が高レベル
で、その高レベルの期間が長くても、出力端子の
出力レベルを高レベルに維持することができる半
導体回路を提供するものである。
このような目的を達成するため、この発明はゲ
ート電極に電源電圧が印加し、第１の電極が入力
端子に接続された第１トランジスタと、ゲート電
極がこの第１トランジスタの第２の電極に接続さ
れ、第１の電極にクロツク正相信号が入力し、第
２の電極が出力端子に接続される第２トランジス
タと、ゲート電極にクロツク逆相信号が入力し、
第１の電極が出力端子に接続され、第２の電極が
接地された第３トランジスタと、ゲート電極に入
力信号の反転信号が入力し、第１の電極にクロツ
ク正相信号が入力し、第２の電極が出力端子に接
続された第４トランジスタと、ゲート電極が入力
信号の反転信号が入力し、第１の電極が出力端子
に接続され、第２の電極が接地された第５トラン
ジスタとを備え、上記第１トランジスタ、第２ト
ランジスタ、第３トランジスタおよび第５トラン
ジスタは同じ極性の第１基板上に構成され、第４
トランジスタはこの第１基板と極性が反対の第２
基板上に構成されたものであり、以下実施例を用
いて詳細に説明する。
ート電極に電源電圧が印加し、第１の電極が入力
端子に接続された第１トランジスタと、ゲート電
極がこの第１トランジスタの第２の電極に接続さ
れ、第１の電極にクロツク正相信号が入力し、第
２の電極が出力端子に接続される第２トランジス
タと、ゲート電極にクロツク逆相信号が入力し、
第１の電極が出力端子に接続され、第２の電極が
接地された第３トランジスタと、ゲート電極に入
力信号の反転信号が入力し、第１の電極にクロツ
ク正相信号が入力し、第２の電極が出力端子に接
続された第４トランジスタと、ゲート電極が入力
信号の反転信号が入力し、第１の電極が出力端子
に接続され、第２の電極が接地された第５トラン
ジスタとを備え、上記第１トランジスタ、第２ト
ランジスタ、第３トランジスタおよび第５トラン
ジスタは同じ極性の第１基板上に構成され、第４
トランジスタはこの第１基板と極性が反対の第２
基板上に構成されたものであり、以下実施例を用
いて詳細に説明する。
第３図はこの発明に係る半導体回路の一実施例
を示す回路図である。同図において、１２は入力
部が入力端子１に接続され、入力信号の反転信号
を出力する入力信号反転回路、１３はこの入力信
号反転回路１２の出力信号によつて制御されるＰ
チヤネルの第４トランジスタ、１４はこの入力信
号反転回路１２の出力信号によつて制御されるＮ
チヤネルの第５トランジスタである。
を示す回路図である。同図において、１２は入力
部が入力端子１に接続され、入力信号の反転信号
を出力する入力信号反転回路、１３はこの入力信
号反転回路１２の出力信号によつて制御されるＰ
チヤネルの第４トランジスタ、１４はこの入力信
号反転回路１２の出力信号によつて制御されるＮ
チヤネルの第５トランジスタである。
なお、１５は第１トランジスタ３、第２トラン
ジスタ５、第３トランジスタ７により構成される
ダイナミツク回路、１６は第４トランジスタ１
３、第５トランジスタ１４により構成されるスタ
テツク回路である。
ジスタ５、第３トランジスタ７により構成される
ダイナミツク回路、１６は第４トランジスタ１
３、第５トランジスタ１４により構成されるスタ
テツク回路である。
次に、上記構成による半導体回路の動作につい
て第４図ａ〜第４図ｅを参照して説明する。まず
期間A7では、入力端子１には第４図ｃに示すよ
うに、低レベルの入力信号が入力するため、第２
トランジスタ５のゲート１１には第４図ｄに示す
ように低レベルになる。このため、この第２トラ
ンジスタ５は遮断状態になる。一方、クロツク逆
相信号入力端子６に入力するクロツク逆相信号は
第４図ｂに示すように低レベルのため、第３トラ
ンジスタ７は遮断状態になる。一方、入力信号反
転回路１２は入力信号のレベルを反転するため、
その出力信号は高レベルになる。このため、第４
トランジスタ１３は遮断状態になり、第５トラン
ジスタ１４は導通状態になる。このため、出力端
子８の出力は第４図ｅに示すようにGNDレベル
になる。次に、期間A8では、入力端子１に入力
する入力信号は第４図ｃに示すように低レベルか
ら高レベルになるので、第２トランジスタ５のゲ
ート１１の電位は第４図ｄに示すように高レベル
に上つてくる。同時に、容量９および容量１０に
は電荷が蓄えられ、ゲート１１の電位はＶ−Vth
まで上昇する。この時点で、第１トランジスタ３
は遮断状態になり、第２トランジスタ５は導通状
態になるが、第４図ａに示すように、クロツク正
相信号が低レベルであるため、出力端子８は低レ
ベルであるが、第４図ｂに示すように、クロツク
逆相信号が高レベルのため、第３トランジスタ７
が導通状態になり、出力端子８は第４図ｅに示す
ようにGNDレベルになる。この場合、第４トラ
ンジスタ１３のゲート・ソース・ドレインの電位
はすべて低レベルになるので、この第４トランジ
スタ１３は遮断状態になる。次に、期間A9では、
クロツク正相信号は第４図ａに示すように高レベ
ルになるので、導通状態の第２トランジスタ５を
通つて、出力端子８の出力電位が第４図ｅに示す
ように高レベルに上昇してゆく。この出力端子８
の出力電位が上昇したということは第２トランジ
スタ５のチヤネル部分の電位が上つたということ
であり、容量９に蓄えられた電荷が容量１０との
容量分割でゲート１１の電位を押し上げる。この
結果、出力端子８の出力電位はこのゲート１１の
電位から第２トランジスタ５のスレツシヨルド電
圧Vthだけ低い電位まで上昇することが可能であ
り、上昇してゆく。これを繰り返し、出力端子８
の電位は第４図ａに示すクロツク正相信号の高レ
ベルまで上昇し、ゲート１１の電位は可成り高い
電位となる。このように大容量負荷を駆動するの
に適した回路である。また、容量９の電荷のリー
クにより、ゲート１１の電位が下つても、インバ
ータ１２の出力信号により、第４トランジスタ１
３が導通状態になるので、出力端子８の高レベル
を保持することができる。
て第４図ａ〜第４図ｅを参照して説明する。まず
期間A7では、入力端子１には第４図ｃに示すよ
うに、低レベルの入力信号が入力するため、第２
トランジスタ５のゲート１１には第４図ｄに示す
ように低レベルになる。このため、この第２トラ
ンジスタ５は遮断状態になる。一方、クロツク逆
相信号入力端子６に入力するクロツク逆相信号は
第４図ｂに示すように低レベルのため、第３トラ
ンジスタ７は遮断状態になる。一方、入力信号反
転回路１２は入力信号のレベルを反転するため、
その出力信号は高レベルになる。このため、第４
トランジスタ１３は遮断状態になり、第５トラン
ジスタ１４は導通状態になる。このため、出力端
子８の出力は第４図ｅに示すようにGNDレベル
になる。次に、期間A8では、入力端子１に入力
する入力信号は第４図ｃに示すように低レベルか
ら高レベルになるので、第２トランジスタ５のゲ
ート１１の電位は第４図ｄに示すように高レベル
に上つてくる。同時に、容量９および容量１０に
は電荷が蓄えられ、ゲート１１の電位はＶ−Vth
まで上昇する。この時点で、第１トランジスタ３
は遮断状態になり、第２トランジスタ５は導通状
態になるが、第４図ａに示すように、クロツク正
相信号が低レベルであるため、出力端子８は低レ
ベルであるが、第４図ｂに示すように、クロツク
逆相信号が高レベルのため、第３トランジスタ７
が導通状態になり、出力端子８は第４図ｅに示す
ようにGNDレベルになる。この場合、第４トラ
ンジスタ１３のゲート・ソース・ドレインの電位
はすべて低レベルになるので、この第４トランジ
スタ１３は遮断状態になる。次に、期間A9では、
クロツク正相信号は第４図ａに示すように高レベ
ルになるので、導通状態の第２トランジスタ５を
通つて、出力端子８の出力電位が第４図ｅに示す
ように高レベルに上昇してゆく。この出力端子８
の出力電位が上昇したということは第２トランジ
スタ５のチヤネル部分の電位が上つたということ
であり、容量９に蓄えられた電荷が容量１０との
容量分割でゲート１１の電位を押し上げる。この
結果、出力端子８の出力電位はこのゲート１１の
電位から第２トランジスタ５のスレツシヨルド電
圧Vthだけ低い電位まで上昇することが可能であ
り、上昇してゆく。これを繰り返し、出力端子８
の電位は第４図ａに示すクロツク正相信号の高レ
ベルまで上昇し、ゲート１１の電位は可成り高い
電位となる。このように大容量負荷を駆動するの
に適した回路である。また、容量９の電荷のリー
クにより、ゲート１１の電位が下つても、インバ
ータ１２の出力信号により、第４トランジスタ１
３が導通状態になるので、出力端子８の高レベル
を保持することができる。
第５図はこの発明に係る半導体回路の他の実施
例を示す回路図であり、第６図に示す従来の多入
力半導体回路では出力端子の高レベルが第１図で
説明したように徐々に低下し、高レベルを保つこ
とができないが、この第５図に示す構成により、
第３図で説明したように、出力端子を高レベルに
保つことができる。これらの図において、１７は
第２入力端子、１８は第２入力通過制御用のＮチ
ヤネルの第６トランジスタ、１９はＮチヤネルの
第７トランジスタ、２０は入力端子１に入力する
入力信号と第２入力端子１７に入力する入力信号
のオア・ノツト信号を作るための制御信号作成回
路である。
例を示す回路図であり、第６図に示す従来の多入
力半導体回路では出力端子の高レベルが第１図で
説明したように徐々に低下し、高レベルを保つこ
とができないが、この第５図に示す構成により、
第３図で説明したように、出力端子を高レベルに
保つことができる。これらの図において、１７は
第２入力端子、１８は第２入力通過制御用のＮチ
ヤネルの第６トランジスタ、１９はＮチヤネルの
第７トランジスタ、２０は入力端子１に入力する
入力信号と第２入力端子１７に入力する入力信号
のオア・ノツト信号を作るための制御信号作成回
路である。
この構成による半導体回路の動作については第
３図に示す半導体回路の動作と同様であることは
もちろんであるが、制御信号作成回路２０から出
力されるオア・ノツト信号により、スタテイツク
回路１組で動作するようにしたものである。
３図に示す半導体回路の動作と同様であることは
もちろんであるが、制御信号作成回路２０から出
力されるオア・ノツト信号により、スタテイツク
回路１組で動作するようにしたものである。
なお、上述の実施例では第１トランジスタ３の
ゲートには電源電圧が印加するが、これに限定せ
ず、別の信号を印加してもよいことはもちろんで
ある。
ゲートには電源電圧が印加するが、これに限定せ
ず、別の信号を印加してもよいことはもちろんで
ある。
以上詳細に説明したように、この発明に係る半
導体回路によれば大容量の駆動能力があるうえ、
一定レベルの信号を出力することができる効果が
ある。
導体回路によれば大容量の駆動能力があるうえ、
一定レベルの信号を出力することができる効果が
ある。
第１図は従来の半導体回路を示す回路図、第２
図ａ〜第２図ｅは第１図の各部の波形を示す図、
第３図はこの発明に係る半導体回路の一実施例を
示す回路図、第４図ａ〜第４図ｅは第３図の各部
の波形を示す図、第５図はこの発明に係る半導体
回路の他の実施例を示す回路図、第６図は従来の
多入力半導体回路を示す回路図である。 １……入力端子、２……電源端子、３……第１
トランジスタ、４……クロツク正相信号入力端
子、５……第２トランジスタ、６……クロツク逆
相信号入力端子、７……第３トランジスタ、８…
…出力端子、９および１０……容量、１１……ゲ
ート、１２……入力信号反転回路、１３……第４
トランジスタ、１４……第５トランジスタ、１５
……ダイナミツク回路、１６……スタテイツク回
路、１７……第２入力端子、１８……第６トラン
ジスタ、１９……第７トランジスタ、２０……制
御信号作成回路。なお、図中、同一符号は同一ま
たは相当部分を示す。
図ａ〜第２図ｅは第１図の各部の波形を示す図、
第３図はこの発明に係る半導体回路の一実施例を
示す回路図、第４図ａ〜第４図ｅは第３図の各部
の波形を示す図、第５図はこの発明に係る半導体
回路の他の実施例を示す回路図、第６図は従来の
多入力半導体回路を示す回路図である。 １……入力端子、２……電源端子、３……第１
トランジスタ、４……クロツク正相信号入力端
子、５……第２トランジスタ、６……クロツク逆
相信号入力端子、７……第３トランジスタ、８…
…出力端子、９および１０……容量、１１……ゲ
ート、１２……入力信号反転回路、１３……第４
トランジスタ、１４……第５トランジスタ、１５
……ダイナミツク回路、１６……スタテイツク回
路、１７……第２入力端子、１８……第６トラン
ジスタ、１９……第７トランジスタ、２０……制
御信号作成回路。なお、図中、同一符号は同一ま
たは相当部分を示す。
Claims (1)
- １ ゲート電極に電源電圧が印加され、第１の電
極が入力端子に接続される第１トランジスタと、
ゲート電極がこの第１トランジスタの第２の電極
に接続され、第１の電極にクロツク正相信号が入
力し、第２の電極が出力端子に接続される第２ト
ランジスタ、ゲート電極にクロツク逆相信号が入
力し、第１の電極が出力端子に接続され、第２の
電極が接地された第３トランジスタと、ゲート電
極に入力信号の反転信号が入力し、第１の電極に
クロツク正相信号が入力し、第２の電極が出力端
子に接続された第４トランジスタと、ゲート電極
に入力信号の反転信号が入力し、第１の電極が出
力端子に接続され、第２の電極が接地された第５
トランジスタとを備え、上記第１トランジスタ、
第２トランジスタ、第３トランジスタおよび第５
トランジスタは同じ極性の第１基板上に構成さ
れ、第４トランジスタはこの第１基板と極性が反
対の第２基板上に構成されたことを特徴とする半
導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58222326A JPS60114027A (ja) | 1983-11-25 | 1983-11-25 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58222326A JPS60114027A (ja) | 1983-11-25 | 1983-11-25 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60114027A JPS60114027A (ja) | 1985-06-20 |
| JPH0234528B2 true JPH0234528B2 (ja) | 1990-08-03 |
Family
ID=16780595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58222326A Granted JPS60114027A (ja) | 1983-11-25 | 1983-11-25 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60114027A (ja) |
-
1983
- 1983-11-25 JP JP58222326A patent/JPS60114027A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60114027A (ja) | 1985-06-20 |
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