JPS63153913A - 出力回路 - Google Patents
出力回路Info
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- JPS63153913A JPS63153913A JP61302522A JP30252286A JPS63153913A JP S63153913 A JPS63153913 A JP S63153913A JP 61302522 A JP61302522 A JP 61302522A JP 30252286 A JP30252286 A JP 30252286A JP S63153913 A JPS63153913 A JP S63153913A
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- Japan
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- mos transistor
- type mos
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- inverter
- drain
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- 239000003990 capacitor Substances 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＣＭＯＳ型半導体集積回路の出力回路に関する
。
。
（従来の技術）
第５図はこの種の出力回路の従来例の回路図である。
この出力回路は、負電圧のプリドライバー用電源ＶＰＲ
Ｅが接続されるｖｐ＊を端子５１を備えている。内部入
力回路（不図示）からの入力信号５２がＧＮ［ｌレベル
のときインバータ５３の出力は電源電圧（以下、 ＶＤ
Ｄと称す）レベルとなり、レベルシフト回路５（の出力
はＶＤＤレベルとなって、インバータを構成するＰ型Ｍ
ＯＳトランジスタ５５、Ｎ型ＭＯＳトランジスタ５６の
うちＮ型ＭＯＳトランジスタ５６がオン状態となる。こ
のため、Ｐ型オーブトレイン出力バッファ５７のゲート
に負電源電圧が印加されるので、出力端子５８はＶＤＤ
レベルとなる。
Ｅが接続されるｖｐ＊を端子５１を備えている。内部入
力回路（不図示）からの入力信号５２がＧＮ［ｌレベル
のときインバータ５３の出力は電源電圧（以下、 ＶＤ
Ｄと称す）レベルとなり、レベルシフト回路５（の出力
はＶＤＤレベルとなって、インバータを構成するＰ型Ｍ
ＯＳトランジスタ５５、Ｎ型ＭＯＳトランジスタ５６の
うちＮ型ＭＯＳトランジスタ５６がオン状態となる。こ
のため、Ｐ型オーブトレイン出力バッファ５７のゲート
に負電源電圧が印加されるので、出力端子５８はＶＤＤ
レベルとなる。
この出力回路では、ゲートにＧＮＤレベルを印加する出
力バッファと比較して大きな電流を引くことができる。
力バッファと比較して大きな電流を引くことができる。
つまりＶｐ＊Ｅ４子５１を用いることにより、Ｐ型オー
プンドレイン出力バッファ５７のドライブ能力を向上さ
せるようになっていた。
プンドレイン出力バッファ５７のドライブ能力を向上さ
せるようになっていた。
また、別電源を使用しないような出力回路は第６図に示
すような構成になっており、内部入力回路からの入力信
号６１がＧＮＤレベルのときＰ型オープンドレイン出力
バッファ６２の出力はＶＤＤレベルとなり、出力端子６
３より電流を引くことができる。
すような構成になっており、内部入力回路からの入力信
号６１がＧＮＤレベルのときＰ型オープンドレイン出力
バッファ６２の出力はＶＤＤレベルとなり、出力端子６
３より電流を引くことができる。
（発明が解決しようとする問題点）
上述した従来のＰ型オープンドレインの出力回路（第５
図）は、ドライブ能力を向トさせるために負電圧印加用
のＶｐ＊ｔｌ子が必要であり、端子数を少なく出来ない
などの欠点があり、また別電源をもたない出力回路（第
６図）では、ＶＰＩＩ！端子は不要で端子数を少なく出
来るが充分なドライブ能力を得られない、あるいは同様
のドライブ能力を得るためには非常に大きなＰ型オープ
ンドレイン出力回路が必要になるなどの欠点がある。
図）は、ドライブ能力を向トさせるために負電圧印加用
のＶｐ＊ｔｌ子が必要であり、端子数を少なく出来ない
などの欠点があり、また別電源をもたない出力回路（第
６図）では、ＶＰＩＩ！端子は不要で端子数を少なく出
来るが充分なドライブ能力を得られない、あるいは同様
のドライブ能力を得るためには非常に大きなＰ型オープ
ンドレイン出力回路が必要になるなどの欠点がある。
本発明の出力回路は、
ゲートに内部入力信号が印加され、ドレインが第１の電
位に接続された第１のＰ型ＭＯＳトランジスタと、 内部入力信号を入力とする第１のインバータと、 第１のインバータの出力端子と第１のＰ型ＭＯＳトラン
ジスタのソースの間に設けられたコンデンサと、 ｍｌのインバータの出力を入力とする第２のインバータ
と。
位に接続された第１のＰ型ＭＯＳトランジスタと、 内部入力信号を入力とする第１のインバータと、 第１のインバータの出力端子と第１のＰ型ＭＯＳトラン
ジスタのソースの間に設けられたコンデンサと、 ｍｌのインバータの出力を入力とする第２のインバータ
と。
ゲートに第２のインバータの出力が印加され、ソースが
第２の電位に接続された第２のＰ型ＭＯＳトランジスタ
と、 ゲートに第２のインバータの出力が印加され、ソースが
第１のＰ型ＭＯＳトランジスタのソースに接続され、ド
レインが第２のｐＨｏｓトランジスタのドレインに接続
されたＮ型ＭＯＳトランジスタと。
第２の電位に接続された第２のＰ型ＭＯＳトランジスタ
と、 ゲートに第２のインバータの出力が印加され、ソースが
第１のＰ型ＭＯＳトランジスタのソースに接続され、ド
レインが第２のｐＨｏｓトランジスタのドレインに接続
されたＮ型ＭＯＳトランジスタと。
ゲートがＮ型ＭＯＳトランジスタのドレインに接続され
、ソースが第２の電位に接続され、ドレインが出力端子
に接続された第３のＰ型ＭＯＳトランジスタを有する。
、ソースが第２の電位に接続され、ドレインが出力端子
に接続された第３のＰ型ＭＯＳトランジスタを有する。
また、本発明の出力回路は。
ゲートに内部入力信号が印加され、ドレインが第２の電
位に接続された第１のＮ型ＭＯＳトランジスタと。
位に接続された第１のＮ型ＭＯＳトランジスタと。
内部入力信号を入力とする第１のインバータと、
第１のインバータの出力端子と第１のＮ型ＭＯＳトラン
ジスタのソースの間に設けられたコンデンサと、 第１のインバータの出力を入力とする第２のインバータ
と、 ゲートに第２のインバータの出力が印加され、ソースが
第１の電位に接続された第２のＮ型ＭＯＳトランジスタ
と、 ゲートに第２のインバータの出力が印加され、ソースが
第１のＮ型ＭＯ５Ｉ−ランジスタのソースに接続され、
ドレインが第２のＮ型ＭＯＳトランジスタのドレインに
接続されたＰ型ＭＯＳトランジスタと、 ゲートがＰ型ＭＯＳトランジスタのトレインに接続され
、ソースが第１の電位に接続され、ドレインが出力端子
に接続された第３のＮ型ＭＯＳトランジスタを有する。
ジスタのソースの間に設けられたコンデンサと、 第１のインバータの出力を入力とする第２のインバータ
と、 ゲートに第２のインバータの出力が印加され、ソースが
第１の電位に接続された第２のＮ型ＭＯＳトランジスタ
と、 ゲートに第２のインバータの出力が印加され、ソースが
第１のＮ型ＭＯ５Ｉ−ランジスタのソースに接続され、
ドレインが第２のＮ型ＭＯＳトランジスタのドレインに
接続されたＰ型ＭＯＳトランジスタと、 ゲートがＰ型ＭＯＳトランジスタのトレインに接続され
、ソースが第１の電位に接続され、ドレインが出力端子
に接続された第３のＮ型ＭＯＳトランジスタを有する。
（実施例）
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の出力回路の一実施例の回路図、第２図
はそのタイムチャートである。
はそのタイムチャートである。
本実施例の出力回路は、ゲートに内部入力信号ｌが印加
され、ドレインがＧＮＤに接続されたＰ型ＭＯＳトラン
ジスタ３と、内部入力信号１を入力とするインバータ１
０と、インバータ１０の出力端子とＰ型ＭＯ５Ｉ−ラン
ジスタ３のソースの間に設けられたコンデンサ２と、イ
ンバータｌＯの出力を入力とするインバータ＋１と、ゲ
ートにインバータ１．１の出力が印加され、ソースが電
源電圧ＶＤＤに接続されたＰ型ＭＯＳトランジスタロと
、ゲートにインバータ１１の出力が印加され、ソースが
Ｐ型ＭＯ５Ｉ−ランジスタ３のソースに接続され、ドレ
インかＰ型ＭＯ！ｌトランジスタ６のドレインに接続さ
れたＮ型ＭＯＳトランジスタ４と、ゲートがＮ型ＭＯＳ
トランジスタ４のドレインに接続され、ソースか電源電
圧ＶＤＤに接続され、ドレインが出力端子７に接続され
たＰ型ＭＯＳトランジスタ（Ｐ型オーブンドレインバッ
ファ）５からなる。
され、ドレインがＧＮＤに接続されたＰ型ＭＯＳトラン
ジスタ３と、内部入力信号１を入力とするインバータ１
０と、インバータ１０の出力端子とＰ型ＭＯ５Ｉ−ラン
ジスタ３のソースの間に設けられたコンデンサ２と、イ
ンバータｌＯの出力を入力とするインバータ＋１と、ゲ
ートにインバータ１．１の出力が印加され、ソースが電
源電圧ＶＤＤに接続されたＰ型ＭＯＳトランジスタロと
、ゲートにインバータ１１の出力が印加され、ソースが
Ｐ型ＭＯ５Ｉ−ランジスタ３のソースに接続され、ドレ
インかＰ型ＭＯ！ｌトランジスタ６のドレインに接続さ
れたＮ型ＭＯＳトランジスタ４と、ゲートがＮ型ＭＯＳ
トランジスタ４のドレインに接続され、ソースか電源電
圧ＶＤＤに接続され、ドレインが出力端子７に接続され
たＰ型ＭＯＳトランジスタ（Ｐ型オーブンドレインバッ
ファ）５からなる。
次に、本実施例の動作を第２図により説明する。
まず、内部入力信号ｌがＧＮＤレヘルにあるとする。こ
のとき、Ｐ型ＭＯＳトランジスタ３がオンするので、Ｐ
型ＭＯＳトランジスタ３のソース電圧はＧＮＤレベルか
らＰ型ＭＯＳトランジスタのスレッショルド電圧■７Ｐ
分浮いた形となり、 ＧＮ［ｌ ＋ＩＶｔｐｌ付近とな
る。また、インバータ１０の出力が電源電圧ＶＤＤとな
るので、コンデサ２には電位差ＧＮＤ＋ ｌ ＶＴＰ
Ｉ Ｖ２Ｏ分の電荷ｍ カｇ 、ｔ ６ ｈる。この
とき、インバータ１１の出力はＧＮＤレベルとなるので
Ｎ型ＭＯＳトランジスタ４はオフ状態となり、Ｐ型ＭＱ
Ｓトランジスタ６はオン状態となる。したがって、Ｐ型
ＭＯＳトランジスタ５のゲート電圧はＶＤＤレベルとな
り、Ｐ型ＭＯＳトランジスタ５はオフ状態になり、出力
端子７はハイインピーダンス状態となる。
のとき、Ｐ型ＭＯＳトランジスタ３がオンするので、Ｐ
型ＭＯＳトランジスタ３のソース電圧はＧＮＤレベルか
らＰ型ＭＯＳトランジスタのスレッショルド電圧■７Ｐ
分浮いた形となり、 ＧＮ［ｌ ＋ＩＶｔｐｌ付近とな
る。また、インバータ１０の出力が電源電圧ＶＤＤとな
るので、コンデサ２には電位差ＧＮＤ＋ ｌ ＶＴＰ
Ｉ Ｖ２Ｏ分の電荷ｍ カｇ 、ｔ ６ ｈる。この
とき、インバータ１１の出力はＧＮＤレベルとなるので
Ｎ型ＭＯＳトランジスタ４はオフ状態となり、Ｐ型ＭＱ
Ｓトランジスタ６はオン状態となる。したがって、Ｐ型
ＭＯＳトランジスタ５のゲート電圧はＶＤＤレベルとな
り、Ｐ型ＭＯＳトランジスタ５はオフ状態になり、出力
端子７はハイインピーダンス状態となる。
次に、内部入力信号１が電源電圧ＶＤＤレベルになった
ものとする。このとき ｐＨＭＯＳトランジスタ３はオ
フ状態になり、インバータｌＯの出力はＧＮＤレベルと
なる。コンデンサ２には電位差ＧＮＤ＋ ｌ ＶＴＰ
Ｉ−ｖｏｏ分の電荷量が蓄えられているので、インバー
タ１０の出力がＧＮＤレベルになってもコンデンサ２の
電荷量は変化しないためＰ型ＭＯＳトランジスタ３のソ
ース電圧はＧＮＤ＋ Ｉ ＶＴＰＩ −ｖ００付近の
レベルにシフトすることになる。このとき、インバータ
１１の出力はＶＤＤレベルとなるため、Ｐ型ＭＯＳトラ
ンジスタロはオフ状態となり、Ｎ型ＭＯＳトランジスタ
４はオン状態となる。したかって、Ｐ型ＭＯＳトランジ
スタ５のゲート印加電圧ハＧＮＤ＋Ｉ ＶＴＰＩ−Ｖ
ＤＤ付近のレベルとなり、Ｐ型ＭＯＳトランジスタ５は
オン状態となり、出力端子７はＶＯＯレベルとなる。
ものとする。このとき ｐＨＭＯＳトランジスタ３はオ
フ状態になり、インバータｌＯの出力はＧＮＤレベルと
なる。コンデンサ２には電位差ＧＮＤ＋ ｌ ＶＴＰ
Ｉ−ｖｏｏ分の電荷量が蓄えられているので、インバー
タ１０の出力がＧＮＤレベルになってもコンデンサ２の
電荷量は変化しないためＰ型ＭＯＳトランジスタ３のソ
ース電圧はＧＮＤ＋ Ｉ ＶＴＰＩ −ｖ００付近の
レベルにシフトすることになる。このとき、インバータ
１１の出力はＶＤＤレベルとなるため、Ｐ型ＭＯＳトラ
ンジスタロはオフ状態となり、Ｎ型ＭＯＳトランジスタ
４はオン状態となる。したかって、Ｐ型ＭＯＳトランジ
スタ５のゲート印加電圧ハＧＮＤ＋Ｉ ＶＴＰＩ−Ｖ
ＤＤ付近のレベルとなり、Ｐ型ＭＯＳトランジスタ５は
オン状態となり、出力端子７はＶＯＯレベルとなる。
次に、内部入力信号１が再びＧＮＤレヘルになったもの
とする。このとき、Ｐ型ＭＯＳトランジスタ５の出力は
航述した場合と同様にハイインピーダンス状態となる。
とする。このとき、Ｐ型ＭＯＳトランジスタ５の出力は
航述した場合と同様にハイインピーダンス状態となる。
つまり、本実施例の出力回路は、アクティブ状態となる
ときにＰ型オープントレインバッファ５のゲートレベル
が負電圧になり、通常のゲートレベル（ＧＮＤレベル）
と比較した場合、大きなドライブ能力が得られる。
ときにＰ型オープントレインバッファ５のゲートレベル
が負電圧になり、通常のゲートレベル（ＧＮＤレベル）
と比較した場合、大きなドライブ能力が得られる。
第３図は本発明の出力回路の他の実ｈ’Ｆｓイ列の回路
図、第４図はそのタイムチャートである。
図、第４図はそのタイムチャートである。
本実施例の出力回路は、第１図の出力回路のＰ型ＭＯＳ
トランジスタ３をＮ型ＭＯＳトランジスタ２３に、Ｎ型
ＭＯＳトランジスタ４をＰ型ＭｏＳトランジスタ２４に
、Ｐ１！：！、ＭＯＳトランジスタ５をＮ型ＭＯＳトラ
ンジスタ２５に、Ｐ型ＭＯＳトランジスタ６をＮ型ＭＯ
Ｓトランジスタ２６にそれぞれ置きかえ、がっ接地と電
源電圧ＶＤＤを入れ換えたものである。
トランジスタ３をＮ型ＭＯＳトランジスタ２３に、Ｎ型
ＭＯＳトランジスタ４をＰ型ＭｏＳトランジスタ２４に
、Ｐ１！：！、ＭＯＳトランジスタ５をＮ型ＭＯＳトラ
ンジスタ２５に、Ｐ型ＭＯＳトランジスタ６をＮ型ＭＯ
Ｓトランジスタ２６にそれぞれ置きかえ、がっ接地と電
源電圧ＶＤＤを入れ換えたものである。
本実施例の動作は、前述した実施例と同様であり、内部
入力信号ｌがＶＤＤレベルの場合、Ｎ型ＭＯ５トランジ
スタ２５のゲートはＧＮＤレベルとなり、出力はハイイ
ンピーダンスとなる。このときコンデンサ２は、 ＶＤ
Ｄ−ｌ ＶｔＮ１−ＧＮＤ分の電荷量を蓄える。なお
、ＶｔＮはＮ型ＭＯＳトランジスタのスレッショルド電
圧である。次に、内部入力信号１がＧＮＤレベルになる
と、Ｎ型ＭＯＳトランジスタ２３のソースレベルは、コ
ンデンサ２の電荷量の変化がないので、電源電圧ＶＤＤ
分押し上げられた形トナリ、 ｖｏｏ−Ｉ Ｖｔｘｌ
＋ｖｏｏとなる。コノとき、インバータ１１の出力は
ＧＮＤレベルとなるので、Ｐ型ＭＯＳトランジスタ２４
はオン状態となり、Ｎ型ＭＯＳトランジスタ２５のゲー
トレベルはＶＤＤ−Ｉ ＶＴＮＩ ＋ＶＤＤ付近ニナ
リ、Ｎ型ＭＯＳトランジスタ２５の出力はＧＮＤレベル
となる。つまり、この出力回路は、アクティブ状態とな
るときに、Ｎ型オープンドレインバッファ２５のゲート
レベルがＶＤＤレベルより高くなり、通常のゲートレベ
ル（ｖ００レベル）と比較した場合、大きなドライブ能
力が得られる。
入力信号ｌがＶＤＤレベルの場合、Ｎ型ＭＯ５トランジ
スタ２５のゲートはＧＮＤレベルとなり、出力はハイイ
ンピーダンスとなる。このときコンデンサ２は、 ＶＤ
Ｄ−ｌ ＶｔＮ１−ＧＮＤ分の電荷量を蓄える。なお
、ＶｔＮはＮ型ＭＯＳトランジスタのスレッショルド電
圧である。次に、内部入力信号１がＧＮＤレベルになる
と、Ｎ型ＭＯＳトランジスタ２３のソースレベルは、コ
ンデンサ２の電荷量の変化がないので、電源電圧ＶＤＤ
分押し上げられた形トナリ、 ｖｏｏ−Ｉ Ｖｔｘｌ
＋ｖｏｏとなる。コノとき、インバータ１１の出力は
ＧＮＤレベルとなるので、Ｐ型ＭＯＳトランジスタ２４
はオン状態となり、Ｎ型ＭＯＳトランジスタ２５のゲー
トレベルはＶＤＤ−Ｉ ＶＴＮＩ ＋ＶＤＤ付近ニナ
リ、Ｎ型ＭＯＳトランジスタ２５の出力はＧＮＤレベル
となる。つまり、この出力回路は、アクティブ状態とな
るときに、Ｎ型オープンドレインバッファ２５のゲート
レベルがＶＤＤレベルより高くなり、通常のゲートレベ
ル（ｖ００レベル）と比較した場合、大きなドライブ能
力が得られる。
（発明の効果）
以を説明したように本発明は、オープンドレイン出力バ
ッファのゲートレベルを２ＶＤＤあるいは−ＶＤＤレベ
ル付近にすることにより、別電源を用いることなく大電
流を出力できるため端子数を増やさなくてもよく、また
、大電流を出力するために大きなオープンドレイン出力
回路を必要としないため、通常のもので大電流を出力で
きるという効果がある。
ッファのゲートレベルを２ＶＤＤあるいは−ＶＤＤレベ
ル付近にすることにより、別電源を用いることなく大電
流を出力できるため端子数を増やさなくてもよく、また
、大電流を出力するために大きなオープンドレイン出力
回路を必要としないため、通常のもので大電流を出力で
きるという効果がある。
第１図は本発明の出力回路の−・実施例の回路図、第２
図はその動作を示すタイムチャート、第３図は本発明の
出力回路の他の実施例の回路図、第４図はその動作を示
すタイムチャート、第５図、第６図は従来例の回路図で
ある。 １−・・・・・内部入力信号、 ３、 ５． ６．２４−−Ｐ型ＭＯＳトランジスタ、４
、２３．２５．２６−−−−−ＮＩ！：！ＭＯＳトラン
ジス！ｌ、７−−−−−−出力端子、 １０、１１−−−−−・インバータ、 ＶＤＤ ・−−−−−電源電圧。
図はその動作を示すタイムチャート、第３図は本発明の
出力回路の他の実施例の回路図、第４図はその動作を示
すタイムチャート、第５図、第６図は従来例の回路図で
ある。 １−・・・・・内部入力信号、 ３、 ５． ６．２４−−Ｐ型ＭＯＳトランジスタ、４
、２３．２５．２６−−−−−ＮＩ！：！ＭＯＳトラン
ジス！ｌ、７−−−−−−出力端子、 １０、１１−−−−−・インバータ、 ＶＤＤ ・−−−−−電源電圧。
Claims (1)
- 【特許請求の範囲】 １、ＣＭＯＳ型半導体集積回路において、 ゲートに内部入力信号が印加され、ドレインが第１の電
位に接続された第１のＰ型ＭＯＳトランジスタと、 内部入力信号を入力とする第１のインバータと、 第１のインバータの出力端子と第１のＰ型ＭＯＳトラン
ジスタのソースの間に設けられたコンデンサと、 第１のインバータの出力を入力とする第２のインバータ
と、 ゲートに第２のインバータの出力が印加され、ソースが
第２の電位に接続された第２のＰ型ＭＯＳトランジスタ
と、 ゲートに第２のインバータの出力が印加され、ソースが
第１のＰ型ＭＯＳトランジスタのソースに接続され、ド
レインが第２のＰ型ＭＯＳトランジスタのドレインに接
続されたＮ型ＭＯＳトランジスタと、 ゲートがＮ型ＭＯＳトランジスタのドレインに接続され
、ソースが第２の電位に接続され、ドレインが出力端子
に接続された第３のＰ型ＭＯＳトランジスタを有する出
力回路。 ２、ＣＭＯＳ型半導体集積回路において、 ゲートに内部入力信号が印加され、ドレインが第２の電
位に接続された第１のＮ型ＭＯＳトランジスタと、 内部入力信号を入力とする第１のインバータと、 第１のインバータの出力端子と第１のＮ型ＭＯＳトラン
ジスタのソースの間に設けられたコンデンサと、 第１のインバータの出力を入力とする第２のインバータ
と、 ゲートに第２のインバータの出力が印加され、ソースが
第１の電位に接続された第２のＮ型ＭＯＳトランジスタ
と、 ゲートに第２のインバータの出力が印加され、ソースが
第１のＮ型ＭＯＳトランジスタのソースに接続され、ド
レインが第２のＮ型ＭＯＳトランジスタのドレインに接
続されたＰ型ＭＯＳトランジスタと、 ゲートがＰ型ＭＯＳトランジスタのドレインに接続され
、ソースが第１の電位に接続され、ドレインが出力端子
に接続された第３のＮ型ＭＯＳトランジスタを有する出
力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302522A JPS63153913A (ja) | 1986-12-17 | 1986-12-17 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302522A JPS63153913A (ja) | 1986-12-17 | 1986-12-17 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63153913A true JPS63153913A (ja) | 1988-06-27 |
Family
ID=17909974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61302522A Pending JPS63153913A (ja) | 1986-12-17 | 1986-12-17 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63153913A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5899032A (ja) * | 1981-12-08 | 1983-06-13 | Toshiba Corp | 半導体集積回路 |
-
1986
- 1986-12-17 JP JP61302522A patent/JPS63153913A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5899032A (ja) * | 1981-12-08 | 1983-06-13 | Toshiba Corp | 半導体集積回路 |
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