JPH04150222A - レベルシフト回路 - Google Patents
レベルシフト回路Info
- Publication number
- JPH04150222A JPH04150222A JP27184090A JP27184090A JPH04150222A JP H04150222 A JPH04150222 A JP H04150222A JP 27184090 A JP27184090 A JP 27184090A JP 27184090 A JP27184090 A JP 27184090A JP H04150222 A JPH04150222 A JP H04150222A
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- JP
- Japan
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- transistor
- drain
- trs
- level shift
- output
- Prior art date
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- Pending
Links
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はレベルシフト回路に関する。
従来のレベルシフト回路について、第３図を参照して説
明する。
明する。
第３図に示す従来例は、入力信号Ｖｌのレベルを変換す
るため、Ｐチャネルトランジスタ５ａ。
るため、Ｐチャネルトランジスタ５ａ。
５ｂとＮチャネルトランジスタ６ａ、６ｂとのβに差を
もたせることにより入力スレッショルド電圧を変えて、
入力信号■！の電源系を出力信号ＶＯの電源系に変換し
ていた。
もたせることにより入力スレッショルド電圧を変えて、
入力信号■！の電源系を出力信号ＶＯの電源系に変換し
ていた。
上述した従来のレベルシフト回路は、Ｐチャネルトラン
ジスタ５ａ、５ｂとＮチャネルトランジスタ６ａ、６ｂ
とにβ差をもたせていたために、大容量のバッファを駆
動する場合、バッファ自身の容量により出力が遅れる（
第４図参照）という欠点があった。
ジスタ５ａ、５ｂとＮチャネルトランジスタ６ａ、６ｂ
とにβ差をもたせていたために、大容量のバッファを駆
動する場合、バッファ自身の容量により出力が遅れる（
第４図参照）という欠点があった。
本発明のレベルシフト回路は、入力端が入力端子に接続
された第１のインバータと、この第１のインバータの出
力端にゲートが接続され第１の電源端子にソースが接続
され第１のβを有する一導電型の第１のトランジスタと
、前記入力端子にゲートが接続され前記第１の電源端子
にソースが接続され前記第１のβを有する前記一導電型
の第２のトランジスタと、前記第１のトランジスタのド
レインにドレインが接続され前記第２のトランジスタの
ドレインにゲートが接続され第２の電源端子にソースが
接続され前記第１のβより小さい第２のβを有する他導
電型の第３のトランジスタと、前記第２のトランジスタ
のドレインにドレインが接続され前記第１のトランジス
タのドレインにゲートが接続され前記第２の電源端子に
ソースが接続され前記第２のβを有する前記他導電型の
第４のトランジスタと、前記第２のトランジスタのドレ
インにドレインが接続され前記第１トランジスタのドレ
インにゲートが接続され前記第２の電源端子にソースが
接続され前記第１のβより小さく前記第２のβより大き
い第３のβを有する前記他動電型の第５のトランジスタ
と、前記第２のトランジスタのドレインに入力端が接続
され出力端が出力端子に接続された第２のインバータと
を備えている。
された第１のインバータと、この第１のインバータの出
力端にゲートが接続され第１の電源端子にソースが接続
され第１のβを有する一導電型の第１のトランジスタと
、前記入力端子にゲートが接続され前記第１の電源端子
にソースが接続され前記第１のβを有する前記一導電型
の第２のトランジスタと、前記第１のトランジスタのド
レインにドレインが接続され前記第２のトランジスタの
ドレインにゲートが接続され第２の電源端子にソースが
接続され前記第１のβより小さい第２のβを有する他導
電型の第３のトランジスタと、前記第２のトランジスタ
のドレインにドレインが接続され前記第１のトランジス
タのドレインにゲートが接続され前記第２の電源端子に
ソースが接続され前記第２のβを有する前記他導電型の
第４のトランジスタと、前記第２のトランジスタのドレ
インにドレインが接続され前記第１トランジスタのドレ
インにゲートが接続され前記第２の電源端子にソースが
接続され前記第１のβより小さく前記第２のβより大き
い第３のβを有する前記他動電型の第５のトランジスタ
と、前記第２のトランジスタのドレインに入力端が接続
され出力端が出力端子に接続された第２のインバータと
を備えている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。第２図
は第１図の実施例の動作を説明するためのタイムチャー
トである。
は第１図の実施例の動作を説明するためのタイムチャー
トである。
第１図に示されるように、本実施例は、Ｐチャネルトラ
ンジスタ５ａ〜５Ｃと、Ｎチャネルトランジスタ６ａ、
６ｂと、イ／バータ４ａ、４ｂとを備えて構成されてい
る。Ｐチャネルトランジスタ５ａ、５ｂとＰチャネルト
ランジスタ５ＣとＮチャネルトランジスタ６ａ、６ｂと
のβをそれぞれβＡ、βＢ、βＣとすると、βＡ〈βＢ
くβＣ１βＣ／βＡ＞５に各βを選定する。
ンジスタ５ａ〜５Ｃと、Ｎチャネルトランジスタ６ａ、
６ｂと、イ／バータ４ａ、４ｂとを備えて構成されてい
る。Ｐチャネルトランジスタ５ａ、５ｂとＰチャネルト
ランジスタ５ＣとＮチャネルトランジスタ６ａ、６ｂと
のβをそれぞれβＡ、βＢ、βＣとすると、βＡ〈βＢ
くβＣ１βＣ／βＡ＞５に各βを選定する。
第２図を参照して、入力信号ＶＩが時刻ｔ２で立下ると
、Ｐチャネルトランジスタ５ａのβが小さいにもかかわ
らず、Ｐチャネルトランジスタ５Ｃがすでにオン状態に
あるため、Ｐチャネルトランジスタ５ａのドレイン電位
である信号ＶＡは同時刻ｔ２で立上る。つまり、入力信
号Ｖｌが立下ると、Ｎチャネルトランジスタ６ｂがその
ドレイン電位である信号Ｖ、を接地電圧（端子１の電位
〉に引くためＰチャネルトランジスタ５ａとＰチャネル
トランジスタ５Ｃとが同時にオンし、Ｐチャネルトラン
ジスタ５ａ、５ｂのβよりもＰチャネルトランジスタ５
Ｃのβを大きく決めてやることにより、信号ＶＡを入力
信号■！の立下りとほぼ同時刻ｔ１に立上がらせること
ができる。
、Ｐチャネルトランジスタ５ａのβが小さいにもかかわ
らず、Ｐチャネルトランジスタ５Ｃがすでにオン状態に
あるため、Ｐチャネルトランジスタ５ａのドレイン電位
である信号ＶＡは同時刻ｔ２で立上る。つまり、入力信
号Ｖｌが立下ると、Ｎチャネルトランジスタ６ｂがその
ドレイン電位である信号Ｖ、を接地電圧（端子１の電位
〉に引くためＰチャネルトランジスタ５ａとＰチャネル
トランジスタ５Ｃとが同時にオンし、Ｐチャネルトラン
ジスタ５ａ、５ｂのβよりもＰチャネルトランジスタ５
Ｃのβを大きく決めてやることにより、信号ＶＡを入力
信号■！の立下りとほぼ同時刻ｔ１に立上がらせること
ができる。
入力信号ＶＩが時刻１．で立上がるときは、Ｐチャネル
トランジスタ５ｂのβが小さいために信号ＶＢを電源電
圧に上げるのに少し時間がかがる。そして、Ｐチャネル
トラジスタ５ＣとＮチャネルトランジスタ６ａとが瞬間
的に同時オンするものの、Ｐチャネルトランジスタ５ｃ
のβをＮチャネルトランジスタ６ａ、６ｂのβよりも小
さくすることで、信号ＶＡの電位を十分に、接地電圧に
時刻ｔ１とほぼ同時刻に立下らせることができる。
トランジスタ５ｂのβが小さいために信号ＶＢを電源電
圧に上げるのに少し時間がかがる。そして、Ｐチャネル
トラジスタ５ＣとＮチャネルトランジスタ６ａとが瞬間
的に同時オンするものの、Ｐチャネルトランジスタ５ｃ
のβをＮチャネルトランジスタ６ａ、６ｂのβよりも小
さくすることで、信号ＶＡの電位を十分に、接地電圧に
時刻ｔ１とほぼ同時刻に立下らせることができる。
以上説明したように本発明は、レベルシフトを行なう第
３．第４のトランジスタと第１．第２のトランジスタと
のβをそれぞれβＡ、βＣとし、これらトランジスタで
レベルシフトした出力と第２の電源端子との間につく第
５のトランジスタのβをβＢとしたときに、βＡくβＢ
くβＣという大小関係をもたせてやることにより、大電
流容量の出力バッファを駆動するときでも、少ない素子
数で入力・出力間の遅延を小さくできるという効果があ
る。
３．第４のトランジスタと第１．第２のトランジスタと
のβをそれぞれβＡ、βＣとし、これらトランジスタで
レベルシフトした出力と第２の電源端子との間につく第
５のトランジスタのβをβＢとしたときに、βＡくβＢ
くβＣという大小関係をもたせてやることにより、大電
流容量の出力バッファを駆動するときでも、少ない素子
数で入力・出力間の遅延を小さくできるという効果があ
る。
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示す実施例の動作を説明するためのタイムチャート
、第３図は従来のレベルシフト回路の一例を示す回路図
、第４図は第３図に示す従来例の動作を説明するための
タイムチャートである。 １．２・・・電源端子、３・・・入力端子、４ａ、４ｂ
・・・インバータ、５ａ、５ｂ、５ｃ・・・Ｐチャネル
トランジスタ、６ａ、６ｂ・・・Ｎチャネルトランジス
タ、８・・・出力端子。 代理人 弁、埋土 内 原 晋 拓１ 酉 久 人２
図に示す実施例の動作を説明するためのタイムチャート
、第３図は従来のレベルシフト回路の一例を示す回路図
、第４図は第３図に示す従来例の動作を説明するための
タイムチャートである。 １．２・・・電源端子、３・・・入力端子、４ａ、４ｂ
・・・インバータ、５ａ、５ｂ、５ｃ・・・Ｐチャネル
トランジスタ、６ａ、６ｂ・・・Ｎチャネルトランジス
タ、８・・・出力端子。 代理人 弁、埋土 内 原 晋 拓１ 酉 久 人２
Claims (1)
- 入力端が入力端子に接続された第１のインバータと、こ
の第１のインバータの出力端にゲートが接続され第１の
電源端子にソースが接続され第１のβを有する一導電型
の第１のトランジスタと、前記入力端子にゲートが接続
され前記第１の電源端子にソースが接続され前記第１の
βを有する前記一導電型の第２のトランジスタと、前記
第１のトランジスタのドレインにドレインが接続され前
記第２のトランジスタのドレインにゲートが接続され第
２の電源端子にソースが接続され前記第１のβより小さ
い第２のβを有する他導電型の第３のトランジスタと、
前記第２のトランジスタのドレインにドレインが接続さ
れ前記第１のトランジスタのドレインにゲートが接続さ
れ前記第２の電源端子にソースが接続され前記第２のβ
を有する前記他導電型の第４のトランジスタと、前記第
２のトランジスタのドレインにドレインが接続され前記
第１トランジスタのドレインにゲートが接続され前記第
２の電源端子にソースが接続され前記第１のβより小さ
く前記第２のβより大きい第３のβを有する前記他動電
型の第５のトランジスタと、前記第２のトランジスタの
ドレインに入力端が接続され出力端が出力端子に接続さ
れた第２のインバータとを備えたことを特徴とするレベ
ルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27184090A JPH04150222A (ja) | 1990-10-09 | 1990-10-09 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27184090A JPH04150222A (ja) | 1990-10-09 | 1990-10-09 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04150222A true JPH04150222A (ja) | 1992-05-22 |
Family
ID=17505602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27184090A Pending JPH04150222A (ja) | 1990-10-09 | 1990-10-09 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04150222A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249145B1 (en) * | 1997-12-26 | 2001-06-19 | Hitachi, Ltd. | Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03179814A (ja) * | 1989-12-07 | 1991-08-05 | Nec Corp | レベルシフト回路 |
-
1990
- 1990-10-09 JP JP27184090A patent/JPH04150222A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03179814A (ja) * | 1989-12-07 | 1991-08-05 | Nec Corp | レベルシフト回路 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249145B1 (en) * | 1997-12-26 | 2001-06-19 | Hitachi, Ltd. | Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit |
| US6392439B2 (en) | 1997-12-26 | 2002-05-21 | Hitachi, Ltd. | Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit |
| US6504400B2 (en) | 1997-12-26 | 2003-01-07 | Hitachi, Ltd. | Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit |
| US6677780B2 (en) | 1997-12-26 | 2004-01-13 | Hitachi, Ltd. | Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit |
| US6853217B2 (en) | 1997-12-26 | 2005-02-08 | Renesas Technology Corp. | Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit |
| US7091767B2 (en) | 1997-12-26 | 2006-08-15 | Renesas Technology Corp. | Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit |
| US7403361B2 (en) | 1997-12-26 | 2008-07-22 | Renesas Technology | Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit |
| US7944656B2 (en) | 1997-12-26 | 2011-05-17 | Renesas Electronics Corporation | Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit |
| US8139332B2 (en) | 1997-12-26 | 2012-03-20 | Renesas Electronics Corporation | Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit |
| US8674745B2 (en) | 1997-12-26 | 2014-03-18 | Renesas Electronics Corporation | Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit |
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