JPH0763137B2 - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH0763137B2 JPH0763137B2 JP57060525A JP6052582A JPH0763137B2 JP H0763137 B2 JPH0763137 B2 JP H0763137B2 JP 57060525 A JP57060525 A JP 57060525A JP 6052582 A JP6052582 A JP 6052582A JP H0763137 B2 JPH0763137 B2 JP H0763137B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- transistor
- level
- output
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えばメモリ回路やCPU等に用いられる出
力回路に関する。
力回路に関する。
（従来の技術） 従来、Ｃ−MOS回路における出力回路は第１図に示すよ
うに構成されている。すなわち、第１の電位供給源VDD
と第２の電位供給源（接地点）VSSとの間にＰチャネル
型のMOSトランジスタQpとＮチャネル型のMOSトランジス
タQnとが直列接続され、それぞれ入力信号VinA,VinBに
よって導通制御されて、トランジスタQp,Qnの接続点
（出力ノード）と接地点間に設けられた負荷容量Ｃを駆
動するようになっている。
うに構成されている。すなわち、第１の電位供給源VDD
と第２の電位供給源（接地点）VSSとの間にＰチャネル
型のMOSトランジスタQpとＮチャネル型のMOSトランジス
タQnとが直列接続され、それぞれ入力信号VinA,VinBに
よって導通制御されて、トランジスタQp,Qnの接続点
（出力ノード）と接地点間に設けられた負荷容量Ｃを駆
動するようになっている。
上記のような構成において、VDDレベルを出力する場合
は、第２図（ａ），（ｂ）のタイミングチャートに示す
ように、入力信号VinAがVDDレベル、VinBがVSSレベルで
トランジスタQp,Qnがともにオフ状態で出力ノートがハ
イインピーダンスの状態から、VinAおよびVinBをともに
VSSレベルとして、トランジスタQpをオン状態、Qnをオ
フ状態とする。従って、出力ノードがハイインピーダン
スのときに負荷容量Ｃが放電状態でVSSレベルにあった
とすると、出力信号VoutはVSSレベルから所定の時定数
（遅延時間）τrでVDDレベルに立ち上がる。
は、第２図（ａ），（ｂ）のタイミングチャートに示す
ように、入力信号VinAがVDDレベル、VinBがVSSレベルで
トランジスタQp,Qnがともにオフ状態で出力ノートがハ
イインピーダンスの状態から、VinAおよびVinBをともに
VSSレベルとして、トランジスタQpをオン状態、Qnをオ
フ状態とする。従って、出力ノードがハイインピーダン
スのときに負荷容量Ｃが放電状態でVSSレベルにあった
とすると、出力信号VoutはVSSレベルから所定の時定数
（遅延時間）τrでVDDレベルに立ち上がる。
第２図（ｃ），（ｄ）は、出力信号VoutとしてVSSレベ
ルを得る場合のタイミングチャートで、入力信号VinAが
VDDレベル、VinBがVSSレベルでトランジスタQp,Qnがオ
フ状態のハイインピーダンス状態から、信号VinA,VinB
をともにVDDレベルにすることにより、トランジスタQp
をオフ状態、トランジスタQnをオン状態とする。従っ
て、負荷容量Ｃに蓄えられた電荷はトランジスタQnを介
して時定数τfで放電される。
ルを得る場合のタイミングチャートで、入力信号VinAが
VDDレベル、VinBがVSSレベルでトランジスタQp,Qnがオ
フ状態のハイインピーダンス状態から、信号VinA,VinB
をともにVDDレベルにすることにより、トランジスタQp
をオフ状態、トランジスタQnをオン状態とする。従っ
て、負荷容量Ｃに蓄えられた電荷はトランジスタQnを介
して時定数τfで放電される。
第３図は、上記第１図に示したＣ−MOS構成のトランジ
スタQp,Qnに代えて、同一極性のエンハンスメント型ト
ランジスタQ1，Q2を設けたもので、上記第１図と同様な
動作を行う。なお、ここで入力信号VinA′のハイレベル
側の電圧は、トランジスタQ1のしきい値電圧VTHだけ出
力のハイ（VDD）レベルが低下するため、「VDD＋VTH」
以上とする必要がある。
スタQp,Qnに代えて、同一極性のエンハンスメント型ト
ランジスタQ1，Q2を設けたもので、上記第１図と同様な
動作を行う。なお、ここで入力信号VinA′のハイレベル
側の電圧は、トランジスタQ1のしきい値電圧VTHだけ出
力のハイ（VDD）レベルが低下するため、「VDD＋VTH」
以上とする必要がある。
ところで、上記第１図および第３図に示す出力回路にお
いては、その動作速度が出力信号Voutの立ち上がり及び
立ち下がりの時定数τr，τfによって決定される。従っ
て、この回路を高速化するためにはこの時定数を小さく
すれば良い。
いては、その動作速度が出力信号Voutの立ち上がり及び
立ち下がりの時定数τr，τfによって決定される。従っ
て、この回路を高速化するためにはこの時定数を小さく
すれば良い。
一般に、TTLコンパーチブルであるＣ−MOS回路において
は、出力ノードを第１の電位供給源VDD側に引き上げる
ための電流は、出力ノードをVSS側に引き下げるために
トランジスタQnを介して流れる電流よりも小さいため、
トランジスタQpはQnよりも小さく設計されている。この
結果、トランジスタQpの駆動能力が低下するため、遅延
時間は「τr＞τf」となり、出力回路の遅延時間は長い
ほうの時間τrで決定される。
は、出力ノードを第１の電位供給源VDD側に引き上げる
ための電流は、出力ノードをVSS側に引き下げるために
トランジスタQnを介して流れる電流よりも小さいため、
トランジスタQpはQnよりも小さく設計されている。この
結果、トランジスタQpの駆動能力が低下するため、遅延
時間は「τr＞τf」となり、出力回路の遅延時間は長い
ほうの時間τrで決定される。
上述した遅延時間τrによる動作速度の低下を避ける方
法として、第４図（ａ）〜（ｃ）に示すように入力信号
VinA,VinBによって出力信号Voutのレベルが決定される
前に、入力信号VinAをVSSレベルにして、予め出力ノー
ドをVDDレベルにプリチャージしておくことにより、出
力信号Voutのレベルが決定されてからの出力の立ち上が
り遅延時間τrを「０」にして高速化を図っている。こ
れは、出力がハイインピーダンスの状態が比較的長い時
間で、この時間内は出力ノードに接続された次段回路は
不活性状態にしておくので、出力ノードのレベルには制
限がないためである。従って、動作速度は立ち下がりの
遅延時間τfのみで決定されるので出力の高速化ができ
る。
法として、第４図（ａ）〜（ｃ）に示すように入力信号
VinA,VinBによって出力信号Voutのレベルが決定される
前に、入力信号VinAをVSSレベルにして、予め出力ノー
ドをVDDレベルにプリチャージしておくことにより、出
力信号Voutのレベルが決定されてからの出力の立ち上が
り遅延時間τrを「０」にして高速化を図っている。こ
れは、出力がハイインピーダンスの状態が比較的長い時
間で、この時間内は出力ノードに接続された次段回路は
不活性状態にしておくので、出力ノードのレベルには制
限がないためである。従って、動作速度は立ち下がりの
遅延時間τfのみで決定されるので出力の高速化ができ
る。
しかし、このような方法では、出力信号VoutとしてVSS
レベルを出力する場合でも、出力ノードを予めVDDレベ
ルにプリチャージするため、消費電力が増加する欠点が
ある。特に、出力形式として多ビット構成されているメ
モリや並列多ビット構成のCPUにおいては、出力回路の
消費電力がデバイス全体の消費電力の大部分を占めるよ
うになる。
レベルを出力する場合でも、出力ノードを予めVDDレベ
ルにプリチャージするため、消費電力が増加する欠点が
ある。特に、出力形式として多ビット構成されているメ
モリや並列多ビット構成のCPUにおいては、出力回路の
消費電力がデバイス全体の消費電力の大部分を占めるよ
うになる。
（発明が解決しようとする課題） 上述したように従来の出力回路は、出力信号の立ち上が
りの時定数で動作速度が制限され、高速化を図ろうとす
ると消費電力が増加するという問題があった。
りの時定数で動作速度が制限され、高速化を図ろうとす
ると消費電力が増加するという問題があった。
この発明は上記のような事情に鑑みて成されたもので、
その目的とするところは、回路動作の高速化が可能で且
つ消費電力の増加が少ない出力回路を提供することであ
る。
その目的とするところは、回路動作の高速化が可能で且
つ消費電力の増加が少ない出力回路を提供することであ
る。
［発明の構成］ （課題を解決するための手段と作用） この発明の出力回路は、第１の電位供給源と第２の電位
供給源との間に直列接続され、第1,第２の入力信号でそ
れぞれ導通制御される第1,第２のトランジスタを備え、
上記第1,第２のトランジスタの接続点から上記第1,第２
の入力信号に応じた出力信号を得る回路において、充電
制御信号でオン／オフ制御される充電制御用トランジス
タを有し、上記第1,第２のトランジスタの接続点の電位
を第１の電位と第２の電位との中間の電位に設定する電
位設定手段を設け、上記第1,第２の入力信号の変化時
に、第１の動作タイミングで上記第1,第２のトランジス
タをオフ状態に設定して所定期間、上記第1,第２のトラ
ンジスタの接続点をハイインピーダンスに設定するとと
もに、上記充電制御用トランジスタをオンさせて上記第
1,第２のトランジスタの接続点の電位を第１の電位と第
２の電位との中間の電位に設定し、上記充電制御用トラ
ンジスタをオフさせた後の第２の動作タイミングで上記
第1,第２の入力信号に基づいて上記第1,第２のトランジ
スタのうち一方をオン状態、他方をオフ状態に設定して
出力信号を得ることを特徴とする。
供給源との間に直列接続され、第1,第２の入力信号でそ
れぞれ導通制御される第1,第２のトランジスタを備え、
上記第1,第２のトランジスタの接続点から上記第1,第２
の入力信号に応じた出力信号を得る回路において、充電
制御信号でオン／オフ制御される充電制御用トランジス
タを有し、上記第1,第２のトランジスタの接続点の電位
を第１の電位と第２の電位との中間の電位に設定する電
位設定手段を設け、上記第1,第２の入力信号の変化時
に、第１の動作タイミングで上記第1,第２のトランジス
タをオフ状態に設定して所定期間、上記第1,第２のトラ
ンジスタの接続点をハイインピーダンスに設定するとと
もに、上記充電制御用トランジスタをオンさせて上記第
1,第２のトランジスタの接続点の電位を第１の電位と第
２の電位との中間の電位に設定し、上記充電制御用トラ
ンジスタをオフさせた後の第２の動作タイミングで上記
第1,第２の入力信号に基づいて上記第1,第２のトランジ
スタのうち一方をオン状態、他方をオフ状態に設定して
出力信号を得ることを特徴とする。
このような構成によれば、出力信号が反転する時に、充
電制御信号でオン／オフ制御される充電制御用トランジ
スタをオンさせて出力ノードを予め第１の電位と第２の
電位との中間の電位に設定してから出力信号をハイレベ
ルあるいはロウレベルに変化させるので、出力遅延時間
を短縮でき、動作速度を高速化できる。また、この動作
における無効な消費を低減できるので、低消費電力化が
図れる。
電制御信号でオン／オフ制御される充電制御用トランジ
スタをオンさせて出力ノードを予め第１の電位と第２の
電位との中間の電位に設定してから出力信号をハイレベ
ルあるいはロウレベルに変化させるので、出力遅延時間
を短縮でき、動作速度を高速化できる。また、この動作
における無効な消費を低減できるので、低消費電力化が
図れる。
（実施例） 以下、この発明の一実施例について図面を参照して説明
する。第５図は、この発明の第１の実施例に係る出力回
路を示すもので、上記第１図の構成に加えて、トランジ
スタQpとQnとの接続点と第１の電位供給源VDDとの間に
負荷抵抗として働き第１の電位供給源VDDから電圧ドロ
ップにより所定の電位を出力するトランジスタQ3〜Q6と
充電制御用トランジスタQ7とを直列接続して設け、上記
トランジスタQ7に充電制御信号Ｓを供給して導通制御す
るように構成したものである。上記充電制御信号Ｓは、
入力信号VinA,VinBを制御する信号源から形成すれば良
い。また、この出力回路をスタティックメモリ回路に用
いる場合には、チップイネーブル信号やアドレストラン
ジションディテクタ信号を用いても良い。
する。第５図は、この発明の第１の実施例に係る出力回
路を示すもので、上記第１図の構成に加えて、トランジ
スタQpとQnとの接続点と第１の電位供給源VDDとの間に
負荷抵抗として働き第１の電位供給源VDDから電圧ドロ
ップにより所定の電位を出力するトランジスタQ3〜Q6と
充電制御用トランジスタQ7とを直列接続して設け、上記
トランジスタQ7に充電制御信号Ｓを供給して導通制御す
るように構成したものである。上記充電制御信号Ｓは、
入力信号VinA,VinBを制御する信号源から形成すれば良
い。また、この出力回路をスタティックメモリ回路に用
いる場合には、チップイネーブル信号やアドレストラン
ジションディテクタ信号を用いても良い。
上記のような構成において、第６図（ａ）〜（ｄ）およ
び第７図（ａ）〜（ｄ）のタイミングチャートを用いて
動作を説明する。第６図（ａ）〜（ｄ）は、出力にVDD
レベルを得る場合のタイミングチャートを示すもので、
入力信号VinAがVDDレベル、VinBがVSSレベル、すなわち
トランジスタQp,Qnがともにオフ状態で出力信号Voutが
ハイインピーダンス状態の時、充電制御信号ＳをVSSレ
ベルとしてトランジスタQ7をオン状態とする。従って、
出力ノードは、トランジスタQ3〜Q7を介して電位供給源
VDDとVSSとの間の所定の電位VMにプリチャージされる。
そして、入力信号VinAおよびVinBがともにVSSレベルに
なると、トランジスタQpがオン状態、Qnがオフ状態とな
り、出力ノードはVMレベルからVDDレベルにプリチャー
ジされる。この時の遅延時間τr′は、VSSレベルからV
DDレベルへの立ち上がり時の遅延時間τrより小さい。
び第７図（ａ）〜（ｄ）のタイミングチャートを用いて
動作を説明する。第６図（ａ）〜（ｄ）は、出力にVDD
レベルを得る場合のタイミングチャートを示すもので、
入力信号VinAがVDDレベル、VinBがVSSレベル、すなわち
トランジスタQp,Qnがともにオフ状態で出力信号Voutが
ハイインピーダンス状態の時、充電制御信号ＳをVSSレ
ベルとしてトランジスタQ7をオン状態とする。従って、
出力ノードは、トランジスタQ3〜Q7を介して電位供給源
VDDとVSSとの間の所定の電位VMにプリチャージされる。
そして、入力信号VinAおよびVinBがともにVSSレベルに
なると、トランジスタQpがオン状態、Qnがオフ状態とな
り、出力ノードはVMレベルからVDDレベルにプリチャー
ジされる。この時の遅延時間τr′は、VSSレベルからV
DDレベルへの立ち上がり時の遅延時間τrより小さい。
第７図（ａ）〜（ｄ）は、出力にVSSレベルを得る場合
のタイミングチャートで、入力信号VinAがVDDレベル、V
inBがVSSレベル、すなわち、トランジスタQp,Qnがとも
にオフ状態で出力ノードがハイインピーダンス状態の
時、充電制御信号ＳをVSSレベルとしてトランジスタQ7
をオン状態とし、出力ノードをVMレベルにプリチャージ
する。そして、入力信号VinA,VinBがともにVDDレベルと
なると、トランジスタQpがオフ状態、Qnがオン状態とな
り、出力ノードの電位VMは遅延時間τf′で放電され
る。従って、VDDレベルからVSSレベルに放電する時の遅
延時間τfより小さい。
のタイミングチャートで、入力信号VinAがVDDレベル、V
inBがVSSレベル、すなわち、トランジスタQp,Qnがとも
にオフ状態で出力ノードがハイインピーダンス状態の
時、充電制御信号ＳをVSSレベルとしてトランジスタQ7
をオン状態とし、出力ノードをVMレベルにプリチャージ
する。そして、入力信号VinA,VinBがともにVDDレベルと
なると、トランジスタQpがオフ状態、Qnがオン状態とな
り、出力ノードの電位VMは遅延時間τf′で放電され
る。従って、VDDレベルからVSSレベルに放電する時の遅
延時間τfより小さい。
また、VSSレベルが出力されるとき無駄に消費される電
力は、出力ノードを予めVDDレベルにプリチャージして
おく方法では（CVDD 2）/2であるが、この回路において
は（CVM 2）/2である。従って、例えばVM＝VDD/2に設定
すると無効電力はC/2×（VDD/2）2となり、上述した方
法の1/4に低減することができる。
力は、出力ノードを予めVDDレベルにプリチャージして
おく方法では（CVDD 2）/2であるが、この回路において
は（CVM 2）/2である。従って、例えばVM＝VDD/2に設定
すると無効電力はC/2×（VDD/2）2となり、上述した方
法の1/4に低減することができる。
以上の説明では出力信号VoutがVSSレベルからVDDレベル
もしくはVSSレベルへと変化する場合について説明した
が、VDDレベルからの変化については次のようになる。
先ず、出力信号VoutがVDDレベルからVDDレベルへと変化
するときには実際には何も変化せず、VinAがVSSレベル
となってトランジスタQpがオン状態となったときには出
力信号Voutは既にVDDレベルであり立ち上がり時の遅延
時間は「０」である。さらに、出力信号VoutがVDDレベ
ルからVSSレベルへ変化するときは、充電制御信号ＳがV
SSとなり、トランジスタQ7がオン状態となっても出力信
号VoutがVDDレベルで負荷トランジスタQ3〜Q6による出
力電位がVM（＜VDD）レベルであるためトランジスタQ3
〜Q6はオフ状態となり、出力ノードはプリチャージされ
ることはなくほぼVDDのままであって、その後VinBがVDD
レベルとなってトランジスタQnがオン状態となり出力ノ
ードは放電される。このときの立ち下がりの遅延時間は
従来の出力回路とほぼ同じτfとなる。
もしくはVSSレベルへと変化する場合について説明した
が、VDDレベルからの変化については次のようになる。
先ず、出力信号VoutがVDDレベルからVDDレベルへと変化
するときには実際には何も変化せず、VinAがVSSレベル
となってトランジスタQpがオン状態となったときには出
力信号Voutは既にVDDレベルであり立ち上がり時の遅延
時間は「０」である。さらに、出力信号VoutがVDDレベ
ルからVSSレベルへ変化するときは、充電制御信号ＳがV
SSとなり、トランジスタQ7がオン状態となっても出力信
号VoutがVDDレベルで負荷トランジスタQ3〜Q6による出
力電位がVM（＜VDD）レベルであるためトランジスタQ3
〜Q6はオフ状態となり、出力ノードはプリチャージされ
ることはなくほぼVDDのままであって、その後VinBがVDD
レベルとなってトランジスタQnがオン状態となり出力ノ
ードは放電される。このときの立ち下がりの遅延時間は
従来の出力回路とほぼ同じτfとなる。
以上の出力動作におけるそれぞれの遅延時間の大小関係
は、 τf′＜τr′＜τf となり、この回路の動作遅延は結局、上式中の最も大き
な値τfとなり、従来の高速の出力回路と同じ高速動作
が実現できる。この際、その動作上において無効な電力
として消費される電力量は約1/4に低減される。
は、 τf′＜τr′＜τf となり、この回路の動作遅延は結局、上式中の最も大き
な値τfとなり、従来の高速の出力回路と同じ高速動作
が実現できる。この際、その動作上において無効な電力
として消費される電力量は約1/4に低減される。
第８図は、この発明の他の実施例を示すもので、電位設
定手段として、トランジスタQpとQnとの接続点と第１の
電位供給源VDDとの間にNPN型のバイポーラトランジスタ
BQとダイオードD1〜D4を直列接続して設けたものであ
る。ここでダイオードD1〜D4は、出力信号Voutを予め昇
圧する時、VDDレベルよりも低いVMレベルにするための
電圧ドロップ用に使用している。このような構成におい
ても上記実施例と同様な効果が得られる。
定手段として、トランジスタQpとQnとの接続点と第１の
電位供給源VDDとの間にNPN型のバイポーラトランジスタ
BQとダイオードD1〜D4を直列接続して設けたものであ
る。ここでダイオードD1〜D4は、出力信号Voutを予め昇
圧する時、VDDレベルよりも低いVMレベルにするための
電圧ドロップ用に使用している。このような構成におい
ても上記実施例と同様な効果が得られる。
第９図は、更にこの発明の他の実施例を示すもので、電
位設定手段として、トランジスタQpとQnとの接続点と第
１の電位供給源VDDとの間にエンハンスメント型のＮチ
ャネルトランジスタQ8を設け、このトランジスタを充電
制御信号Ｓで導通制御するものである。この時、上記充
電制御信号Ｓのハイレベルは「VM＋VT」とする。ただ
し、VTはトランジスタQ8のしきい値電圧である。
位設定手段として、トランジスタQpとQnとの接続点と第
１の電位供給源VDDとの間にエンハンスメント型のＮチ
ャネルトランジスタQ8を設け、このトランジスタを充電
制御信号Ｓで導通制御するものである。この時、上記充
電制御信号Ｓのハイレベルは「VM＋VT」とする。ただ
し、VTはトランジスタQ8のしきい値電圧である。
なお、上記エンハンスメント型のトランジスタQ8に代え
て、ジャンクションFETを用いても良い。この場合は、
充電制御信号ＳのロウレベルをVSSレベルからジャンク
ションFETのしきい値電圧の絶対値を引いた値以下に、
そしてハイレベルはVMレベルからやはりしきい値電圧の
絶対値を引いた値に設定する必要がある。このような構
成においても上記各実施例と同様な効果が得られる。
て、ジャンクションFETを用いても良い。この場合は、
充電制御信号ＳのロウレベルをVSSレベルからジャンク
ションFETのしきい値電圧の絶対値を引いた値以下に、
そしてハイレベルはVMレベルからやはりしきい値電圧の
絶対値を引いた値に設定する必要がある。このような構
成においても上記各実施例と同様な効果が得られる。
［発明の効果］ 以上説明したようにこの発明によれば、回路動作の高速
化が可能で且つ消費電力の増加が少ない出力回路が得ら
れる。
化が可能で且つ消費電力の増加が少ない出力回路が得ら
れる。
第１図は従来の出力回路を示す回路図、第２図は上記第
１図の回路の動作を説明するためのタイミングチャー
ト、第３図は従来の他の出力回路の例を示す図、第４図
は上記第１図の回路を高速化するためのタイミングチャ
ート、第５図はこの発明の第１の実施例に係わる出力回
路を示す回路図、第６図および第７図はそれぞれ上記第
５図の回路の動作を説明するためのタイミングチャー
ト、第８図および第９図はそれぞれこの発明の他の実施
例を示す回路図である。 VDD……第１の電位供給源、VSS……第２の電位供給源、
Qp……第１のトランジスタ、Qn……第２のトランジス
タ、VinA,VinB……入力信号、Vout……出力信号、Q1，Q
2……エンハンスメント型出力トランジスタ、Q3〜Q6…
…負荷トランジスタ、Q7，Q8,BQ……充電制御用トラン
ジスタ、Ｓ……充電制御信号、D1〜D4……ダイオード、
Ｃ……負荷容量。
１図の回路の動作を説明するためのタイミングチャー
ト、第３図は従来の他の出力回路の例を示す図、第４図
は上記第１図の回路を高速化するためのタイミングチャ
ート、第５図はこの発明の第１の実施例に係わる出力回
路を示す回路図、第６図および第７図はそれぞれ上記第
５図の回路の動作を説明するためのタイミングチャー
ト、第８図および第９図はそれぞれこの発明の他の実施
例を示す回路図である。 VDD……第１の電位供給源、VSS……第２の電位供給源、
Qp……第１のトランジスタ、Qn……第２のトランジス
タ、VinA,VinB……入力信号、Vout……出力信号、Q1，Q
2……エンハンスメント型出力トランジスタ、Q3〜Q6…
…負荷トランジスタ、Q7，Q8,BQ……充電制御用トラン
ジスタ、Ｓ……充電制御信号、D1〜D4……ダイオード、
Ｃ……負荷容量。
Claims (3)
- 【請求項１】第１の電位供給源と第２の電位供給源との
間に直列接続され、第1,第２の入力信号でそれぞれ導通
制御される第1,第２のトランジスタを備え、上記第1,第
２のトランジスタの接続点から上記第1,第２の入力信号
に応じた出力信号を得る回路において、充電制御信号で
オン／オフ制御される充電制御用トランジスタを有し、
上記第1,第２のトランジスタの接続点の電位を第１の電
位と第２の電位との中間の電位に設定する電位設定手段
を設け、上記第1,第２の入力信号の変化時に、第１の動
作タイミングで上記第1,第２のトランジスタをオフ状態
に設定して所定期間、上記第1,第２のトランジスタの接
続点をハイインピーダンスに設定するとともに、上記充
電制御用トランジスタをオンさせて上記第1,第２のトラ
ンジスタの接続点の電位を第１の電位と第２の電位との
中間の電位に設定し、上記充電制御用トランジスタをオ
フさせた後の第２の動作タイミングで上記第1,第２の入
力信号に基づいて上記第1,第２のトランジスタのうち一
方をオン状態、他方をオフ状態に設定して出力信号を得
ることを特徴とする出力回路。 - 【請求項２】上記電位設定手段は、少なくとも１つの負
荷トランジスタを更に具備し、上記充電制御用トランジ
スタと上記負荷トランジスタとが上記第1,第２のトラン
ジスタの接続点と第１の電位供給源との間に直列接続さ
れることを特徴とする特許請求の範囲第１項記載の出力
回路。 - 【請求項３】上記電位設定手段は、少なくとも１つのダ
イオードを更に具備し、上記充電制御用トランジスタは
バイポーラトランジスタであり、上記ダイオードと上記
充電制御用のバイポーラトランジスタとが上記第1,第２
のトランジスタの接続点と第１の電位供給源との間に直
列接続されることを特徴とする特許請求の範囲第１項記
載の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57060525A JPH0763137B2 (ja) | 1982-04-12 | 1982-04-12 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57060525A JPH0763137B2 (ja) | 1982-04-12 | 1982-04-12 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58178627A JPS58178627A (ja) | 1983-10-19 |
| JPH0763137B2 true JPH0763137B2 (ja) | 1995-07-05 |
Family
ID=13144809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57060525A Expired - Lifetime JPH0763137B2 (ja) | 1982-04-12 | 1982-04-12 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763137B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07118638B2 (ja) * | 1987-07-02 | 1995-12-18 | 日本電気株式会社 | デ−タアウトバッファ回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS601708B2 (ja) * | 1977-04-07 | 1985-01-17 | 日本電気株式会社 | 感知回路 |
| JPS5641586A (en) * | 1979-09-11 | 1981-04-18 | Fujitsu Ltd | Memory readout circuit |
| JPS56114196A (en) * | 1980-02-13 | 1981-09-08 | Sharp Corp | Ram circuit |
-
1982
- 1982-04-12 JP JP57060525A patent/JPH0763137B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58178627A (ja) | 1983-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4473759A (en) | Power sensing circuit and method | |
| US4628218A (en) | Driving circuit suppressing peak value of charging current from power supply to capacitive load | |
| US4638182A (en) | High-level CMOS driver circuit | |
| JPH04229714A (ja) | バッファを有する集積回路 | |
| JP2000091900A (ja) | ブ―トストラップ型ｍｏｓドライバ― | |
| JPH10173511A (ja) | 電圧レベルシフチング回路 | |
| EP0307323A2 (en) | Bipolar-complementary metal oxide semiconductor inverter | |
| US4352996A (en) | IGFET Clock generator circuit employing MOS boatstrap capacitive drive | |
| JPH10209852A (ja) | レベルシフター | |
| EP0619652A2 (en) | Data output circuit | |
| JP2527050B2 (ja) | 半導体メモリ用センスアンプ回路 | |
| US5146109A (en) | Circuit for driving a floating circuit in response to a digital signal | |
| JPH0677804A (ja) | 出力回路 | |
| EP0426547A2 (en) | Bi-CMOS circuit | |
| JPH0763137B2 (ja) | 出力回路 | |
| US5561634A (en) | Input buffer of semiconductor memory device | |
| JP3193218B2 (ja) | 半導体論理回路 | |
| JP3055165B2 (ja) | 出力バッファ回路 | |
| JP3485314B2 (ja) | 放電制御回路 | |
| JPS63111720A (ja) | 出力バツフア回路 | |
| JP2990160B1 (ja) | 電圧発生回路 | |
| JP2874244B2 (ja) | メモリ駆動回路 | |
| JP3171518B2 (ja) | Ｂｉｍｏｓ回路 | |
| JP3112968B2 (ja) | 半導体集積回路装置 | |
| JPH0777344B2 (ja) | 出力バッファ回路 |