JP3112968B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
係り、特に、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトラ
ンジスタとを相補的に接続して構成されたＣＭＯＳイン
バータの後段に、バイポーラトランジスタ回路やＭＯＳ
トランジスタ回路を組み合わせた構造の半導体集積回路
装置に関するものである。

【０００２】

【従来の技術】近年、Ｐ型ＭＯＳトランジスタ（以下、
ＰＭＯＳと略する）とＮ型ＭＯＳトランジスタ（以下、
ＮＭＯＳと略する）とを相補的に接続したＣＭＯＳイン
バータ回路（以下、ＣＭＯＳと略する）の後段に、ＮＰ
Ｎ型バイポーラトランジスタ（以下、単にＮＰＮと略す
る）とＰＮＰ型バイポーラトランジスタ（以下、単にＰ
ＮＰと略する）とを相補的に接続してなる相補型バイポ
ーラ論理回路を組み合わせた、いわゆるＣ−ＢｉＣＭＯ
Ｓ回路(1) や、前記ＣＭＯＳの後段に、ＮＰＮとＮＭＯ
Ｓとを相補的に接続してなる論理回路を組み合わせた、
いわゆるＢｉＮＭＯＳ回路(2) などの半導体集積回路装
置が研究されている。 (1) 図４は従来のＣ−ＢｉＣＭＯＳ構造のインバータ回
路の回路図である。ＰＭＯＳ１とＮＭＯＳ２とは相補的
に接続され、ＮＰＮ５とＰＮＰ６とは相補的に接続され
ている。

【０００３】ところが、上記したＣ−ＢｉＣＭＯＳ構造
では、ＰＭＯＳ１とＮＭＯＳ２とによるＣＭＯＳの出力
１つに２つのバイポーラトランジスタが接続されるた
め、１個あたりのＭＯＳが駆動しなければならない負荷
容量が大きくなってしまう。このため、バイポーラトラ
ンジスタの動作に時間がかかって高速動作が妨げられる
という問題があった。

【０００４】そこで、このような問題点を解決するため
に、例えば図１に示したＣ−ＢｉＣＭＯＳ構造が提案さ
れている。

【０００５】同図において、ＰＭＯＳ１とＮＭＯＳ２と
が相補的に接続されてＣＭＯＳ７を構成し、ＰＭＯＳ３
とＮＭＯＳ４とが相補的に接続されてＣＭＯＳ８を構成
している。ＰＭＯＳ１、３およびＮＭＯＳ２、４のゲー
トは全て入力端子ＩＮに接続されている。ＣＭＯＳ７の
出力はＮＰＮ５のベースのみに接続され、ＣＭＯＳ８の
出力はＰＮＰ６のベースのみに接続されている。

【０００６】ＰＭＯＳ１のソースおよびＮＰＮ５のコレ
クタは共に電源電位ＶCCに接続され、ＮＭＯＳ４のドレ
インおよびＰＮＰ６のコレクタは共に接地電位ＶEEに接
続されている。

【０００７】このような構成において、入力信号が
“Ｈ”レベルになるとＰＭＯＳ１、３はオフ状態、ＮＭ
ＯＳ２、４はオン状態になるので、ＮＰＮ５のベース電
位は降下して“Ｌ”レベルになる。このときＮＰＮ５は
オフ状態で、出力ＯＵＴへの正電荷供給は止まってい
る。

【０００８】一方、ＰＮＰ６はオン状態となって出力Ｏ
ＵＴの正電荷は新たな供給を受けること無く引き抜かれ
て電位が下がる。

【０００９】この２つの動作により、入力が“Ｈ”レベ
ルのときは出力が“Ｌ”レベルとなるインバータ動作と
なる。また、入力が“Ｌ”レベルのときは上述の関係が
全く逆になるだけで、入力が“Ｌ”レベルのときは出力
が“Ｈ”レベルのインバータ動作をする。

【００１０】このような構成によれば、各ＣＭＯＳ７、
８の駆動するバイポーラトランジスタが唯１つになるの
で、ＰＭＯＳ１が正電荷を供給しなければならない負荷
容量はＮＭＯＳ２およびＮＰＮ５の負荷容量のみとな
る。この結果、回路内の付加容量が小さく押さえられて
ＮＰＮ５の電位が速やかに上昇するので、ＮＰＮ５の動
作立上がりが高速に行われる。

【００１１】ＮＭＯＳ２についても負荷容量低減の効果
は同様であり、ＮＰＮ５のベース電位を急速に降下させ
るのでＮＰＮ５の動作立下がりも高速に行われる。

【００１２】同様の効果がＣＭＯＳ８−ＰＮＰ６の部分
にも期待でき、ＰＭＯＳ３、ＮＭＯＳ４によるＰＮＰ６
のＯＮ、ＯＦＦ動作が速やかに行われる。

【００１３】また、このようなＣ−ＢｉＣＭＯＳ構造に
おいて動作速度をさらに向上させるためには、“Ｈ”レ
ベル信号出力時のＮＰＮの出力電位立上げ遅延時間を短
縮し、また、“Ｌ”レベル信号出力時のＰＮＰの出力電
位立下げ遅延時間を短縮すればよい。

【００１４】そこで、例えば特開平１−２３８２１８号
公報には、出力電位の立上げに寄与するＮＰＮ５を駆動
するＣＭＯＳ７の論理しきい値を高めに設定し、出力電
位の立下げに寄与するＰＮＰ６を駆動するＣＭＯＳ８の
論理しきい値を低めに設定することにより、高速動作が
実現されることが示されている。

【００１５】図２、図３は、各ＣＭＯＳ７、８の論理し
きい値を異ならせることによって高速動作が実現される
様子を説明するための図である。

【００１６】図２に示したように、各ＣＭＯＳ７、８の
論理しきい値が共にＶTH（＜１／２ＶCC）であると、入
力信号の立上がり時には出力信号が素早く立下がって遅
延時間ｔ1 が短縮されるが、その逆に、入力信号の立下
がり時には遅延時間ｔ2 が大きくなってしまう。

【００１７】一方、図３に示したように、前記ＣＭＯＳ
７の論理しきい値をＶTH1 （ＶTH1＞１／２ＶCC）と
し、一方、前記ＣＭＯＳ８の論理しきい値をＶTH2 （Ｖ
TH2 ＜１／２ＶCC）とすると、入力信号の立上がり時お
よび立下がり時のいずれにおいても遅延時間ｔ1 、ｔ2
が短縮される。 (2) 図５は従来のＢｉＮＭＯＳ構造のインバータ回路の
回路図であり、前記と同一の符号は同一または同等部分
を表している。

【００１８】同図において、ＰＭＯＳ１１とＮＭＯＳ１
２とは相補的に接続されてＣＭＯＳ７０を構成し、ＮＰ
Ｎ１５とＮＭＯＳ１９とは相補的に接続されている。

【００１９】このような構成のＢｉＮＭＯＳでは、ＣＭ
ＯＳ７０の論理しきい値を高く設定すれば、入力信号立
下がり時の出力信号立上がり遅延時間を短縮できるよう
になる。

【００２０】

【発明が解決しようとする課題】上記(1) で説明したＣ
−ＢｉＣＭＯＳに関する従来技術では、その動作速度を
向上させるために各ＣＭＯＳの論理しきい値を異ならせ
ているが、このようにすると、入力信号レベルが各ＣＭ
ＯＳの論理しきい値ＶTH1 、ＶTH2 間を遷移する間はＮ
ＰＮ５とＰＮＰ６とが共にオン状態となるので、貫通電
流が増えてしまうという問題があった。

【００２１】また、上記(2) で説明したＢｉＮＭＯＳに
関する従来技術では、ＣＭＯＳ７０の論理しきい値を高
く設定して出力の立上がり遅延時間を短縮しようとする
と、出力の立下がり遅延時間が大きくなってしまうとい
う問題があった。

【００２２】また、出力電荷引き抜き用のＮＭＯＳ１９
は、素子特有のしきい値（約０．８Ｖ）以上でオン状態
となるスイッチング素子として機能するので、ＣＭＯＳ
７０の論理しきい値を高く設定すると、入力信号立上が
り時に、ＮＰＮ１５がオフ状態となる前にＮＭＯＳ１９
がオン状態となり、貫通電流が増えてしまうという問題
があった。

【００２３】本発明の目的は、上記した従来技術の問題
点を解決し、貫通電流を増加させることなく遅延時間を
短縮して、動作速度を向上させた半導体集積回路装置を
提供することにある。

【００２４】

【課題を解決するための手段】上記した目的を達成する
ために、本発明では、以下のような手段を講じた。 (1) Ｃ−ＢｉＣＭＯＳ構造の半導体装置において、入力
段の２つのＣＭＯＳの論理しきい値を異ならせ、出力段
に直列接続されたＮＰＮおよびＰＮＰが共にオン状態と
なることがないように、各論理しきい値の差を、出力端
に接続される容量性負荷の負荷容量に基づいて決定する
ようにした。 (2) ＣＭＯＳの後段にバイポーラトランジスタを接続し
てなるＢｉＣＭＯＳ構造の半導体装置において、ＣＭＯ
Ｓの論理しきい値を高めに設定して入力信号立下がり時
の出力信号立上がり遅延時間を短縮すると共に、入力信
号の立上がり時には、ＣＭＯＳの出力が“Ｈ”レベルか
ら“Ｌ”レベルへ反転する前に該ＣＭＯＳの出力を強制
的に“Ｌ”レベルとするようにした。 (3) ＣＭＯＳの後段にバイポーラトランジスタを接続し
てなるＢｉＣＭＯＳ構造の半導体装置において、ＣＭＯ
Ｓの論理しきい値を低めに設定して入力信号立上がり時
の出力信号立下がり遅延時間を短縮すると共に、入力信
号の立下がり時には、ＣＭＯＳの出力が“Ｌ”レベルか
ら“Ｈ”レベルへ反転する前に該ＣＭＯＳの出力を強制
的に“Ｈ”レベルとするようにした。

【００２５】

【作用】上記した構成(1) によれば、入力段の２つのＣ
ＭＯＳの論理しきい値を異ならせることにより、貫通電
流を増加させることなく出力遅延時間を短縮できるよう
になる。

【００２６】上記した構成(2) によれば、高めに設定さ
れたＣＭＯＳの論理しきい値が、入力信号の立上がり時
には実質的に低下するので、入力信号の立上がりおよび
立下がりのいずれにおいても出力遅延時間を短縮できる
ようになる。

【００２７】上記した構成(3) によれば、低めに設定さ
れたＣＭＯＳの論理しきい値が、入力信号の立下がり時
には実質的に上昇するので、入力信号の立上がりおよび
立下がりのいずれにおいても出力遅延時間を短縮できる
ようになる。

【００２８】

【実施例】初めに、本発明の動作原理について説明す
る。

【００２９】前記図１に示したＣ−ＢｉＣＭＯＳ構造の
インバータにおいて、本発明の発明者等が、ＣＭＯＳ７
の論理しきい値をＶTH1 （ＶTH1 ＞１／２Ｖcc）、ＣＭ
ＯＳ８の論理しきい値をＶTH2 （ＶTH1 ＜１／２Ｖcc）
としたときの、各論理しきい値の差ΔＶＬＴ（ΔＶＬＴ
＝ＶTH1 −ＶTH2 ）と貫通電流および遅延時間との関係
を調べたところ、図６に示したように、遅延時間はΔＶ
ＬＴが大きくなるにしたがってほぼ一様に減少するもの
の、貫通電流は、あるΔＶＬＴまではほとんど増加せ
ず、その後急激に増加することを発見した。

【００３０】これは、ΔＶＬＴを適宜に設定すれば、貫
通電流を増加させることなく遅延時間を短縮できること
を示唆しており、その後の調査により、このような現象
は以下のような動作原理によって説明できることを確認
した。

【００３１】すなわち、図７に示したように、前記Ｃ−
ＢｉＣＭＯＳの入力信号が“Ｌ”レベルから上昇し、時
刻ｔ1 でＶTH2 に達すると、ＣＭＯＳ８の出力が“Ｌ”
レベルとなり、時刻ｔ2 でＶTH1 に達すると、ＣＭＯＳ
７の出力が“Ｌ”レベルとなる。

【００３２】この結果、時刻ｔ1 においてＰＮＰ６がオ
フ状態からオン状態となり、その後、時刻ｔ2 において
ＮＰＮ５がオン状態からオフ状態になる。したがって、
時刻ｔ1 〜ｔ2 の期間はＮＰＮ５およびＰＮＰ６が共に
オン状態（以下、両オン期間と表現する場合もある）と
なって貫通電流が流れてしまうことになる。

【００３３】ところが、実使用においては、出力ＯＵＴ
に接続された負荷容量Ｃのために、ＰＮＰ６がオン状態
になって両オン期間が開始しても、出力ＯＵＴの電位は
直には低下せず、しばらくの間は“Ｈ”レベルを保持す
る。

【００３４】この結果、両オン期間が開始しても、しば
らくの間はＮＰＮ５のベース・エミッタ間電圧ＶBE1 が
小さい（＜０．７〜０．８Ｖ）ので、実質上、ＮＰＮ５
はオン状態とならず、貫通電流が流れることはない。

【００３５】換言すれば、出力ＯＵＴの電位がＰＮＰ６
による電荷引き抜き作用によって０．７〜０．８Ｖ以上
低下し、ＮＰＮ５がオン状態となるまでの時定数が両オ
ン期間以上であれば、貫通電流は流れないことになる。

【００３６】同様に、入力信号が“Ｈ”レベルから
“Ｌ”レベルへ遷移する場合も、ＮＰＮ５がオン状態か
らオフ状態となって両オン期間が開始したときにも、出
力ＯＵＴの電位は直には上昇せず、しばらくの間は
“Ｌ”レベルを保持する。したがって、ＰＮＰ６のベー
ス・エミッタ間電圧ＶBE2 が小さく、ＰＮＰ６はオン状
態とならないので貫通電流が流れることはない。

【００３７】換言すれば、出力ＯＵＴの電位がＮＰＮ５
による電荷注入作用によって０．７〜０．８Ｖ以上上昇
し、ＰＮＰ６がオン状態となるまでの時定数が両オン期
間以上であれば、貫通電流は流れないことになる。

【００３８】出力信号が下降あるいは上昇するときの時
定数は負荷容量Ｃの大きさに依存する。そこで、本発明
の発明者等は、出力端の負荷容量Ｃの大きさに応じて適
宜に論理しきい値ＶTH1 、ＶTH2 を設定することによ
り、貫通電流を増加させることなく高速動作の可能なＣ
−ＢｉＣＭＯＳを実現した。

【００３９】以下、本発明の実施例を詳細に説明する。

【００４０】前記図１に関して説明した回路構成におい
て、各ＭＯＳトランジスタのゲート幅を、ＰＭＯＳ１が
２３．０μｍ、ＮＭＯＳ２が２．０μｍ、ＰＭＯＳ３が
１５．０μｍ、ＮＭＯＳ４が１０．０μｍ、ゲート長Ｌ
はいずれも０．３５μｍとし、電源電圧Ｖccを３．３
Ｖ、出力端の負荷容量Ｃを２ｐＦとしたときのＣＭＯＳ
７およびＣＭＯＳ８の論理しきい値の差ΔＶＬＴと遅延
時間ｔpdおよび貫通電流Ｉとの関係を図８に示す。

【００４１】同図より明らかなように、遅延時間ｔpdは
ΔＶＬＴが大きくなるにしたがって徐々に小さくなるも
のの、貫通電流Ｉは、ΔＶＬＴ＝０．７Ｖ付近まではほ
とんど変化せず、それ以後、急激に上昇していることが
わかる。

【００４２】したがって、本実施例の構成において負荷
容量Ｃが２ｐＦであるならば、ΔＶＬＴ＝０．７Ｖ以下
となるように各ＣＭＯＳの論理しきい値ＶTH1 、ＶTH2
を設定すれば、貫通電流Ｉを増やすことなく遅延時間ｔ
pdを短縮できるようになる。

【００４３】図９は、上記した構成のＣ−ＢｉＣＭＯＳ
において、出力端の負荷容量Ｃを変化させたときの、Δ
ＶＬＴ、遅延時間ｔpd、および貫通電流Ｉの関係を示し
た図である。

【００４４】同図において、例えば負荷容量Ｃが１．０
ｐＦの場合、ΔＶＬＴ＝０．６５Ｖとすると貫通電流Ｉ
が約０．９ｍＡとなってしまうが、ΔＶＬＴ＝０．５６
Ｖ以下とすると貫通電流Ｉはほぼ零となり、遅延時間ｔ
pdも短縮することができる。

【００４５】また、負荷容量Ｃが０．８ｐＦの場合、Δ
ＶＬＴ＝０．５６Ｖとすると貫通電流Ｉが約０．３ｍＡ
となってしまうが、ΔＶＬＴ＝０．５１Ｖ以下とすると
貫通電流Ｉはほぼ零となり、遅延時間ｔpdも短縮するこ
とができる。

【００４６】このように、負荷容量Ｃが大きいときには
ΔＶＬＴを大きくし、逆に負荷容量Ｃが小さいときには
ΔＶＬＴを小さくすることによって、貫通電流Ｉを大き
くすることなく遅延時間ｔpdを短縮できるようになる。

【００４７】図１０は、前記図９に関して説明したΔＶ
ＬＴと負荷容量Ｃとの関係を、貫通電流一定としてとら
えた図である。

【００４８】同図において、貫通電流Ｉが増加し始める
直前、すなわち、貫通電流Ｉを増加させることなく遅延
時間を最も短縮できるΔＶＬＴの条件は、ΔＶＬＴ≦
０．１８Ｃ＋０．４０の近似式で表される。

【００４９】また、貫通電流Ｉを、ＭＯＳトランジスタ
での最大許容範囲である１ｍＡまで許容するのであれ
ば、遅延時間を最も短縮できるΔＶＬＴの条件は、ΔＶ
ＬＴ≦０．２１Ｃ＋０．４６の近似式で表される。

【００５０】このような実験結果に基づいて、本発明の
発明者等が前記図１に示したＣ−ＢｉＣＭＯＳで電源電
圧ＶDD＝３．３Ｖ、負荷容量Ｃ＝２ｐＦとしたときの、
各ＣＭＯＳ５、６の論理しきい値ＶTH1 、ＶTH2 を共に
１．６５Ｖとした従来の場合と、本願発明を適用して、
ＶTH1 ＝２．０６Ｖ、ＶTH2 ＝１．５０Ｖ（ΔＶＬＴ＝
０．５６Ｖ）とした場合の遅延時間を比較したところ、
従来技術では０．６１nSであったのに対して、本願の実
施例では、０．４３nSとなり、遅延時間が約０．２nS
（３３％）短縮されて高速化が達成された。

【００５１】本実施例によれば、ΔＶＬＴと負荷容量Ｃ
との関係を一次関数で表すことができるので、負荷容量
Ｃが明らかになれば、貫通電流を増加させることなく遅
延時間を短縮することの可能な各ＣＭＯＳの論理しきい
値を簡単に求められるようになる。

【００５２】図１１は本発明のＣ−ＢｉＣＭＯＳ構造を
適用したインバータ回路の第２実施例を示した図であ
り、前記と同一の符号は同一または同等部分を表してい
る。

【００５３】本実施例では、前記図１の構成のインバー
タ回路のＮＰＮ５のベースと出力との間、およびＰＮＰ
６のベースと出力との間に、それぞれ抵抗Ｒ１、Ｒ２を
接続した点に特徴がある。

【００５４】図１に示した構成では、ＮＰＮ５がオン状
態になって出力が“Ｈ”レベルとなっても、その出力電
位は電源電位ＶCCからＮＰＮ５のＶBEだけ降下してしま
う。同様に、ＰＮＰ６がオン状態になって出力が“Ｌ”
レベルとなっても、その出力電位は接地電位ＶEEからＰ
ＮＰ６のＶBEだけ上昇してしまう。その結果、振幅が２
ＶBEだけ小さくなってしまう。

【００５５】これに対して本実施例では、出力が“Ｈ”
レベルのときには抵抗Ｒ１によって出力電位がＮＰＮ５
のベース電位とほぼ同電位まで上昇し、出力が“Ｌ”レ
ベルのときには抵抗Ｒ２によって出力電位がＰＮＰ６の
ベース電位とがほぼ同電位まで降下するので、振幅を０
Ｖ〜Ｖccとする反転信号を出力できるようになる。

【００５６】なお、本実施例でも抵抗Ｒ１、Ｒ２を十分
に高抵抗とすれば、各ＣＭＯＳ７、８がそれぞれＮＰＮ
５、ＰＮＰ６を実質上独立的に制御することになるの
で、動作速度の高速化も達成される。

【００５７】図１２、１３は、それぞれ本発明を多入力
論理ゲート回路に適用した第３、第４実施例の回路図で
あり、特に、図１２は本発明を適用した多入力ＮＡＮＤ
ゲート回路、図１３は本発明を適用した多入力ＮＯＲゲ
ート回路を示している。なお、各実施例の動作は上述の
説明から明らかなので、その説明は省略する。

【００５８】図１４は、本発明の第５実施例であるＢｉ
ＮＭＯＳ構造のインバータ回路であり、前記と同一の符
号は同一または同等部分を表している。

【００５９】入力信号の立上がりに対する出力信号の立
下がり、および入力信号の立下がりに対する出力信号の
立上げを共に高速化するためには、図２６に示したよう
な、入力信号と出力信号との伝達曲線（トランスファカ
ーブ）が理想的である。

【００６０】そこで、本実施例では、このような伝達曲
線を得るために、前記図５に関して説明したＢｉＮＭＯ
Ｓインバータ回路のＣＭＯＳ７の出力と接地電位ＶEEと
の間にＮＭＯＳ５３、５４を直列接続し、ＮＭＯＳ５３
のゲートは出力ＯＵＴに接続し、ＮＭＯＳ５４のゲート
は入力ＩＮに接続するようにした。

【００６１】各ＭＯＳトランジスタ１１、１２、１９、
５３、５４のゲート長は０．３５μｍであり、ゲート幅
は、ＰＭＯＳ１１が２３μｍ、ＮＭＯＳ１２が２．０μ
ｍ，ＮＭＯＳ５３が４０μｍ、ＮＭＯＳ５４が４０μ
ｍ、ＮＭＯＳ１９が２０μｍである。

【００６２】また、電源電圧ＶCCは３．３Ｖとし、ＣＭ
ＯＳ７０の論理しきい値ＶTH3 は１．９Ｖとした。入力
ＩＮには０−３．３Ｖの論理振幅を有する信号が入力さ
れる。なお、ＮＭＯＳ１９、５４のしきい値は、それぞ
れＶTH4 、ＶTH5 で表すものとする。

【００６３】このような構成において、図１６に示した
ように、入力信号が“Ｈ”レベルから“Ｌ”レベルへ遷
移するときは、ＣＭＯＳ７０の論理しきい値ＶTH3 が高
めに設定されているので、時刻ｔ1 においてＣＭＯＳ７
０の出力が“Ｌ”レベルから“Ｈ”レベルへ遷移してＮ
ＰＮ１５がオン状態となり、出力信号信号も“Ｌ”レベ
ルから“Ｈ”レベルへ素早く遷移する。

【００６４】一方、入力信号が“Ｌ”レベルから“Ｈ”
レベルへ遷移するときは、ＣＭＯＳ７０の論理しきい値
が高く設定されているので、時刻ｔ7 において入力信号
が論理しきい値ＶTH3 に達するまで、出力信号は“Ｈ”
レベルを保持してしまう。しかも、ＮＭＯＳ１９は時刻
ｔ6 においてオン状態となっているので、時刻ｔ6 から
ｔ7 の間のΔｔ67において貫通電流が流れてしまうこと
になる。

【００６５】ところが、本実施例では、時刻ｔ5 におい
て入力信号がＮＭＯＳ５４のしきい値ＶTH5 に達する
と、ＮＭＯＳ５４がオン状態となり、ＮＰＮ１５のベー
ス電流がＮＭＯＳ５３、５４を介して強制的に引き抜か
れる。したがって、時刻ｔ6 においてＮＭＯＳ１９がオ
ン状態となっても、貫通電流が流れてしまうことはな
い。

【００６６】しかも、本実施例によれば、ＮＭＯＳ５４
はＣＭＯＳ７０のＮＭＯＳ１２と並列接続されることに
なるので、みかけ上、ＮＭＯＳ１２を大型化して、その
オン抵抗を下げたことになるので、出力信号信号の立下
げ遅延時間がさらに短縮されるようになる。

【００６７】図２０は、本実施例の構成による入力信号
と出力信号との関係を示した図であり、ほぼ理想的な伝
達曲線が得られた。

【００６８】本実施例によれば、貫通電流を増加させる
ことなく、立上がりおよび立下がりのいずれの遅延時間
をも短縮することができるようになる。

【００６９】なお、上記した実施例では、ＣＭＯＳ７０
の論理しきい値を高めに設定すると共に、出力立上げ時
にはＮＭＯＳ１２のオン抵抗が低減されるような構成と
なっている。

【００７０】これは、ＣＭＯＳを構成するＰＭＯＳのオ
ン抵抗を下げればＣＭＯＳの論理しきい値が実質的に上
昇し、ＮＭＯＳのオン抵抗を下げればＣＭＯＳの論理し
きい値が実質的に降下することに基づくもので、上記し
た実施例のように、ＣＭＯＳの論理しきい値を高めに設
定しても、出力立下げ時にＮＭＯＳのオン抵抗を下げれ
ば、みかけ上、出力立下げ時のＣＭＯＳの論理しきい値
が降下するので、出力立上げおよび立下げのいずれにお
いても、遅延時間を短縮できるようになる。

【００７１】図１５は本発明の第６実施例であるＢｉＮ
ＭＯＳ構造のインバータ回路であり、前記と同一の符号
は同一または同等部分を表している。

【００７２】図１４に関して説明したＢｉＮＭＯＳ構造
では、時刻ｔ5 においてＮＰＮ１５のベース電流が引き
抜かれてオフ状態になっても、時刻ｔ6まではＮＭＯＳ
１９がオフ状態なので、出力信号は“Ｈ”レベルのまま
となってしまう。

【００７３】そこで、本実施例では、前記ＮＭＯＳ１９
と対向するようにＰＭＯＳ５５を設け、該ＰＭＯＳ５５
のゲートをＮＰＮ１５のベースに接続するようにして、
遅延時間をさらに短縮するようにした点に特徴がある。

【００７４】本実施例によれば、時刻ｔ5 においてＮＰ
Ｎ１５のベース電荷が引き抜かれると、ＰＭＯＳ５５が
直にオン状態となって出力ＯＵＴの電荷が引き抜かれる
ので、図１４に示した実施例に比べて、出力立下げ時の
遅延時間をさらに短縮できるようになる。

【００７５】図１７は、本発明の第７実施例であるＢｉ
ＮＭＯＳ構造を適用した多入力ＮＡＮＤ回路であり、前
記と同一の符号は、同一または同等部分を表している。

【００７６】本実施例では、出力立下げ時にはＮＰＮ１
５のベース電流がＮＭＯＳ５３、５４、５６を介して強
制的に引き抜かれるので、貫通電流を増加させることな
く遅延時間を短縮できるようになる。

【００７７】図１８は、本発明の第８実施例であるＢｉ
ＮＭＯＳ構造を適用したインバータ回路であり、前記と
同一の符号は、同一または同等部分を表している。

【００７８】本実施例では、ＰＭＯＳ１１ｂとＮＭＯＳ
１２ｂとが相補的に接続されてＣＭＯＳ７０ｂを構成
し、その出力がＮＭＯＳ６３のゲートに接続されてい
る。ＮＭＯＳ６３はＮＭＯＳ５４と直列接続されてい
る。

【００７９】このような構成によれば、出力立下げ時に
は、ＣＭＯＳ７０ｂの出力が“Ｈ”レベルでＮＭＯＳ６
３がオン状態のときにＮＭＯＳ５４が素早くオン状態と
なり、ＮＰＮ１５のベース電流がＮＭＯＳ５４、６３を
介して強制的に引き抜かれるので、貫通電流を増加させ
ることなく遅延時間を短縮できるようになる。

【００８０】図１９は、本発明の第９実施例であるＢｉ
ＮＭＯＳ構造を適用したインバータ回路であり、前記と
同一の符号は、同一または同等部分を表している。

【００８１】本実施例では、ＮＭＯＳ５４にＮＭＯＳ６
４を直列接続し、該ＮＭＯＳ６４のゲートをＣＭＯＳ７
０に出力に接続している。

【００８２】このような構成によれば、出力立下げ時に
は、ＣＭＯＳ７０の出力が“Ｈ”レベルでＮＭＯＳ６４
がオン状態のときにＮＭＯＳ５４が素早くオン状態とな
る。この結果、ＮＰＮ１５のベース電流がＮＭＯＳ５
４、６４を介して強制的に引き抜かれるので、貫通電流
を増加させることなく遅延時間を短縮できるようにな
る。 図２１、２２、２３は本発明の他の実施例のイン
バータであり、前記と同一の符号は同一または同等部分
を表している。

【００８３】各実施例では、前記ＮＭＯＳ１９の代わり
に、出力電荷引き抜き用素子としてＰＮＰ１６を設ける
と共に、ＰＭＯＳ１１ｃおよびＮＭＯＳ１２ｃによって
構成されるＣＭＯＳ７０ｃの論理しきい値を低めに設定
している。

【００８４】ＣＭＯＳ７０ｃの論理しきい値を低くする
と、入力立上がり時の出力立下がりを高速化することが
できるが、入力立下がり時の出力立上がりが遅くなって
しまう。そこで各実施例では、出力立上がりをも高速化
するために、各種の手段を講じている。

【００８５】図２１に示した第１０実施例では、ＰＭＯ
Ｓ１１ｃにＰＭＯＳ６７を並列接続し、入力信号が立下
がると、ＣＭＯＳ７０ｃの出力が反転して“Ｈ”レベル
となる前にＰＭＯＳ６７が素早くオン状態となってＮＰ
Ｎ１５、ＰＮＰ１６ベース電位が上昇し、ＣＭＯＳ７０
ｃの論理しきい値が実質的に上昇するようにしている。
図２２に示した第１１実施例では、前記ＰＭＯＳ６７
にＰＭＯＳ６８を直列接続し、ＰＭＯＳ６８のゲートを
ＣＭＯＳ７０ｃの出力に接続するようにしている。 こ
のような構成において、入力信号立下がり時にはＣＭＯ
Ｓ７０ｃの出力が“Ｌ”レベルでＰＭＯＳ６８がオン状
態にあり、その後、入力信号が低下してＰＭＯＳ６７が
オン状態になると、ＣＭＯＳ７０ｃの出力が反転して
“Ｈ”レベルとなる前にＮＰＮ１５、ＰＮＰ１６ベース
電位が上昇し、ＣＭＯＳ７０ｃの論理しきい値が実質的
に上昇するようにしている。

【００８６】図２３に示した第１２実施例では、前記Ｐ
ＭＯＳ６７にＮＭＯＳ６９を直列接続し、ＰＭＯＳ１１
ｃに、ＰＭＯＳ８１およびＮＭＯＳ８２を相補的に接続
して構成されたＣＭＯＳ８０ａを並列接続すると共に、
該ＣＭＯＳ８０ａの出力とＮＭＯＳ６９のゲートとを接
続するようにしている。ＣＭＯＳ８０ａの論理しきい値
は１／２Ｖcc程度に設定されている。

【００８７】このような構成において、入力信号が
“Ｈ”レベルの時にはＣＭＯＳ７０ｃの出力が“Ｌ”レ
ベルでＣＭＯＳ８０ａの出力が“Ｈ”レベルであるた
め、ＮＭＯＳ６９はオン状態にある。

【００８８】ここで、入力信号が低下してＰＭＯＳ６７
がオン状態になると、ＣＭＯＳ７０ｃの出力が反転して
“Ｌ”レベルとなる前にＰＭＯＳ６７がオン状態となっ
てＮＰＮ１５、ＰＮＰ１６ベース電位が上昇し、ＣＭＯ
Ｓ７０ｃの論理しきい値が実質的に上昇するようにして
いる。

【００８９】第２４図は本発明を適用したマイクロプロ
セッサの構成を示した図である。

【００９０】マイクロプロセッサは、周知のように、命
令受取り用のＣ−キャッシュメモリ２０１、デコーダ部
２０５、デコーダ部２０５の出力信号に基づいて演算処
理を実行して出力するデータ・ストラクチャ(Data Stru
cture ; ＤＳ）マクロセル２０６、演算結果を格納する
Ｄ−キャッシュメモリ２０２、演算結果の論理アドレス
をＤ−キャッシュメモリ２０２の物理アドレスに変換し
てデータ格納アドレスを指定するデータ・トランスレー
ション・ルックアサイド・バッファ(Data Translation
Look-aside Buffer;Ｄ−ＴＬＢ) ２０３、演算後の次の
命令をＣ−キャッシュメモリ２０１から読み出すための
アドレスを指定するコード・トランスレーション・ルッ
クアサイド・バッファ(Code Translation Look-aside B
uffer;Ｃ−ＴＬＢ）２０４によって構成されている。

【００９１】近年のマイクロプロセッサでは、メモリセ
ル以外の演算を実行する部分にはＣＭＯＳあるいはＢｉ
ＣＭＯＳ論理ゲート回路が用いられているので、当該部
分に本発明を適用すれば、高速動作が可能で低消費電力
のマイクロプロセッサを実現できる。

【００９２】また、従来のマイクロプロセッサでは、デ
コーダ部２０５、ＤＳマクロセル２０６、Ｄ−キャッシ
ュメモリ２０２が律速部であったので、少なくともこれ
らの部分に本発明を適用すれば、高速動作が可能で低消
費電力のマイクロプロセッサを実現できる。

【００９３】図２５は本発明を適用した半導体メモリの
ブロック図である。

【００９４】周知のように、半導体メモリは、入力バッ
ファ２０７、デコーダドライバ２０９、信号制御回路２
０８、メモリセルアレイ２１０、センス回路２１２、列
デコーダ２１１、および出力バッファ２１３によって構
成されている。

【００９５】メモリの高速化を実現するためには、特
に、センス回路２１２、デコーダ回路２１１、２０９、
出力バッファ２１３の高速化が要求されるので、少なく
ともこれらの部分に本発明を適用すれば、消費電流を増
加させることなく、高速動作を実現できる。

【００９６】以上、本発明の実施例を詳細に説明した
が、本発明は前記実施例に限定されず、特許請求の範囲
に記載した本発明を逸脱することなく、種々の小設計変
更を行うことが可能である。

【００９７】

【発明の効果】以上の説明から明らかなように、本発明
によれば、次のような効果が達成される。 (1) 入力信号の立上がりを検出する論理回路と立下がり
を検出する論理回路との論理しきい値を各々設定するよ
うにすると共に、各論理しきい値の差ΔＶＬＴを、貫通
電流が増加しない範囲に設定するようにしたので、貫通
電流を増加させることなく遅延時間を短縮し、動作速度
を高速化できるようになる。 (2) 入力段に接続されたＣＭＯＳの論理しきい値を低め
あるいは高めに設定し、入力信号の立上がりあるいは立
下がりに応じて、該ＣＭＯＳの論理しきい値を実質的に
上昇あるいは下降させるようにしたので、入力信号の立
上がり立下がりのいずれにおいても遅延時間を短縮し、
動作速度を高速化できるようになる。

【図面の簡単な説明】

【図１】Ｃ−ＢｉＣＭＯＳの回路構成を示した図であ
る。

【図２】Ｃ−ＢｉＣＭＯＳの動作を説明するための図で
ある。

【図３】Ｃ−ＢｉＣＭＯＳの動作を説明するための図で
ある。

【図４】従来のＢｉＣＭＯＳの回路構成を示した図であ
る。

【図５】従来のＢｉＮＭＯＳの回路構成を示した図であ
る。

【図６】本発明の基本概念を説明するための図である。

【図７】本発明の基本動作を説明するための図である。

【図８】本発明の一実施例を説明するための図である。

【図９】本発明の一実施例を説明するための図である。

【図１０】本発明の一実施例を説明するための図であ
る。

【図１１】本発明の第２実施例の構成を示した図であ
る。

【図１２】本発明の第３実施例の構成を示した図であ
る。

【図１３】本発明の第４実施例の構成を示した図であ
る。

【図１４】本発明の第５実施例の構成を示した図であ
る。

【図１５】本発明の第６実施例の構成を示した図であ
る。

【図１６】図１４の動作を説明するための図である。

【図１７】本発明の第７実施例の構成を示した図であ
る。

【図１８】本発明の第８実施例の構成を示した図であ
る。

【図１９】本発明の第９実施例の構成を示した図であ
る。

【図２０】図１４に示したインバータ回路の入出力関係
を示した図である。

【図２１】本発明の第１０実施例の構成を示した図であ
る。

【図２２】本発明の第１１実施例の構成を示した図であ
る。

【図２３】本発明の第１２実施例の構成を示した図であ
る。

【図２４】本発明を適用したマイクロプロセッサの構成
を示した図である。

【図２５】本発明を適用した半導体メモリのブロック図
である。

【図２６】理想的なインバータ回路の入出力関係を示し
た図である。

【符号の説明】

１、２、１１、１３、５５…ＰＭＯＳ、２、４、１２、
１４、１９…ＮＭＯＳトランジスタ、５、１５…ＮＰＮ
トランジスタ、６、１６…ＰＮＰトランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 横山 勇治 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/08

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 入力信号の論理レベルの中間値より高い
   第１の論理しきい値を有する第１の論理回路と、論理レ
   ベルの中間値より低い第２の論理しきい値を有する第２
   の論理回路と、第１の論理回路の出力がベースに接続さ
   れたＮＰＮトランジスタと、第２の論理回路の出力がベ
   ースに接続されたＰＮＰトランジスタとを具備し、第１
   および第２の論理回路の入力を共通接続して入力端と
   し、ＮＰＮおよびＰＮＰトランジスタのエミッタを共通
   接続して出力端とし、該出力端に容量性負荷が接続され
   た半導体集積回路装置において、前記第１および第２の
   論理しきい値は、入力信号が第２の論理しきい値から第
   １の論理しきい値に達するまでの容量性負荷の放電によ
   るＮＰＮトランジスタのベース・エミッタ間電圧の変位
   量が、該ＮＰＮトランジスタを実質的にオン状態とする
   変位量よりも小さく、入力信号が第１の論理しきい値か
   ら第２の論理しきい値に達するまでの容量性負荷への充
   電によるＰＮＰトランジスタのベース・エミッタ間電圧
   の変位量が、該ＰＮＰトランジスタを実質的にオン状態
   とする変位量よりも小さくなるように設定されたことを
   特徴とする半導体集積回路装置。
2. 【請求項２】 前記第１および第２の論理回路は、共に
   Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタ
   を相補的に組み合わせて構成されたＣＭＯＳ構造の論理
   回路であることを特徴とする請求項１記載の半導体集積
   回路装置。
3. 【請求項３】 前記第１の論理しきい値および第２の論
   理しきい値の差と前記容量性負荷の容量との関係を示す
   一次関数に基づいて第１および第２の論理しきい値を設
   定することを特徴とする請求項１または請求項２記載の
   半導体集積回路装置。
4. 【請求項４】 Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯ
   Ｓトランジスタを相補的に組み合わせて構成され、論理
   レベルの中間値よりも高い論理しきい値を有するＣＭＯ
   Ｓインバータ回路と、前記ＣＭＯＳインバータ回路の出
   力電位に応じた電荷を出力端へ供給する電荷供給手段
   と、入力信号に応じた電荷を出力端から引き抜く電荷引
   抜手段とを具備し、入力信号の反転信号を出力する半導
   体集積回路装置において、出力信号立下げ時に、ＣＭＯ
   Ｓインバータ回路の出力レベルが反転して“Ｌ”レベル
   となる前に、前記ＣＭＯＳインバータ回路の出力電荷を
   引き抜き、前記ＣＭＯＳインバータ回路の論理しきい値
   を、実質的に降下させるスイッチング手段をさらに具備
   したことを特徴とする半導体集積回路装置。
5. 【請求項５】 前記電荷供給手段はＮＰＮトランジスタ
   であり、前記電荷引抜手段はＮ型ＭＯＳトランジスタで
   あることを特徴とする請求項４記載の半導体集積回路装
   置。
6. 【請求項６】 Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯ
   Ｓトランジスタを相補的に組み合わせて構成され、論理
   レベルの中間値よりも低い論理しきい値を有するＣＭＯ
   Ｓインバータ回路と、前記ＣＭＯＳインバータ回路の出
   力電位に応じた電荷を出力端へ供給する電荷供給手段
   と、前記ＣＭＯＳインバータ回路の出力電位に応じた電
   荷を出力端から引き抜く電荷引き抜き手段とを具備し、
   入力信号の反転信号を出力する半導体集積回路装置にお
   いて、出力信号立上げ時に、ＣＭＯＳインバータ回路の
   出力レベルが反転して“Ｌ”レベルとなる前に、該ＣＭ
   ＯＳインバータ回路の出力端へ電荷を供給し、前記ＣＭ
   ＯＳインバータ回路の論理しきい値を、実質的に上昇さ
   せるスイッチング手段をさらに具備したことを特徴とす
   る半導体集積回路装置。
7. 【請求項７】 前記電荷供給手段はＮＰＮトランジスタ
   であり、前記電荷引抜手段はＰＮＰトランジスタである
   ことを特徴とする請求項６記載の半導体集積回路装置。