JP3164689B2 - トライステートバッファ回路 - Google Patents
トライステートバッファ回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、バス・インターフェー
ス回路に係り、特に、高負荷を駆動するトライステート
バッファ回路に関する。
ス回路に係り、特に、高負荷を駆動するトライステート
バッファ回路に関する。
【０００２】
【従来の技術】図８はこの種の従来のトライステートバ
ッファ回路の構成を示す回路図である。同図において、
ショットキー形のバイポーラトランジスタＱ10及びＱ11
（以下、Ｑ10をトランジスタ、Ｑ11をトランジスタ又は
プルアップ用トランジスタと言う）は周知のダーリント
ン回路を構成し、各トランジスタのコレクタが高電位電
源線ＶCCに接続され、トランジスタＱ10のエミッタがト
ランジスタＱ11のベースに接続されている。ここで、ト
ランジスタＱ11のベース・エミッタ間には抵抗器Ｒ11が
接続されている。そして、トランジスタＱ10のベースに
出力プルアップ信号ＰＵを供給するようになっている。
トランジスタＱ11のエミッタには、同じく、ショットキ
ー形のバイポーラトランジスタ（以下、トランジスタ又
はプルダウン用トランジスタと言う）Ｑ12のコレクタが
接続され、このトランジスタＱ12のエミッタは低電位電
源線としての接地点ＧＮＤに接続され、そのベース・エ
ミッタ間には抵抗器Ｒ12が接続されている。そして、ト
ランジスタＱ12のベースに出力プルダウン信号ＰＤを供
給するようになっている。また、トランジスタＱ11のエ
ミッタとトランジスタＱ12のコレクタの相互接続点が出
力端子ＥＸに接続されている。
ッファ回路の構成を示す回路図である。同図において、
ショットキー形のバイポーラトランジスタＱ10及びＱ11
（以下、Ｑ10をトランジスタ、Ｑ11をトランジスタ又は
プルアップ用トランジスタと言う）は周知のダーリント
ン回路を構成し、各トランジスタのコレクタが高電位電
源線ＶCCに接続され、トランジスタＱ10のエミッタがト
ランジスタＱ11のベースに接続されている。ここで、ト
ランジスタＱ11のベース・エミッタ間には抵抗器Ｒ11が
接続されている。そして、トランジスタＱ10のベースに
出力プルアップ信号ＰＵを供給するようになっている。
トランジスタＱ11のエミッタには、同じく、ショットキ
ー形のバイポーラトランジスタ（以下、トランジスタ又
はプルダウン用トランジスタと言う）Ｑ12のコレクタが
接続され、このトランジスタＱ12のエミッタは低電位電
源線としての接地点ＧＮＤに接続され、そのベース・エ
ミッタ間には抵抗器Ｒ12が接続されている。そして、ト
ランジスタＱ12のベースに出力プルダウン信号ＰＤを供
給するようになっている。また、トランジスタＱ11のエ
ミッタとトランジスタＱ12のコレクタの相互接続点が出
力端子ＥＸに接続されている。
【０００３】また、トランジスタＱ11のベースにはショ
ットキーバリア形のダイオード（以下、単にダイオード
と言う）ＳＢＤ1 のアノードが接続され、トランジスタ
Ｑ11のエミッタにはダイオードＳＢＤ2 のアノードが接
続され、これらのダイオードのカソードは共通接続され
ると共に、Ｎチャネル形のＭＯＳトランジスタＮ10のド
レインに接続されている。このＭＯＳトランジスタＮ10
のソースにはもう一つのＮチャネル形のＭＯＳトランジ
スタＮ11のドレインが接続され、このＭＯＳトランジス
タＮ11のソースはトランジスタＱ12のベースに接続され
ている。そして、ＭＯＳトランジスタＮ10のゲートには
位相信号ＰＨが供給され、ＭＯＳトランジスタＮ11のゲ
ートにはイネーブル信号ＥＮが供給されるようになって
いる。
ットキーバリア形のダイオード（以下、単にダイオード
と言う）ＳＢＤ1 のアノードが接続され、トランジスタ
Ｑ11のエミッタにはダイオードＳＢＤ2 のアノードが接
続され、これらのダイオードのカソードは共通接続され
ると共に、Ｎチャネル形のＭＯＳトランジスタＮ10のド
レインに接続されている。このＭＯＳトランジスタＮ10
のソースにはもう一つのＮチャネル形のＭＯＳトランジ
スタＮ11のドレインが接続され、このＭＯＳトランジス
タＮ11のソースはトランジスタＱ12のベースに接続され
ている。そして、ＭＯＳトランジスタＮ10のゲートには
位相信号ＰＨが供給され、ＭＯＳトランジスタＮ11のゲ
ートにはイネーブル信号ＥＮが供給されるようになって
いる。
【０００４】図８に示したトライステートバッファ回路
において、プルアップ信号ＰＵ及びプルダウン信号ＰＤ
の全てを「Ｌ」レベルにすれば、トランジスタＱ10，Ｑ
11，Ｑ12は全てオフ状態で、出力端子ＥＸはハイインピ
ーダンス「Ｚ」状態となる。
において、プルアップ信号ＰＵ及びプルダウン信号ＰＤ
の全てを「Ｌ」レベルにすれば、トランジスタＱ10，Ｑ
11，Ｑ12は全てオフ状態で、出力端子ＥＸはハイインピ
ーダンス「Ｚ」状態となる。
【０００５】ここで、プルアップ信号ＰＵを「Ｈ」レベ
ルに変化させると、トランジスタＱ10、プルアップ用の
トランジスタＱ11は共にオン状態に変化する。したがっ
て、出力端子ＥＸは「Ｈ」状態に変化する。
ルに変化させると、トランジスタＱ10、プルアップ用の
トランジスタＱ11は共にオン状態に変化する。したがっ
て、出力端子ＥＸは「Ｈ」状態に変化する。
【０００６】出力端子ＥＸが「Ｈ」状態にあるとき、位
相信号ＰＨ、イネーブル信号ＥＮを「Ｈ」レベルにし、
プルアップ信号ＰＵを「Ｈ」レベルから「Ｌ」レベルに
変化させ、これと同時にプルダウン信号ＰＤを「Ｌ」レ
ベルから「Ｈ」レベルに変化させると、トランジスタＱ
10、プルアップ用のトランジスタＱ11はオフ状態に、プ
ルダウン用のトランジスタＱ12はオン状態にそれぞれ変
化し、しかも、ＭＯＳトランジスタＮ10，Ｎ11は共にオ
ン状態となるため、出力端子ＥＸの電圧がプルダウン用
のトランジスタＱ12のベースに印加される。
相信号ＰＨ、イネーブル信号ＥＮを「Ｈ」レベルにし、
プルアップ信号ＰＵを「Ｈ」レベルから「Ｌ」レベルに
変化させ、これと同時にプルダウン信号ＰＤを「Ｌ」レ
ベルから「Ｈ」レベルに変化させると、トランジスタＱ
10、プルアップ用のトランジスタＱ11はオフ状態に、プ
ルダウン用のトランジスタＱ12はオン状態にそれぞれ変
化し、しかも、ＭＯＳトランジスタＮ10，Ｎ11は共にオ
ン状態となるため、出力端子ＥＸの電圧がプルダウン用
のトランジスタＱ12のベースに印加される。
【０００７】また、出力端子ＥＸがハイインピーダンス
「Ｚ」状態にあり、かつ、出力端子ＥＸに接続された容
量性負荷（図示を省略）が充電状態にあるとき、位相信
号ＰＨ、イネーブル信号ＥＮを「Ｈ」レベルにし、プル
アップ信号ＰＵを「Ｈ」レベルから「Ｌ」レベルに変化
させ、これと同時にプルダウン信号ＰＤを「Ｌ」レベル
から「Ｈ」レベルに変化させたときも、負荷の電圧がプ
ルダウン用のトランジスタＱ12のベースに印加される。
「Ｚ」状態にあり、かつ、出力端子ＥＸに接続された容
量性負荷（図示を省略）が充電状態にあるとき、位相信
号ＰＨ、イネーブル信号ＥＮを「Ｈ」レベルにし、プル
アップ信号ＰＵを「Ｈ」レベルから「Ｌ」レベルに変化
させ、これと同時にプルダウン信号ＰＤを「Ｌ」レベル
から「Ｈ」レベルに変化させたときも、負荷の電圧がプ
ルダウン用のトランジスタＱ12のベースに印加される。
【０００８】なお、抵抗器Ｒ11は出力端子ＥＸに容量性
負荷が接続され、かつ、トランジスタＱ11，Ｑ12がオフ
状態である時、トランジスタＱ11のベース電位を負荷電
圧によって上昇させる機能と、出力端子ＥＸの電位が
「Ｌ」から「Ｈ」に上昇するに際し、トランジスタＱ10
のエミッタ電流を抑制する機能とを有している。また、
抵抗器Ｒ12はプルダウン用トランジスタＱ12のオフ動作
時にベース電流を過渡的に減少させ、かつ、ＭＯＳトラ
ンジスタＮ11及びトランジスタＱ12の両方がオフ状態に
ある時、トランジスタＱ12のベース電位を接地点ＧＮＤ
のレベルに保持する機能を有している。
負荷が接続され、かつ、トランジスタＱ11，Ｑ12がオフ
状態である時、トランジスタＱ11のベース電位を負荷電
圧によって上昇させる機能と、出力端子ＥＸの電位が
「Ｌ」から「Ｈ」に上昇するに際し、トランジスタＱ10
のエミッタ電流を抑制する機能とを有している。また、
抵抗器Ｒ12はプルダウン用トランジスタＱ12のオフ動作
時にベース電流を過渡的に減少させ、かつ、ＭＯＳトラ
ンジスタＮ11及びトランジスタＱ12の両方がオフ状態に
ある時、トランジスタＱ12のベース電位を接地点ＧＮＤ
のレベルに保持する機能を有している。
【０００９】一方、ダイオードＳＢＤ2 は出力端子ＥＸ
のレベルを「Ｈ」状態から「Ｌ」状態に、あるいは、
「Ｚ」状態から「Ｌ」状態に切換える過渡期に、負荷の
電圧を利用してプルダウン用トランジスタＱ12のベース
電流を増加させてオン動作時間を短縮する機能を有し、
ダイオードＳＢＤ1 はプルダウン用トランジスタＱ12の
オン動作時に、トランジスタＱ11のベース電位をこのト
ランジスタのエミッタ電位と一致させてトランジスタＱ
11のオン状態を早期に解消する機能を有している。
のレベルを「Ｈ」状態から「Ｌ」状態に、あるいは、
「Ｚ」状態から「Ｌ」状態に切換える過渡期に、負荷の
電圧を利用してプルダウン用トランジスタＱ12のベース
電流を増加させてオン動作時間を短縮する機能を有し、
ダイオードＳＢＤ1 はプルダウン用トランジスタＱ12の
オン動作時に、トランジスタＱ11のベース電位をこのト
ランジスタのエミッタ電位と一致させてトランジスタＱ
11のオン状態を早期に解消する機能を有している。
【００１０】かくして、このトライステートバッファ回
路は、ダイオードＳＢＤ2 を介して負荷電圧をトランジ
スタＱ12のベースに印加することにより、出力端子ＥＸ
のレベルを「Ｈ」状態から「Ｌ」状態に切換える時間ｔ
ｐＨＬ、及び、「Ｚ」状態から「Ｌ」状態に切換える時
間ｔｐＺＬを短縮すると共に、スタティック電流の最小
化を図り、さらに、ダイオードＳＢＤ1 を併せ用いたこ
とにより、プルアップ用トランジスタＱ11のベースとエ
ミッタとを同電位にしてこのトランジスタＱ11を迅速に
オン状態からオフ状態に切換えて、トランジスタＱ11及
びＱ12の両者がオン状態になる、いわゆる、出力段の貫
通を防ぎ、消費電流の低減を図っている。
路は、ダイオードＳＢＤ2 を介して負荷電圧をトランジ
スタＱ12のベースに印加することにより、出力端子ＥＸ
のレベルを「Ｈ」状態から「Ｌ」状態に切換える時間ｔ
ｐＨＬ、及び、「Ｚ」状態から「Ｌ」状態に切換える時
間ｔｐＺＬを短縮すると共に、スタティック電流の最小
化を図り、さらに、ダイオードＳＢＤ1 を併せ用いたこ
とにより、プルアップ用トランジスタＱ11のベースとエ
ミッタとを同電位にしてこのトランジスタＱ11を迅速に
オン状態からオフ状態に切換えて、トランジスタＱ11及
びＱ12の両者がオン状態になる、いわゆる、出力段の貫
通を防ぎ、消費電流の低減を図っている。
【００１１】
【発明が解決しようとする課題】上述した従来のトライ
ステートバッファ回路は、出力端子ＥＸとプルダウン用
トランジスタＱ12のベースとの間に、ダイオードＳＢＤ
1 ，活性領域でオン抵抗特性を示すＭＯＳトランジスタ
Ｎ10，Ｎ11という三つの素子が介在し、それらの直列接
続回路の抵抗値が大きくなっている。このため、出力端
子ＥＸの電圧を利用してのスイッチング速度の増大にも
限度があり、ファンアウト及びトレードオフを考慮した
最適設計が難しくなるという問題があった。
ステートバッファ回路は、出力端子ＥＸとプルダウン用
トランジスタＱ12のベースとの間に、ダイオードＳＢＤ
1 ，活性領域でオン抵抗特性を示すＭＯＳトランジスタ
Ｎ10，Ｎ11という三つの素子が介在し、それらの直列接
続回路の抵抗値が大きくなっている。このため、出力端
子ＥＸの電圧を利用してのスイッチング速度の増大にも
限度があり、ファンアウト及びトレードオフを考慮した
最適設計が難しくなるという問題があった。
【００１２】また、出力端子ＥＸの電圧を利用してプル
ダウン用トランジスタＱ12のベースに電流を供給すると
いえども、プルアップ用トランジスタＱ11のコレクタ・
ベース間容量ＣCB及びベース・エミッタ間容量ＣBEに蓄
積された電荷がダイオードＳＢＤ1 を介して先に流れ、
実用上はダイオードＳＢＤ2 を介しての電流供給は少な
く、したがって、出力端子ＥＸの電圧利用効率は低いと
いう問題もあった。
ダウン用トランジスタＱ12のベースに電流を供給すると
いえども、プルアップ用トランジスタＱ11のコレクタ・
ベース間容量ＣCB及びベース・エミッタ間容量ＣBEに蓄
積された電荷がダイオードＳＢＤ1 を介して先に流れ、
実用上はダイオードＳＢＤ2 を介しての電流供給は少な
く、したがって、出力端子ＥＸの電圧利用効率は低いと
いう問題もあった。
【００１３】なお、出力端子ＥＸがハイインピータンス
「Ｚ」状態にあるときに、出力端子ＥＸに接続されるバ
ス・ラインが「Ｈ」レベルにあれば、ダイオードＳＢＤ
2 を介して電流が供給されるが、この電流もダイオード
ＳＢＤ2 の順方向抵抗値と、ＭＯＳトランジスタＮ10，
Ｎ11の活性領域のオン抵抗値ＲONとの合成抵抗値によっ
てスイッチング速度の増大を図り難いことに変わりはな
かった。
「Ｚ」状態にあるときに、出力端子ＥＸに接続されるバ
ス・ラインが「Ｈ」レベルにあれば、ダイオードＳＢＤ
2 を介して電流が供給されるが、この電流もダイオード
ＳＢＤ2 の順方向抵抗値と、ＭＯＳトランジスタＮ10，
Ｎ11の活性領域のオン抵抗値ＲONとの合成抵抗値によっ
てスイッチング速度の増大を図り難いことに変わりはな
かった。
【００１４】本発明は上記の問題点を解決するためにな
されたもので、出力端子の電圧を利用した迅速なスイッ
チング動作を実現すると共に、出力端子電圧の有効利用
を図ることのできるトライステートバッファ回路を得る
ことを目的とする。
されたもので、出力端子の電圧を利用した迅速なスイッ
チング動作を実現すると共に、出力端子電圧の有効利用
を図ることのできるトライステートバッファ回路を得る
ことを目的とする。
【００１５】
【課題を解決するための手段】本発明の第１の解決手段
は、プルアップ用の第１のトランジスタとプルダウン用
の第２のトランジスタとを直列接続したトランジスタ直
列接続回路が高電位電源と低電位電源間に接続され、第
１及び第２のトランジスタの相互接続点を出力端とし、
第１のトランジスタにベース電流を供給して出力端のレ
ベルをプルアップさせ、出力イネーブル信号及び位相制
御信号が共にアクティブであることを条件に、第２のト
ランジスタにベース電流を供給して出力端のレベルをプ
ルダウンさせるトライステートバッファ回路において、
出力端と第２のトランジスタのベースとの間に接続さ
れ、アクティブ状態の出力イネーブル信号によってオン
動作させる第３のトランジスタと、第３のトランジスタ
と第２のトランジスタのベースとの間に接続され、アク
ティブ状態の位相制御信号によってオン動作させるスイ
ッチング素子とを備えたものである。
は、プルアップ用の第１のトランジスタとプルダウン用
の第２のトランジスタとを直列接続したトランジスタ直
列接続回路が高電位電源と低電位電源間に接続され、第
１及び第２のトランジスタの相互接続点を出力端とし、
第１のトランジスタにベース電流を供給して出力端のレ
ベルをプルアップさせ、出力イネーブル信号及び位相制
御信号が共にアクティブであることを条件に、第２のト
ランジスタにベース電流を供給して出力端のレベルをプ
ルダウンさせるトライステートバッファ回路において、
出力端と第２のトランジスタのベースとの間に接続さ
れ、アクティブ状態の出力イネーブル信号によってオン
動作させる第３のトランジスタと、第３のトランジスタ
と第２のトランジスタのベースとの間に接続され、アク
ティブ状態の位相制御信号によってオン動作させるスイ
ッチング素子とを備えたものである。
【００１６】本発明の第２の解決手段は、第３のトラン
ジスタとしてショットキーバリア形のものを用いたと
き、この第３のトランジスタから出力端へ電流が流れる
ことを阻止するように、出力端と第３のトランジスタと
の間に接続されたＳＢダイオードを備えたものである。
ジスタとしてショットキーバリア形のものを用いたと
き、この第３のトランジスタから出力端へ電流が流れる
ことを阻止するように、出力端と第３のトランジスタと
の間に接続されたＳＢダイオードを備えたものである。
【００１７】本発明の第３の解決手段は、プルアップ用
の第１のトランジスタとプルダウン用の第２のトランジ
スタとを直列接続したトランジスタ直列接続回路が高電
位電源と低電位電源間に接続され、第１及び第２のトラ
ンジスタの相互接続点を出力端とし、第１のトランジス
タにベース電流を供給して出力端のレベルをプルアップ
させ、出力イネーブル信号及び位相制御信号が共にアク
ティブであることを条件に、第２のトランジスタにベー
ス電流を供給して出力端のレベルをプルダウンさせるト
ライステートバッファ回路において、出力端と第２のト
ランジスタのベースとの間に接続された第３のトランジ
スタと、出力イネーブル信号及び位相制御信号が共にア
クティブであることを条件に、第３のトランジスタに所
定のベース電流を供給するベース電流供給手段と、第２
のトランジスタのベース・エミッタ間電圧が所定値を超
えないように第３のトランジスタのベース電流を分流さ
せるレベル変換要素とを備えたものである。
の第１のトランジスタとプルダウン用の第２のトランジ
スタとを直列接続したトランジスタ直列接続回路が高電
位電源と低電位電源間に接続され、第１及び第２のトラ
ンジスタの相互接続点を出力端とし、第１のトランジス
タにベース電流を供給して出力端のレベルをプルアップ
させ、出力イネーブル信号及び位相制御信号が共にアク
ティブであることを条件に、第２のトランジスタにベー
ス電流を供給して出力端のレベルをプルダウンさせるト
ライステートバッファ回路において、出力端と第２のト
ランジスタのベースとの間に接続された第３のトランジ
スタと、出力イネーブル信号及び位相制御信号が共にア
クティブであることを条件に、第３のトランジスタに所
定のベース電流を供給するベース電流供給手段と、第２
のトランジスタのベース・エミッタ間電圧が所定値を超
えないように第３のトランジスタのベース電流を分流さ
せるレベル変換要素とを備えたものである。
【００１８】
【作用】本発明の第１の解決手段によれば、出力端子か
らプルダウン用トランジスタのベースまでの電流経路に
介在し、活性領域で抵抗特性を示す素子数を減じたの
で、出力端子の電圧を利用した迅速なスイッチング動作
を実現すると共に、出力端子電圧の有効利用を図ること
ができる。
らプルダウン用トランジスタのベースまでの電流経路に
介在し、活性領域で抵抗特性を示す素子数を減じたの
で、出力端子の電圧を利用した迅速なスイッチング動作
を実現すると共に、出力端子電圧の有効利用を図ること
ができる。
【００１９】また、本発明の第２の解決手段によれば、
第３のトランジスタのベースに流れ込み得る電流の全て
をこの第３のトランジスタに注入するので、ダイオード
の挿入に伴って抵抗値が増大しても、さらに、プルダウ
ン用トランジスタのオン動作を速めることができる。
第３のトランジスタのベースに流れ込み得る電流の全て
をこの第３のトランジスタに注入するので、ダイオード
の挿入に伴って抵抗値が増大しても、さらに、プルダウ
ン用トランジスタのオン動作を速めることができる。
【００２０】さらにまた、第３の解決手段によれば、出
力端子からプルダウン用トランジスタのベースまでの電
流経路に介在する素子数の減少と併せて、プルダウン用
ベース電位が所定値を超えないようにしたので、出力端
子の電圧を利用した迅速なスイッチング動作を実現し、
かつ、この状態で発生しやすいレベルの大きいノイズを
未然に防止することができる。
力端子からプルダウン用トランジスタのベースまでの電
流経路に介在する素子数の減少と併せて、プルダウン用
ベース電位が所定値を超えないようにしたので、出力端
子の電圧を利用した迅速なスイッチング動作を実現し、
かつ、この状態で発生しやすいレベルの大きいノイズを
未然に防止することができる。
【００２１】
【実施例】以下、本発明を図面に示す実施例によって詳
細に説明する。
細に説明する。
【００２２】図１はこの発明の第１実施例の構成を示す
回路図であり、図中、図８と同一の符号を付したものは
それぞれ同一の要素を示している。これは、図８中のＭ
ＯＳトランジスタＮ11、ダイオードＳＢＤ1 、ＳＢＤ2
を除去し、その代わりにシヨットキー形のバイポーラト
ランジスタＱ13、Ｐ形のＭＯＳトランジスタＰ10，Ｐ11
を加入したものである。
回路図であり、図中、図８と同一の符号を付したものは
それぞれ同一の要素を示している。これは、図８中のＭ
ＯＳトランジスタＮ11、ダイオードＳＢＤ1 、ＳＢＤ2
を除去し、その代わりにシヨットキー形のバイポーラト
ランジスタＱ13、Ｐ形のＭＯＳトランジスタＰ10，Ｐ11
を加入したものである。
【００２３】ここで、抵抗器Ｒ11の一端はトランジスタ
Ｑ10のエミッタに接続され、その他端はＭＯＳトランジ
スタＮ10のドレインに接続されている。トランジスタＱ
13のコレクタは出力端子ＥＸに接続され、エミッタはＭ
ＯＳトランジスタＮ10のドレインに接続されている。Ｍ
ＯＳトランジスタＰ10のドレインはトランジスタＱ13の
ベースに接続され、ソースは高電位電源線ＶCCに接続さ
れている。また、ＭＯＳトランジスタＰ11のソースはト
ランジスタＱ11のベースに接続され、ドレインは出力端
子ＥＸに接続されている。そして、ＭＯＳトランジスタ
Ｐ10，Ｐ11はゲートどうしが接続され、これらのゲート
に出力イネーブル信号ＥＮを加える構成になっている。
Ｑ10のエミッタに接続され、その他端はＭＯＳトランジ
スタＮ10のドレインに接続されている。トランジスタＱ
13のコレクタは出力端子ＥＸに接続され、エミッタはＭ
ＯＳトランジスタＮ10のドレインに接続されている。Ｍ
ＯＳトランジスタＰ10のドレインはトランジスタＱ13の
ベースに接続され、ソースは高電位電源線ＶCCに接続さ
れている。また、ＭＯＳトランジスタＰ11のソースはト
ランジスタＱ11のベースに接続され、ドレインは出力端
子ＥＸに接続されている。そして、ＭＯＳトランジスタ
Ｐ10，Ｐ11はゲートどうしが接続され、これらのゲート
に出力イネーブル信号ＥＮを加える構成になっている。
【００２４】上記のように構成された第１実施例の動作
を、特に、従来例と構成を異にする部分を中心にして以
下に説明する。
を、特に、従来例と構成を異にする部分を中心にして以
下に説明する。
【００２５】いま、プルアップ信号ＰＵが「Ｈ」レベル
で、プルダウン信号ＰＤが「Ｌ」レベルにあれば、プル
アップ用トランジスタＱ11はオン状態で、プルダウン用
のトランジスタＱ12はオフ状態で出力端子ＥＸのレベル
は「Ｈ」状態にある。ここで、位相信号ＰＨを「Ｈ」レ
ベルに、イネーブル信号ＥＮを「Ｌ」レベルにし、か
つ、プルアップ信号ＰＵを「Ｈ」レベルから「Ｌ」レベ
ルに変化させ、これと同時にプルダウン信号ＰＤを
「Ｌ」レベルから「Ｈ」レベルに変化させると、ＭＯＳ
トランジスタＰ10，Ｐ11，Ｎ11はオン状態に変化し、プ
ルアップ用のトランジスタＱ11はオフ状態に、プルダウ
ン用のトランジスタＱ12はオン状態にそれぞれ変化す
る。
で、プルダウン信号ＰＤが「Ｌ」レベルにあれば、プル
アップ用トランジスタＱ11はオン状態で、プルダウン用
のトランジスタＱ12はオフ状態で出力端子ＥＸのレベル
は「Ｈ」状態にある。ここで、位相信号ＰＨを「Ｈ」レ
ベルに、イネーブル信号ＥＮを「Ｌ」レベルにし、か
つ、プルアップ信号ＰＵを「Ｈ」レベルから「Ｌ」レベ
ルに変化させ、これと同時にプルダウン信号ＰＤを
「Ｌ」レベルから「Ｈ」レベルに変化させると、ＭＯＳ
トランジスタＰ10，Ｐ11，Ｎ11はオン状態に変化し、プ
ルアップ用のトランジスタＱ11はオフ状態に、プルダウ
ン用のトランジスタＱ12はオン状態にそれぞれ変化す
る。
【００２６】この場合、ＭＯＳトランジスタＰ10はトラ
ンジスタＱ13にベース電流を供給してこれをオン状態に
させると共に、出力端子ＥＸの電圧を利用して強力な電
流をプルダウン用のトランジスタＱ12のベースに供給さ
せる。従って、図８の従来の回路において、活性領域で
オン抵抗特性を示したＭＯＳトランジスタＮ11を除去し
た分だけプルダウン用のトランジスタＱ12の動作時間を
短縮することができる。
ンジスタＱ13にベース電流を供給してこれをオン状態に
させると共に、出力端子ＥＸの電圧を利用して強力な電
流をプルダウン用のトランジスタＱ12のベースに供給さ
せる。従って、図８の従来の回路において、活性領域で
オン抵抗特性を示したＭＯＳトランジスタＮ11を除去し
た分だけプルダウン用のトランジスタＱ12の動作時間を
短縮することができる。
【００２７】また、イネーブル信号ＥＮによってＭＯＳ
トランジスタＰ11がオン状態になったことにより、プル
アップ用トランジスタＱ11のベース・エミッタ間が同電
位に保たれ、このトランジスタＱ11のオン状態からオフ
状態への動作も速められる。
トランジスタＰ11がオン状態になったことにより、プル
アップ用トランジスタＱ11のベース・エミッタ間が同電
位に保たれ、このトランジスタＱ11のオン状態からオフ
状態への動作も速められる。
【００２８】また、プルアップ用トランジスタＱ11及び
プルダウン用トランジスタＱ12の両方がオフ状態である
出力ハイインピーダンス「Ｚ」状態で、出力端子ＥＸに
接続されるバス・ラインが「Ｈ」レベルにあったときも
同様に、図８中のＭＯＳトランジスタＮ11が除去された
分だけプルダウン用トランジスタＱ12の動作時間を短縮
することができる。
プルダウン用トランジスタＱ12の両方がオフ状態である
出力ハイインピーダンス「Ｚ」状態で、出力端子ＥＸに
接続されるバス・ラインが「Ｈ」レベルにあったときも
同様に、図８中のＭＯＳトランジスタＮ11が除去された
分だけプルダウン用トランジスタＱ12の動作時間を短縮
することができる。
【００２９】図２は本発明の第２実施例の構成を示す回
路図である。これは、図１に示した第１実施例のうち、
トランジスタＱ13のコレクタと出力端子ＥＸ間にショッ
トキーバリア形のダイオードＳＢＤ3 を接続したもので
ある。このダイオードＳＢＤ3 のアノードが出力端子Ｅ
Ｘに、カソードがトランジスタＱ13のコレクタにそれ接
続されている。このように、ダイオードＳＢＤ3 を追加
したことにより、ＭＯＳトランジスタＰ10を介してトラ
ンジスタＱ13のベースに流れ込み得る電流ｉBEの全てを
トランジスタＱ13に注入することができる。この第２実
施例はダイオードＳＢＤ3 を設けた分だけ抵抗値は増え
るが、ベースに流れ込み得る電流ｉBEの全てをトランジ
スタＱ13に注入することにより、抵抗値の増大分を補償
して第１実施例以上に、プルダウン用トランジスタＱ12
のオン動作を速めることができる。
路図である。これは、図１に示した第１実施例のうち、
トランジスタＱ13のコレクタと出力端子ＥＸ間にショッ
トキーバリア形のダイオードＳＢＤ3 を接続したもので
ある。このダイオードＳＢＤ3 のアノードが出力端子Ｅ
Ｘに、カソードがトランジスタＱ13のコレクタにそれ接
続されている。このように、ダイオードＳＢＤ3 を追加
したことにより、ＭＯＳトランジスタＰ10を介してトラ
ンジスタＱ13のベースに流れ込み得る電流ｉBEの全てを
トランジスタＱ13に注入することができる。この第２実
施例はダイオードＳＢＤ3 を設けた分だけ抵抗値は増え
るが、ベースに流れ込み得る電流ｉBEの全てをトランジ
スタＱ13に注入することにより、抵抗値の増大分を補償
して第１実施例以上に、プルダウン用トランジスタＱ12
のオン動作を速めることができる。
【００３０】図３は本発明の第３実施例の概略構成図で
ある。ここでは、説明及び図面の繁雑化を避けるため
に、プルアップ側の回路を除去すると共に、一部の構成
要素を簡略化して表している。高電位電源線ＶCCに接続
される定電流源Ｉはイネーブル信号ＥＮによって所定の
電流をトランジスタＱ13に供給するものであり、スイッ
チＳは位相信号ＰＨによってオン動作する前述のＭＯＳ
トランジスタＮ11に対応するものである。そして、位相
信号ＰＨによりスイッチＳを閉じれば、定電流源Ｉの電
流はトランジスタＱ13のベースに供給され、出力端子Ｅ
Ｘの電圧を利用してトランジスタＱ13のベースに電流を
供給することができる。このように、出力端子ＥＸとト
ランジスタＱ12との間にトランジスタＱ13だけが接続さ
れた回路は、図１に示した回路と比較すれば明らかなよ
うに、図１中のＭＯＳトランジスタＮ10を除去した分だ
け電流が流れ易くなっている。しかしながら、出力端子
ＥＸの出力の急激な変化に伴うスイッチングノイズが発
生し易くなる。以下、このことを簡単に説明する。
ある。ここでは、説明及び図面の繁雑化を避けるため
に、プルアップ側の回路を除去すると共に、一部の構成
要素を簡略化して表している。高電位電源線ＶCCに接続
される定電流源Ｉはイネーブル信号ＥＮによって所定の
電流をトランジスタＱ13に供給するものであり、スイッ
チＳは位相信号ＰＨによってオン動作する前述のＭＯＳ
トランジスタＮ11に対応するものである。そして、位相
信号ＰＨによりスイッチＳを閉じれば、定電流源Ｉの電
流はトランジスタＱ13のベースに供給され、出力端子Ｅ
Ｘの電圧を利用してトランジスタＱ13のベースに電流を
供給することができる。このように、出力端子ＥＸとト
ランジスタＱ12との間にトランジスタＱ13だけが接続さ
れた回路は、図１に示した回路と比較すれば明らかなよ
うに、図１中のＭＯＳトランジスタＮ10を除去した分だ
け電流が流れ易くなっている。しかしながら、出力端子
ＥＸの出力の急激な変化に伴うスイッチングノイズが発
生し易くなる。以下、このことを簡単に説明する。
【００３１】出力端子ＥＸに大きな負荷を接続しなけれ
ばならないトライステートバッファ回路にあって、プル
アップ用トランジスタ及びプルダウン用トランジスタの
サイズは大きくなる。すなわち、図３に示すプルダウン
用トランジスタＱ12のサイズは大きくなる。トランジス
タのサイズが大きくなれば、そのコレクタ・ベース間の
寄生容量ＣCB及びベース・エミッタ間の寄生容量ＣBEも
大きくなる。従って、トランジスタＱ12のベースに、信
号を加えても寄生容量ＣCB，ＣBEの充電に時間を要する
ためにオン動作が遅れる。そこで、出力端子ＥＸの電圧
を利用して、寄生容量ＣCB，ＣBEを早期充電することに
より、トランジスタＱ12のスイッチング速度を速めると
共に、第１実施例では電流経路の素子数を削減し、第２
実施例では素子の動作特性を改善してより一層スイッチ
ング速度を上げている。しかし、出力端子ＥＸの電圧を
利用して寄生容量を充電してしまった後もこの電圧の影
響を及ぼし過ぎると、出力端子ＥＸの電圧の降下速度が
大きくなり、さらに、アンダーシュート現象も発生して
ノイズが増大する。しかして、出力端子電圧を利用する
としても、寄生容量ＣCB，ＣBEを充電するまではトラン
ジスタＱ12のベース電圧を急激に増大させる必要性があ
るが、その後はその変化を抑制することがノイズの低減
に有効である。
ばならないトライステートバッファ回路にあって、プル
アップ用トランジスタ及びプルダウン用トランジスタの
サイズは大きくなる。すなわち、図３に示すプルダウン
用トランジスタＱ12のサイズは大きくなる。トランジス
タのサイズが大きくなれば、そのコレクタ・ベース間の
寄生容量ＣCB及びベース・エミッタ間の寄生容量ＣBEも
大きくなる。従って、トランジスタＱ12のベースに、信
号を加えても寄生容量ＣCB，ＣBEの充電に時間を要する
ためにオン動作が遅れる。そこで、出力端子ＥＸの電圧
を利用して、寄生容量ＣCB，ＣBEを早期充電することに
より、トランジスタＱ12のスイッチング速度を速めると
共に、第１実施例では電流経路の素子数を削減し、第２
実施例では素子の動作特性を改善してより一層スイッチ
ング速度を上げている。しかし、出力端子ＥＸの電圧を
利用して寄生容量を充電してしまった後もこの電圧の影
響を及ぼし過ぎると、出力端子ＥＸの電圧の降下速度が
大きくなり、さらに、アンダーシュート現象も発生して
ノイズが増大する。しかして、出力端子電圧を利用する
としても、寄生容量ＣCB，ＣBEを充電するまではトラン
ジスタＱ12のベース電圧を急激に増大させる必要性があ
るが、その後はその変化を抑制することがノイズの低減
に有効である。
【００３２】図３に示した実施例はプルダウン用トラン
ジスタＱ12のベース電位を急速に高め、このベース電位
がある値を超えないように、レベル変換要素ＣＯＮによ
りベース電流を逃がして、出力電圧の変化率ｄＶ／ｄｔ
を低く抑えるものである。
ジスタＱ12のベース電位を急速に高め、このベース電位
がある値を超えないように、レベル変換要素ＣＯＮによ
りベース電流を逃がして、出力電圧の変化率ｄＶ／ｄｔ
を低く抑えるものである。
【００３３】図４は第３実施例の具体的な構成を示す回
路図であり、レベル変換要素ＣＯＮとしてのＮチャネル
ＭＯＳトランジスタＮ12のソースを接地点ＧＮＤに、ド
レインをトランジスタＱ13のベースに、ゲートをプルダ
ウン用トランジスタＱ12のベースにそれぞれ接続してい
る。この実施例にあっては、位相信号ＰＨがアクティブ
「Ｈ」でスイッチＳが閉じると、イネーブル信号のアク
ティブに対応して定電流源Ｉから所定の電流がトランジ
スタＱ13のベースに供給される。これによってトランジ
スタＱ13がオン動作し、出力端子ＥＸの電圧を利用して
定電流源Ｉのβ倍の電流がプルダウン用トランジスタＱ
12のベースに供給される。この電流はプルダウン用トラ
ンジスタＱ12の寄生容量を充電し、その電圧がトランジ
スタＱ12のＶBE以上に増大したとき、増大分＋αを検知
してＭＯＳトランジスタＮ12がオン動作してトランジス
タＱ12のベース・エミッタ間電圧が所定のＶBEに落ち着
くようにベース電流を引き抜く。
路図であり、レベル変換要素ＣＯＮとしてのＮチャネル
ＭＯＳトランジスタＮ12のソースを接地点ＧＮＤに、ド
レインをトランジスタＱ13のベースに、ゲートをプルダ
ウン用トランジスタＱ12のベースにそれぞれ接続してい
る。この実施例にあっては、位相信号ＰＨがアクティブ
「Ｈ」でスイッチＳが閉じると、イネーブル信号のアク
ティブに対応して定電流源Ｉから所定の電流がトランジ
スタＱ13のベースに供給される。これによってトランジ
スタＱ13がオン動作し、出力端子ＥＸの電圧を利用して
定電流源Ｉのβ倍の電流がプルダウン用トランジスタＱ
12のベースに供給される。この電流はプルダウン用トラ
ンジスタＱ12の寄生容量を充電し、その電圧がトランジ
スタＱ12のＶBE以上に増大したとき、増大分＋αを検知
してＭＯＳトランジスタＮ12がオン動作してトランジス
タＱ12のベース・エミッタ間電圧が所定のＶBEに落ち着
くようにベース電流を引き抜く。
【００３４】図５は第１乃至第３実施例及び従来例との
関連を説明するために、時間ｔと電圧Ｅとの関係を示し
た線図である。同図において、時刻ｔ0 にて位相信号Ｐ
ＨによりスイッチＳが閉じたとする。従来例は一点鎖線
の曲線Ａ0 に示すように出力端子ＥＸの電圧は時刻ｔ0
よりもかなり遅れて降下し始めていた。第１及び第２実
施例は出力端子ＥＸの電圧を、実線の曲線Ａに近似させ
てその降下点を速めている。しかるに、出力端子ＥＸと
プルダウン用トランジスタＱ12のベースとの間に介在す
る要素の抵抗が小さ過ぎたり、あるいは、出力端子ＥＸ
の電圧の影響が大き過ぎると、出力端子ＥＸの電圧は破
線の曲線Ａ1 に示すように急速に降下し、しかも、アン
ダーシュートを生じたりしてノイズを増大させる。この
とき、プルダウン用トランジスタＱ12のベース電圧は破
線の曲線Ｃ1 に示すように一旦増大した以降の減少の度
合いは小さいものであった。第３実施例にあっては、プ
ルダウン用トランジスタのベース電圧によってＭＯＳト
ランジスタＮ12をオン動作させると共に、トランジスタ
Ｑ13のベースの一部を引き抜くことによって、実線の曲
線Ｂに示したように、そのベース電圧が一旦増大した後
の減少度合いを大きくすることにより、プルダウン用ト
ランジスタＱ12のベース電圧を実線の曲線Ｃに示すよう
に、一旦増大した後の減少度合いを大きくし、これによ
って出力端子ＥＸの電圧を実線の曲線Ａに示すように穏
やかに減少させている。これによって、出力端子ＥＸの
電圧の降下開始点を速め、かつ、ノイズの低減を図って
いる。
関連を説明するために、時間ｔと電圧Ｅとの関係を示し
た線図である。同図において、時刻ｔ0 にて位相信号Ｐ
ＨによりスイッチＳが閉じたとする。従来例は一点鎖線
の曲線Ａ0 に示すように出力端子ＥＸの電圧は時刻ｔ0
よりもかなり遅れて降下し始めていた。第１及び第２実
施例は出力端子ＥＸの電圧を、実線の曲線Ａに近似させ
てその降下点を速めている。しかるに、出力端子ＥＸと
プルダウン用トランジスタＱ12のベースとの間に介在す
る要素の抵抗が小さ過ぎたり、あるいは、出力端子ＥＸ
の電圧の影響が大き過ぎると、出力端子ＥＸの電圧は破
線の曲線Ａ1 に示すように急速に降下し、しかも、アン
ダーシュートを生じたりしてノイズを増大させる。この
とき、プルダウン用トランジスタＱ12のベース電圧は破
線の曲線Ｃ1 に示すように一旦増大した以降の減少の度
合いは小さいものであった。第３実施例にあっては、プ
ルダウン用トランジスタのベース電圧によってＭＯＳト
ランジスタＮ12をオン動作させると共に、トランジスタ
Ｑ13のベースの一部を引き抜くことによって、実線の曲
線Ｂに示したように、そのベース電圧が一旦増大した後
の減少度合いを大きくすることにより、プルダウン用ト
ランジスタＱ12のベース電圧を実線の曲線Ｃに示すよう
に、一旦増大した後の減少度合いを大きくし、これによ
って出力端子ＥＸの電圧を実線の曲線Ａに示すように穏
やかに減少させている。これによって、出力端子ＥＸの
電圧の降下開始点を速め、かつ、ノイズの低減を図って
いる。
【００３５】図６は本発明の第４実施例の構成を示す回
路図であり、レベル変換要素ＣＯＮとしてバイポーラト
ランジスタＱ14を用いると共に、そのエミッタと接地点
ＧＮＤとの間にシヨットキーバリアダイオードＳＢＤ4
を接続することによって、接地点ＧＮＤに対してプルダ
ウン用トランジスタＱ12のベース電圧が所定値を超えて
いる間、バイポーラトランジスタＱ14をオン状態にする
ものである。
路図であり、レベル変換要素ＣＯＮとしてバイポーラト
ランジスタＱ14を用いると共に、そのエミッタと接地点
ＧＮＤとの間にシヨットキーバリアダイオードＳＢＤ4
を接続することによって、接地点ＧＮＤに対してプルダ
ウン用トランジスタＱ12のベース電圧が所定値を超えて
いる間、バイポーラトランジスタＱ14をオン状態にする
ものである。
【００３６】図７は本発明の第５実施例の構成を示す部
分回路図であり、特に、レベル変換要素ＣＯＮとしてバ
イポーラトランジスタＱ14を用いると共に、そのエミッ
タと接地点ＧＮＤとの間に抵抗器Ｒ13を接続したもので
ある。これらの実施例においても、出力端子ＥＸの電圧
の降下開始点を速め、かつ、ノイズの低減を図り得ると
いう効果が得られる。
分回路図であり、特に、レベル変換要素ＣＯＮとしてバ
イポーラトランジスタＱ14を用いると共に、そのエミッ
タと接地点ＧＮＤとの間に抵抗器Ｒ13を接続したもので
ある。これらの実施例においても、出力端子ＥＸの電圧
の降下開始点を速め、かつ、ノイズの低減を図り得ると
いう効果が得られる。
【００３７】
【発明の効果】以上の説明によって明らかなように、本
発明によれば、出力端子の電圧を利用した迅速なスイッ
チング動作を実現すると共に、出力端子電圧の有効利用
を図ることができる。
発明によれば、出力端子の電圧を利用した迅速なスイッ
チング動作を実現すると共に、出力端子電圧の有効利用
を図ることができる。
【００３８】また、プルダウン用トランジスタのベース
電圧を制御することによって、出力端子電圧の変化率を
抑えることができ、これによって、ノイズを低減するこ
とができる。
電圧を制御することによって、出力端子電圧の変化率を
抑えることができ、これによって、ノイズを低減するこ
とができる。
【図１】本発明の第１実施例の構成を示す回路図。
【図２】本発明の第２実施例の構成を示す回路図。
【図３】本発明の第３実施例の概略構成を、部分的にブ
ロックで示した回路図。
ロックで示した回路図。
【図４】本発明の第３実施例の詳細な構成を示す回路
図。
図。
【図５】本発明の第１乃至第３実施例及び従来例との関
連を説明するために、時間と電圧との関係を示した線
図。
連を説明するために、時間と電圧との関係を示した線
図。
【図６】本発明の第４実施例の構成を示す回路図。
【図７】本発明の第５実施例の構成を示す部分回路図。
【図８】従来のトライステートバッファ回路の構成を示
す回路図。
す回路図。
Ｑ10，Ｑ11，Ｑ12，Ｑ13，Ｑ14 バイポーラトランジス
タ Ｐ10，Ｐ11，Ｎ10, Ｎ11，Ｎ12 ＭＯＳトランジスタ ＳＢＤ1 ，ＳＢＤ2 ，ＳＢＤ3 ＳＢダイオード Ｒ11，Ｒ12，Ｒ13 抵抗器 Ｓ スイッチ Ｉ 定電流源 ＥＸ 出力端子 ＣＯＮ レベル変換要素
タ Ｐ10，Ｐ11，Ｎ10, Ｎ11，Ｎ12 ＭＯＳトランジスタ ＳＢＤ1 ，ＳＢＤ2 ，ＳＢＤ3 ＳＢダイオード Ｒ11，Ｒ12，Ｒ13 抵抗器 Ｓ スイッチ Ｉ 定電流源 ＥＸ 出力端子 ＣＯＮ レベル変換要素
フロントページの続き (72)発明者 野 稲 泰 一 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0175
Claims (3)
- 【請求項１】プルアップ用の第１のトランジスタとプル
ダウン用の第２のトランジスタとを直列接続したトラン
ジスタ直列接続回路が高電位電源と低電位電源間に接続
され、前記第１及び第２のトランジスタの相互接続点を
出力端とし、前記第１のトランジスタにベース電流を供
給して前記出力端のレベルをプルアップさせ、出力イネ
ーブル信号及び位相制御信号が共にアクティブであるこ
とを条件に、前記第２のトランジスタにベース電流を供
給して前記出力端のレベルをプルダウンさせるトライス
テートバッファ回路において、 前記出力端と前記第２のトランジスタのベースとの間に
接続され、アクティブ状態の前記出力イネーブル信号に
よってオン動作させる第３のトランジスタと、 前記第３のトランジスタと前記第２のトランジスタのベ
ースとの間に接続され、アクティブ状態の前記位相制御
信号によってオン動作させるスイッチング素子と、 を備えたことを特徴とするトライステートバッファ回
路。 - 【請求項２】前記第３のトランジスタとしてショットキ
ーバリア形のものを用いたとき、前記第３のトランジス
タから前記出力端へ電流が流れることを阻止するよう
に、前記出力端と前記第３のトランジスタとの間に接続
されたＳＢダイオードを備えたことを特徴とする請求項
１に記載のトライステートバッファ回路。 - 【請求項３】プルアップ用の第１のトランジスタとプル
ダウン用の第２のトランジスタとを直列接続したトラン
ジスタ直列接続回路が高電位電源と低電位電源間に接続
され、前記第１及び第２のトランジスタの相互接続点を
出力端とし、前記第１のトランジスタにベース電流を供
給して前記出力端のレベルをプルアップさせ、出力イネ
ーブル信号及び位相制御信号が共にアクティブであるこ
とを条件に、前記第２のトランジスタにベース電流を供
給して前記出力端のレベルをプルダウンさせるトライス
テートバッファ回路において、 前記出力端と前記第２のトランジスタのベースとの間に
接続された第３のトランジスタと、 前記出力イネーブル信号及び位相制御信号が共にアクテ
ィブであることを条件に、前記第３のトランジスタに所
定のベース電流を供給するベース電流供給手段と、 前記第２のトランジスタのベース・エミッタ間電圧が所
定値を超えないように前記第３のトランジスタのベース
電流を分流させるレベル変換要素と、 を備えたことを特徴とするトライステートバッフア回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07469893A JP3164689B2 (ja) | 1993-03-31 | 1993-03-31 | トライステートバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07469893A JP3164689B2 (ja) | 1993-03-31 | 1993-03-31 | トライステートバッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06291637A JPH06291637A (ja) | 1994-10-18 |
| JP3164689B2 true JP3164689B2 (ja) | 2001-05-08 |
Family
ID=13554712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07469893A Expired - Lifetime JP3164689B2 (ja) | 1993-03-31 | 1993-03-31 | トライステートバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3164689B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100802072B1 (ko) * | 2006-05-31 | 2008-02-12 | 주식회사 하이닉스반도체 | 전압 디스차징장치 및 그를 포함하는 내부전원 공급장치 |
-
1993
- 1993-03-31 JP JP07469893A patent/JP3164689B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06291637A (ja) | 1994-10-18 |
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|---|---|---|---|
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