DE69617391T2

DE69617391T2 - Halbleiterspeicheranordnung

Info

Publication number: DE69617391T2
Application number: DE69617391T
Authority: DE
Inventors: Koji Komatsu; Yasuo Suminaga
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-03-22
Filing date: 1996-07-03
Publication date: 2002-07-11
Anticipated expiration: 2016-07-04
Also published as: KR100214814B1; EP0797214A3; US5812440A; EP0797214B1; DE69617391D1; JPH09259594A; US5726929A; TW399214B; JP3380107B2; EP0797214A2; KR970067340A

Description

Hintergrund der Erfindung

1. Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine Halbleiterspeicherungsvorrichtung. Insbesondere betrifft die vorliegende Erfindung verschiedene Konfigurationen für ein Speicherzellenfeld in einem Festwertspeicher (ROM) unter Verwendung eines Banksystems und ein Verfahren zum Auslesen von Daten aus einem derartigen Speicher.

2. Beschreibung des verwandten Sachstandes

Ein Banksystem ist herkömmlicherweise für eine Festwert- Halbleiterspeicherungsvorrichtung oder einen Halbleiter-ROM vorgeschlagen worden (siehe beispielsweise die japanischen offengelegten Patentpublikationen Nrn. 3-179775, 3-142877 und 4- 311900)
Eine herkömmliche Festwertspeicherungsvorrichtung mit einer Vielzahl von Zellen vom NOR-Typ gemäß einem derartigen Banksystem schließt ein: Eine Vielzahl von Speicherzellen, die in einer Matrix angeordnet sind; und eine Vielzahl von Wortleitungen, die bereitgestellt sind, um so den jeweiligen Zeilen von Speicherzellen zu entsprechen, um unter den Zeilen zu wählen. Die Speicherungsvorrichtung schließt weiter ein: Eine Hauptbitleitung und eine Hauptmasseleitung zum Auslesen von Information von den gewählten Speicherzellen; und eine Vielzahl von Unterbitleitungen und eine Vielzahl von Untermasseleitungen, die bereitgestellt sind, um so den jeweiligen Spalten der Speicherzellen zu entsprechen, und die mit den entsprechenden Speicherzellen verbunden sind. Ein Bankauswahltransistor (nachstehend einfach als ein "Bank-Tr" bezeichnet) zum Auswählen einer Spalte von Speicherzellen ist zwischen der Hauptbitleitung und der Unterbitleitung und zwischen der Hauptmasseleitung und der Untermasseleitung verbunden.
Jede der Speicherzellen ist so gebildet, selektiv eine hohe Schwellenspanung oder eine niedrige Schwellenspanung in Übereinstimmung mit den zu programmierenden Daten aufzuweisen. Der Schwellwert jeder Speicherzelle wird beispielsweise durch ein Implantieren von Ionen in den Kanalbereich eines Speichertransistors, der jede Speicherzelle bildet, oder durch ein Ansammeln von Ladungen in dem floatenden Gate davon eingestellt.
Die jeweiligen Wortleitungen sind bereitgestellt, um so den jeweiligen Zeilen der Speicherzellen zu entsprechen, und ein Teil jeder Wortleitung wirkt als die Gates der Speichertransistoren in der Speicherzellenzeile, die der Wortleitung entspricht. In diesem Fall ist jede der Wortleitungen beispielsweise aus einer Polysiliciumschicht gebildet.
Die Unterbitleitungen und die Untermasseleitungen sind abwechselnd angeordnet und sind orthogonal zu den Wortleitungen. Ein Teil jeder Unterbitleitung wirkt als entweder eine Source oder ein Drain für die Speichertransistoren in der Speicherzellenspalte, während ein Teil jeder Untermasseleitung als die jeweils andere Source oder Drain für die Speichertransistoren in der Speicherzellenspalte wirkt. Zusätzlich können die Unterbitleitungen und die Untermasseleitungen durch einen Diffusionsbereich gebildet werden, der in der Nähe der Oberfläche eines Substrats gebildet ist. In dieser Spezifikation wird eine Spalte von Speicherzellen, die mit einer Unterbitleitung verbunden sind, als eine "Bank" bezeichnet.
In einem ROM mit einer derartigen Konfiguration wird, in dem Fall eines Auslesens der Information von einer bestimmten Speicherzelle, die in einem Speicherzellenfeld eingeschlossen ist, der Bank-Tr leitfähig gemacht auf der Grundlage eines Bankauswahlsignals zum Auswählen einer Bank, zu welcher diese Speicherzelle gehört, wodurch eine Unterbitleitung und eine Untermasseleitung elektrisch verbunden werden, die jeweils der Bank, der Hauptbitleitung und der Hauptmasseleitung entsprechen. Zusätzlich wird der Pegel einer bestimmten Wortleitung, die mit der Speicherzelle verbunden ist, gesetzt, hoch zu sein. Folglich fließt ein Strom, der der Schwellenspannung der gewählten Speicherzelle entspricht, durch die Hauptbitleitung, so dass ein vorbestimmtes Bitleitungspotenzial erzeugt wird, und wodurch die Information, die in einer bestimmten Speicherzelle gespeichert ist, ausgelesen werden kann.
Andererseits wird in einem ROM unter Verwendung eines Banksystems, das in der japanischen offengelegten Patentpublikation Nr. 6-104406 offenbart ist, der Betrag eines Bitleitungsstroms durch ein Verbessern der Treiberfähigkeit eines Bankauswahltransistors erhöht, wodurch eine Auslesespanne erhöht wird.
Überdies ist ein multivalenter ROM, der durch ein Verbessern eines Banksystems, das in einem digitalen ROM zum Erhöhen einer Speicherungsdichte vorgeschlagen ist, erhalten wird, in der japanischen offengelegten Patentpublikation Nr. 6-318683 offenbart.
Fig. 20 ist ein Blockdiagramm, das eine grundsätzliche Konfiguration für einen derartigen multivalenten ROM 10 zeigt. Dieser multivalente ROM 10 schließt ein Speicherzellenfeld 11 ein, in welchem eine Vielzahl von Speicherzellen in einer Matrix angeordnet sind. Eine Vielzahl von Unterbitleitungen und eine Vielzahl von Untermasseleitungen sind abwechselnd in dem Speicherzellenfeld 11 angeordnet. Dieses Speicherzellenfeld 11 weist eine Vielzahl von Speicherzellenfeldabschnitten auf, von denen jedes zumindest drei Unterbitleitungen und zumindest zwei Untermasseleitungen einschließt. Jede der Unterbitleitungen ist mit einer Hauptbitleitung über einen Bank-Tr verbunden, und jede der Untermasseleitungen ist mit einer Hauptmasseleitung über einen Bank-Tr verbunden.
Jede der Speicherzellen weist eine von vier Arten von Schwellwerten auf. Vier Bitleitungspotenziale Vth0, Vth1, Vth2 und Vth3 werden erzeugt, um so diesen vier Arten von Schwellwerten zu entsprechen. Andererseits erzeugt ein Referenzspannungsgenerator 13 drei Arten von Referenzpegeln Ref1, Ref2 und Ref3 bezüglich der Bitleitungspotenziale. Jeder dieser Referenzpegel wird auf einen Zwischenwert zwischen zwei Bitleitungspegeln gesetzt. Ein Bitleitungspotenzial und ein Referenzpegel werden in einen Erfassungsverstärker 12 eingegeben und dann miteinander verglichen, so dass das Vergleichsergebnis in eine logische Schaltung 14 eingegeben wird. Folglich werden Daten, die zwei Bits D0 und D1 entsprechen, von der logischen Schaltung 14 ausgelesen. Auf diese Weise können Daten, die zwei Bits entsprechen, aus einer Speicherzelle ausgelesen werden, die einem Bit entspricht. In Fig. 20 bezeichnet das Bezugszeichen 11a einen Zeilendecoder, und 11b bezeichnet einen Spaltendecoder.
Jedoch wird in einem ROM unter Verwendung eines Banksystems, wenn die Anzahl von Unterbitleitungen, die mit einer Hauptbitleitung verbunden sind, erhöht wird, dann die Lastkapazität der Hauptbitleitung erhöht, so dass die Verzögerung bei einem Auslesen der Daten auch nachteilig erhöht wird. Zusätzlich wird, wenn die Anzahl von Bank-Tr, die mit einer Hauptbitleitung oder einer Hauptmasseleitung verbunden sind, erhöht wird, dann die Anzahl der Bankauswahlsignalleitungen auch erhöht. Somit wird das Flächenverhältnis der Bank-Tr zu den Speicher- Tr erhöht, so dass es schwierig wird, die Speicherzellen hoch zu integrieren.
Andererseits kann, wenn die Anzahl von Speicherzellen, die in einer Bank eingeschlossen sind, erhöht wird, dann das Flächenverhältnis der Bank-Tr zu den Speicher-Tr sicher verringert werden. Jedoch werden die Längen der Unterbitleitungen und jene der Untermasseleitungen erhöht, so dass der Widerstand in diesen Leitungen erhöht wird. Folglich wird das Bitleitungspotenzial einer Speicherzelle in nachteiliger Weise unterschiedlich in Abhängigkeit von der Position der Speicherzelle in der Bank, zu welcher die Speicherzelle gehört, oder der Position der Speicherzelle auf einer identischen Speicherzellenspalte, zu welcher die Speicherzelle gehört, so dass eine Spanne zwischen dem Bitleitungspotenzial und dem Referenzpegel verringert wird, und wobei die Verzögerung bei einem Auslesen der Daten in nachteiliger Weise erhöht wird. Es ist schwierig, ein derartiges Problem zu lösen, auch wenn der Betrag eines Bitleitungsstroms erhöht wird. Dies ist deswegen der Fall, weil, auch wenn der Bitleitungsstrom erhöht wird, das Bitleitungspotenzial immer noch unterschiedlich in Abhängigkeit von der Position in der Bank ist.
Somit wird in einem ROM gemäß einem herkömmlichen Banksystem, auch wenn die Speicherzellen, die in einer Bank eingeschlossen sind, gleiche Schwellwerte aufweisen, das Bitleitungspotenzial unter den Speicherzellen in Abhängigkeit von den Positionen davon in der Bank variiert. Dies ist deswegen der Fall, weil ein Widerstand auf einer Unterbitleitung zwischen einem Bank- Tr und dem Drain eines Speichertransistors und ein Widerstand auf einer Untermasseleitung zwischen einem Bank-Tr und der Source eines Speichertransistors in Abhängigkeit von der Position einer Speicherzelle in der Bank, zu welcher die Speicherzelle gehört, variiert werden.
In einem ROM unter Verwendung eines Banksystems ist jede der Unterbitleitungen und der Untermasseleitungen im Allgemeinen aus einer Diffusionsschicht gebildet. Deswegen wird das Bitleitungspotenzial in Abhängigkeit von der Position einer Speicherzelle in der Bank beträchtlich beeinträchtigt, weil eine derartige Schicht einen hohen Widerstand aufweist.
Fig. 24 zeigt eine allgemein verwendete Konfiguration für einen ROM 200 unter Verwendung eines herkömmlichen Banksystems. In dem ROM 200 gemäß diesem Banksystem sind Speicherzellen M1 und M2 auf der Seite eines Bank-Tr 11 angeordnet, der mit einer Hauptbitleitung 41 verbunden ist. Beispielsweise ist in der Speicherzelle M2 der Widerstand auf einer Unterbitleitung 31 zwischen dem Drain der Speicherzelle M2 und dem Bank-Tr 11 niedrig, wohingegen der Widerstand auf der Untermasseleitung 32 zwischen der Source der Speicherzelle M2 und einem Bank-Tr 13 hoch ist.
Andererseits sind Speicherzellen M6 und M7 auf der Seite des Bank-Tr 13 angeordnet, die mit einer Hauptbitleitung 42 verbunden ist. Beispielsweise ist in der Speicherzelle M6 der Widerstand auf der Unterbitleitung 31 zwischen dem Dram der Speicherzelle M6 und dem Bank-Tr 11 hoch, wohingegen der Widerstand auf der Untermasseleitung 32 zwischen der Source der Speicherzelle M6 und dem Bank-Tr 13 niedrig ist. In Fig. 24 bezeichnen M und M1 bis M8 Speicherzellen; 33 bezeichnet eine Unterbitleitung; 34 bezeichnet eine Untermasseleitung; 51 bezeichnet eine Datenleitung; 52 bezeichnet eine Masseleitung; 12 und 14 bezeichnen Bank-Tr; 21 und 22 bezeichnen Spaltenauswahltransistoren; Last bezeichnet eine Last, die mit der Datenleitung 51 verbunden ist; WL1 bis WL32 bezeichnen Wortleitungen; und BS1 bis BS4 bezeichnen Bankauswahlleitungen.
Fig. 25 zeigt eine weitere Konfiguration für einen ROM 200a unter Verwendung eines herkömmlichen Banksystems. In Fig. 25 bezeichnen die gleichen Bezugszeichen wie jene in Fig. 24 verwendeten die gleichen Komponenten wie jene des in Fig. 24 gezeigten ROM 200. In dem ROM 200a sind Speicherzellen M1 bis M4 in der Nähe der Bank-Tr 11 bis 14 angeordnet. Beispielsweise ist in der Speicherzelle M3 sowohl der Widerstand auf einer Unterbitleitung 33 zwischen dem Drain der Speicherzelle M3 und einem Bank-Tr 13, als auch der Widerstand auf der Untermasseleitung 32 zwischen der Source der Speicherzelle M3 und einem Bank-Tr 12 niedrig.
Andererseits sind Speicherzellen M5 bis M8 weit entfernt von den Bank-Tr 11 bis 14 angeordnet. Beispielsweise ist in der Speicherzelle M7 sowohl der Widerstand auf der Unterbitleitung 33 zwischen dem Drain der Speicherzelle M7 und dem Bank-Tr 13, als auch der Widerstand auf der Untermasseleitung 32 zwischen der Source der Speicherzelle M7 und dem Bank-Tr 12 hoch.
Der Widerstandswert auf einer Unterbitleitung oder einer Untermasseleitung, die mit einer Speicherzelle verbunden ist, wird in einer derartigen Weise variiert, die von der Entfernung zwischen der Speicherzelle und dem Bank-Tr auf der Leitung abhängt. Dies ist deswegen der Fall, weil jede der Unterbitleitungen und der Untermasseleitungen aus einer Diffusionsschicht gebildet ist und einen Widerstand höher als jenen einer Hauptbitleitung oder jenen einer Hauptmasseleitung aufweist, die aus einer metallischen Verdrahtung gebildet ist.
Andererseits wird in dem multivalenten ROM, der oben beschrieben ist, ein Auslesen durchgeführt, indem ein Erfassungsverstärker veranlasst wird, ein Bitleitungspotenzial mit einem Referenzpegel bezüglich jeder Schwellenspannung zu vergleichen. Jedoch ist in einem derartigen multivalenten ROM eine kleine Spanne vorhanden, insbesondere zwischen den Bitleitungspotenzialen bezüglich jeder Schwellenspannung. Deswegen wird eine Diskrepanz zwischen dem Bitleitungspotenzial und dem Referenzpegel herbeigeführt, so dass es manchmal schwierig wird, einen korrekten Wert auszulesen.
Als Nächstes wird beschrieben werden, wie die Stromspannungscharakteristika einer Speicherzelle in Abhängigkeit von der Position der Speicherzelle in einer Bank, zu welcher die Speicherzelle gehört, variiert werden.
Fig. 21 zeigt eine Beziehung zwischen der Position einer Speicherzelle in einem Speicherzellenfeld und einem Pfad des Stroms, der durch die Speicherzelle fließt. Fig. 22 zeigt im Vergleich die Stromspannungscharakteristika, die bezüglich der Strompfade und der Schwellwerte von Speicherzellen gezeichnet sind, wie auch die Stromspannungscharakteristika einer Last L.
In der Schaltungskonfiguration, die in der Fig. 21 gezeigt ist, sind Speicherzellen M1a und M2a mit einer Hauptbitleitung 41 und einer Hauptmasseleitung 42 in Übereinstimmung mit Bankauswahlsignalen BS1 bzw. BS3 verbunden. Wenn der Pegel einer Wortleitung WL2 hoch ist, wird die Speicherzelle M1a gewählt. Andererseits wird, wenn der Pegel einer Wortleitung WL31 hoch ist, die Speicherzelle M2a gewählt.
Zusätzlich ist, da die Speicherzelle M1a auf der Seite eines ersten Bank-Tr 11 angeordnet ist und die Speicherzelle M2a auf der Seite eines zweiten Bank-Tr 13 angeordnet ist, der Widerstandswert auf einer Unterbitleitung 31 zwischen dem Drain der Speicherzelle M1a und dem Bank-Tr 11 relativ niedrig, während der Widerstandswert R2 auf einer Unterbitleitung 32 zwischen der Source der Speicherzelle M1a und dem Bank-Tr 13 relativ hoch ist. Andererseits ist der Widerstandswert R1 auf der Hauptbitleitung 31 zwischen dem Drain der Speicherzelle M2a und dem Bank-Tr 11 relativ hoch, während der Widerstandswert auf der Unterbitleitung 32 zwischen der Source der Speicherzelle M2a und dem Bank-Tr 13 relativ niedrig ist.
In diesem Fall wird der Widerstand zwischen dem Drain einer Speicherzelle und der Hauptbitleitung 41 gleich der Summe des EIN-Widerstands des Bank-Tr 11 und des Verdrahtungswiderstands der Unterbitleitung 31, während der Widerstand zwischen der Source einer Speicherzelle und der Hauptbitleitung 42 gleich der Summe des EIN-Widerstands des Bank-Tr 13 und des Verdrahtungswiderstands der Unterbitleitung 32 wird.
Wenn eine Information, die in der Speicherzelle M1a gespeichert ist, ausgelesen wird, fließt ein Strom durch einen Strompfad 1. Andererseits fließt, wenn eine Information, die in der Speicherzelle M2a gespeichert ist, ausgelesen wird, ein Strom durch einen Strompfad 2.
In diesem Fall verursacht, auch wenn die Schwellwerte der Speicherzellen gleich sind und die Potenziale der Wortleitungen gleich sind, eine Erhöhung in dem Source-Potenzial der Speicherzelle eine Abnahme in einer Spannung Vgs zwischen dem Gate und der Source des Speichertransistors, der die Speicherzelle bildet, so dass der EIN-Widerstand der Speicherzelle erhöht wird. Folglich verursacht eine Abnahme in dem Bitleitungsstrom eine Abnahme in dem Bitleitungspotenzial. Mit anderen Worten, die Gate-Source-Spannung Vgs ist variabel in Abhängigkeit von der Position der Speicherzelle, so dass der EIN-Widerstand der Speicherzelle variiert wird, und wobei das Bitleitungspotenzial auch variiert wird.
Zusätzlich entspricht, da der Auslesestrom durch sowohl die Speicherzellen M1a als auch M2a über die gleiche Last L fließt, die Beziehung zwischen dem Strom, der durch eine Bitleitung fließt, und dem Potenzial, das in der Bitleitung erzeugt wird, den Strompfaden und den Schwellenspannungen der Speicherzellen, wie durch die Kurven K1H, K1L, K2H und K2L in Fig. 22 gezeigt. In Fig. 22 zeichnen die Kurven K1H und K1L die Charakteristika in dem Fall eines Auslesens der Information, die in der Speicherzelle M1a gespeichert ist; K1H stellt die Charakteristika dar, die erhalten werden, wenn der Schwellwert der Speicherzelle M1a hoch ist; und K1L stellt die Charakteristika dar, die erhalten werden, wenn der Schwellwert der Speicherzelle M1a niedrig ist. Andererseits zeichnen die Kurven K2H und K2L die Charakteristika in dem Fall eines Auslesens der Information, die in der Speicherzelle M1a gespeichert ist; K2H stellt die Charakteristika dar, die erhalten werden, wenn der Schwellwert der Speicherzelle M2a hoch ist; und K2L stellt die Charakteristika dar, die erhalten werden, wenn der Schwellwert der Speicherzelle M2a niedig ist. Überdies stellt der Graph L&sub0; die Stromspannungscharakteristika der Last L dar.
In dem Fall eines Auslesens der Information, die in der Speicherzelle M1a gespeichert ist, werden die Bitleitungspotenziale die Werte a1 und a2, die den Schwellwerten der Speicherzelle M1a entsprechen. Andererseits werden, in dem Fall eines Auslesens der Information, die in der Speicherzelle M2a gespeichert ist, die Bitleitungspotenziale die Werte b1 und b2, die den Schwellwerten der Speicherzelle M2a entsprechen.
Da die Information von einer Speicherzelle ausgelesen wird, indem ein Erfassungsverstärker dazu veranlasst wird, ein Bitleitungspotenzial und ein Referenzpotenzial zu vergleichen, verringert die Variation in dem Bitleitungspotenzial die Auslesespanne.
Der ROM unter Verwendung eines Banksystems, der in der japanischen offengelegten Patentpublikation Nr. 5-167042 offenbart ist, weist ein ähnliches Problem zu jenem des herkömmlichen ROM auf, der oben beschrieben ist. Nachstehend wird ein derartiges Problem kurz beschrieben werden.
Fig. 23 zeigt eine äquivalente Schaltung des ROM, der in dieser Publikation beschrieben ist. In dem ROM mit einer derartigen Konfiguration ist eine Hauptbitleitung 6 mit Bitleitungen. B1, B3 und B2 über Spaltenauswahltransistoren Q11, Q12 bzw. Q22 verbunden, während eine virtuelle Masseleitung 7 mit Bitleitungen B4, B3 und B5 über Spaltenauswahltransistoren Q13, Q23 bzw. Q24 verbunden ist. In Fig. 23 bezeichnet Q einen Spaltenauswahltransistor, und M bezeichnet eine Speicherzelle.
In diesem Fall werden, in dem Fall eines Lesens der Information, die in einer Speicherzelle M03 gespeichert ist, die Pegel der Auswahlleitungen S1 und S2 H (hoch) bzw. L (niedrig). Wenn eine Wortleitung WL0 gewählt wird, wird ein Strompfad Y eingerichtet. Andererseits werden, in dem Fall eines Lesens der Information, die in einer Speicherzelle M152 gespeichert ist, die Pegel der Auswahlleitungen S1 und S2 L bzw. H. Wenn eine Wortleitung WL15 hoch geht, wird ein Strompfad X eingerichtet.
Hierin wird der Pegel der Auswahlleitung S2 H in dem Fall eines Lesens der Information von den Speicherzellen M02 bis M152, während der Pegel der Auswahlleitung S1 H in dem Fall eines Lesens der Information von den Speicherzellen M03 bis M153 wird, so dass ein optimaler Strompfad entsprechend der Positionen der Speicherzellen nicht eingerichtet werden kann. Somit weist eine Speicherzelle, die nahe bei einer Auswahlleitung angeordnet ist, einen unterschiedlichen Widerstand in einem Strompfad, der eingerichtet wird, wenn die Leitung gewählt wird, von jenem einer Speicherzelle auf, die entfernt von der Auswahlleitung angeordnet ist. Deswegen wird, wenn das Bitleitungspotenzial variiert wird, dann eine Diskrepanz zwischen dem Bitleitungspotenzial und dem Referenzpegel verursacht, so dass es schwierig wird, einen korrekten Wert auszulesen.

Zusammenfassung der Erfindung

Die Halbleiterspeicherungsvorrichtung dieser Erfindung schließt ein: Ein Speicherzellenfeld, das durch ein Anordnen einer Vielzahl von Speicherzellen in einer Matrix gebildet ist, wobei jede der Vielzahl von Speicherzellen aus einem Speichertransistor gebildet ist; eine erste Hauptbitleitung und eine zweite Hauptbitleitung zum Auslesen von Information aus einer gewählten Speicherzelle, wobei ein vorbestimmtes Potenzial an jede der ersten und zweiten Hauptbitleitungen angelegt wird; eine Vielzahl von ersten Unterbitleitungen und eine Vielzahl von zweiten Unterbitleitungen, die bereitgestellt sind, um so den jeweiligen Spalten der Speicherzellen zu entsprechen, wobei jede der ersten und zweiten Unterbitleitungen als entweder eine gemeinsame Source oder ein gemeinsames Drain für die Speichertransistoren wirkt, die die Speicherzellen bilden; eine Vielzahl von Wortleitungen, die bereitgestellt sind, um so den jeweiligen Zeilen der Speicherzellen zu entsprechen, wobei jede der Wortleitungen mit Gates der Speichertransistoren verbunden ist, die die Speicherzellen bilden; einen ersten Bankauswahltransistor, der zwischen einer der ersten Unterbitleitungen und der ersten Hauptbitleitung verbunden ist, zum Auswählen einer der Spalten der Speicherzellen; einen zweiten Bankauswahltransistor, der zwischen einer der zweiten Unterbitleitungen und der zweiten Hauptbitleitung verbunden ist, zum Auswählen einer der Spalten der Speicherzellen; und Bankauswahlleitungen, von welchen jede für eine der Bankauswahltransistoren bereitgestellt und mit einem Gate davon verbunden ist. Ein bestimmtes Potenzial, das einer Position einer gewählten Wortleitung in dem Speicherzellenfeld entspricht, wird an zumindest eine der Bankauswahlleitungen als ein EIN- Potenzial für den zugeordneten Bankauswahltransistor angelegt.
In einer Ausführungsform ist die gewählte Bankauswahlleitung mit einem gewählten Bankauswahltransistor verbunden, der wiederum mit einer der ersten und zweiten Hauptbitleitungen verbunden ist, wobei an dieser Hauptbitleitung ein niedrigeres Potenzial angelegt ist.
In einer weiteren Ausführungsform ist das bestimmte Potenzial, das der Position der gewählten Wortleitung in dem Speicherzellenfeld entspricht, an jede der Bankauswahlleitungen als das EIN-Potenzial für die zugeordneten Bankauswahltransistoren angelegt.
In noch einer weiteren Ausführungsform ist die Vielzahl von Wortleitungen in einer Richtung entlang der Spalten der Speicherzellen derart geteilt, dass eine Vielzahl von Wortleitungsgruppen gebildet wird, und das bestimmte Potenzial, das an die Bankauswahlleitungen als das EIN-Potenzial für die zugeordneten Bankauswahltransistoren anzulegen ist, ist ein Potenzial, das einem Ort der Wortleitungsgruppe entspricht, zu welcher die gewählte Wortleitung gehört.
In noch einer weiteren Ausführungsform ist die gewählte Bankauswahlleitung mit dem gewählten Bankauswahltransistor verbunden, der wiederum mit einer der ersten und zweiten Hauptbitleitungen verbunden ist, wobei an diese Hauptbitleitung ein niedrigeres Potenzial angelegt ist, und das bestimmte Potenzial. das der gewählten Bankauswahlleitung zuzuführen ist, wird höher, wenn eine Entfernung zwischen der gewählten Speicherzelle und dem gewählten Bankauswahltransistor länger wird.
In noch einer weiteren Ausführungsform schließt die Halbleiterspeicherungsvorrichtung weiter einen Referenzspannungsgenerator zum Erzeugen eines bestimmten Potenzials, das an die Bankauswahlleitungen als das EIN-Potenzial für die zugeordneten Bankauswahltransistoren anzulegen ist, ein und ein Referenzpotenzial, das von dem Referenzspannungsgenerator erzeugt wird, wird als eine Energiespannung für einen Bankauswahlleitungstreiber zum Treiben der Bankauswahlleitungen verwendet.
Vorzugsweise schließt der Referenzspannungsgenerator ein: Eine Vielzahl von resistiven Elementen, die seriell zwischen einem ersten Referenzpotenzial und einem zweiten Referenzpotenzial verbunden sind, zum resistiven Teilen einer Spannung zwischen den beiden Referenzpotenzialen; eine Vielzahl von geteilten Schaltern, wobei jeder der geteilten Schalter zwischen einem Anschluss eines der resistiven Elemente und einem gemeinsam verbundenen Knoten verbunden ist; einen Energiezufuhrschalter mit einem Anschluss, der mit dem ersten Referenzpotenzial verbunden ist, und dem anderen Anschluss, der als ein Ausgangsanschluss zum Ausgeben des Referenzpotenzials für den Bankauswahlleitungstreiber dahindurch wirkt; und einen Komparator zum Vergleichen eines Potenfials an dem gemeinsam verbundenen Knoten der geteilten Schalter mit einem Potenzial an dem anderen Anschluss des Energieversorgungsschalters, wodurch ein Potenzials entsprechend eines Vergleichsergebnisses als eine Spannung zum Steuern von EIN/AUS-Zuständen des Energieversorgungsschalters ausgegeben wird. Ein vorbestimmter der Vielzahl von geteilten Schaltern wird auf der Grundlage entweder eines Signals, das die gewünschte Wortleitung anzeigt, oder eines Signals, das die Wortleitungsgruppe anzeigt, zu welcher die gewählte Wortleitung gehört, leitfähig gemacht, wodurch ein Potenzial auf einem gewünschten Pegel an dem Ausgangsanschluss des Energieversorgungsschalters erzeugt wird.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung schließt die Halbleiterspeicherungsvorrichtung ein: Ein Speicherzellenfeld, das durch ein Anordnen einer Vielzahl von Speicherzellen in einer Matrix gebildet ist, wobei jede der Vielzahl von Speicherzellen aus einem Speichertransistor gebildet ist; eine Vielzahl von Bitleitungen, die bereitgestellt sind, um so den jeweiligen Spalten der Speicherzellen zu entsprechen, zum Auslesen von Information von den Speicherzellen; eine Vielzahl von Wortleitungen, die bereitgestellt ist, um so den jeweiligen Zeilen der Speicherzellen zu entsprechen, wobei jede der Wortleitungen mit Gates der Speichertransistoren verbunden ist, die die Speicherzellen bilden; einen Controller zum Erzeugen eines vorbestimmten Steuersignals in Übereinstimmung mit einer Position einer gewählten Wortleitung in dem Speicherzellenfeld; und einer Lastschaltung, die mit zumindest einer der Vielzahl von Bitleitungen über einen Auswahltransistor verbunden ist und derart konfiguriert ist, dass Lasteigenschaften davon in Übereinstimmung mit dem Steuersignal variabel sind.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfasst die Halbleiterspeicherungsvorrichtung: Ein Speicherzellenfeld, das durch ein Anordnen einer Vielzahl von Speicherzellen in einer Matrix gebildet ist, wobei jede der Vielzahl von Speicherzellen aus einem Speichertransistor gebildet ist; eine Unterbitleitung und eine Untermasseleitung, die abwechselnd derart angeordnet sind, dass entweder die Unterbitleitung oder die Untermasseleitung jeder Spalte der Speicherzellen entspricht; eine Datenleitung zum Ausgeben von Daten der Speicherzellen; eine Lastschaltung, die mit der Datenleitung verbunden ist und derart konfiguriert ist, dass Lasteigenschaften davon in Übereinstimmung mit einem vorbestimmten Steuersignal variabel sind; eine Hauptbitleitung, die mit der Datenleitung über einen Spaltenauswahltransistor verbunden ist; eine Hauptmasseleitung, die mit einer Masseleitung über einen weiteren Spaltenauswahltransistor verbunden ist; einen ersten Bankauswahltransistor, der auf einer Seite der Spalte der Speicherzellen in dem Speicherzellenfeld angeordnet ist und zwischen · der Hauptbitleitung und der Unterbitleitung verbunden ist; einen zweiten Bankauswahltransistor, der auf der anderen Seite der Spalte der Speicherzellen in dem Speicherzellenfeld angeordnet ist und zwischen der Hauptmasseleitung und der Untermasseleitung verbunden ist; und eine Vielzahl von Wortleitungen, die bereitgestellt sind, um so den jeweiligen Zeilen der Speicherzellen zu entsprechen, und die in einer Richtung entlang der Spalten der Speicherzellen derart geteilt sind, dass eine Vielzahl von Wortleitungsgruppen gebildet werden, wobei jede der Wortleitungsgruppen mit Gates der Speichertransistoren verbunden ist, die die Speicherzellen bilden. Wenn eine der Vielzahl von Wortleitungen gewählt ist, werden die Lasteigenschaften der Schaltung in Abhängigkeit von dem Steuersignal, das der Wortleitungsgruppe entspricht, zu welcher die gewählte Wortleitung gehört, geschaltet.
Vorzugsweise sind eine oder zwei der Unterbitleitungen mit der Hauptbitleitung über den ersten Bankauswahltransistor verbunden, und zumindest zwei der Untermasseleitungen sind mit der Hauptbitleitung über den zweiten Bankauswahltransistor verbunden. Wenn einer der ersten Bankauswahltransistoren und einer der zweiten Bankauswahltransistoren gewählt sind, sind die Hauptbitleitung und die Unterbitleitung, die daran angrenzt, elektrisch miteinander verbunden, und die Hauptmasseleitung und die Untermasseleitung, die daran angrenzen, sind elektrisch miteinander verbunden.
Gemäß noch einem weiteren Aspekt der vorliegenden Erfindung schließt die Halbleiterspeicherungsvorrichtung ein: Ein Speicherzellenfeld, das durch ein Anordnen einer Vielzahl von Speicherzellen in einer Matrix gebildet ist, wobei jede der Vielzahl von Speicherzellen aus einem Speichertransistor gebildet ist; eine erste Unterbitleitung, eine zweite Unterbitleitung, eine dritte Unterbitleitung und eine vierte Unterbitleitung, die wiederholt in einer vorbestimmten Reihenfolge derart angeordnet sind, dass irgendeine der Unterbitleitungen jeder Spalte der Speicherzellen entspricht; eine Datenleitung zum Ausgeben von Daten der Speicherzellen; eine Lastschaltung, die mit der Datenleitung verbunden ist und derart konfiguriert ist, dass Lasteigenschaften davon in Übereinstimmung mit einem vorbestimmten Steuersignal variabel sind; eine Hauptbitleitung, die mit der Datenleitung über einen Spaltenauswahltransistor verbunden ist; eine Hauptmasseleitung, die mit einer Masseleitung über einen weiteren Spaltenauswahltransistor verbunden ist; und eine Vielzahl von Wortleitungen, die bereitgestellt sind, um so den jeweiligen Zeilen von Speicherzellen zu entsprechen, und in einer Richtung entlang der Spalten der Speicherzellen derart geteilt sind, dass eine Vielzahl von Wortleitungsgruppen gebildet werden, wobei jede der Wortleitungsgruppen mit Gates der Speichertransistoren verbunden ist, die die Speicherzellen bilden. Die erste Unterbitleitung ist mit der Hauptmasseleitung über einen ersten Bankauswahltransistor auf einer Seite des Speicherzellenfeldes verbunden und ist mit der Hauptbitleitung über einen zweiten Bankauswahltransistor auf der anderen Seite des Speicherzellenfeldes verbunden. Die zweite Unterbitleitung ist mit der Hauptmasseleitung über die ersten bzw. zweiten Bankauswahltransistoren auf beiden Seiten des Speicherzellenfelds verbunden. Die dritte Unterbitleitung ist mit der Hauptbitleitung über dem ersten Bankauswahltransistor auf einer Seite des Speicherzellenfelds verbunden und ist mit der Hauptmasseleitung über den zweiten Bankauswahltransistor auf der anderen Seite des Speicherzellenfelds verbunden. Und die vierte Unterbitleitung ist mit der Hauptbitleitung über die ersten bzw. zweiten Bankauswahltransistoren auf beiden Seiten des Speicherzellenfelds verbunden. Wenn eine der Vielzahl von Wortleitungen gewählt wird, werden die Lasteigenschaften der Lastschaltung in Abhängigkeit eines Steuersignals, das einer Wortleitungsgruppe entspricht, zu welcher die gewählte Wortleitung gehört, geschaltet.
Gemäß noch einem weiteren Aspekt der vorliegenden Erfindung schließt die Halbleiterspeicherungsvorrichtung ein: Ein Speicherzellenfeld, das durch ein Anordnen einer Vielzahl von Speicherzellen in einer Matrix gebildet ist, wobei jede der Vielzahl von Speicherzellen auf einem Speichertransistor gebildet ist; eine Vielzahl von Unterbitleitungen, die bereitgestellt sind, um so den jeweiligen Spalten der Speicherzellen zu entsprechen; eine Datenleitung zum Ausgeben von Daten der Speicherzellen; eine erste Hauptbitleitung und eine zweite Hauptbitleitung, die mit der Datenleitung über einen ersten Spaltenauswahltransistor und mit einer Masseleitung über einen zweiten Spaltenauswahltransistor verbunden sind; ein erster Bankauswahltransistor, der mit der ersten Hauptbitleitung und einer von zwei benachbarten Unterbitleitungen verbunden ist; einen zweiten Bankauswahltransistor, der mit der zweiten Hauptbitleitung und der anderen der beiden benachbarten Unterbitleitungen verbunden ist; eine Vielzahl von Wortleitungen, die bereitgestellt sind, um so den jeweiligen Zeilen der Speicherzellen zu entsprechen, wobei jede der Wortleitungen mit Gates der Speichertransistoren verbunden ist, die die Speicherzellen bilden; einen Controller zum Erzeugen eines vorbestimmten Steuersignals in Übereinstimmung mit einer Position einer gewählten Wortleitung in dem Speicherzellenfeld. Ein erster Zustand, wo die erste Hauptbitleitung elektrisch mit der Datenleitung verbunden ist und die zweite Hauptbitleitung elektrisch mit der Masseleitung verbunden ist, und ein zweiter Zustand, wo die erste Hauptbitleitung elektrisch mit der Masseleitung verbunden ist und die zweite Hauptbitleitung elektrisch mit der Datenleitung verbunden ist, werden in Übereinstimmung mit dem Steuersignal gewählt.
Gemäß noch einem weiteren Aspekt der vorliegenden Erfindung schließt die Halbleiterspeicherungsvorrichtung ein: Ein Speicherzellenfeld, das durch ein Anordnen einer Vielzahl von Speicherzellen in einer Matrix gebildet ist, wobei jede der Vielzahl von Speicherzellen aus einem Speichertransistor gebildet ist; eine erste Unterbitleitung und eine zweite Unterbitleitung, die abwechselnd derart bereitgestellt sind, dass entweder die erste Unterbitleitung oder die zweite Unterbitleitung jeder Spalte der Speicherzellen entspricht; eine Datenleitung zum Ausgeben von Daten der Speicherzellen; eine erste Hauptbitleitung, die mit der Datenleitung über einen ersten Spaltenauswahltransistor und mit einer Masseleitung über einen zweiten Spaltenauswahltransistor verbunden ist; eine zweite Hauptbitleitung, die mit der Datenleitung über einen dritten Spaltenauswahltransistor und mit der Masseleitung über einen vierten Spaltenauswahltransistor verbunden ist; einen ersten Bankauswahltransistor, der auf einer Seite der Spalte der Speicherzellen in dem Speicherzellenfeld verbunden ist und zwischen der ersten Hauptbitleitung und der ersten Unterbitleitung verbunden ist; einen zweiten Bankauswahltransistor, der auf der anderen Seite der Spalte der Speicherzellen in dem Speicherzellenfeld verbunden ist und zwischen der zweiten Hauptbitleitung und der zweiten Unterbitleitung verbunden ist; und eine Vielzahl von Wortleitungen, die bereitgestellt sind, um so jeweiligen Zeilen der Speicherzellen zu entsprechen, und in eine erste Wortleitungsgruppe, die auf einer Seite des ersten Bankauswahltransistors gelegen ist, und eine zweite Wortleitungsgruppe, die auf einer Seite des zweiten Bankauswahltransistors gelegen ist, geteilt sind, wobei jede der Wortleitungen mit Gates der Speichertransistoren verbunden sind, die die Speicherzellen bilden. Wenn eine der Wortleitungen, die zu der ersten Wortleitungsgruppe gehört, gewählt ist, werden die zweiten und dritten Spaltenauswahltransistoren gewählt, so dass die erste Hauptbitleitung elektrisch mit der Masseleitung verbunden ist und die zweite Hauptbitleitung elektrisch mit der Datenleitung verbunden ist. Wenn eine der Wortleitungen, die zu der zweiten Wortleitungsgruppe gehören, gewählt ist, werden die ersten und vierten Spaltenauswahltransistoren gewählt, so dass die zweite Hauptbitleitung elektrisch mit der Masseleitung verbunden ist und die erste Hauptbitleitung elektrisch mit der Datenleitung verbunden ist.
Vorzugsweise ist jede der ersten Wortleitungsgruppe und der zweiten Wortleitungsgruppe in zwei oder mehrere Wortleitungsuntergruppen geteilt, und eine Lastschaltung ist bereitgestellt, die mit der Datenleitung verbunden ist und derart konfiguriert ist, dass Lasteigenschaften davon variabel in Übereinstimmung mit einem vorbestimmten Steuersignal sind, und wenn eine der Wortleitungen gewählt wird, werden die Lasteigenschaften der Lastschaltung in Übereinstimmung mit einem Steuersignal, das der Wortleitungsuntergruppe entspricht, zu welcher die gewählte Wortleitung gehört, geschaltet.
In einer Ausführungsform ist jede der Speicherzellen so konfiguriert, eine Information entsprechend dreier oder mehrere Potenzialpegel, die einen multivalenten ROM bilden, beizubehalten.
In einer weiteren Ausführungsform ist eine Vielzahl von Speicherzellenfeldern auf einem Halbleitersubstrat bereitgestellt, wobei jedes der Speicherzellenfelder eine Vielzahl von Speicherzellen, die mit einer der Hauptbitleitungen und einer der Hauptmasseleitungen verbunden sind, umfasst, und ein Isolationsbereich zum elektrischen Isolieren benachbarter der Vielzahl von Speicherzellenfeldern ist durch eine Vielzahl von isolierenden Speicherzellen gebildet, die in einer Spaltenrichtung bereitgestellt sind, wobei ein Schwellwert jeder der isolierenden Speicherzellen derart eingestellt ist, dass der Speichertransistor der Speicherzelle immer in einem nichtleitfähigen Zustand ungeachtet dessen ist, ob die Speicherzelle in einem gewählten Zustand oder in einem nicht-gewählten Zustand ist.
Vorzugsweise wird der Schwellwert jeder der isolierenden Speicherzellen durch ein Implantieren von Tonen in einem Bereich des Speichertransistors, der die Speicherzelle bildet, eingestellt.
Überdies weist jede der Speicherzellen zumindest zwei Schwellwerte auf, und einer dieser Schwellwerte dieser Speicherzellen ist derart eingestellt, dass der Speichertransistor der Speicherzelle immer in einem nicht-leitfähigen Zustand ist, ungeachtet dessen, ob die Speicherzelle in einem gewählten oder in einem nicht-gewählten Zustand ist, und der Schwellwert der Speicherzellen ist gleich dem Schwellwert der isolierenden Speicherzellen.
Nachstehend werden die Funktionen, die durch die vorliegende Erfindung erhältlich sind, beschrieben werden.
Gemäß der vorliegenden Erfindung wird ein Potenzial, das einer Position einer Wortleitung entspricht, die von dem Speicherzellenfeld gewählt wird, an eine Bankauswahlleitung, die mit dem Gate eines Bankauswahltransistors verbunden ist, als ein EIN-Potenzial für den Bankauswahltransistor angelegt, so dass es möglich ist, die Variation in dem Bitleitungspotenzial in Abhängigkeit von der Position einer Speicherzelle in einer Bank des ROM unter Verwendung eines Banksystems zu verringern.
Insbesondere kann durch ein Variieren des Potenzials einer Bankauswahlleitung (oder eines Gate-Potenzials) der EIN- Widerstand eines Bank-Tr variiert werden. Deswegen wird, in dem Fall eines Auslesens von Information, die in einer Speicherzelle gespeichert ist, die in der Nachbarschaft eines Bank-Tr auf der Drain-Seite der Speicherzelle angeordnet ist, das Potenziäl der Bankauswahlleitung, die dem Bank-Tr auf der Drain-Seite zugeordnet ist, eingestellt, niedrig zu sein, und das Potenzial der Bankauswahlleitung, die einem Bank-Tr auf der Source-Seite zugeordnet ist, wird eingestellt, hoch zu sein. Andererseits wird, in dem Fall eines Auslesens von Information, die in einer Speicherzelle gespeichert ist, die in der Nähe eines Bank-Tr auf der Source-Seite einer Speicherzelle angeordnet ist, das Potenzial der Bankauswahlleitung, die dem Bank-Tr auf der Drain-Seite zugeordnet ist, eingestellt, hoch zu sein, und das Potenzial der Bankauswahlleitung, die dem Bank-Tr auf der Source-Seite zugeordnet ist, wird eingestellt, niedrig zu sein. Folglich ist es möglich, die Unterschiede zwischen der Summe des Verdrahtungswiderstands der Unterbitleitung auf der Drain-Seite der Speicherzelle und des EIN-Widerstands eines Bank-Tr auf der Unterbitleitung und der Summe des Verdrahtungswiderstands einer Unterbitleitung auf der Source-Seite einer Speicherzelle und des EIN-Widerstands eines Bank-Tr auf der Unterbitleitung in Abhängigkeit von der Position der Speicherzelle in einer Bank zu verringern.
Zusätzlich wird gemäß der vorliegenden Erfindung ein Potenzial. das der Position einer Wortleitung entspricht, die von dem Speicherzellenfeld gewählt wird, an eine Bankauswahlleitung eines Bankauswahltransistors, der entweder mit der ersten Hauptbitleitung oder der zweiten Hauptbitleitung verbunden ist, wobei an die Hauptbitleitung ein niedrigeres Potenzial angelegt ist, als ein EIN-Potenzial für den Bankauswahltransistor angelegt. Somit ist es möglich, die Variation in dem Bitleitungspotenzial in Abhängigkeit von der Position einer Speicherzelle in einer Bank in einem ROM unter Verwendung eines Banksystems zu verringern.
In Kürze weist, da ein Bank-Tr auf der Drain-Seite einer Speicherzelle eine niedrigere Source-Drain-Spannung Vds und eine niedrigere Gate-Source-Spannung Vgs verglichen mit einem Bank- Tr auf der Source-Seite der Speicherzelle aufweist, der Bank- Tr auf der Drain-Seite einen höheren EIN-Widerstand auf und wird durch einen Widerstand auf der Unterbitleitung weniger beeinträchtigt.
Deswegen kann, indem nur das Potenzial der Bankauswahlleitung eines Bank-Tr auf der Source-Seite variiert wird, d.h. indem das Potenzial der Bankauswahlleitung eines Bank-Tr auf der Source-Seite eingestellt wird, in dem Fall eines Auslesens von Information, die in einer Speicherzelle gespeichert ist, die in der Nähe eines Bank-Tr auf der Drain-Seite der Speicherzelle angeordnet ist, oder indem das Potenzial der Bankauswahlleitung eines Bank-Tr auf der Source-Seite eingestellt wird, in dem Fall eines Auslesens von Information, die in einer Speicherzelle gespeichert ist, die in der Nähe eines Bank-Tr auf der Source-Seite der Speicherzelle angeordnet ist, niedrig zu sein, der Unterschied zwischen der Summe des Verdrahtungswiderstands der Unterbitleitung auf der Drain-Seite einer Speicherzelle und des EIN-Widerstands eines Bank-Tr auf der Unterbitleitung und der Summe des Verdrahtungswiderstands einer Unterbitleitung auf der Source-Seite einer Speicherzelle und des EIN-Widerstands eines Bank-Tr auf der Unterbitleitung in Abhängigkeit von der Position der Speicherzelle in einer Bank unter einer vereinfachten Konfiguration verringert werden.
Überdies ist gemäß der vorliegenden Erfindung eine Vielzahl von Wortleitungen in einer Richtung entlang der Spalten in den Speicherzellen geteilt, derart, dass eine Vielzahl von Wortleitungsgruppen gebildet wird. Ein Potenzial, das der Seite einer Wortleitungsgruppe entspricht, zu welcher eine gewählte Wortleitung gehört, in der Speicherzelle wird an eine Bankauswahlleitung als ein EIN-Potenzial für den Bankauswahltransistor auf der Bankauswahlleitung angelegt. Somit ist es möglich, die Variation in dem Bitleitungspotenzial in Abhängigkeit von der Position der Speicherzelle in einer Bank unter einer vereinfachten Konfiguration ohne irgendeinen Bedarf für ein Ändern des Potenzials einer Bankauswahlleitung für jede Wortleitung zu unterdrücken.
Überdies wird gemäß der vorliegenden Erfindung ein Potenzial an die Bankauswahlleitung eines Bankauswahltransistors angelegt, der mit entweder der ersten Hauptbitleitung oder der zweiten Hauptbitleitung verbunden ist, wobei an die Hauptbitleitung ein niedrigeres Potenzial als ein EIN-Potenzial für den Bankauswahltransistor angelegt wird, derart, dass das Potenzial höher wird, wenn eine Entfernung zwischen einer gewählten Speicherzelle und dem Bankauswahltransistor länger wird. Somit ist es möglich, die Variation in dem Bitleitungspotenzial in Abhängigkeit von der Position der Speicherzelle in einer Bank zu unterdrücken.
Spezifisch wird der Widerstand zwischen der Source einer Speicherzelle und der Hauptbitleitung gleich der Summe des Verdrahtungswiderstands einer Unterbitleitung und des EIN- Widerstands eines Bank-Tr. Der Verdrahtungswiderstand der Unterbitleitung wird höher, wenn die Entfernung zwischen der Speicherzelle und dem Bank-Tr länger wird. Deswegen kann, indem das Potenzial der Bankauswahlleitung eines Bank-Tr auf der Source-Seite einer Speicherzelle höher eingestellt wird, wenn die Unterbitleitung zwischen der Speicherzelle und dem Bank-Tr länger wird, der EIN-Widerstand des Bank-Tr verringert werden, und die Summe des Verdrahtungswiderstands der Unterbitleitung und des EIN-Widerstands des Bank-Tr kann eingestellt werden, ungeachtet der Position einer Speicherzelle in einer Bank konstant zu sein.
Gemäß der vorliegenden Erfindung wird ein Referenzspannungsgenerator zum Erzeugen einer gewünschten Referenzspannung, die an eine Bankauswahlleitung in Übereinstimmung mit einer gewählten Wortleitung anzulegen ist, derart konfiguriert, dass ein vorbestimmter einer Vielzahl von geteilten Schaltern auf der Basis eines Signals, das die gewählte Wortleitung anzeigt, oder eines Signals, das eine Wortleitungsgruppe anzeigt, zu welcher die gewählte Wortleitung gehört, leitfähig gemacht wird, und wodurch ein Potenzial auf einem gewünschten Pegel an dem Ausgangsanschluss eines Energieversorgungsschalters erzeugt wird. Somit kann eine gewünschte Referenzspannung, die an die Bankauswahlleitung anzulegen ist, nur durch ein Anlegen eines Auswahlsignals für eine Wortleitung an den geteilten Schalter erzeugt werden.
Gemäß der vorliegenden Erfindung ist ein Controller zum Erzeugen eines vorbestimmten Steuersignals in Übereinstimmung mit der Position einer gewählten Wortleitung in dem Speicherzellenfeld und eine Lastschaltung bereitgestellt, die mit zumindest einer der Vielzahl von Bitleitungen über einen Auswahltransistor verbunden ist und derart konfiguriert ist, dass die Lasteigenschaften variabel in Übereinstimmung mit dem Steuersignal sind. Somit ist es möglich, die Variation in dem Bitleitungspotenzial in Abhängigkeit von der Position einer Speicherzelle in einer Bank in einem ROM unter Verwendung eines Banksystems zu verringern und eine Auslesespanne zu erhöhen.
Gemäß der vorliegenden Erfindung ist eine Lastschaltung, die mit der Datenleitung verbunden ist und derart konfiguriert ist, dass die Lasteigenschaften davon variabel in Übereinstimmung mit einem vorbestimmten Steuersignal sind, bereitgestellt; eine Vielzahl von Wortleitungen sind in einer Richtung entlang der Spalten der Speicherzellen derart geteilt, dass eine Vielzahl von Wortleitungsgruppen gebildet werden; und wenn eine der Vielzahl von Wortleitungen gewählt wird, werden die Eigenschaften der Lastschaltung in Abhängigkeit von einem Steuersignal, das einer Wortleitungsgruppe entspricht, zu welcher die gewählte Wortleitung gehört, geschaltet. Somit ist es möglich, die Variation in dem Bitleitungspotenzial in Abhängigkeit von der Position einer Speicherzelle in einer Bank unter einer vereinfachten Konfiguration ohne irgendeinen Bedarf zum Ändern der Eigenschaften der Lastschaltung für jede Wortleitung zu unterdrücken.
Gemäß der vorliegenden Erfindung ist/sind eine oder zwei der Unterbitleitungen mit einer Hauptbitleitung verbunden, so dass die Erhöhung in der Lastkapazität der Hauptbitleitung auf einen minimalen Pegel unterdrückt werden kann und wodurch die Erhöhung in der Ausleseverzögerung unterdrückt werden kann.
Gemäß der vorliegenden Erfindung ist ein Controller zum Erzeugen eines vorbestimmten Steuersignals in Übereinstimmung mit der Position einer gewählten Wortleitung in dem Speicherzellenfeld bereitgestellt, und ein Zustand, wo die erste Hauptbitleitung und die zweite Hauptbitleitung jeweils elektrisch mit der Datenleitung und der Masseleitung verbunden sind, oder ein Zustand, wo die erste Hauptbitleitung und die zweite Hauptbitleitung jeweils elektrisch mit der Masseleitung und der Datenleitung verbunden sind, wird in Übereinstimmung mit dem Steuersignal gewählt. Somit ist es möglich, die Variation in dem Bitleitungspotenzial in Abhängigkeit von der Position einer Speicherzelle in einer Bank unter einer vereinfachten Konfiguration zu unterdrücken.
Gemäß der vorliegenden Erfindung ist sowohl die erste Wortleitungsgruppe als auch die zweite Wortleitungsgruppe, die durch ein Teilen der Wortleitungen erhalten werden, weiter in zumindest zwei Wortleitungsuntergruppen geteilt; eine Lastschaltung, die mit der Datenleitung verbunden ist, ist derart konfiguriert, dass die Lasteigenschaften davon variabel in Übereinstimmung mit einem vorbestimmten Steuersignal sind; und, wenn eine der Wortleitungen gewählt wird, werden Eigenschaften der Lastschaltung in Übereinstimmung mit einem Steuersignal, das der Wortleitungsuntergruppe entspricht, zu welcher die Wortleitung gehört, geschaltet. Somit ist es möglich, die Variation in dem Bitleitungspotenzial in Abhängigkeit von der Position einer Speicherzelle in einer Bank wirksamer zu unterdrücken.
Gemäß der vorliegenden Erfindung ist jede der Speicherzellen konfiguriert, um so eine Information beizubehalten, die drei oder mehreren Potenzialpegeln entspricht, die einen multivalenten ROM bilden, so dass es unwahrscheinlich wird, dass ein Auslesefehler in einem multivalenten ROM mit einer kleinen Spanne zwischen jedem Bitleitungspotenzial und jeder Schwellenspannung in Abhängigkeit von der Position einer Speicherzelle in einer Bank verursacht wird.
Gemäß der vorliegenden Erfindung ist ein Isolationsbereich zum elektrischen Isolieren benachbarter der Vielzahl von Speicherzellen gebildet, um eine Vielzahl von isolierenden Speicherzellen in einer Spaltenrichtung einzuschließen, wobei der Schwellwert jeder der isolierenden Speicherzellen derart eingestellt ist, dass der Speichertransistor jeder Speicherzelle immer in einem nicht-leitfähigen Zustand ungeachtet dessen ist, ob die Speicherzelle in einem gewählten Zustand oder in einem nicht-gewählten Zustand ist. Somit ist es möglich, benachbarte Speicherzellenfelder zu isolieren; zu verhindern, das ein Leckstrom von einem benachbarten Speicherzellenfeld erzeugt wird; eine Information von den Speicherzellen stabil auszulesen; die Fläche des Isolationsbereiches verglichen mit dem Fall zu verringern, wo ein Isolationsbereich aus einem isolierenden Oxidfilm gebildet wird; die Eigenschaften einer Speicherzelle benachbart zu dem Element-Isolationsbereich an jene einer internen Speicherzelle anzupassen; und die Information stabiler auszulesen.
Gemäß der vorliegenden Erfindung wird die nicht-leitfähige Speicherzelle durch ein Implantieren von Ionen zum Steuern eines Schwellwerts gefertigt. Folglich kann der Isolationsbereich des Speicherzellenfeldes durch ein einfaches Ändern der Dosis in dem Ionenimplantierungsprozess einfach gebildet werden.
Gemäß der vorliegenden Erfindung wird einer der Schwellwerte eines Speicher-Tr, der das multivalente ROM bildet, gleich dem Schwellwert eines Speicher-Tr zum Isolieren der Elemente eingestellt. Folglich ist es möglich, die Fertigungsprozessschritte der Speicherzelle oder jene des Element-Isolationsbereiches zu vereinfachen.
Somit die ermöglicht die hierin beschriebene Erfindung den Vorteil eines Bereitstellens einer Halbleiterspeicherungsvorrichtung, die die Variation des Pegels eines Potenzials, das auf einer Bitleitung ausgelesen wird, verringern kann, in Abhängigkeit von einer Position einer Speicherzelle in einer Bank, zu welcher die Speicherzelle gehört, wodurch eine Auslesespanne verbessert wird.
Diese und andere Vorteile der vorliegenden Erfindung werden für Durchschnittsfachleute auf ein Lesen und Verstehen der folgenden detaillierten Beschreibung unter Bezugnahme auf die zugehörigen Figuren hin offensichtlich werden.

Kurze Beschreibung der Zeichnungen

In den Zeichnungen zeigen:

Fig. 1 ein Schaltungsdiagramm, das einen ROM unter Verwendung eines Banksystems als eine Halbleiterspeicherungsvorrichtung in einem ersten Beispiel der vorliegenden Erfindung veranschaulicht, wobei insbesondere ein Speicherzellenfeld und ein Teil der peripheren Schaltungen davon als die Komponenten des ROM gezeigt sind;
Fig. 2 ein Schaltungsdiagramm, das einen ROM unter Verwendung eines Banksystems als eine Halbleiterspeicherungsvorrichtung in einem zweiten Beispiel der vorliegenden Erfindung veranschaulicht, wobei insbesondere ein Speicherzellenfeld und ein Teil der peripheren Schaltungen davon als die Komponenten des ROM gezeigt sind;
Fig. 3 ein Schaltungsdiagramm, das einen ROM unter Verwendung eines Banksystems als eine Halbleiterspeicherungsvorrichtung in einem dritten Beispiel der vorliegenden Erfindung veranschaulicht, wobei insbesondere ein Speicherzellenfeld und ein Teil der peripheren Schaltungen davon als die Komponenten des ROM gezeigt sind;
Fig. 4 ein Diagramm, das eine beispielhafte spezifische Schaltungskonfiguration für einen Treiber zeigt, der in dem ROM der ersten bis dritten Beispiele zum Treiben von Wortleitungen und Bankauswahlleitungen verwendet wird;
Fig. 5 ein Diagramm, das eine weitere exemplarische spezifische Schaltungskonfiguration für einen Treiber zeigt, der in dem ROM der ersten bis dritten Beispiele zum Treiben von Wortleitungen und Bankauswahlleitungen verwendet wird;
Fig. 6 ein Diagramm, das eine spezifische Schaltungskonfiguration für eine variable Energieversorgungsschaltung zeigt, die in dem ROM der ersten bis dritten Beispiele zum Zuführen eines Energiepotenzials zu einem Treiber für eine Bankauswahlleitung verwendet wird;
Fig. 7 ein Schaltungsdiagramm, das einen ROM unter Verwendung eines Banksystems als eine Halbleiterspeicherungsvorrichtung in einem vierten Beispiel der vorliegenden Erfindung veranschaulicht;
Fig. 8 ein Schaltungsdiagramm, das einen ROM unter Verwendung eine Banksystems als eine Halbleiterspeicherungsvorrichtung in einem fünften Beispiel der vorliegenden Erfindung veranschaulicht;
Fig. 9 ein Schaltungsdiagramm, das einen ROM unter Verwendung eines Banksystems als eine Halbleiterspeicherungsvorrichtung in einem sechsten Beispiel der vorliegenden Erfindung veranschaulicht;
Fig. 10 ein Schaltungsdiagramm, das einen ROM unter Verwendung eines Banksystems als eine Halbleiterspeicherungsvorrichtung in einem siebten Beispiel der vorliegenden Erfindung veranschaulicht;
Fig. 11A bis 11C
Diagramme, die einen ROM unter Verwendung eines Banksystems als eine Halbleiterspeicherungsvorrichtung in einem achten Beispiel der vorliegenden Erfindung veranschaulichen, wobei insbesondere Fig. 11A einen Teil des Speicherzellenfeldes des ROM zeigt; Fig. 11B eine Konfiguration für eine Umschaltschaltung zeigt, die in dem ROM zum Wählen der Verbindung zwischen einer Hauptbitleitung und einer Datenleitung oder der Verbindung zwischen der Hauptbitleitung und einer Masseleitung verwendet wird; und Fig. 11C eine spezifische Konfiguration für die Umschaltschaltung zeigt;
Fig. 12A und 12B
Diagramme, die einen ROM unter Verwendung eines Banksystems als eine Halbleiterspeicherungsvorrichtung in einem neunten Beispiel der vorliegenden Erfindung zeigen, wobei insbesondere Fig. 12A einen Teil des Speicherzellenfeldes des ROM zeigt; und Fig. 12B eine spezifische Konfiguration für eine Schaltung zum Erzeugen eines Umschaltsignals LS1 zeigt;
Fig. 13 ein Schaltungsdiagramm, das einen ROM unter Verwendung eines Banksystems als eine Halbleiterspeicherungsvorrichtung in einem zehnten Beispiel der vorliegenden Erfindung zeigt;
Fig. 14 eine ebene Ansicht, die eine Konfiguration für ein Speicherzellenfeld als eine Komponente für den ROM in dem zehnten Beispiel zeigt;
Fig. 15 ein Diagramm, das eine spezifische Schaltungskonfiguration für eine Lastschaltung als eine Komponente für den ROM in dem vierten Beispiel zeigt;
Fig. 16 einen Graphen, der Stromspannungs-(I-V-)Eigenschaften der Lastschaltung zeigt, die in Fig. 15 gezeigt ist;
Fig. 17 ein Blockdiagramm, das eine Konfiguration zum Schalten der Eigenschaften der Lastschaltung des ROM in dem vierten Beispiel veranschaulicht;
Fig. 18 einen Graphen, der die Variation in den Bitleitungspotenzialen in dem ROM in dem vierten Beispiel veranschaulicht;
Fig. 19 einen Graphen, der die Variation in den Bitleitungspotenzialen in einem Fall veranschaulicht, wo der ROM des vierten Beispiels ein multivalenter ROM ist;
Fig. 20 ein Blockdiagramm, das eine grundlegende Konfiguration für einen herkömmlichen multivalenten ROM zeigt;
Fig. 21 ein Diagramm, das die Pfade eines Stroms zeigt, der fließt, wenn eine Information von den Speicherzellen in einem ROM gemäß einem herkömmlichen Banksystem ausgelesen wird;
Fig. 22 einen Graphen, der die Variation. in den Bitleitungspotenzialen in Abhängigkeit von der Position einer Speicherzelle in einer Bank in einem ROM gemäß einem herkömmlichen Banksystem veranschaulicht;
Fig. 23 ein Schaltungsdiagramm, das eine Konfiguration für einen ROM zeigt, der in der japanischen offengelegten Patentpublikation Nr. 5-167042 beschrieben ist;
Fig. 24 ein Schaltungsdiagramm, das eine beispielhafte Konfiguration für ein Speicherzellenfeld in einem ROM gemäß eines herkömmlichen Banksystems zeigt;
Fig. 25 ein Schaltungsdiagramm, das eine weitere exemplarische Konfiguration für ein Speicherzellenfeld in einem ROM gemäß einem herkömmlichen Banksystem zeigt;
Fig. 26 ein Schaltungsdiagramm, das einen ROM unter Verwendung eines Banksystems als eine Halbleiterspeicherungsvorrichtung in einem elften Beispiel der vorliegenden Erfindung veranschaulicht; und
Fig. 27 ein Schaltungsdiagramm, das einen ROM unter Verwendung eines Banksystems als eine Halbleiterspeicherungsvorrichtung in einem zwölften Beispiel der vorliegenden Erfindung zeigt.
Beschreibung der bevorzugten Ausführungsformen Nachstehend wird die Erfindung im Wege veranschaulichender Beispiele unter Bezugnahme auf die zugehörigen Zeichnungen beschrieben werden.

Beispiel 1

Fig. 1 ist ein Schaltungsdiagramm, das einen ROM unter Verwendung eines Banksystems als eine Halbleiterspeicherungsvorrichtung in einem ersten Beispiel der vorliegenden Erfindung zeigt. Insbesondere zeigt sie ein Speicherzellenfeld und einen Teil der peripheren Schaltungen davon als die Komponenten des ROM.
In Fig. 1 bezeichnet das Bezugszeichen 100a den ROM unter Verwendung eines Banksystems in dem ersten Beispiel. Der ROM 100a schließt ein: Ein Speicherzellenfeld, das durch ein Anordnen einer Vielzahl von Speicherzellen M, M1, M2, M31 und M32 in einer Matrix gebildet ist, wobei jede aus einem Speichertransistor gebildet ist; und eine erste Hauptbitleitung 41 und eine zweite Hauptbitleitung 42 zum Auslesen der Information von der gewählten Speicherzelle. Ein vorbestimmtes Energiepotenzial wird an die Hauptbitleitung 41 angelegt, während ein Massepotenzial an die zweite Hauptbitleitung 42 angelegt wird. Das Speicherzellenfeld des ROM 100a ist weiter mit ersten Unterbitleitungen 31 und 33 und zweiten Unterbitleitungen 32 und 34 versehen, um so den jeweiligen Spalten der Speicherzellen zu entsprechen. Jede der ersten Unterbitleitungen 31 und 33 wirkt als ein gemeinsames Drain für die Speichertransistoren, die die Speicherzellen in den Spalten, die der ersten Hauptbitleitung entsprechen, bilden, während jede der zweiten Unterbitleitungen 32 und 34 als eine gemeinsame Source für die Speichertransistoren wirken, die die Speicherzellen in der Spalte, die der zweiten Unterbitleitung entspricht, bilden.
Das Speicherzellenfeld des ROM 100a ist weiter mit einer Vielzahl von Wortleitungen WL1, WL2, ... WL31 und WL32 versehen, um so den jeweiligen Zeilen der Speicherzellen zu entsprechen. Jede der Wortleitungen ist mit den Gates der Speichertransistoren verbunden, die die Speicherzellen in der Zeile bilden, die der Wortleitung entspricht. Ein erster Bankauswahltransistor 11 zum Wählen einer Spalte von Speicherzellen ist zwischen der ersten Unterbitleitung 31 und der ersten Hauptbitleitung 41 verbunden, und ein erster Bankauswahltransistor 12 zum Auswählen einer Spalte von Speicherzellen ist zwischen der ersten Unterbitleitung 33 und der ersten Hauptbitleitung 41 verbunden. Andererseits ist ein zweiter Bankauswahltransistor 13 zum Wählen einer Spalte von Speicherzellen zwischen der zweiten Unterbitleitung 32 und der zweiten Hauptbitleitung 42 verbunden, und ein zweiter Bankauswahltransistor 14 zum Wählen einer Spalte von Speicherzellen ist zwischen der zweiten Unterbitleitung 34 und der zweiten Hauptbitleitung 42 verbunden. Bankauswahlleitungen BS1 bis BS4 sind mit den jeweiligen Gates der Bankauswahltransistoren 11 bis 14 verbunden.
In diesem Beispiel ist jede Wortleitung mit einem Treiber 110a verbunden, welchen ein Energiepotenzial VC1 zugeführt wird. Der Treiber 110a ist konfiguriert, die jeweilige Wortleitung in Übereinstimmung mit einem Wortleitungsauswahlsignal zu treiben, das von einem Zeilenadressdecoder zugeführt wird.
Zusätzlich ist jede der Bankauswahlleitungen BS1 und BS2 mit einem Treiber 110c verbunden, welchem ein Energiepotenzial VB2 zugeführt wird; jede der Bankauswahlleltungen BS3 und BS4 ist mit einem Treiber 110b verbunden, welchem ein Energiepotenzial VB1 zugeführt wird; und jeder der Treiber 110b und 110c ist konfiguriert, die entsprechende Bankauswahlleitung in Übereinstimmung mit einem Bankauswahlsignal zu treiben, das von einem Spaltendecoder zugeführt wird.
Überdies wird in dem ersten Beispiel ein Potenzial, das der Position einer Wortleitung entspricht, die von dem Speicherzellenfeld gewählt wird, an jede der Bankauswahlleitungen als ein EIN-Potenzial für den Bankauswahltransistor, der der Bankauswahlleitung entspricht, angelegt.
Fig. 4 zeigt eine spezifische Schaltungskonfiguration für den Treiber 110 zum Treiben der Wortleitungen und der Bankauswahlleitungen. Der Treiber 110 schließt eine Treiberschaltung 1a erster Stufe und eine Treiberschaltung 1b zweiter Stufe ein. Die Treiberschaltung 1a erster Stufe ist seriell zwischen einer Energieversorgung zum Erzeugen des Potenzial VC1 und einem Massepotenzial verbunden und schließt einen p-Kanal-MOSFET 111 und einen n-Kanal-MOSFET 112 ein, deren Gates gemeinsam verbunden sind. Das gemeinsame Gate der MOSFETs 111 und 112 wirkt als ein Signaleingangsanschluss des Treibers 110.
Andererseits ist die Treiberschaltung 1b zweiter Stufe seriell zwischen einer zweiten Energieversorgung zum Erzeugen des Potenzials VB und einem Massepotenzial verbunden und schließt einen p-Kanal-MOSFET 113 und einen n-Kanal-MOSFET 114 ein, deren Gates gemeinsam verbunden sind. Das gemeinsame Gate der MOSFETs 113 und 114 ist mit dem Verbindungspunkt der MOSFETs 111 und 112 verbunden, die die Treiberschaltung 1a erster Stufe bilden, und der Verbindungspunkt der MOSFETs 113 und 114 wirkt als der Ausgangsanschluss des Treibers 110.
Es sollte erkannt werden, dass die Schaltungskonfiguration des Treibers nicht auf jene in Fig. 4 gezeigte beschränkt ist. Alternativ kann eine Schaltungskonfiguration, wie etwa die in Fig. 5 gezeigte, auch verwendet werden.
In Fig. 5 zeichnet das Bezugszeichen 120 einen Treiber, der zum Treiben der Wortleitungen und der Bankauswahlleitungen verwendet wird. Der Treiber 120 schließt eine Treiberschaltung 2a erster Stufe und eine Treiberschaltung 2b zweiter Stufe ein. Die Treiberschaltung 2a erster Stufe ist seriell zwischen einer ersten Energieversorgung zum Erzeugen des Potenzials VC1 und einem Massepotenzial verbunden und schließt einen p-Kanal- MOSFET 121 und einen n-Kanal-MOSFET 122 ein, deren Gates gemeinsam verbunden sind. Das gemeinsame Gate der MOSFETs 121 und 122 wirkt als der Signaleingangsanschluss des Treibers 120.
Andererseits ist die Treiberschaltung 2b zweiter Stufe seriell zwischen einer zweiten Energieversorgung zum Erzeugen des Potenzials VB und einem Massepotenzial verbunden und schließt ein. Einen p-Kanal-MOSFET 123 und einen n-Kanal-MOSFET 124, deren Gates gemeinsam verbunden sind; und einen weiteren p- Kanal-MOSFET 125, der zwischen der zweiten Energieversorgung und dem gemeinsamen Gate der MOSFETs 123 und 124 verbunden ist. Das gemeinsame Gate der MOSFETs 123 und 124 ist mit dem Verbindungspunkt der MOSFETs 121 und 122, die die Treiberschaltung 2a erster Stufe bilden, über einen weiteren n-Kanal- MOSFET 126 verbunden. Das Gate des MOSFET 125 ist mit dem Verbindungspunkt der MOSFETs 123 und 124 verbunden und der Verbindungspunkt wirkt als der Ausgangsanschluss des Treibers 120. In diesem Beispiel wird das Potenzial VC1 der ersten Energieversorgung dem Gate des n-Kanal-MOSFET 126 zugeführt.
Fig. 6 ist ein Diagramm, das eine spezifische Schaltungskonfiguration für eine Energieversorgungsschaltung zum Zuführen eines Energiepotenzials zu der Treiberschaltung zweiter Stufe eines Treibers zum Treiben der Bankauswahlleitungen zeigt.
In Fig. 6 bezeichnet das Bezugszeichen 101 eine Energieversorgungsschaltung, deren Ausgangspotenzial eingestellt werden kann. Die Energieversorgungsschaltung 101 schließt eine Spannungsregelschaltung 101a und eine Spannungsausgangsschaltung 101b ein. Die Spannungsregelschaltung 101a ist seriell zwischen einem Referenzpotenzial VD und einem Massepotenzial VC2 verbunden, und schließt eine Anzahl n von Widerständen R1 bis Rn zum Teilen des Referenzpotenzials VD und eine Anzahl n von Schaltern SB1 bis SBn ein, wobei jeder der Schalter aus einem p-Kanal-MOSFET gebildet ist. Das Drain jedes p-Kanal-MOSFET ist mit einem Anschluss des entsprechenden Widerstands auf der Seite des Referenzpotenzials VD verbunden, und die Sources der jeweiligen MOSFETs sind gemeinsam miteinander verbunden. In diesem Fall werden die Steuersignale PD1 bis PDn zum Ein- /Ausschalten der Schalter SB1 bis SBn an die Gates der jeweiligen p-Kanal-MOSFETs angelegt, die die Schalter SB1 bis SBn bilden.
Andererseits schließt die Spannungsausgangsschaltung 101b ein: Einen Komparator Cmp, dessen invertierter Eingang mit dem gemeinsamen Verbindungspunkt der Schalter Sb1 bis SBn in der Spannungsregelschaltung 101a verbunden ist; und einen Energieversorgungsschalter SC, der aus einem p-Kanal-MOSFET gebildet ist und eine Source aufweist, die mit dem Referenzpotenzial VD verbunden ist. Das Drain des MOSFET, der den Energieversorgungsschalter SC bildet, wirkt als der Ausgangsanschluss der Energieversorgungsschaltung 101, und der Ausgangsanschluss ist mit dem nicht invertierten Eingang des Komparators Cmp verbunden.
In der Energieversorgungsschaltung 101, die eine derartige Konfiguration aufweist, wird ein vorbestimmtes Referenzpotenzial VB, das dem Potenzial an dem Knoten auf der Seite des Referenzpotenzials VD jedes Widerstands entspricht, indem Drain des Energieversorgungsschalters SC erzeugt.
Es sei darauf hingewiesen, dass eine Energieversorgung zum Erzeugen des Referenzpotenzials VC1 auch als eine Energieversorgung zum Erzeugen des Referenzpotenzials VD verwendet werden kann. Alternativ kann auch ein Potenzial, das innerhalb oder außerhalb eines ROM-Chips erzeugt worden ist und unterschiedlich von dem Referenzpotenzial VC1 ist, verwendet werden.
Deswegen wird, indem ein vorbestimmter der geteilten Schalter SB1 bis SBn in Übereinstimmung mit der gewählten Wortleitung leitfähig gemacht wird, die Spannung an dem Knoten auf der Seite des Referenzpotenzials VD jedes Widerstands als das Referenzpotenzial VB ausgegeben.
In dem ersten Beispiel sind Steuersignale PD32 bis PD1 ausgeführt, den Wortleitungen WL1 bis WL32 in der Energieversorgungsschaltung 101 (siehe Fig. 6) zum Zuführen des Energiepotenzials VB2 zu den Treibers der Bankauswahlleitungen BS1 und BS2 zu entsprechen. Beispielsweise wird, wenn die Wortleitung WL1 gewählt wird, der geteilte Schalter SB32 in Übereinstimmung mit dem Steuersignal PD32 leitfähig gemacht.
Andererseits sind Steuersignale PD1 bis PD32 ausgeführt, den Wortleitungen WL1 bis WL32 in der Energieversorgungsschaltung 101 (siehe Fig. 6) zum Zufühten des Energiepotenzials VB1 zu den Treibern der Bankauswahlleitungen BS3 und BS4 zu entsprechen. Beispielsweise wird, wenn die Wortleitung WL1 gewählt wird, der geteilte Schalter SB1 in Übereinstimmung mit dem Steuersignal PD1 leitfähig gemacht.
Als Nächstes werden die Funktionen oder Wirkungen, die in dem ersten Beispiel erreichbar sind, beschrieben werden.
Wenn eine Information von den Speicherzellen in der Bank, zu welcher die Speicherzellen M1, M2, ... M31, M32 gehören, ausgelesen wird, werden die Bank-Tr's 11 und 13 über die Bankauswahlleitungen BS1 und BS3 gewählt, und vorbestimmte Wortleitungen werden gewählt.
In diesem Fall ist in der Speicherzelle M1, die auf der Seite des Bank-Tr 11 angeordnet ist, ein Widerstand auf der Unterbitleitung 31 zwischen dem Drain der Speicherzelle M1 und dem Bank-Tr 11 niedrig, während ein Widerstand auf der Unterbitleitung 32 zwischen der Source der Speicherzelle M1 und dem Bank-Tr 13 hoch ist.
Andererseits ist in der Speicherzelle M32, die auf der Seite des Bank-Tr 13 angeordnet ist, ein Widerstand auf der Unterbitleitung 31 zwischen dem Drain der Speicherzelle M32 und dem Bank-Tr 11 hoch, während ein Widerstand auf der Unterbitleitung 32 zwischen der Source der Speicherzelle M32 und dem Bank-Tr 13 im Gegensatz zu dem Fall der Speicherzelle M1 niedrig ist.
Überdies wird der Widerstand zwischen dem Drain der Speicherzelle M1 und der Hauptbitleitung 41 oder zwischen dem Drain der Speicherzelle M32 und der Hauptbitleitung 41 gleich der Summe des EIN-Widerstands des Bank-Tr 11 und des Verdtahtungswiderstands der Unterbitleitung 31, während der Widerstand zwischen der Source der Speicherzelle M1 und der Hauptbitleitung 32 oder zwischen der Source der Speicherzelle M32 und der Hauptbitleitung 42 gleich der Summe des EIN-Widerstands des Bank-Tr 13 und des Verdrahtungswiderstands der Unterbitleitung 32 wird.
Unter der Annahme, dass die Spannung, die an die Bankauswahlleitungen BS1 und BS3 als ein EIN-Potenzial für die Bank-Tr' s 11 und 13 angelegt wird, ein konstantes Referenzpotenzial ist, wird das Source-Potenzial des Bank-Tr 11 höher in dem Fall eines Auslesens von Information von der Speicherzelle M1, verglichen mit dem Fall eines Auslesens von Information von der Speicherzelle M32. Folglich werden die EIN-Widerstände des Speichertransistors und des Bank-Tr hoch, der Betrag des Bitleitungsstroms wird verringert und das Potenzial der Hauptbitleitung 41 wird höher.
In dem ersten Beispiel ist, in dem Fall eines Auslesen von Information von der Speicherzelle M1, das Gate-Potenzial BS1 des Bank-Tr 11 eingestellt, niedriger zu sein, und das Gate- Potenzial BS3 des Bank-Tr 13 ist eingestellt, höher zu sein, verglichen mit dem Fall eines Auslesens von Information von der Speicherzelle M32. Folglich können die EIN-Widerstände der Bank-Tr's 11 und 13 variiert werden; die Summe des Verdrahtungswiderstands einer Unterbitleitung zwischen dem Drain jedes Speichertransistors und eines Bank-Tr, der dem Speichertransistor entspricht, und des EIN-Widerstands des Bank-Tr können konstant ausgeführt werden; und die Summe des Verdrahtungswiderstands einer Unterbitleitung zwischen der Source jedes Speichertransistors und einem Bank-Tr, der dem Speichertransistor entspricht, und des EIN-Widerstands des Bank-Tr können auch konstant ausgeführt werden.
Folglich kann, wenn die Schwellenspanungen der Speicherzellen zueinander gleich sind, dann ein konstantes Potenzial Vbit, das dem Schwellwert einer gewählten Speicherzelle entspricht, auf der Bitleitung ungeachtet der Position der Speicherzelle in der Bank, zu welcher die Speicherzelle gehört, ausgelesen werden.

Beispiel 2

Fig. 2 ist ein Schaltungsdiagramm, das einen ROM unter Verwendung eines Banksystems als eine Halbleiterspeicherungsvorrichtung in einem zweiten Beispiel der vorliegenden Erfindung veranschaulicht. Insbesondere zeigt sie ein Speicherzellenfeld und einen Teil der peripheren Schaltungen davon als die Komponenten des ROM.
In Fig. 2 bezeichnet das Bezugszeichen 100b einen ROM unter Verwendung eines Banksystems in dem zweiten Beispiel, und die gleichen Bezugszeichen wie jene in Fig. 1 verwendeten bezeichnen die gleichen Komponenten wie jene des ROM 100a in dem ersten Beispiel.
In dem zweiten Beispiel wird ein konstantes Referenzpotenzial an die Bankauswahlleitungen BS1 und BS2, die mit den Gates der Bank-Tr's 11 und 12 auf der Drain-Seite der Speicherzellen jeweils verbunden sind, als das EIN-Potenzial der Bank-Tr's 11 und 12 ungeachtet der Position der gewählten Wortleitung angelegt. Die übrige Konfiguration des ROM 100b des zweiten Beispiels ist die gleiche wie jene des ROM 100a des ersten Beispiels. Somit wird das gleiche Energiepotenzial wie jenes, das den Treibern 100a zum Treiben der Wortleitungen zugeführt wird, den Treibern 110d zum Treiben der Bankauswahlleitungen BS1 und BS2 zugeführt.
Deswegen wird in dem zweiten Beispiel nur das EIN-Potenzial, das an die Gates der Bank-Tr's 13 und 14 auf der Source-Seite der jeweiligen Speicherzellen, d.h. an den Bankauswahlleitungen BS3 und BS4 angelegt ist, in Übereinstimmung mit der Position der gewählten Wortleitung variiert.
Andererseits sind in der Energieversorgungsschaltung 101 (siehe Fig. 6) zum Zuführen des Energiepotenzials VB1 bis zu den Treibern 110b der Bankauswahlleitungen BS3 und BS4 Steuersignale PD1 bis PD32 ausgeführt, den Wortleitungen WL1 bis WL32 zu entsprechen. Beispielsweise wird, wenn die Wortleitung WL1 gewählt ist, der geteilte Schalter SB1 in Übereinstimmung mit dem Steuersignal PD1 leitfähig gemacht.
Als Nächstes werden Funktionen oder Wirkungen, die in dem zweiten Beispiel erreichbar sind, beschrieben werden.
Da eine höhere Spannung an das Drain und die Source jedes der Bank-Tr's 11 und 12 auf der Drain-Seite der jeweiligen Speicherzellen verglichen mit den Bank-Tr's 13 und 14 auf der Source-Seite der Speicherzellen angelegt wird, Sind die Drain- Source-Spannung Vds und die Date-Source-Spannung Vgs der Bank- Tr's 11 und 12 auf der Drain-Seite niedriger als jene der Bank-Tr's 13 und 14 auf der Source-Seite der Speicherzellen. Deswegen weisen die Bank-Tr's 11 und 12 auf der Drain-Seite einen höheren EIN-Widerstand als jene der Bank-Tr's 13 und 14 auf der Source-Seite auf. Zusätzlich wird, verglichen mit den Bank-Tr's 13 und 14 auf der Source-Seite, das Bitleitungspotenzial durch den Unterschied in dem Verdrahtungswiderstand der Unterbitleitung zwischen dem Bank-Tr 11 oder 12 auf der Drain-Seite und der Speicherzelle, die dem Bank-Tr entspricht, weniger beeinträchtigt.
Deswegen wird in dem zweiten Beispiel nur das Potenzial, das als ein EIN-Potenzial an die Gates der Bank-Tr's 13 und 14 auf der Source-Seite, in welcher das Bitleitungspotenzial durch den Unterschied in dem Verdrahtungswiderstand der Unterbitleitung zwischen dem Bank-Tr 13 oder 14 auf der Source-Seite und der entsprechenden Speicherzelle beeinträchtigt wird, anzulegen ist, d.h. nur das Potenzial, das an die Bankauswahlleitungen BS3 und BS4 anzulegen ist, in Übereinstimmung mit der Position der gewählten Wortleitung variiert.
In diesem Beispiel wird der Widerstand zwischen der Source der Speicherzelle M1 und der Hauptbitleitung 42 wie auch der Widerstand zwischen der Source der Speicherzelle M1 und der Hauptbitleitung 42 wie auch der Widerstand zwischen der Source der Speicherzelle M32 und der Hauptbitleitung 42 gleich der Summe des EIN-Widerstands des Bank-Tr 13 und des Verdrahtungswiderstands der Unterbitleitung 32.
In der Speicherzelle M1, die auf der Seite des Bank-Tr 11 gelegen ist, ist der Verdrahtungswiderstand der Unterbitleitung 32 zwischen der Source der Speicherzelle M1 und dem Bank-Tr 13 hoch. Andererseits ist in der Speicherzelle M32, die auf der Seite des Bank-Tr 13 gelegen ist, der Verdrahtungswiderstand der Unterbitleitung 32 zwischen der Source der Speicherzelle M32 und dem Bank-Tr 13 niedrig.
Unter der Annahme, dass das Potenzial, das an jede der Bankauswahlleitungen BS1 und BS2 als ein EIN-Potenzial für den Bank-Tr 11 oder 13 angelegt wird, ein konstantes Referenzpotenzial ist, werden das Source-Potenzial der Speicherzelle M1 und das Source-Potenzial des bestimmten Bank-Tr höher in dem Fall eines Auslesens von Information von der Speicherzelle M1 verglichen mit dem Fall eines Auslesens von Information von der Speicherzelle M32. Folglich werden die EIN-Widerstände der Speichertransistoren und des Bank-Tr hoch, und der Betrag des Bitleitungspotenzials wird verringert, so dass das Bitleitungspotenzial höher wird.
In dem zweiten Beispiel wird, in dem Fall eines Auslesens von Information von der Speicherzelle M1, das EIN-Potenzial, das an das Gate des Bank-Tr 13 anzulegen ist, d.h. die Bankauswahlleitung BS3 eingestellt, höher zusein, verglichen mit dem Fall eines Auslesens von Information von der Speicherzelle M32. Folglich kann der EIN-Widerstand des Bank-Tr 13 verringert werden, und die Summe des Verdrahtungswiderstands der Unterbitleitung 32, die mit den Sources der Speichertransistoren verbunden ist und des EIN-Widerstands des Bank-Tr 13 kann konstant gemacht werden.
Folglich kann, wenn die Schwellenspannungen der Speicherzellen zueinander gleich sind, dann das Potenzial Vbit, das auf der Bitleitung ausgelesen wird, auf einen im Wesentlichen konstanten Wert, der dem Schwellwert der jeweiligen Speicherzellen entspricht, unter einer einfacheren Konfiguration als jener des ersten Beispiels ungeachtet der Position einer Speicherzelle in der Bank, zu welcher die Speicherzelle gehört, eingestellt werden.

Beispiel 3

Fig. 3 ist ein Schaltungsdiagramm, das einen ROM unter Verwendung eines Banksystems als eine Halbleiterspeicherungsvorrichtung in einem dritten Beispiel der vorliegenden Erfindung veranschaulicht. Insbesondere zeigt sie ein Speicherzellenfeld und einen Teil der peripheren Schaltungen davon als die Komponenten des ROM.
In Fig. 3 bezeichnet das Bezugszeichen 100c einen ROM unter Verwendung eines Banksystems in dem dritten Beispiel, und die gleichen Bezugszeichen wie jene in Fig. 1 verwendeten bezeichnen die gleichen Komponenten wie jene des ROM 100a in dem ersten Beispiel.
In dem dritten Beispiel ist eine Vielzahl von Wortleitungen WL1 bis WL32 bereitgestellt, um so den jeweiligen Zeilen der Speicherzellen zu entsprechen, und sind in zwei Wortleitungsgruppen WG1 und WG2 geteilt. Das Potenzial, das als ein EIN- Potenzial für einen Bank-Tr an die Bankauswahlleitungen BS1 und BS2 auf der Drain-Seite der Speicherzellen und an die Bankauswahlleitungen BS3 und BS4 auf der Source-Seite der Speicherzellen anzulegen ist, wird in Abhängigkeit davon variiert, ob die gewählte Wortleitung zu der Wortleitungsgruppe WG1 oder der Wortleitungsgruppe WG2 gehört.
In diesem Beispiel kann ein Wortleitungsgruppendetektor zum Erfassen, ob die gewählte Wortleitung zu der Wortleitungsgruppe WG1 oder der Wortleitungsgruppe WG2 gehört, implementiert werden, beispielsweise unter Verwendung einer ersten ODER- Schaltung, zu welcher ein Signal zum Auswählen einer der Wortleitungen WL1 bis WL16, d.h. der Ausgang eines Zeilendecoders, eingegeben wird, und einer zweiten ODER-Schaltung, zu welcher ein Signal zum Auswählen einer der Wortleitungen WL17 bis WL32, d.h. der Ausgang des Zeilendecoders, eingegeben wird.
Alternativ kann der Wortleitungsgruppendetektor auch durch ein Verwenden des Eingangs des Zeilendecoders, d.h. eines Adresssignals anstelle des Ausgangs des Zeilendecoders implementiert werden. Spezifischer kann die Schaltung konfiguriert werden, zu erfassen, dass die gewählte Wortleitung zu der ersten Wortleitungsgruppe WG1 auf der Grundlage der oberen Bits des Adresssignals, das in den Zeilendecoder eingegeben wird, gehört und dass die gewählte Wortleitung zu der zweiten Wortleitungsgruppe WG2 auf der Grundlage des invertierten Signals der oberen Bits gehört.
Zusätzlich sind in dem dritten Beispiel die Energieversorgungsschaltung 101 (siehe Fig. 6) zum Zuführen des Energiepotenzials VB2 zu den Treibern 110c der Bankauswahlleitungen BS1 und BS2 und die Energieversorgungsschaltung 101 zum Zuführen des Energiepotenzials VB1 zu den Treibern 110b der Bankauswahlleitungen BS3 und BS4 jeweils derart modifiziert, dass die Spannungssteuerschaltung 101a der Energieversorgungsschaltung 101 zwei serielle verbundene Widerstände R1 und R2 und die zwei geteilten Schalter SB1 und SB2, die den Widerständen R1 und R2 entsprechen, einschließt.
In der Energieversorgungsschaltung 101 zum Zuführen des Energiepotenzials VB2 zu den Treibern 110c der Bankauswahlleitungen BS1 und BS2 sind die Steuersignale PD2 und PD1 für die geteilten Schalter SB1 und SB2 ausgeführt, den Wortleitungsgruppen WG1 bzw. WG2 zu entsprechen. Beispielsweise wird, wenn eine Wortleitung, die zu der Wortleitungsgruppe WG1 gehört, gewählt wird, der geteilte Schalter SB2 leitfähig in Übereinstimmung mit dem Steuersignal PD2 gemacht.
Andererseits werden in der Energieversorgungsschaltung 101 zum Zuführen des Energiepotenzials VB1 zu den Treibern 110b der Bankauswahlleitungen BS3 und BS4 die Steuersignale PD1 und PD2 ausgeführt, den Wortleitungsgruppen WG1 bzw. WG2 zu entsprechen. Beispielsweise wird, wenn eine Wortleitung, die zu der Wortleitungsgruppe WG1 gehört, gewählt wird, der geteilte Schalter SB1 leitfähig in Übereinstimmung mit dem Steuersignal PD1 gemacht.
In dem ROM des dritten Beispiels mit einer derartigen Konfiguration wird das EIN-Potenzial für einen Bank-Tr, das an jede der Bankauswahlleitungen anzulegen ist, in Abhängigkeit davon geschaltet, ob die gewählte Wortleitung zu der ersten Wortleitungsgruppe oder der zweiten Wortleitungsgruppe gehört. Folglich ist es möglich, die Variation des Potenzials Vbit, das auf der Bitleitung ausgelesen wird, in Abhängigkeit von der Position der gewählten Speicherzelle durch ein Verwenden einer einfacheren Konfiguration als jene des ersten oder des zweiten Beispiels zu unterdrücken.

Beispiel 4

Fig. 7 ist ein Schaltungsdiagramm, das einen ROM unter Verwendung eines Banksystems als einer Halbleiterspeicherungsvorrichtung in einem vierten Beispiel der Erfindung veranschaulicht. Insbesondere zeigt sie ein Speicherzellenfeld und ein Teil der peripheren Schaltungen davon als die Komponenten des ROM.
In Fig. 7 bezeichnet das Bezugszeichen 100d den ROM unter Verwendung eines Banksystems in dem vierten Beispiel. Der ROM 100d schließt ein Speicherzellenfeld, das durch ein Anordnen von Speicherzellen M und M1 bis M8 in einer Matrix gebildet ist, wobei jede davon aus einem Speichertransistor gebildet ist, und eine erste Hauptbitleitung 41 und eine zweite Hauptbitleitung 42 zum Auslesen der Information aus der gewählten Speicherzelle ein.
Die erste Hauptbitleitung 41 ist mit einer Datenleitung 51 über einen Spaltenauswahltransistor 21 verbunden, während die zweite Hauptbitleitung 42 mit einer Masseleitung 52 über einen Spaltenauswahltransistor 22 verbunden ist. In der folgenden Beschreibung wird die erste Hauptbitleitung 41 einfach als eine "Hauptbitleitung" bezeichnet werden, und die zweite Hauptbitleitung 42 wird einfach als eine "Hauptmasseleitung" bezeichnet werden.
Das Speicherzellenfeld des ROM 100d ist weiter mit ersten Unterbitleitungen 31 und 33 und zweiten Unterbitleitungen 32 und 34 versehen, um so den jeweiligen Spalten von Speicherzellen zu entsprechen. Jede der ersten Unterbitleitungen 31 und 33 wirkt als ein gemeinsames Drain für die Speichertransistoren, die die Speicherzellen in der Spalte entsprechend der ersten Unterbitleitung bilden, während jede der zweiten Unterbitleitungen 32 und 34 als eine gemeinsame Source für die Speichertransistoren, die die Speicherzellen in der Spalte bilden, die der zweiten Unterbitleitung entspricht, wirkt. In der folgenden Beschreibung werden die ersten Unterbitleitungen 31 und 33 einfach als "Unterbitleitungen" und die zweiten Unterbitleitungen 32 und 34 einfach als "Untermasseleitungen" bezeichnet werden.
Die Unterbitleitungen 31 und 33 sind mit der Hauptbitleitung 41 über erste Bankauswahltransistoren 11 bzw. 12 verbunden, um eine Spalte von Speicherzellen auszuwählen, während die Untermasseleitungen 32 und 34 mit der Hauptmasseleitung 42 über zweite Bankauswahltransistoren 13 bzw. 14 verbunden sind, um eine Spalte von Speicherzellen auszuwählen. Die Bankauswahlleitungen BS1 bis BS4 sind mit den jeweiligen Gates der Bankauswahltransistoren 11 bis 14 verbunden. Auf diese Weise sind die beiden Unterbitleitungen mit einer Hauptbitleitung verbunden, und die beiden Untermasseleitungen sind mit einer Hauptmasseleitung verbunden.
Das Speicherzellenfeld des ROM 100d ist weiter mit einer Vielzahl von Wortleitungen WL1, WL2, ... WL31 und WL32 versehen, um so den jeweiligen Zeilen der Speicherzellen zu entsprechen und die Unterbitleitungen und die Untermasseleitungen zu kreuzen. Jede der Wortleitungen ist mit den Gates der Speichertransistoren, die die Speicherzellen iri der Zeile bilden, die der Wortleitung entspricht, verbunden. In diesem Beispiel ist die Vielzahl der Wortleitungen in eine erste Wortleitungsgruppe WG1, die aus den Wortleitungen WL1 bis WL16 besteht, und eine zweite Wortleitungsgruppe WG2, die aus den Wortleitungen WL17 bis WL32 besteht, geteilt.
In dem vierten Beispiel ist eine Lastschaltung 130, die derart konfiguriert ist, dass die Lasteigenschaften davon in Übereinstimmung mit einem vorbestimmten Schaltsignal LS1 variabel sind, mit der Datenleitung 51 verbunden. Wenn eine Wortleitung, die zu der ersten Wortleitungsgruppe WG1 gehört, gewählt wird, wird der Pegel des Schaltsignals LS1 eingestellt, hoch zu sein. Andererseits wird, wenn eine Wortleitung gewählt wird, die zu der zweiten Wortleitungsgruppe WG2 gehört, der Pegel des Schaltsignals LS1 eingestellt, niedrig zu sein.
Fig. 15 zeigt eine spezifische Schaltungskonfiguration für die Lastschaltung 130. Die Lastschaltung 130 schließt ein: Einen p-Kanal-MOSFET 131 und einen n-Kanal-MOSFET 132, die seriell zwischen einem vorbestimmten Energiepotenzial und der Datenleitung 51 verbunden sind; und einen p-Kanal-MOSFET 133 und einen n-Kanal-MOSFET 134, die seriell miteinander verbunden sind und parallel zu den seriell verbundenen MOSFETs 131 und 132 verbunden sind. In diesem Beispiel sind die beiden n- Kanal-MOSFETs 132 und 134 in einer Diodenverbindung; das Gate des p-Kanal-MOSFET 133 ist geerdet; und das Schaltsignal LS1 ist an das Gate des p-Kanal-MOSFET 131 angelegt.
Fig. 16 zeigt die Stromspannungs-(I-V-) Charakteristika der Lastschaltung 130 mit einer derartigen Konfiguration. Wenn das Schaltsignal LS1 auf einem hohen Pegel ist, zeigt die Lastschaltung 130 die I-V-Charakteristika auf, die durch den Graphen L1 dargestellt sind. Andererseits zeigt, wenn das Schaltsignal LS1 auf einem niedrigen Pegel ist, die Lastschaltung 130 die I-V-Charakteristika auf, die durch den Graphen L2 dargestellt sind.
Fig. 17 ist ein Blockdiagramm, das eine Konfiguration zum Schalten der Charakteristika der Lastschaltung 130 des ROM 100d unter Verwendung eines Banksystems in dem vierten Beispiel veranschaulicht. Der ROM 100d schließt ein: Ein Speicherzellenfeld 1 mit der oben beschriebenen Konfiguration; einen Spaltenadressdecoder 2 zum Erzeugen eines Signals zum Auswählen einer der Spaltenauswahlleitungen CS1, CS11, etc. eines Signals zum Auswählen einer der Spaltenauswahlleitungen CS2, CS2 l, etc., und eines Signals zum Auswählen einer der Bankauswahlleitungen BS1, BS4, etc. auf der Grundlage der Eingangsadressen; und einen Zeilenadressdecoder 3 zum Auswählen einer der Wortleitungen auf der Grundlage der Eingangsadressen ADO bis AD4.
In einer derartigen Konfiguration kann das Schaltsignal LS1 zum Schalten der Lasteigenschaften einfach von dem Zeilenadressdecoder 3 erzeugt werden. Somit können, in einem Fall, wo die Wortleitungen WL1 bis WL32 auf der Grundlage der Adressen AD0 bis AD4 auf diese Weise decodiert sind, die signifikanteste Adresse AD4 dieser Adressen der Lastschaltung 130 als das Schaltsignal LS1 zugeführt werden.
In diesem Beispiel sind, wenn beispielsweise eine Speicherzelle M2 gewählt wird, die Signalpegel der Bankauswahlleitungen BS1 bis BS4: BS1 = H, BS2 = L, BS3 = H und BS4 = L; die Signalpegel der Spaltenauswahlleitungen CS1 und CS2 sind: CS1 = H und CS2 = H; und der Signalpegel des Lastschaltsignals LS1 = L.
Andererseits sind, wenn eine Speicherzelle M3 gewählt wird, die Signalpegel der Bankauswahlleitungen BS1 bis BS4: BS1 = L, BS2 = H, BS3 = H und BS4 = L; die Signalpegel der Spaltenauswahlleitungen CS1 und CS2 sind: CS1 = H und CS2 = H; und der Signalpegel des Lastschaltsignals LSl = L.
Außerdem sind, wenn eine Speicherzelle M6 gewählt wird, die Signalpegel der Bankauswahlleitungen BS1 bis BS4: BS1 = H, BS2 = L, BS3 = H und BS4 = L; die Signalpegel der Spaltenauswahlleitungen CS1 und CS2 sind: CS1. = H und CS2 = H; und der Signalpegel des Lastschaltsignals LS1 = H.
Überdies sind, wenn eine Speicherzelle M7 gewählt wird, die Signalpegel der Bankauswahlleitungen BS1 bis BS4: BS1 = BS2 = H, BS3 = H und BS4 = L; die Signalpegel der Spaltenauswahlleitungen CS1 und CS2 sind: CS1 = H und CS2 = H; und der Signalpegel des Lastschaltsignals LS1 = H.
Als Nächstes werden die Funktionen oder Wirkungen, die in dem vierten Beispiel erreichbar sind, beschrieben werden.
Nachstehend wird das Bitleitungspotenzial in dem Fall eines Auslesens der Information von der Speicherzelle M2, die mit der. Wortleitung WL1 verbunden ist, die zu der ersten Wortleitungsgruppe WG1 gehört, mit dem Bitleitungspotenzial in dem Fall eines Auslesens der Information von der Speicherzelle M6, die mit der Wortleitung WL32 verbunden ist, die zu der zweiten Wortleitungsgruppe WG2 gehört, verglichen werden. Fig. 18 zeigt die I-V-Charakteristika in dem Pfad des Stroms, der von der Lastschaltung 130 zu der Masseleitung 52 über die Speicherzellen M2, etc. in einem derartigen Fall fließt.
In dem Fall eines Auslesens der Information von der Speicherzelle M2 werden die I-V-Charakteristika in dem Pfad des Stroms, der von der Lastschaltung 130 zu der Masseleitung 52 über die Datenleitung 51 und die Speicherzellen M2, etc. fließt, durch die Kurve M2H, wenn der Schwellwert der Speicherzelle M2 hoch ist, oder durch die Kurve M2L dargestellt, wenn der Schwellwert der Speicherzelle M2 niedrig ist.
Andererseits werden, in dem Fall eines Auslesens der Information von der Speicherzelle M6, die I-V-Charakteristika in dem Pfad des Stroms, der von der Lastschaltung 130 zu der Masseleitung 52 über die Datenleitung 51 und die Speicherzellen M6, etc. fließt, durch die Kurve M6H, wenn der Schwellwert der Speicherzelle M6 hoch ist, oder durch die Kurve M6L dargestellt, wenn der Schwellwert der Speicherzelle M6 niedrig ist.
In dem vierten Beispiel sind die I-V-Charakteristika der Lastschaltung 130 in dem Fall eines Auslesens der Information von der Speicherzelle M2 durch den Graphen L&sub2; dargestellt, während die I-V-Charakteristika der Lastschaltung 130 in dem Fall eines Auslesens der Information von der Speicherzelle M6 durch den Graphen L&sub1; dargestellt sind.
Wie es aus dem Vergleich mit einem ROM gemäß einem herkömmlichen Banksystem (siehe Fig. 22), in welchem die I-V-Charakteristika der Lastschaltung invariabel bezüglich der Position der Speicherzelle, von welcher die Information ausgelesen wird, in einer Bank sind, offensichtlich ist, wird die Variation in dem Bitleitungspotenzial in Abhängigkeit von der Position einer Speicherzelle in der Bank klein. Somit werden sowohl eine Differenz (a1-b1) zwischen den Bitleitungspotenzialen, wenn die Schwellwerte der Speicherzellen M2 und M6 niedrig sind, als auch eine Differenz (a2-b2) zwischen den Bitleitungspotenzialen, wenn die Schwellwerte der Speicherzellen M2 und M6 hoch sind, kleiner. Folglich kann eine Spanne zwischen einem Bitleitungspotenzial und einem Referenzpegel erhöht werden.
In dem vierten Beispiel ist eine Vielzahl von Wortleitungen in zwei Wortleitungsgruppen geteilt, und die I-V-Charakteristika der Lastschaltung 130 werden in. Abhängigkeit davon geschaltet, ob die gewählte Wortleitung zu der ersten Wortleitungsgruppe oder der zweiten Wortleitungsgruppe gehört. Jedoch ist die Anzahl von Wortleitungsgruppen nicht auf zwei beschränkt. Alternativ können drei oder mehrere Wortleitungsgruppen bereitgestellt werden. In dem letzteren Fall kann, indem die Eigenschaften der Lastschaltung eingestellt werden, um so jeder der Wortleitungsgruppen in Abhängigkeit davon zu entsprechen, zu welcher Wortleitungsgruppe die gewählte Wortleitung gehört, die Variation in dem Bitleitungspotenzial in Abhängigkeit von der Position einer Speicherzelle in einer Bank weiter verringert werden.
In dem vierten Beispiel ist ein Fall, wo eine Speicherzelle als eine Komponente des ROM zwei Schwellwerte aufweist, beschrieben worden. Alternativ kann ein multivalenter ROM, in welchem eine Speicherzelle drei oder mehrere Schwellwerte aufweist, auch als der ROM verwendet werden. Fig. 19 zeigt die I- V-Charakteristika in den ersten und zweiten Strompfaden in dem Fall, wo der ROM des vierten Beispiels durch einen multivalenten ROM ersetzt ist, wo eine Speicherzelle vier Schwellwerte T1 bis T4 aufweist. In Fig. 19 stellen die Kurven M2T1 bis M2T4 die I-V-Charakteristika in dem ersten Strompfad in dem Fall dar, wo die Speicherzelle M2 vier Schweliwerte T1 bis T4 aufweist, während die Kurven M6T1 bis M6Tq die I-V-Charakteristika in dem zweiten Strompfad in dem Fall darstellen, wo die Speicherzelle M6 vier Schwellwerte T1 bis T4 aufweist.

Beispiel 5

Fig. 8 ist ein Schaltungsdiagramm, das einen ROM unter Verwendung eines Banksystems als eine Halbleiterspeicherungsvorrichtung in einem fünften Beispiel der vorliegenden Erfindung zeigt.
In Fig. 8 bezeichnet das Bezugszeichen 100e den ROM unter Verwendung eines Banksystems in dem fünften Beispiel. Die gleichen Bezugszeichen wie jene in Fig. 7 verwendeten bezeichnen die gleichen Komponenten wie jene des ROM 100d in dem vierten Beispiel.
In dem fünften Beispiel sind eine Datenleitung 51 und eine Masseleitung 52 auf der gleichen Seite des Speicherzellenfeldes angeordnet. Zwei benachbarte Unterbitleitungen 33 und 34 sind mit einer Hauptbitleitung 41e auf einer Anschlussseite des Speicherzellenfeldes über erste Bank-Tr's 13 und 14 verbunden, während zwei benachbarte Unterbitleitungen 31 und 32 mit einer Hauptmasseleitung 42e auf einer Anschlussseite des Speicherzellenfeldes über erste Bank-Tr's 11 und 12 verbunden sind. In diesem Beispiel sind die Gates der Bank-Tr's 11 bis 14 mit einer Bankauswahlleitung BS1 verbunden. Andererseits sind zwei benachbarte Unterbitleitungen 34 und 35 mit der Hauptbitleitung 41e auf der anderen Anschlussseite des Speicherzellenfeldes über zweite Bank-Tr's 17 und 18 verbunden, während zwei benachbarte Unterbitleitungen 32 und 33 mit der Hauptbitleitung 42e auf der anderen Anschlussseite des Speicherzellenfeldes über zweite Bank-Tr's 15 und 16 verbunden sind. In diesem Beispiel sind die Gates der Bank-Tr's 15 bis 18 mit einer Bankauswahlleitung BS3 verbunden.
Zusätzlich ist die Hauptbitleitung 41e mit der Datenleitung 51 über einen Spalten-Tr 22e verbunden; eine Lastschaltung 130 ist mit der Datenleitung 51 verbunden; und die Hauptmasseleitung 42e ist mit der Masseleitung 52 über einen Spalten-Tr 21e verbunden.
Die übrige Konfiguration des ROM 100e in dem fünften Beispiel ist die gleiche wie jene des ROM 100d in dem vierten Beispiel.
In dem ROM 100e mit einer derartigen Konfiguration sind; wenn beispielsweise eine Speicherzelle M3 gewählt wird, die Signalpegel der Bankauswahlleitungen BS1 und BS3: BS1 = H und BS3 = L; der Signalpegel einer Spaltenauswahlleitung CS1 = und der Signalpegel eines Lastschaltsignals LS1 = H.
Andererseits sind, wenn eine Speicherzelle M4 gewählt wird, die Signalpegel der Bankauswahlleitungen BS1 und BS3: BS1 = L und BS3 = H; der Signalpegel der Spaltenausxkahlleitung CS1 = H; und der Signalpegel des Lastschaltsignals LS1 = L.
Außerdem sind, wenn eine Speicherzelle M7 gewählt wird, die Signalpegel der Bankauswahlleitungen BS1 und BS3: BS1 = H und BS3 = L; der Signalpegel der Spaltenauswahlleitung CS1 = und der Signalpegel des Lastschaltsignals LS1 = L.
Außerdem sind, wenn eine Speicherzelle M8 gewählt wird, die Signalpegel der Bankauswahlleitungen BS1 und BS3: BS1 = L und BS3 = H; der Signalpegel der Spaltenauswahlleitung CS1 = H; und der Signalpegel des Lastschaltsignals LS1 = H.

Beispiel 6

Fig. 9 ist ein Schaltungsdiagramm, das einen ROM unter Verwendung eines Banksystems als eine Halbleiterspeicherungsvorrichtung in einem sechsten Beispiel der vorliegenden Erfindung veranschaulicht.
In Fig. 9 bezeichnet das Bezugszeichen 100f den ROM unter Verwendung eines Banksystems in dem sechsten Beispiel. Die gleichen Bezugszeichen wie jene in Fig. 7 verwendeten bezeichnen die gleichen Komponenten wie jene des ROM 100d in dem vierten Beispiel. In dem sechsten Beispiel ist eine Unterbitleitung 32 mit einer Hauptbitleitung 41f über einen Bank-Tr 11 verbunden; eine Unterbitleitung 34 ist mit einer Hauptbitleitung 42f über einen Bank-Tr 12 verbunden; und Untermasseleitungen 31, 33 und 35 sind mit einer Hauptmasseleitung 43f über Bank-Tr's 13, 14 und 15 verbunden.
Es sei darauf hingewiesen, dass eine Datenleitung, eine Masseleitung, Spalten-Tr's und eine Lastschaltung ähnlich zu jenen in dem ROM 100d des in Fig. 7 gezeigten vierten Beispiels verwendeten auch für den ROM 100f in dem sechsten Beispiel bereitgestellt sind, obwohl dies in Fig. 9 nicht gezeigt ist.
In dem ROM 100f mit einer derartigen Konfiguration können ähnliche Wirkungen wie jene, die in dem ersten Beispiel erreicht werden, auch erreicht werden.

Beispiel 7

Fig. 10 ist ein Schaltungsdiagramm, das einen ROM unter Verwendung eines Banksystems als eine Halbleiterspeicherungsvorrichtung in einem siebten Beispiel der vorliegenden Erfindung veranschaulicht.
In Fig. 10 bezeichnet das Bezugszeichen 100 g den ROM unter Verwendung eines Banksystems in dem siebten Beispiel. Die gleichen Bezugszeichen wie jene in Fig. 7 verwendeten bezeichnen die gleichen Komponenten wie jene des ROM 100d in dem vierten Beispiel. In dem siebten Beispiel sind die Unterbitleitungen 32 und 34 mit einer Hauptbitleitung 41 über Bank- Tr's 11 und 12 verbunden, während die Untermasseleitungen 31, 33 und 35 mit einer Hauptmasseleitung 42 über Bank-Tr's 13, 14 und 15 verbunden sind.
Es sei darauf hingewiesen, dass eine Datenleitung, eine Masseleitung, Spalten-Tr's und eine Lastschaltung ähnlich zu jenen in dem ROM 100d des in Fig. 7 gezeigten vierten Beispiels verwendeten auch für den ROM 100 g des siebten Beispiels bereitgestellt sind, obwohl dies in Fig. 10 nicht gezeigt ist.
In dem siebten Beispiel beträgt die Anzahl der Unterbitleitungen, die mit der Hauptbitleitung 41 verbunden sind, höchstens zwei pro Bank. Folglich kann die Lastkapazität der Hauptbitleitung verringert werden, und ein Hochgeschwindigkeitszugriff ist verwirklicht.

Beispiel 8

Fig. 11A ist ein Schaltungsdiagramm, das einen ROM unter Verwendung eines Banksystems als eine Halbleiterspeicherungsvorrichtung in einem achten Beispiel der vorliegenden Erfindung zeigt.
In Fig. 11A bezeichnet das Bezugszeichen 100h den ROM unter Verwendung eines Banksystems in dem achten Beispiel. Die gleichen Bezugszeichen wie jene in Fig. 7 verwendeten bezeichnen die gleichen Komponenten wie jene des ROM 100d in dem vierten Beispiel.
In dem achten Beispiel sind zwei Unterbitleitungen 31 und 33 mit einer einer Vielzahl von ersten Hauptbitleitungen 41h über erste Bank-Tr's 11 und 12 verbunden, während zwei Unterbitleitungen 32 und 34 mit einer Vielzahl von zweiten Hauptbitleitungen 42h über Bank-Tr's 13 und 14 verbunden sind. In diesem Beispiel sind die Bankauswahlleitungen BS1 und BS2 mit den Gates der ersten Bank-Tr's 11 bzw. 12 verbunden, während die Bankauswahlleitungen BS3 und BS4 mit den Gates der zweiten Bank-Tr's 13 bzw. 14 verbunden sind.
Jede der ersten Hauptbitleitungen 41h ist mit einer Datenleitung 51 über einen entsprechenden ersten Spalten-Tr 21 verbunden und auch mit einer Masseleitung 52 über einen entsprechenden Spalten-Tr 23 verbunden. Andererseits ist jede der zweiten Hauptbitleitungen 42h mit der Datenleitung 51 über einen entsprechenden dritten Spalten-Tr 22 verbunden und ist auch mit der Masseleitung 52 über einen entsprechenden vierten Spalten- Tr 24 verbunden. In dem achten Beispiel ist eine Lastschaltung 130a mit invariablen Lasteigenschaften mit der Datenleitung 51 verbunden, anders als in dem vierten Beispiel.
Eine Vielzahl von Wortleitungen WL1 bis WL32 ist auf dem Speicherzellenfeld bereitgestellt, um so die Unterbitleitungen 31 bis 34 zu kreuzen. Diese Wortleitungen sind in eine erste Wortleitungsgruppe WG1, die aus den Wortleitungen WL1 bis WL16 besteht, und eine zweite Wortleitungsgruppe WG2, die aus den Wortleitungen WL17 bis WL32 besteht, geteilt.
Wenn eine Wortleitung, die zu der ersten Wortleitungsgruppe WG1 gehört, gewählt wird, werden der zweite Spalten-Tr 22 und der dritte Spalten-Tr 23 gewählt, so dass die zweite Hauptbitleitung 42h mit der Datenleitung 51 verbunden ist und die erste Hauptbitleitung 41h mit der Masseleitung 52 verbunden ist. Andererseits werden, wenn eine Wortleitung, die zu der zweiten Wortleitungsgruppe WG2 gehört, gewählt wird, der erste Spalten-Tr 21 und der vierte Spalten-Tr 24 gewählt, so dass die erste Hauptbitleitung 41h mit der Datenleitung 51 und die zweite Hauptbitleitung 42h mit der Masseleitung 52 verbunden ist.
Folglich ist es möglich, die Variation in dem Bitleitungspotenzial, das durch die Differenz zwischen dem Widerstand auf der Drain-Seite eines Speichertransistors und dem Widerstand auf der Source-Seite davon verursacht wird, in Abhängigkeit von der Position des Speichertransistors Tr in der Bank auf im Wesentlichen den gleichen Pegel wie jenen in einem ROM zu verringern, wo die Anzahl von Wortleitungen 16 beträgt.
Wie in den Fig. 11B und 11C gezeigt, kann eine Umschaltschaltung zum Auswählen eines der Spalten-Tr's 21, 22, 23 und 24 in Abhängigkeit davon, ob eine gewählte Wortleitung zu der ersten Wortleitungsgruppe WG1 oder der zweiten Wortleitungsgruppe WG2 gehört, durch ein Kombinieren des Ausgangs eines Spaltenadressdecoders 2 und der signifikantesten Adresse A4 der Adressen auf der unteren Seite implementiert werden. In diesem Beispiel zeigt Fig. 11B eine Schaltungskonfiguration für eine derartige Umschaltschaltung 101h. Die Umschaltschaltung 101h schließt ein: Einen Spaltenadressdecoder 2 zum Auswählen einer Bank von dem Speicherzellenfeld in Reaktion auf die Adresssignale der oberen Seite; und eine Vielzahl von Unterdecodern 2a, wobei jeder den Ausgang des Spaltenadressdecoders 2 und der signifikantesten Adresse A4 der Adressen auf der unteren Seite, die einem Zeilenadressdecoder zugeführt werden, empfängt, wodurch ein Spalten-Tr von einer Bank gewählt wird.
Zusätzlich schließt der Unterdecoder 2a ein: Eine erste UND- Schaltung 2a1, die das invertierte Signal der Adresse A4 und den Ausgang des Decoders 2 empfängt; und eine zweiten UND- Schaltung 2a2, die die Adresse A4 und den Ausgang des Decoders 2 empfängt, wie in Fig. 11C gezeigt. Der Ausgang der ersten UND-Schaltung 2a1 ist mit den Spaltenauswahlleitungen CS2 und CS3 verbunden, während der Ausgang der zweiten UND-Schaltung 2a&sub2; mit den Spaltenauswahlleitungen CS1 und CS4 verbunden ist.
In dem achten Beispiel wird ein Zustand, wo die erste Hauptbitleitung 41h und die zweite Hauptbitleitung 42h elektrisch mit der Datenleitung 51 bzw. der Masseleitung 52 verbunden sind; oder ein Zustand, wo die erste Hauptbitleitung 41h und die zweite Hauptbitleitung 42h elektrisch mit der Masseleitung 52 bzw. der Datenleitung 51 verbunden sind, in einer derartigen Weise gewählt, die davon abhängt, zu welcher Wortleitungsgruppe die gewählte Wortleitung gehört. Folglich ist es möglich, die Variation in dem Bitleitungspotenzial in Abhängigkeit von der Position der Speicherzelle in einer Bank in einer vereinfachten Konfiguration zu unterdrücken.
In dem achten Beispiel beträgt die Anzahl von Unterbitleitungen, die mit der ersten Hauptbitleitung 41h verbunden sind, höchstens zwei pro Bankgruppe (d.h. eine Gruppe von Speicherzellen, die einem Paar der ersten und zweiten Hauptbitleitungen entsprechen). Folglich kann die Lastkapazität der Hauptbitleitung verringert werden und ein Hochgeschwindigkeitszugriff ist verwirklicht.

Beispiel 9

Fig. 12A ist ein Schaltungsdiagramm, das einen ROM unter Verwendung eines Banksystems als eine Halbleiterspeicherungsvorrichtung in einem neunten Beispiel der vorliegenden Erfindung zeigt.
In Fig. 12A bezeichnet das Bezugszeichen 100i den ROM unter Verwendung eines Banksystems in dem neunten Beispiel. Die gleichen Bezugszeichen wie jene in Fig. 11A verwendeten bezeichnen die gleichen Komponenten wie jene des ROM 100h in dem achten Beispiel.
In dem neunten Beispiel ist die erste Wortleitungsgruppe WG1 des ROM 100h in dem achten Beispiel weiter in zwei Wortleitungsuntergruppen WG11 und WG12 geteilt, und die zweite Wortleitungsgruppe WG2 ist weiter in zwei Wortleitungsuntergruppen WG21 und WG22 geteilt. In diesem Beispiel gehören die Wortleitungen WL1 bis WL8 zu der Wortleitungsuntergruppe WG11; die Wortleitungen WL9 bis WL16 gehören zu der Wortleitungsuntergruppe WG12; die Wortleitungen WL17 bis WL24 gehören zu der Wortleitungsuntergruppe WG21; und die Wortleitungen WL25 bis WL32 gehören zu der Wortleitungsuntergruppe WG22. Zusätzlich ist eine in Fig. 15 gezeigte Lastschaltung 130, die die Lasteigenschaften davon in Übereinstimmung mit einem Schaltsignal SL1 variieren kann, mit einer Datenleitung in der gleichen Weise wie in dem vierten Beispiel verbunden.
Außerdem weist der ROM 100i des neunten Beispiels nicht nur eine ähnliche Konfiguration zu jenem des achten Beispiels, um die Verbindung zwischen jeder Hauptbitleitung und der Datenleitung oder die Verbindung zwischen jeder Hauptbitleitung und der Masseleitung in Abhängigkeit von der Wortleitungsgruppe, zu welcher die gewählte Wortleitung gehört, auszuwählen, sondern auch eine Konfiguration auf, um das Schaltsignal LS1 auf einen hohen Pegel einzustellen, wenn eine Wortleitung, die zu der Wortleitungsuntergruppe WG11 oder WG22 gehört, gewählt wird, und um das Schaltsignal LS1 auf einen niedrigen Pegel einzustellen, wenn eine Wortleitung; die zu der Wortleitungsuntergruppe WG21 oder WG12 gehört, gewählt wird.
In diesem Beispiel ist, wie in Fig. 12B gezeigt, die Schaltungskonfiguration zum Erzeugen des Schaltsignals LS1 unter Verwendung einer Exklusiv-ODER-(EX-OR-)Schaltung 101i zum Berechnen eines Exklusiv-ODER des signifikantesten Bits A4 der Zeilenadressen und des zweitsignifikantesten Bits A3 der Zeilenadressen zu berechnen. Somit ist, wenn das Adresssignal A3 gleich dem Adresssignal A4 ist, das Schaltsignal LS1 = H.
In dem ROM 100i des neunten Beispiels mit einer derartigen Konfiguration wird die Verbindung zwischen jeder Hauptbitleitung und der Datenleitung oder die Verbindung zwischen jeder Hauptbitleitung und der Masseleitung in Abhängigkeit von der Wortleitungsgruppe, zu welcher die gewählte Wortleitung gehört, gewählt, und die Eigenschaften der Lastschaltung 130 werden in Abhängigkeit von der Wortleitungsuntergruppe, zu welcher die gewählte Wortleitung gehört, gewählt. Folglich ist es möglich, die Variation in dem Bitleitungspotenzial in Abhängigkeit von der Position einer Speicherzelle in der Bank, zu welcher die Speicherzelle gehört, weiter zu unterdrücken.

Beispiel 10

Fig. 13 ist ein Schaltungsdiagramm, das einen ROM unter Verwendung eines Banksystems als eine Halbleiterspeicherungsvorrichtung in einem zehnten Beispiel der vorliegenden Erfindung zeigt.
In Fig. 13 bezeichnet das Bezugszeichen 100j den ROM unter Verwendung eines Banksystems in dem zehnten Beispiel. In dem zehnten Beispiel sind Elementisolationsbereiche A1, A2 und A3 für die jeweiligen Bankgruppen des ROM 100g des siebten Beispiels, das in Fig. 10 gezeigt ist, bereitgestellt, in welchem jede Bankgruppe vier Bänke (oder vier Spalten von Speicherzellen), die fünf Unterbitleitungen 31 bis 35 entsprechen, einschließt.
Fig. 14 ist eine Planansicht, die einen Aufbau für das Speicherzellenfeld als eine Komponente des ROM 100j in dem zehnten Beispiel zeigt. Das Muster, das durch die jeweiligen Verdrahtungsschichten auf einem Halbleitersubstrat gebildet wird, ist in Fig. 14 gezeigt.
In diesem Beispiel sind die Hauptbitleitung 41 und die Hauptmasseleitung 42 aus Aluminiumschichten gebildet, während die Unterbitleitungen 32 und 34 und die Untermasseleitungen 31, 33 und 35 aus N&spplus;-Diffusionsschichten gebildet sind, die in dem Oberflächenbereich des Halbleitersubstrats gebildet sind. Die Wortleitungen WL1 bis WL32 und die Bankauswahlleitungen BS1 bis BS5 sind aus Polysiliciumschichten oder dergleichen gebildet. Die Aluminiumschicht, die die Hauptbitleitung 41 bildet, ist mit den N&spplus;-Diffusionsschichten, die die Unterbitleitungen 32 und 34 bilden, über ein Kontaktloch 61 verbunden, während die Aluminiumschicht, die die Hauptmasseleitung 42 bildet, mit den N&spplus;-Diffusionsschichten, die die Untermasseleitungen 31, 33 und 35 bilden, über ein Kontaktloch 62 verbunden ist.
Die Bildung der Elementisolationsbereiche A1 und A2 wie auch das Einstellen der Schwellenspannungen der Speicherzellen M1 bis M8 etc. werden durch ein Ändern der Dosis von Ionen, die zum Steuern der Schwellwerte zu implantieren sind, erreicht.
In dem ROM 100j des zehnten Beispiels mit einer derartigen Konfiguration können die Wirkungen des siebten Beispiels auch erreicht werden. Zusätzlich werden die elektrische Isolation unter den Bankgruppen und die Elimination einer Störung (z.B. eines Leckstroms) von anderen Bankgruppen verwirklicht. Folglich ist es möglich, die Information von den Speicherzellen stabiler auszulesen.
In dem zehnten Beispiel wird angenommen, dass ein Speichertransistor zwei Schwellwerte aufweist. In einem multivalenten ROM, in welchem ein Speichertransistor drei oder mehrere Schwellwerte aufweist, indem eine der Schwellenspannungen eines Speichertransistors eingestellt wird, gleich der Schwellenspannung eines Speichertransistors zum Isolieren der Elemente zu sein, können die Herstellprozessschritte zum Einstellen des Schwellwerts des Speichertransistors oder die Prozessschritte zum Herstellen der Elementisolationsbereiche vereinfacht werden.

Beispiel 11

Fig. 26 ist ein Schaltungsdiagramm, das einen ROM unter Verwendung eines Banksystems als eine Halbleiterspeicherungsvorrichtung in einem elften Beispiel der vorliegenden Erfindung veranschaulicht.
In Fig. 26 bezeichnet das Bezugszeichen 100k den ROM unter Verwendung eines Banksystems in dem elften Beispiel. In dem elften Beispiel sind Elementisolationsbereiche A1, A2 und A3 für die jeweiligen Bankgruppen des ROM 100h in dem achten Beispiel, das in den Fig. 11A, 11B und 11C gezeigt ist, bereitgestellt, in welchem jede Bankgruppe vier Bänke einschließt, die fünf Unterbitleitungen 31 bis 35 entsprechen. Die übrige Konfiguration des ROM 100k des elften Beispiels ist die gleiche wie jene des ROM 100h des achten Beispiels.
In dem ROM 100k des elften Beispiels mit einer derartigen Konfiguration können die Wirkungen des achten Beispiels auch erreicht werden. Zusätzlich sind die elektrische Isolation unter den Bankgruppen und die Elimination einer Störung (z.B. eines Leckstroms) von anderen Bankgruppen verwirklicht. Folglich ist es möglich, die Information von den Speicherzellen stabiler auszulesen.

Beispiel 12

Fig. 27 ist ein Schaltungsdiagramm, das einen ROM unter Verwendung eines Banksystems als eine Halbleiterspeicherungsvorrichtung in einem zwölften Beispiel der vorliegenden Erfindung zeigt.
In Fig. 27 bezeichnet das Bezugszeichen 100 m den ROM unter Verwendung eines Banksystems in dem zwölften Beispiel. In dem zwölften Beispiel sind Elementisolationsbereiche A1, A2 und A3 für die jeweiligen Bankgruppen des ROM 100i des neunten Beispiels, das in den Fig. 12A und 12B gezeigt ist, bereitgestellt, in welchem jede Bankgruppe vier Bänke einschließt, die den fünf Unterbitleitungen 31 bis 35 entsprechen. Die übrige Konfiguration des ROM 100 m des zwölften Beispiels ist die gleiche wie jene des ROM 100i des neunten Beispiels.
In dem ROM 100 m des zwölften Beispiels mit einer derartigen Konfiguration können die Wirkungen des neunten Beispiels auch erreicht werden. Zusätzlich sind die elektrische Isolation unter den Bankgruppen und die Elimination einer Störung (z.B. eines Leckstroms) von anderen Bankgruppen verwirklicht. Folglich ist es möglich, die Information von den Speicherzellen stabiler auszulesen.
In den vorangegangenen Beispielen wird angenommen, dass ein ROM unter Verwendung eines Banksystems ein ROM eines NOR-Typs ist. Alternativ kann auch ein ROM eines NAND-Typs als der ROM unter Verwendung eines Banksystems verwendet werden. Es sollte erkannt werden, dass die vorliegende Erfindung auf einen ROM eines NAND-Typs anwendbar ist.
Wie aus der vorangegangenen Beschreibung offensichtlich ist, ist es gemäß der vorliegenden Erfindung möglich, die Variation in dem Bitleitungspotenzial in Abhängigkeit von der Position einer Speicherzelle in einer Bank zu unterdrücken, so dass eine Auslesespanne erhöht werden kann. Folglich ist es auch möglich, die Anzahl von Speicherzellen, die in einer Bank eingeschlossen sind, zu erhöhen, so dass ein Speicherzellenfeld höher integriert werden kann.
Da angenommen wird, dass ein multivalenter ROM einen subtilen Strom liest, hat es die Variation in dem Bitleitungspotenzial verhindert, dass ein herkömmlicher multivalenter ROM einen subtilen Strom liest, oder hat einen Fehler beim Lesen eines derartigen Stroms verursacht. Jedoch kann gemäß der vorliegenden Erfindung das Bitleitungspotenzial präzise und stabil auch in einem multivalenten ROM ausgelesen werden.
Verschiedene andere Modifikationen werden Durchschnittsfachleuten offensichtlich sein und können von ihnen leicht ausgeführt werden, ohne von dem Umfang und Grundgedanken dieser Erfindung abzuweichen. Dementsprechend ist es nicht beabsichtigt, dass der Umfang der hieran angehängten Ansprüche auf die Beschreibung, soweit sie hierin bekannt gemacht ist, beschränkt ist, sondern dass die Ansprüche vielmehr breit ausgelegt sind.

Claims

1. Halbleiterspeicherungsvorrichtung mit:

einem Speicherzellenfeld, das durch ein Anordnen einer Vielzahl von Speicherzellen in einer Matrix gebildet ist, wobei jede der Vielzahl von Speicherzellen aus einem Speichertransistor gebildet ist;

einer ersten Hauptbitleitung und einer zweiten Hauptbitleitung zum Auslesen von Information aus einer gewählten Speicherzelle, wobei ein vorbestimmtes Potential an jede der ersten und zweiten Hauptbitleitungen angelegt wird;

einer Vielzahl von ersten Unterbitleitungen und eine Vielzahl von zweiten Unterbitleitungen, die bereitgestellt sind, um so den jeweiligen Spalten der Speicherzellen zu entsprechen, wobei jede der ersten und zweiten Unterbitleitungen als entweder eine gemeinsame Source oder ein gemeinsames Drain für die Speichertransistoren wirkt, die die Speicherzellen bilden;

einer Vielzahl von Wortleitungen, die bereitgestellt sind, um so den jeweiligen Zeilen von Speicherzellen zu entsprechen, wobei jede der Wortleitungen mit Gates der Speichertransistoren verbunden ist, die die Speicherzellen bilden;

einem ersten Bankauswahltransistor, der zwischen einer der ersten Unterbitleitungen und der ersten Hauptbitleitung verbunden ist, zum Auswählen einer der Spalten der Speicherzellen;

einem zweiten Bankauswahltransistor, der zwischen einer der zweiten Unterbitleitungen und der zweiten Hauptbitleitung verbunden ist, zum Auswählen einer der Spalten der Speicherzellen; und

Bankauswahlleitungen, von welchen jede für eine der Bankauswahltransistoren bereitgestellt und mit einem Gate davon verbunden ist,

wobei ein bestimmtes Potential, das einer Position einer gewählten Wortleitung in dem Speicherzellenfeld entspricht, an zumindest eine gewählte der Bankauswahlleitungen als ein EIN-Potential für den zugeordneten Bankauswahltransistor angelegt ist.

2. Halbleiterspeicherungsvorrichtung nach Anspruch 2, dadurch gekennzeichnet, dass die gewählte Bankauswahlleitung mit einem gewählten Bankauswahltransistor verbunden ist, der wiederum mit einer der ersten und zweiten Hauptbitleitungen verbunden ist, wobei an diese Hauptbitleitung ein niedrigeres Potential angelegt ist.

3. Halbleiterspeicherungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass ein bestimmtes Potential, das der Position der gewählten Wortleitung in dem Speicherzellenfeld entspricht, an jede der Bankauswahlleitungen als das EIN- Potential für die zugeordneten Bankauswahltransistoren angelegt ist.

4. Halbleiterspeicherungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Vielzahl von Wortleitungen in einer Richtung entlang der Spalten der Speicherzellen derart geteilt sind, dass eine Vielzahl von Wortleitungsgruppen gebildet wird und das bestimmte Potential, das an die Bankauswahlleitungen als das EIN-Potential für die zugeordneten Bankauswahltransistoren anzulegen ist, ein Potential entsprechend eines Orts der Wortleitungsgruppe ist, zu welcher die gewählte Wortleitung gehört.

5. Halbleiterspeicherungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die gewählte Bankauswahlleitung mit dem gewählten Bankauswahltransistor verbunden ist, der wiederum mit einer der ersten und zweiten Hauptbitleitungen verbunden ist, wobei an diese Hauptbitleitung ein niedrigeres Potential angelegt ist, und das bestimmte Potential, das der gewählten Bankauswahlleitung zuzuführen ist, höher wird, wenn die Entfernung zwischen der gewählten Speicherzelle und dem gewählten Bankauswahltransistor länger wird.

6. Halbleiterspeicherungsvorrichtung nach Anspruch 1, weiter umfassend einen Referenzspannungsgenerator zum Erzeugen eines bestimmten Potentials, das an die Bankauswahlleitungen als das EIN-Potential für die zugeordneten Bankauswahltransistoren anzulegen ist, und ein Referenzpotential, das von dem Referenzspannungsgenerator erzeugt wird, wird als eine Energiespannung für einen Bankauswahlleitungstreiber zum Treiben der Bankauswahlleitungen verwendet.

7. Halbleiterspeicherungsvorrichtung nach Anspruch 6, wobei der Referenzspannungsgenerator umfasst:

eine Vielzahl von resistiven Elementen, die seriell zwischen einem ersten Referenzpotential und einem zweiten Referenzpotential verbunden sind, zum resistiven Teilen einer Spannung zwischen den beiden Referenzpotentialen;

eine Vielzahl von geteilten Schaltern, wobei jeder der geteilten Schalter zwischen einem Anschluss eines der resistiven Elemente und einem gemeinsam verbundenen Knoten verbunden ist;

einen Energiezufuhrschalter mit einem Anschluss, der mit dem ersten Referenzpotential verbunden ist, und dem anderen Anschluss, der als ein Ausgangsanschluss zum Ausgeben des Referenzpotentials für den Bankauswahlleitungstreiber dahindurch wirkt; und

einen Komparator zum Vergleichen eines Potentials an dem gemeinsam verbundenen Knoten der geteilten Schalter mit einem Potential an dem anderen Anschluss des Energieversorgungsschalters, wodurch ein Potential entsprechend eines Vergleichsergebnisses als eine Spannung zum Steuern von EIN/AUS-Zuständen des Energieversorgungsschalters ausgegeben wird,

wobei ein vorbestimmter der Vielzahl von geteilten Schaltern leitfähig auf der Grundlage entweder eines Signals, das die gewählte Wortleitung anzeigt, oder eines Signals, das die Wortleitungsgruppe anzeigt, zu welcher die gewählte Wortleitung gehört, ausgeführt wird, wodurch ein Potential auf einem gewünschten Pegel an dem Ausgangsanschluss des Energieversorgungsschalters erzeugt wird.

8: Halbleiterspeicherungsvorrichtung mit:

einer Vielzahl von Bitleitungen, die bereitgestellt sind, um so den jeweiligen Spalten der Speicherzellen zu entsprechen, zum Auslesen von Information von den Speicherzelten;

einer Vielzahl von Wortleitungen, die bereitgestellt sind, um so den jeweiligen Zeilen der Speicherzellen zu entsprechen, wobei jede der Wortleitungen mit Gates der Speichertransistoren verbunden ist, die die Speicherzellen bilden;

einem Controller zum Erzeugen eines vorbestimmten Steuersignals in Übereinstimmung mit einer Position einer gewählten Wortleitung in dem Speicherzellenfeld; und

einer Lastschaltung, die mit zumindest einer der Vielzahl von Bitleitungen über einen Auswahltransistor verbunden ist und derart konfiguriert ist, dass Lasteigenschaften davon in Übereinstimmung mit dem Steuersignal variabel sind.

9. Halbleiterspeicherungsvorrichtung mit:

einer Unterbitleitung und einer Untermasseleitung, die derart abwechselnd angeordnet sind, dass entweder die Unterbitleitung oder die Untermasseleitung jeder Spalte der Speicherzellen entspricht;

einer Datenleitung zum Ausgeben von Daten der Speicherzellen;

einer Lastschaltung, die mit der Datenleitung verbunden ist und derart konfiguriert ist, dass Lasteigenschaften davon in Übereinstimmung mit einem vorbestimmten Steuersignal variabel sind;

einer Hauptbitleitung, die mit der Datenleitung über einen Spaltenauswahltransistor verbunden ist;

einer Hauptmasseleitung, die mit einer Masseleitung über einen weiteren Spaltenauswahltransistor verbunden ist;

einem ersten Bankauswahltransistor, der auf einer Seite der Spalte der Speicherzellen in dem Speicherzellenfeld angeordnet ist und zwischen der Hauptbitleitung und der Unterbitleitung verbunden ist;

einen zweiten Bankauswahltransistor, der auf der anderen Seite der Spalte der Speicherzellen in dem Speicherzellenfeld angeordnet ist und zwischen der Hauptmasseleitung und der Untermasseleitung verbunden ist; und

einer Vielzahl von Wortleitungen, die bereitgestellt sind, um so den jeweiligen Zeilen der Speicherzellen zu entsprechen, und die in einer Richtung entlang der Spalten der Speicherzellen derart geteilt sind, dass eine Vielzahl von Wortleitungsgruppen gebildet werden, wobei jede der Wortleitungsgruppen mit Gates der Speichertransistoren verbunden ist, die die Speicherzellen bilden,

wobei, wenn eine der Vielzahl von Wortleitungen gewählt ist, die Lasteigenschaften der Lastschaltung in Abhängigkeit von dem Steuersignal, das der Wortleitungsgruppe entspricht, zu welcher die gewählte Wortleitung gehört, geschaltet werden.

10. Halbleiterspeicherungsvorrichtung mit:

einer ersten Unterbitleitung, einer zweiten Unterbitleitung, einer dritten Unterbitleitung und einer vierten Unterbitleitung, die wiederholt in einer vorbestimmten Reihenfolge derart angeordnet sind, dass irgendeine der Unterbitleitungen jeder Spalte der Speicherzellen entspricht;

einer Datenleitung zum Ausgeben von Daten der Speicherzellen;

einer Hauptmasseleitung, die mit einer Masseleitung über einen weiteren Spaltenauswahltransistor verbunden ist; und

einer Vielzahl von Wortleitungen, die bereitgestellt sind, um so den jeweiligen Zeilen der Speicherzellen zu entsprechen, und in einer Richtung entlang der Spalten der Speicherzellen derart geteilt sind, dass eine Vielzahl von Wortleitungsgruppen gebildet werden, wobei jede der Wortleitungen mit Gates der Speichertransistoren verbunden ist, die die Speicherzellen bilden,

wobei die erste Unterbitleitung mit der Hauptbitleitung über einen ersten Bankauswahltransistor auf einer Seite des Speicherzellenfelds verbunden ist und mit der Hauptbitleitung über einen zweiten Bankauswahltransistor auf der anderen Seite des Speicherzellenfelds verbunden ist,

die zweite Hauptbitleitung mit der Hauptmasseleitung über die ersten bzw. die zweiten Bankauswahltransistoren auf beiden Seiten des Speicherzellenfelds verbunden ist,

die dritte Unterbitleitung mit der Hauptbitleitung über den ersten Bankauswahltransistor auf einer Seite des Speicherzellenfelds verbunden ist und mit der Hauptmasseleitung über den zweiten Bankauswahltransistor auf der anderen Seite des Speicherzellenfelds verbunden ist,

und die vierte Unterbitleitung mit der Hauptbitleitung über die ersten bzw. zweiten Bankauswahltransistoren auf beiden Seiten des Speicherzellenfelds verbunden ist,

und, wenn eine der Vielzahl von Wortleitungen gewählt wird, die Lasteigenschaften der Lastschaltung in Abhängigkeit eines Steuersignals, das einer Wortleitungsgruppe entspricht, zu welcher die gewählte Wortleitung gehört, geschaltet werden.

11. Halbleiterspeicherungsvorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass eine oder zwei der Unterbitleitungen mit der Hauptbitleitung über den ersten Bankauswahltransistor verbunden sind,

und zumindest zwei der Unterbitleitungen mit der Hauptbitleitung über den zweiten Bankauswahltransistor verbunden sind,

und wobei, wenn einer der ersten Bankauswahltransistoren und einer der zweiten Bankauswahltransistoren gewählt sind, die Hauptbitleitung und die dazu benachbarte Unterbitleitung elektrisch miteinander verbunden werden und die Hauptmasseleitung und die dazu benachbarte Untermasseleitung elektrisch miteinander verbunden werden.

12. Halbleiterspeicherungsvorrichtung mit:

einer Vielzahl von Unterbitleitungen, die bereitgestellt sind, um so den jeweiligen Spalten der Speicherzellen zu entsprechen;

einer Datenleitung zum Ausgeben von Daten der Speicherzellen;

einer ersten Hauptbitleitung und einer zweiten Hauptbitleitung, die mit der Datenleitung über einen ersten Spaltenauswahltransistor und mit einer Masseleitung über einen zweiten Spaltenauswahltransistor verbunden sind;

einem ersten Bankauswahltransistor, der mit der ersten Hauptbitleitung und einer von zwei benachbarten Unterbitleitungen verbunden ist;

einem zweiten Bankauswahltransistor, der mit der zweiten Hauptbitleitung und der anderen der beiden benachbarten Unterbitleitungen verbunden ist;

einer Vielzahl von Wortleitungen, die bereitgestellt sind, um so den jeweiligen Zeilen der Speicherzellen zu entsprechen, wobei jede der Wortleitungen mit Gates der Speichertransistoren verbunden ist, die die Speicherzellen bilden; einem Controller zum Erzeugen eines vorbestimmten Steuersignals in Übereinstimmung mit einer Position einer gewählten Wortleitung in dem Speicherzellenfeld, wobei ein erster Zustand, wo die erste Hauptbitleitung

elektrisch mit der Datenleitung verbunden ist und die zweite Hauptbitleitung elektrisch mit der Masseleitung verbunden ist, und ein zweiter Zustand, wo die erste Hauptbitleitung elektrisch mit der Masseleitung verbunden ist, und die zweite Hauptbitleitung elektrisch mit der Datenleitung verbunden ist, in Übereinstimmung mit dem Steuersignal gewählt werden.

13. Halbleiterspeicherungsvorrichtung mit:

einer ersten Unterbitleitung und einer zweiten Unterbitleitung, die abwechselnd derart bereitgestellt sind, dass entweder die erste Unterbitleitung oder die zweite Unterbitleitung jeder Spalte der Speicherzellen entspricht;

einer Datenleitung zum Ausgeben von Daten der Speicherzellen;

einer ersten Hauptbitleitung, die mit der Datenleitung über einen ersten Spaltenauswahltransistor verbunden ist, und mit einer Masseleitung über einen zweiten Spaltenauswahltransistor verbunden ist;

einer zweiten Hauptbitleitung, die mit der Datenleitung über einen dritten Spaltenauswahltransistor verbunden ist und mit der Masseleitung über einen vierten Spaltenauswahltransistor verbunden ist;

einem ersten Bankauswahltransistor, der auf einer Seite der Spalte der Speicherzellen in dem Speicherzellenfeld verbunden ist und zwischen der ersten Hauptbitleitung und der ersten Unterbitleitung verbunden ist;

einem zweiten Bankauswahltransistor, der auf der anderen Seite der Spalte der Speicherzellen in dem Speicherzellenfeld verbunden ist und zwischen der zweiten Hauptbitleitung und der zweiten Unterbitleitung verbunden ist; und

einer Vielzahl von Wortleitungen, die bereitgestellt sind, um so jeweiligen Zeilen der Speicherzellen zu entsprechen, und in eine erste Wortleitungsgruppe, die auf einer Seite des ersten Bankauswahltransistors gelegen ist, und eine zweite Wortleitungsgruppe, die auf einer Seite des zweiten Bankauswahltransistors gelegen ist, geteilt sind, wobei jede der Wortleitungen mit Gates der Speichertransistoren verbunden ist, die die Speicherzellen bilden,

wobei, wenn eine der Wortleitungen, die zu der ersten Wortleitungsgruppe gehört, gewählt ist, die zweiten und dritten Spaltenauswahltransistoren gewählt werden, so dass die erste Hauptbitleitung elektrisch mit der Masseleitung verbunden ist und die zweite Hauptbitleitung elektrisch mit der Datenleitung verbunden ist und, wenn eine der Wortleitungen, die zu der zweiten Wortleitungsgruppe gehören, gewählt wird, die ersten und die vierten Spaltenauswahltransistoren gewählt werden, so dass die zweite Hauptbitleitung elektrisch mit der Masseleitung verbunden ist, und die erste Hauptbitleitung elektrisch mit der Datenleitung verbunden ist.

14. Halbleiterspeicherungsvorrichtung nach Anspruch 13, dadurch gekennzeichnet, dass die erste Wortleitungsgruppe und die zweite Wortleitungsgruppe in zwei oder mehr Wortleitungsuntergruppen geteilt ist und eine Lastschaltung bereitgestellt ist, die mit der Datenleitung verbunden ist und derart konfiguriert ist, dass Lasteigenschaften davon in Übereinstimmung mit einem vorbestimmten Steuersignal variabel sind und, wenn eine der Wortleitungen gewählt wird, die Lasteigenschaften der Lastschaltung in Übereinstimmung mit einem Steuersignal, das der Wortleitungsuntergruppe entspricht, zu welcher die gewählte Wortleitung gehört, geschaltet werden.

15. Halbleiterspeicherungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass jede der Speicherzellen konfiguriert ist, um so eine Information, die drei oder mehreren Potentialpegeln entspricht, zurückzuhalten, wodurch ein mehrwertiger ROM gebildet wird.

16. Halbleiterspeicherungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass eine Vielzahl von Speicherzellenfeldern auf einem Halbleitersubstrat bereitgestellt sind, wobei jedes der Speicherzellenfelder eine Vielzahl von Speicherzellen umfasst, die mit einer der Hauptbitleitungen und einer der Hauptmasseleitungen verbunden sind, und ein Isolationsbereich zum elektrischen Isolieren benachbarter der Vielzahl von Speicherzellenfeldern durch eine Vielzahl von isolierenden Speicherzellen gebildet ist, die in einer Spaltenrichtung bereitgestellt sind, ein Schwellwert jeder der isolierenden Speicherzellen derart eingestellt ist, dass der Speichertransistor der Speicherzelle immer in einem nicht-leitfähigen Zustand ungeachtet dessen ist, ob die Speicherzelle in einem gewählten Zustand oder in einem nicht-gewählten Zustand ist.

17. Halbleiterspeicherungsvorrichtung nach Anspruch 16, dadurch gekennzeichnet, dass der Schwellwert jeder der isolierenden Speicherzellen durch ein Implantieren von Ionen in einen Bereich des Speichertransistors eingestellt ist, der die Speicherzelle bildet.

18. Halbleiterspeicherungsvorrichtung nach Anspruch 17, dadurch gekennzeichnet, dass jeder der Speicherzellen irgendeinen von zumindest zwei Schwellwerten aufweist und einer dieser Schwellwerte der Speicherzellen derart eingestellt ist, dass der Speichertransistor der Speicherzelle immer in einem nicht-leitfähigen Zustand ungeachtet dessen ist, ob die Speicherzelle in einem gewählten Zustand oder in einem nicht-gewählten Zustand ist, und der Schwellwert der Speicherzellen gleich dem Schwellwert der isolierenden Speicherzellen ist.

19. Halbleiterspeicherungsvorrichtung nach Anspruch 8, dadurch gekennzeichnet, dass jede der Speicherzellen konfiguriert ist, um so Information zurückzuhalten, die drei oder mehreren Potentialpegeln entspricht, wodurch ein mehrwertiger ROM gebildet wird.

20. Halbleiterspeicherungsvorrichtung nach Anspruch 8, dadurch gekennzeichnet, dass eine Vielzahl von Speicherzellenfeldern auf einem Halbleitersubstrat bereitgestellt sind, wobei jedes der Speicherzellenfelder eine Vielzahl von Speicherzellen umfasst, die mit einer der Hauptbitleitungen und einer der Hauptmasseleitungen verbunden sind, und ein Isolationsbereich zum elektrischen Isolieren benachbarter der Vielzahl von Speicherzellenfeldern durch eine Vielzahl von isolierenden Speicherzellen gebildet ist, die in einer Spaltenrichtung bereitgestellt sind, ein Schwellwert jeder der isolierenden Speicherzellen derart eingestellt ist, dass der Speichertransistor der Speicherzelle immer in einem nicht-leitfähigen Zustand ungeachtet dessen ist, ob die Speicherzelle in einem gewählten Zustand oder in einem nicht-gewählten Zustand ist.

21. Halbleiterspeicherungsvorrichtung nach Anspruch 20, dadurch gekennzeichnet, dass der Schwellwert jeder der isolierenden Speicherzellen durch ein Implantieren von Ionen in einen Bereich des Speichertransistors eingestellt ist, der die Speicherzelle bildet.

22. Halbleiterspeicherungsvorrichtung nach Anspruch 21, dadurch gekennzeichnet, dass jede der Speicherzellen zumindest zwei Schwellwerte aufweist, und einer dieser Schwellwerte der Speicherzellen derart eingestellt ist, dass der Speichertransistor der Speicherzelle immer in einem nichtleitfähigen Zustand ungeachtet dessen ist, ob die Speicherzelle in einem gewählten Zustand oder in einem nichtgewählten Zustand ist, und der Schwellwert der Speicherzellen gleich dem Schwellwert der isolierenden Speicherzellen ist.

23. Halbleiterspeicherungsvorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass jede der Speicherzellen konfiguriert ist, um so Information zurückzuhalten, die drei oder mehreren Potentialpegeln entspricht, wodurch ein mehrwertiger ROM gebildet wird.

24. Halbleiterspeicherungsvorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass eine Vielzahl von Speicherzellenfeldern auf einem Halbleitersubstrat bereitgestellt ist, wobei jedes der Speicherzellenfelder eine Vielzahl von Speicherzellen umfasst, die mit einer der Hauptbitleitungen und einer der Hauptmasseleitungen verbunden sind, und ein Isolationsbereich zum elektrischen Isolieren benachbarter der Vielzahl von Speicherzellenfeldern durch eine Vielzahl von isolierenden Speicherzellen, die in einer Spaltenrichtung bereitgestellt sind, gebildet ist, ein Schwellwert jeder der isolierenden Speicherzellen derart eingestellt ist, dass der Speichertransistor der Speicherzelle immer in einem nicht-leitfähigen Zustand ungeachtet dessen ist, ob die Speicherzelle in einem gewählten Zustand oder in einem nicht-gewählten Zustand ist.

25. Halbleiterspeicherungsvorrichtung nach Anspruch 24, dadurch gekennzeichnet, dass der Schwellwert jeder der isolierenden Speicherzellen durch ein Implantieren von Ionen in einen Bereich des Speichertransistors eingestellt ist, der die Speicherzelle bildet.

26. Halbleiterspeicherungsvorrichtung nach Anspruch 25, dadurch gekennzeichnet, dass jede der Speicherzellen irgendeinen von zumindest zwei Schwellwerten aufweist und einer dieser Schwellwerte der Speicherzellen derart eingestellt ist, dass der Speichertransistor der Speicherzelle immer in einem nicht-leitfähigen Zustand ungeachtet dessen ist, ob die Speicherzelle in einem gewählten Zustand oder in einem nicht-gewählten Zustand ist und der Schwellwert der Speicherzellen gleich dem Schwellwert der isolierenden Speicherzellen ist.

27. Halbleiterspeicherungsvorrichtung nach Anspruch 10, dadurch gekennzeichnet, dass jede der Speicherzellen konfiguriert ist, um so Information zurückzuhalten, die drei oder mehreren Potentialpegeln entspricht, wodurch ein mehrwertiger ROM gebildet wird.

28. Halbleiterspeicherungsvorrichtung nach Anspruch 10, dadurch gekennzeichnet, dass eine Vielzahl von Speicherzellenfeldern auf einem Halbleitersubstrat bereitgestellt ist, wobei jedes der Speicherzellenfelder eine Vielzahl von Speicherzellen umfasst, die mit einer der Hauptbegleitungen und einer der Hauptmasseleitungen verbunden sind, und ein Isolationsbereich zum elektrischen Isolieren benachbarter der Vielzahl von Speicherzellenfeldern durch eine Vielzahl von isolierenden Speicherzellen, die in einer Spaltenrichtung bereitgestellt sind, gebildet ist, ein Schwellwert jeder der isolierenden Speicherzellen derart eingestellt ist, dass der Speichertransistor der Speicherzelle immer in einem nicht-leitfähigen Zustand ungeachtet dessen ist, ob die Speicherzelle in einem gewählten Zustand oder in einem nicht-gewählten Zustand ist.

29. Halbleiterspeicherungsvorrichtung nach Anspruch 28, dadurch gekennzeichnet, dass der Schwellwert jeder der isolierenden Speicherzelle durch ein Implantieren von Ionen in einen Bereich des Speichertransistors eingestellt ist, der die Speicherzelle bildet.

30. Halbleiterspeicherungsvorrichtung nach Anspruch 29, dadurch gekennzeichnet, dass jede der Speicherzellen irgendeinen von zumindest zwei Schwellwerten aufweist und einer dieser Schwellwerte der Speicherzellen derart eingestellt ist, dass der Speichertransistor der Speicherzelle immer in einem nicht-leitfähigen Zustand ungeachtet dessen ist; ob die Speicherzelle in einem gewählten Zustand oder in einem nicht-gewählten Zustand ist und der Schwellwert der Speicherzellen gleich dem Schwellwert der isolierenden Speicherzellen ist.

31. Halbleiterspeicherungsvorrichtung nach Anspruch 12, dadurch gekennzeichnet, dass jede der Speicherzellen konfiguriert ist, um so eine Information zurückzuhalten, die drei oder mehreren Potentialpegeln entspricht, wodurch ein mehrwertiger ROM gebildet wird.

32. Halbleiterspeicherungsvorrichtung nach Anspruch 12, dadurch gekennzeichnet, dass eine Vielzahl von Speicherzellenfeldern auf einem Halbleitersubstrat bereitgestellt ist, wobei jedes der Speicherzellenfelder eine Vielzahl von Speicherzellen umfasst, die mit einer der Hauptbitleitungen und einer der Hauptmasseleitungen verbunden sind, und ein Isolationsbereich zum elektrischen Isolieren benachbarter der Vielzahl von Speicherzellenfelder durch eine Vielzahl von isolierenden Speicherzellen, die in einer Spaltenrichtung bereitgestellt sind, gebildet ist, ein Schwellwert jeder der isolierenden Speicherzellen derart eingestellt ist, dass der Speichertransistor der Speicherzelle immer in einem nicht-leitfähigen Zustand ungeachtet dessen ist, ob die Speicherzelle in einem gewählten Zustand oder in einem nicht-gewählten Zustand ist.

33. Halbleiterspeicherungsvorrichtung nach Anspruch 32, dadurch gekennzeichnet, dass der Schwellwert jeder der isolierenden Speicherzellen durch ein Implantieren von Ionen in einen Bereich des Speichertransistors eingestellt ist, der die Speicherzelle bildet.

34. Halbleiterspeicherungsvorrichtung nach Anspruch 33, dadurch gekennzeichnet, dass jede der Speicherzellen irgendeinen von zumindest zwei Schwellwerten aufweist, und einer dieser Schwellwerte der Speicherzellen derart eingestellt ist, dass der Speichertransistor der Speicherzelle immer in einem nicht-leitfähigen Zustand ungeachtet dessen ist, ob die Speicherzelle in einem gewählten Zustand oder in einem nicht-gewählten Zustand ist und der Schwellwert der Speicherzellen gleich dem Schwellwert der isolierenden Speicherzellen ist.

35. Halbleiterspeicherungsvorrichtung nach Anspruch 13, dadurch gekennzeichnet, dass jede der Speicherzellen konfiguriert ist, um so eine Information zurückzuhalten, die drei oder mehreren Potentialpegeln entspricht, wodurch ein mehrwertiger ROM gebildet wird.

36. Halbleiterspeicherungsvorrichtung nach Anspruch 13, dadurch gekennzeichnet, dass eine Vielzahl von Speicherzellenfeldern auf einem Halbleitersubstrat bereitgestellt ist, wobei jedes der Speicherzellenfelder eine Vielzahl von Speicherzellen umfasst, die mit einer der Hauptdatenleitungen und einer der Hauptmasseleitungen verbunden sind, und ein Isolationsbereich zum elektrischen Isolieren benachbarter der Vielzahl von Speicherzellenfeldern durch eine Vielzahl von isolierenden Speicherzellen, die in einer Spaltenrichtung bereitgestellt sind, gebildet ist, ein Schwellwert jeder der isolierenden Speicherzellen derart eingestellt ist, dass der Speichertransistor der Speicherzelle immer in einem nicht-leitfähigen Zustand ungeachtet dessen ist, ob die Speicherzelle in einem gewählten Zustand oder in einem nicht-gewählten Zustand ist.

37. Halbleiterspeicherungsvorrichtung nach Anspruch 36, dadurch gekennzeichnet, dass der Schwellwert jeder der isolierenden Speicherzellen durch ein Implantieren von Ionen in einen Bereich des Speichertransistors eingestellt ist, der die Speicherzelle bildet.

38. Halbleiterspeicherungsvorrichtung nach Anspruch 37, dadurch gekennzeichnet, dass jede der Speicherzellen irgendeinen von zumindest zwei Schwellwerten aufweist und einer dieser Schwellwerte der Speicherzellen derart eingestellt ist, dass der Speichertransistor der Speicherzelle immer in einem nicht-leitfähigen Zustand ungeachtet dessen ist, ob die Speicherzelle in einem gewählten Zustand oder einem nicht-gewählten Zustand ist und der Schwellwert der Speicherzellen gleich dem Schwellwert der isolierenden Speicherzellen ist.