KR100214814B1 - 반도체 기억 장치 - Google Patents

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KR100214814B1
KR100214814B1 KR1019960033518A KR19960033518A KR100214814B1 KR 100214814 B1 KR100214814 B1 KR 100214814B1 KR 1019960033518 A KR1019960033518 A KR 1019960033518A KR 19960033518 A KR19960033518 A KR 19960033518A KR 100214814 B1 KR100214814 B1 KR 100214814B1
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야스오 스미나가
고지 고마쯔
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쯔지 하루오
샤프 가부시끼가이샤
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Abstract

반도체 기억 장치에 있어서, 메모리셀 어레이로부터 선택된 워드선의 위치에 대응하는 전위가 뱅크 선택 트랜지스터의 ON 전위로서 뱅크 선택 트랜지스터의 게이트에 접속된 뱅크 선택선에 인가되며, 이에 따라 뱅크 시스템을 사용한 ROM의 뱅크에 있어서의 메모리셀의 위치에 따른 비트선 전위의 변동을 감소시킬 수 있다.

Description

반도체 기억 장치
제1도는 본 발명의 제1 실시예에 의한 반도체 기억 장치로서 뱅크 시스템을 사용한 ROM을 도시한 회로도로, 특히 상기 ROM을 구성하는 메모리셀 어레이 및 그의 주변회로의 일부를 보인 도면.
제2도는 본 발명의 제2 실시예에 의한 반도체 기억 장치로서 뱅크 시스템을 사용한 ROM을 도시한 회로도로, 특히 상기 ROM을 구성하는 메모리셀 어레이 및 그의 주변회로의 일부를 보인 도면.
제3도는 본 발명의 제3 실시예에 의한 반도체 기억 장치로서 뱅크 시스템을 사용한 ROM을 도시한 회로도로, 특히 상기 ROM을 구성하는 메모리셀 어레이 및 그의 주변회로의 일부를 보인 도면.
제4도는 워드선 및 뱅크 선택선을 구동하기 위한 상기 제1 내지 제3 실시예에 사용되는 드라이버의 구체적인 회로구성의 1 예를 보인 도면.
제5도는 워드선 및 뱅크 선택선을 구동하기 위한 상기 제1 내지 제3 실시예에 사용되는 드라이버의 구체적인 회로구성의 다른 예를 보인 도면.
제6도는 뱅크 선택선의 드라이버에 전원 전위를 공급하기 위한 상기 제1 내지 제3 실시예의 ROM에 사용되는 가변 전원회로의 구체적인 회로구성을 보인 도면.
제7도는 본 발명의 제4 실시예에 의한 반도체 기억 장치로서 뱅크 시스템을 사용한 ROM을 도시한 회로도.
제8도는 본 발명의 제5 실시예에 의한 반도체 기억 장치로서 뱅크 시스템을 사용한 ROM을 도시한 회로도.
제9도는 본 발명의 제6 실시예에 의한 반도체 기억 장치로서 뱅크 시스템을 사용한 ROM을 도시한 회로도.
제10도는 본 발명의 제7 실시예에 의한 반도체 기억 장치로서 뱅크 시스템을 사용한 ROM을 도시한 회로도.
제11a 내지 11c도는 본 발명의 제8 실시예에 의한 반도체 기억 장치로서 뱅크 시스템을 사용한 ROM을 도시한 도면으로, 제11a도는 상기 ROM의 메모리셀 어레이의 일부를 보인 도면; 제11b도는 주 비트선과 데이터선 간의 접속 또는 주 비트선과 그라운드선 간의 접속을 선택하기 위해 ROM에 사용된 스위칭회로의 구성을 보인 도면; 제11c도는 상기 스위칭회로의 구체적 구성을 보인 도면.
제12a 및 12b도는 본 발명의 제9 실시예에 의한 반도체 기억 장치로서 뱅크 시스템을 사용한 ROM을 도시한 도면으로, 제12a도는 상기 ROM의 메모리셀 어레이의 일부를 보인 도면; 제12b도는 스위칭 신호 LS1을 발생하기 위한 회로의 구체적 구성을 보인 도면.
제13도는 본 발명의 제10 실시예에 의한 반도체 기억 장치로서 뱅크 시스템을 사용한 ROM을 도시한 회로도.
제14도는 상기 제10 실시예에 있어서의 ROM을 구성하는 메모리셀 어레이의 구조를 보인 평면도.
제15도는 상기 제4 실시예에 있어서의 ROM을 구성하는 부하 회로의 구체적인 회로구성을 보인 도면.
제16도는 제15도에 보인 부하 회로의 전류-전압(I-V) 특성을 보인 그래프.
제17도는 상기 제4 실시예에 있어서의 ROM의 부하 회로의 특성을 절환하기 위한 구성을 보인 블록도.
제18도는 상기 제4 실시예에 있어서의 ROM의 비트선 전위의 변동을 도시한 그래프.
제19도는 상기 제4 실시예에 있어서의 ROM을 다치(多値: multivalent) ROM으로 한 경우의 비트선 전위의 변동을 도시한 그래프.
제20도는 종래 다치 ROM의 기본 구성을 보인 블록도.
제21도는 종래 뱅크 시스템에 의한 ROM에 있어서의 메모리셀로부터 정보가 독출될 때 흐르는 전류의 경로를 보인 도면.
제22도는 종래 뱅크 시스템에 의한 ROM에 있어서의 뱅크내 메모리셀의 위치에 따른 비트선 위치의 변화를 보인 그래프.
제23도는 일본 특허공개공보 5-167042호에 기재된 ROM의 구성을 보인 회로도.
제24도는 종래 뱅크 시스템에 의한 ROM에 있어서의 메모리셀 어레이의 구성의 1 예를 보인 회로도.
제25도는 종래 뱅크 시스템에 의한 ROM에 있어서의 메모리셀 어레이의 구성의 다른 예를 보인 회로도.
제26도는 본 발명의 제11 실시예에 의한 반도체 기억 장치로서 뱅크 시스템을 사용한 ROM을 도시한 회로도.
제27도는 본 발명의 제12 실시예에 의한 반도체 기억 장치로서 뱅크 시스템을 사용한 ROM을 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
11,12 : 뱅크선택 트랜지스터 31,32,33,34 : 부비트선
41,42 : 주비트선 100a,100b,100c,100d : ROM
101 : 전원회로 110, 120 : 드라이버
111,112,113,114,121,122,123,124 : MOSFET
130 : 부하회로
본 발명은 반도체 기억 장치에 관한 것이다. 특히, 본 발명은 뱅크 시스템을 사용하는 독출전용 메모리(ROM)의 메모리셀 어레이의 각종 구성 및 이와 같은 메모리로부터 데이터를 독출하기 위한 방법에 관한 것이다.
종래의 독출전용 반도체 기억 장치 또는 반도체 ROM에 대해 뱅크 시스템이 알려져 있다.(예컨대, 일본 특허공개공보 3-179775호 및 4-311900호 참조).
이와 같은 뱅크 시스템에 의한 복수의 NOR셀형의 종래 독출 전용 메모리장치는, 매트릭스형으로 배열된 복수의 메모리셀; 및 이 메모리셀들의 각 행에 대응하도록 제공되고, 행선택을 행하기 위한 복수의 워드선을 포함한다. 상기 메모리 장치는, 선택된 메모리셀로부터 정보를 독출하기 위한 주비트선과 주그라운드선; 및 상기 메모리셀의 각 열에 대응하도록 제공되고 대응하는 메모리셀에 접속된 복수의 부비트선과 복수의 부그라운드선을 더 포함한다. 상기 주비트선과 부비트선간 및 상기 주그라운드선과 부그라운드선간에는 메모리셀들의 열을 선택하기 위한 뱅크 선택 트랜지스터(이하, 간단히 뱅크 트랜지스터라 함)가 접속되어 있다.
각 메모리셀은 프로그램되는 데이터에 따라 높은 임계전압 또는 낮은 임계전압을 선택적으로 갖도록 형성된다. 각 메모리셀의 임계전압은 예컨대, 각 메모리셀을 형성하는 메모리 트랜지스터의 채널영역에 이온을 주입하거나 또는 그의 부유 게이트에 전하를 축적함으로써 설정된다.
각 워드선은 메모리셀들의 각 행에 대응하도록 제공되며, 각 워드선의 일부는 이 워드선에 대응하는 메모리셀 행에 있어서의 메모리 트랜지스터의 게이트로 기능한다. 이 경우, 각각의 워드선은 예컨대 폴리실리콘층으로 형성된다.
부비트선간과 부그라운드선은 교호로 배열되며 상기 워드선과 직교한다. 각 부비트선의 일부는 메모리셀 열의 메모리 트랜지스터의 소스 및 드레인의 어느 일방으로 기능하고, 각 부그라운드선의 일부는 메모리셀 열의 메모리 트랜지스터의 소스 및 드레인의 타방으로 기능한다. 또한, 부비트선과 부그라운드선은 기판 표면의 근방에 형성된 확산영역에 의해 형성될 수 있다. 본 명세서에서, 하나의 부비트선과 접속되는 1열의 메모리셀을 뱅크라 한다.
이와 같은 구성의 ROM에 있어서, 메모리셀 어레이에 포함된 특정 메모리셀로부터 정보를 독출하는 경우, 뱅크 트랜지스터는 이 메모리셀이 속하는 뱅크를 선택하기 위한 뱅크 선택신호에 따라 도통되어, 뱅크에 대응하는 부비트선과 부그라운드선을 주비트선 및 주그라운드선에 각각 전기적으로 접속한다. 그 결과, 선택된 메모리셀의 임계전압에 대응하는 전류가 주비트선을 통해 흐르게 되어, 이에 따라 소정의 비트선 전위가 발생되어 특정 메모리셀에 저장된 정보가 독출될 수 있게 된다.
한편, 일본 특허공개공보 6-104406호에 기술된 뱅크 시스템을 사용한 ROM에 있어서는, 뱅크 선택용 트랜지스터의 구동력을 향상시킴으로써 비트선 전류를 증가시켜 독출 마진을 증가시킨다.
또한, 기억밀도를 증대시키도록, 디지털 ROM으로 제안된 뱅크 시스템을 개량시키기 위해 얻어진 다치 ROM이 일본 특허공개공보 6-318683호에 기술되어 있다.
제20도는 이와 같은 다치 ROM(10)의 기본 구성을 보인 블록도이다. 이 다치 ROM(10)은 복수의 메모리셀이 매트릭스형태로 배열된 메모리셀 어레이(11)를 포함한다. 이 메모리셀 어레이(11)에는 복수의 부비트선 복수의 부그라운드선이 교호로 배치되어 있다. 이 메모리셀 어레이(11)는 복수의 메모리셀 어레이부를 구비하며, 그 각각은 적어도 3개의 부비트선과 적어도 2개의 그라운드선을 포함한다. 부비트선의 각각은 뱅크 트랜지스터를 통해 주비트선에 접속되고 부그라운드선의 각각은 뱅크 트랜지스터를 통해 주그라운드선에 접속된다.
메모리셀의 각각은 4종류의 임계치 중 어느 것을 갖는다. 이 4종류의 임계치에 대응하여 4개의 비트선 전위 Vth0, Vth1, Vth2 및 Vth3가 발생된다. 한편, 기준전압 발생기(13)는 상기 비트선 전위들에 대해 3종류의 기준레벨 Ref1, Ref2 및 Ref3를 발생한다. 이들 기준레벨의 각각은 두 비트선 레벨들간의 중간치로 설정된다. 비트선 전위와 기준레벨은 센스증폭기(12)에 입력된 다음 서로 비교되어, 그 비교결과가 논리회로(14)에 입력된다. 그 결과, 2개의 비트 D0 및 D1에 대응하는 데이터가 논리회로(14)에서 독출된다. 이와 같이, 2개의 비트에 대응하는 데이터가 1비트분의 메모리셀로부터 독출된다. 제20도에 있어서, 부호 11a는 로우(row) 디코더이고 11b는 컬럼(coloumn) 디코더이다.
그러나, 뱅크 시스템을 사용한 ROM에 있어서, 하나의 주비트선에 접속된 부비트선의 수가 증가되면, 주비트선의 부하용량이 증대되어, 데이터 독출시의 지연시간도 증가하게 된다. 또한, 하나의 주비트선 또는 하나의 주그라운드선에 접속된 뱅크 트랜지스터의 수가 증가하면, 뱅크 선택용 신호선의 수도 증가된다. 이에 따라, 메모리 트랜지스터에 대한 뱅크 트랜지스터의 면적비가 증가하여, 메모리셀의 고집적도화가 곤란하게 된다.
한편, 하나의 뱅크에 포함된 메모리셀의 수가 증가하면, 메모리 트랜지스터에 대한 뱅크 트랜지스터의 면적비가 확실히 감소된다. 그러나, 부비트선의 길이와 부그라운드선의 길이가 증가하여, 이들 라인에서의 저항이 커진다. 그 결과, 메모리셀의 비트선 전위가, 메모리셀이 속하는 뱅크내의 메모리셀의 위치, 또는 메모리셀이 속하는 동일한 메모리셀열위의 메모리셀의 위치에 따라 다르게 되어, 비트선 전위와 기준레벨간의 마진이 감소하여 데이터 독출시의 지연시간이 증가하는 문제가 있다. 비트선 전류의 양이 증가하더라도 이 문제를 해결하는 것은 곤란하다. 그 이유는, 비트선 전류가 증가하더라도 비트선 전류가 뱅크에서의 위치에 따라 여전히 다르게 되기 때문이다.
따라서, 종래 뱅크 시스템에 다른 ROM에 있어서, 뱅크에 포함된 메모리셀이 동일한 임계치를 갖더라도, 비트선 전위는 뱅크에서의 그의 위치에 따라 메모리셀간에 변화한다. 이는, 뱅크 트랜지스터와 메모리 트랜지스터의 드레인간의 부비트선의 저항 및 뱅크 트랜지스터와 메모리 트랜지스터의 소스간의 부그라운드선의 저항이 메모리셀이 속하는 뱅크내에서의 메모리셀의 위치에 따라 변화되기 때문이다.
뱅크 시스템을 사용한 ROM에 있어서, 각각의 부비트선 및 부그라운드선은 일반적으로 확산층으로 형성된다. 따라서, 이와 같은 층이 고저항을 갖기 때문에, 비트선 전위가 뱅크에 있어서의 메모리셀의 위치에 따라 현저히 영향을 받는다.
제24도는 종래 뱅크 시스템을 사용한 ROM(200)의 통상적 구성을 보인 것이다. 이 뱅크 시스템에 따른 ROM(200)에 있어서, 메모리셀 M1 및 M2는 주비트선(41)에 접속된 뱅크 트랜지스터(11)의 일측에 위치된다. 상기 메모리셀 M2에 있어서는, 예컨대 메모리셀 M2의 드레인과 뱅크 트랜지스터(11)간의 부비트선(31)의 저항이 낮은 반면, 메모리셀 M2의 소스와 뱅크 트랜지스터(13)간의 부그라운드선(32)의 저항은 높다.
한편, 메모리셀 M6 및 M7은 주비트선(41)에 접속된 뱅크 트랜지스터(13)의 일측에 위치된다. 상기 메모리셀 M6에 있어서는, 예컨대 메모리셀 M6의 드레인과 뱅크 트랜지스터(11)간의 부비트선(31)의 저항이 높은 반면, 메모리셀 M6의 소스와 뱅크 트랜지스터(13)간의 부비트선(32)의 저항은 낮다. 제24도에 있어서, M과 M1 내지 M8은 메모리셀; 33은 부비트선; 34는 부그라운드선; 51은 데이터선; 52는 그라운드선; 12, 14는 뱅크 트랜지스터; 21, 22는 컬럼 선택 트랜지스터; Load는 데이터선(51)에 접속된 부하; WL1 내지 WL32는 워드선; BS1 내지 BS4는 뱅크 선택선을 각각 나타낸다.
제25도는 종래 뱅크 시스템을 사용한 ROM(200)의 다른 구성을 보인 것이다. 제25도에서, 제24도에 사용된 것과 동일한 부호는 제24도에 보인 ROM(200)과 동일한 부재를 나타낸다. ROM(200a)에 있어서, 메모리셀 M1 및 M4는 뱅크 트랜지스터 11 내지 14의 근방에 위치된다. 상기 메모리셀 M3에 있어서는, 예컨대 메모리셀 M3의 드레인과 뱅크 트랜지스터(13)간의 부비트선(33)의 저항 및 메모리셀 M3의 소스와 뱅크 트랜지스터(12)간의 부그라운드선(32)의 저항은 모두 낮다.
한편, 메모리셀 M5 내지 M8은 뱅크 트랜지스터 11 내지 14에서 멀리 떨어져 위치된다. 상기 메모리셀 M7에 있어서는, 예컨대 메모리셀 M7의 드레인과 뱅크 트랜지스터(13)간의 부비트선(33)의 저항 및 메모리셀 M7의 소스와 뱅크 트랜지스터(12)간의 부그라운드선(32)의 저항은 모두 높다.
메모리셀에 접속된 부비트선 또는 부그라운드선의 저항치는, 상기 선상의 메모리셀과 뱅크 트랜지스터간의 거리에 따라 변한다. 이는 각각의 부비트선과 부그라운드선이 확산층으로 형성되고 금속 배선으로 형성되는 주비트선 또는 주그라운드선보다 높은 저항을 갖기 때문이다.
한편, 상기 다치 ROM에 있어서는 센스 증폭기가 각 임계 전압에 대해 기준 레벨과 비트선 전위를 비교하도록 하여 독출이 행해진다. 그러나, 이와 같은 다치 ROM에 있어서, 특히 각 임계 전압에 대한 비트선 전위간의 마진이 적다. 따라서, 비트선 전위가 변할 경우, 비트선 전위와 기준 레벨간에 불일치가 야기되어, 종종 정확한 값을 독출하기가 곤란하게 된다.
다음, 메모리셀이 속하는 뱅크내의 메모리셀의 위치에 따라 메모리셀의 전류-전압 특성이 어떻게 변하는 지를 설명한다.
제21도는 메모리셀 어레이에 있어서의 메모리셀의 위치와 메모리셀을 통해 흐르는 전류의 경로간의 관계를 보인 것이다. 제22도는 상기 전류경로 및 메모리셀의 임계치에 대한 전류-전압 특성과 부하 L의 전류-전압(I-V) 특성을 비교한 것이다.
제21도에 보인 회로구성에 있어서, 메모리셀 M1a, M2a는 각각 뱅크 선택신호 BS1, BS3에 따라 주비트선(41) 및 주그라운드선(42)에 접속된다. 워드선 WL2의 레벨이 높으면, 메모리셀 M1a가 선택되고, 워드선 WL31이 레벨이 높으면, 메모리셀 M2a가 선택된다.
또한, 메모리셀 M1a가 제1 뱅크 트랜지스터(11)의 일측에 배치되고 메모리셀 M2a가 제2 뱅크 트랜지스터(13)의 일측에 배치되기 때문에, 메모리셀 M1a의 드레인과 뱅크 트랜지스터(11)간의 부비트선(31)상의 저항치는 비교적 낮은 반면, 메모리셀 M1a의 소스와 뱅크 트랜지스터(13)간의 부비트선(32)상의 저항치 R2는 비교적 높다. 한편, 메모리셀 M2a의 드레인과 뱅크 트랜지스터(11)간의 부비트선(31)상의 저항치 R1은 비교적 높은 반면, 메모리셀 M2a의 소스와 뱅크 트랜지스터(13)간의 부비트선(32)상의 저항치는 비교적 낮다.
이 경우, 메모리셀의 드레인과 주비트선(41)간의 저항은 뱅크 트랜지스터(11)의 ON 저항과 부비트선(31)의 배선저항의 합과 같은 반면, 메모리셀의 소스와 주비트선(42)간의 저항은 뱅크 트랜지스터(13)의 ON 저항과 부비트선(32)의 배선저항의 합과 같게 된다.
메모리셀 M1a에 저장된 정보가 독출될 때, 전류는 전류경로(1)를 통해 흐른다. 한편, 메모리셀 M2a에 저장된 정보가 독출될 때, 전류는 전류경로(2)를 통해 흐른다.
이 경우, 메모리셀의 임계치들이 같고 워드선의 전위들이 같더라도, 메모리셀의 소스전위가 높아지면 메모리셀을 형성하는 메모리트랜지스터의 게이트와 소스간의 전압 Vgs을 감소시키게 되어, 메모리셀의 ON 저항이 증가한다. 그 결과, 비트선 전류가 감소하면 비트선 전위가 저하한다. 즉, 게이트-소스 전압 Vgs가 메모리셀의 위치에 따라 변동하기 때문에, 메모리셀의 ON 저항이 변동하여 비트선 전위도 변동하게 된다.
또한, 독출전류가 동일한 부하 L을 통해 메모리셀 M1a 및 M2a를 통해 흐리기 때문에, 비트선을 흐르는 전류와 비트선에 생성된 전위사이의 관계는 전류경로 및 메모리셀의 임계전압에 대응하여, 제22도에 곡선 k1H, k1L, k2H및 k2L로 보인 바와 같이 된다. 제22도에서, 곡선 k1H및 k1L은 메모리셀 M1a에 저장된 정보를 독출하는 경우의 특성을 나타낸 것이고; k1H는 메모리셀 M1a의 임계치가 높을 때 얻어지는 특성을 나타내며; k1L은 메모리셀 M1a의 임계치가 낮을 때 얻어지는 특성을 나타낸다. 한편, 곡선, k2H및 k2L은 메모리셀 M2a에 저장된 정보를 독출하는 경우의 특성을 나타낸 것이고; K2H는 메모리셀 M2a의 임계치가 높을 때 얻어지는 특성을 나타내며; k2L은 메모리셀 M2a의 임계치가 낮을 때 얻어지는 특성을 나타낸다. 또한, 그래프 L0은 부하 L의 전류-전압 특성을 나타낸다.
메모리셀 M1a에 저장된 정보를 독출하는 경우, 비트선 전위는 메모리셀 M1a의 임계치에 대응하는 값 a1 및 a2로 된다. 한편, 메모리셀 M2a에 저장된 정보를 독출하는 경우, 비트선 전위는 메모리셀 M2a의 임계치에 대응하는 값 b1 및 b2로 된다.
상기 정보는 센스 증폭기가 비트선 전위와 기준전위를 비교하여 메모리셀로부터 독출되기 때문에, 비트선 전위가 변동하면 독출마진이 감소된다.
일본 특허공개공보 5-167042호에 기술된 뱅크 시스템을 사용한 ROM은 상기한 종래 ROM과 비슷한 문제를 갖는다. 이 문제를 이하에 간단히 설명한다.
제23도는 상기 공보에 기술된 ROM의 등가회로도이다. 주비트선(6)은 컬럼(coloumn) 선택 트랜지스터 Q11, Q12 및 Q22를 통해 B1, B3 및 B2에 각각 접속되며, 가상접지선(7)은 컬럼 선택 트랜지스터 Q13, Q23 및 Q24를 통해 비트선 B4, B3 및 B5에 각각 접속된다. 제23도에 있어서, Q는 컬럼 선택 트랜지스터, M은 메모리셀을 나타낸다.
이 경우, 메모리셀 M03에 저장된 정보를 독출하는 경우, 선택선 S1 및 S2의 레벨은 각각 H(high) 및 L(low)로 된다. 워드선 WL0가 선택되면, 전류경로 Y가 형성된다. 한편, 메모리셀 M152에 저장된 정보를 독출하는 경우, 선택선 S1 및 S2의 레벨은 각각 L 및 H로 된다. 워드선 WL15가 선택되면, 전류경로 X가 형성된다.
메모리셀 M02 내지 M152로부터 정보를 독출하는 경우에 선택선 S2의 레벨은 H로 되며, 메모리셀 M03 내지 M153로부터 정보를 독출하는 경우에 선택선 S1의 레벨은 H로 되어, 메모리셀의 위치에 대응하는 최적 전류경로가 설정될 수 없게 된다. 이에 따라, 선택선 부근에 위치된 메모리셀과 선택선으로부터 멀리 떨어져 위치하는 메모리셀은, 라인이 선택되었을 때에 형성되는 전류경로에 있어서의 저항이 다르게 된다. 따라서, 비트선 전위가 변동되면, 비트선 전위와 기준전위간의 불일치가 발생되어 정확한 값을 독출하는 것이 곤란하게 된다.
본 발명의 반도체 기억 장치는, 그의 각각이, 메모리 트랜지스터로 형성되는 복수의 메모리셀을 매트릭스 형태로 배열하여 형성되는 메모리셀 어레이; 그의 각각에 소정의 전위가 인가되며, 선택된 메모리셀로부터 정보를 독출하기 위한 제1 주비트선 및 제2 주비트선; 메모리셀의 각 열에 대응하여 제공되고, 그의 각각이, 메모리셀을 형성하는 메모리 트랜지스터의 공통 소스 또는 공통 드레인 중 어느 것으로 기능하는 복수의 제1 부비트선 및 복수의 제2 부비트선; 메모리셀의 각 행에 대응하여 제공되고, 메모리셀을 형성하는 메모리 트랜지스터의 게이트에 각각 접속되는 복수의 워드선; 메모리셀 열들의 하나를 선택하기 위해 상기 제1 부비트선의 하나와 상기 제1 주비트선간에 접속되는 제1 뱅크 선택 트랜지스터; 메모리셀 열들의 하나를 선택하기 위해 상기 제2 부비트선의 하나와 상기 제2 주비트선간에 접속되는 제2 뱅크 선택 트랜지스터; 및 그의 각각이 상기 뱅크 선택 트랜지스터마다 제공되고, 각각의 게이트에 접속된 뱅크 선택선을 포함한다. 상기 메모리셀 어레이에 있어서의 선택된 워드선의 위치에 대응하는 어떤 전위는 조합된 뱅크 선택 트랜지스터의 ON 전위로서 상기 뱅크 선택선들 중 적어도 선택된 하나에 인가된다.
1 실시예에 있어서, 상기 선택된 뱅크 선택선은 상기 제1 및 제2 주비트선의 하나에 교호로 접속된, 선택된 뱅크 선택 트랜지스터에 접속되며, 상기 주비트선에는 저전위가 인가된다.
다른 실시예에 있어서, 상기 메모리셀 어레이에 있어서의 상기 선택된 워드선의 위치에 대응하는 전위는 상기 조합된 뱅크 선택 트랜지스터의 ON 전위로서 상기 뱅크 선택선의 각각에 인가된다.
또 다른 실시예에 있어서, 복수의 워드선군이 형성되도록 메모리셀의 열을 따른 방향으로 복수의 워드선이 분할되고, 상기 조합된 뱅크 선택 트랜지스터의 ON 전위로서 뱅크 선택선에 인가되는 전위는 선택된 워드선이 속하는 워드선군의 부위에 대응하는 전위이다.
또 다른 실시예에 있어서, 상기 선택된 뱅크 선택선은 제1 및 제2 주비트선의 하나에 교호로 접속되는 선택된 뱅크 선택 트랜지스터에 접속되고, 상기 주비트선에는 저전위가 인가되며, 상기 선택된 뱅크 선택선에 공급되는 전위는 선택된 메모리셀과 선택된 뱅크 선택 트랜지스터간의 거리가 멀수록 높아진다.
또 다른 실시예에 있어서, 상기 반도체 기억 장치는 상기 조합된 상기 뱅크 선택 트랜지스터의 ON 전위로서 뱅크 선택선에 인가되는 전위를 발생하기 위한 기준전압발생기를 더 포함하고, 상기 기준전압발생기에 의해 발생된 기준전위는 상기 뱅크 선택선을 구동하기 위한 뱅크 선택선을 드라이버의 전원 전압으로 사용된다.
상기 기준전압발생기는, 제1 기준전위와 제2 기준전위간에 직렬 접속되고 이 두 기준전위간의 전압을 저항 분할하기 위한 복수의 저항 소자; 그의 각각이 상기 저항소자 중 하나의 일단과 공통 접속 노드간에 접속된 복수의 분할 스위치; 그의 일단이 상기 제1 기준전위에 접속되고 그의 타단이 상기 뱅크 선택선 드라이버의 기준전위를 출력하기 위한 출력단으로 되어 있는 전원스위치; 및 상기 분할 스위치의 공통접속 노드의 전위와 상기 전원 스위치의 타단의 전위를 비교하고, 그 비교결과에 대응하는 전위를 상기 전원스위치의 ON/OFF 상태를 제어하기 위한 전압으로서 출력하기 위한 비교기를 포함한다. 상기 복수의 분할 스위치의 소정의 하나는 선택된 워드선을 나타내는 신호 또는 선택된 워드선이 속하는 워드선군을 나타내는 신호의 어느 하나에 따라 도통되어, 상기 전원 스위치의 출력단에 소망 레벨의 전위를 발생시킨다.
본 발명의 다른 양태에 의한 반도체 기억 장치는, 그의 각각이, 메모리 트랜지스터로 형성되는 복수의 메모리셀을 매트릭스형태로 배열하며 형성되는 메모리셀 어레이; 상기 메모리셀 어레이로부터 정보를 독출하기 위해 메모리셀의 각 열에 대응하여 제공된 복수의 비트선; 그의 각각이 메모리셀을 형성하는 메모리 트랜지스터의 게이트에 접속되고, 메모리셀의 각 행에 대응하여 제공된 복수의 워드선; 상기 메모리셀 어레이에 있어서의 선택된 워드선의 위치에 따라 소정 제어신호를 발생하기 위한 제어기; 및 선택트랜지스터를 통해 상기 복수의 비트선의 적어도 하나에 접속되고 그의 부하특성이 상기 제어신호에 따라 변경 가능하게 구성되는 부하 회로를 포함한다.
본 발명의 또 다른 양태에 의한 반도체 기억 장치는, 그의 각각이, 메모리 트랜지스터로 형성되는 복수의 메모리셀을 매트릭스형태로 배열하여 형성되는 메모리셀 어레이; 부비트선 또는 부그라운드선의 어느 일방이 메모리셀의 각 열에 대응하도록 교호로 배치되는 부비트선 및 부그라운드선; 상기 메모리셀의 데이터를 출력하기 위한 데이터선; 상기 데이터선에 접속되고 그의 부하특성이 소정 제어신호에 따라 변경가능하게 되도록 구성되는 부하 회로; 컬럼 선택 트랜지스터를 통해 상기 데이터선에 접속된 주비트선; 다른 컬럼 선택 트랜지스터를 통해 그라운드선에 접속된 주그라운드선; 상기 메모리셀 어레이에 있어서의 메모리셀 열의 일측에 배치되고 상기 주비트선과 부비트선간에 접속된 제1 뱅크 선택 트랜지스터; 상기 메모리셀 어레이에 있어서의 메모리셀 열의 타측에 배치되고 상기 주그라운드선과 부그라운드선간에 접속된 제2 뱅크 선택 트랜지스터; 및 상기 메모리셀의 각 열에 대응하여 제공되고 복수의 워드선군이 형성되도록 메모리셀의 열을 따른 방향으로 분할되며, 그의 각각이 메모리셀을 형성하는 메모리 트랜지스터의 게이트에 접속된 복수의 워드선을 포함한다. 복수의 워드선 중 하나가 선택되었을 때, 선택된 워드선이 속하는 워드선 군에 대응하는 제어신호에 따라 부하 회로의 부하특성이 절환된다.
상기 부비트선의 하나 또는 2개는 제1 뱅크 선택 트랜지스터를 통해 주비트선에 접속되고, 부그라운드선의 적어도 2개가 뱅크 선택 트랜지스터를 통해 주그라운드선에 접속되는 것이 바람직하다. 상기 제1 뱅크 선택 트랜지스터의 하나와 상기 제2 뱅크 선택 트랜지스터의 하나가 선택되었을 때, 주비트선 및 이에 인접한 부비트선이 서로 전기적으로 접속되고, 주그라운드선 및 이에 인접한 부그라운드선이 전기적으로 접속된다.
본 발명의 또 다른 양태에 의한 반도체 기억 장치는, 그의 각각이, 메모리 트랜지스터로 형성되는 복수의 메모리셀을 매트릭스 형태로 배열하여 형성되는 메모리셀 어레이; 부비트선의 어느 하나가 메모리셀의 각 열에 대응하도록 소정 순서로 반복적으로 배치되는 제1 부비트선, 제2 부비트선, 제3 부비트선 및 제4 부비트선; 상기 메모리셀의 데이터를 출력하기 위한 데이터선; 상기 데이터선에 접속되고 그의 부하특성이 소정 제어신호에 따라 변경가능하게 되도록 구성되는 부하 회로; 컬럼 선택 트랜지스터를 통해 상기 데이터선에 접속된 주비트선; 다른 컬럼 선택 트랜지스터를 통해 그라운드선에 접속된 주그라운드선: 및 상기 메모리셀의 각 행에 대응하여 제공되고 복수의 워드선군이 형성되도록 메모리셀의 열을 따른 방향으로 분할되며, 그의 각각이, 메모리셀을 형성하는 메모리 트랜지스터의 게이트에 접속된 복수의 워드선을 포함한다. 상기 제1 부비트선은 메모리셀 어레이의 일측상의 제1 뱅크 선택 트랜지스터를 통해 주그라운드선에 접속되고 상기 메모리셀 어레이의 타측상의 제2 뱅크 선택 트랜지스터를 통해 주비트선에 접속된다. 상기 제2 부비트선은 각각 메모리셀 어레이의 양측상의 제1 및 제2 뱅크 선택 트랜지스터를 통해 주그라운선에 접속된다. 상기 제3 부비트선은 메모리셀 어레이의 일측상의 제1 뱅크 선택 트랜지스터를 통해 주비트선에 접속되고 상기 메모리셀 어레이의 타측상의 제2 뱅크 선택 트랜지스터를 통해 주그라운드선에 접속된다. 상기 제4 부비트선은 각각 메모리셀 어레이의 양측상의 제1 및 제2 뱅크 선택 트랜지스터를 통해 주비트선에 접속된다. 상기 복수의 워드선 중 하나가 선택되었을 때, 선택된 워드선이 속하는 워드선군에 대응하는 제어신호에 따라 부하 회로의 부하특성이 절환된다.
본 발명의 또 다른 양태에 의한 반도체 기억 장치는, 그의 각각이, 메모리 트랜지스터로 형성되는 복수의 메모리셀을 매트릭스형태로 배열하여 형성되는 메모리셀 어레이; 메모리셀의 각 열에 대응하여 제공된 복수의 부비트선; 상기 메모리셀의 데이터를 출력하기 위한 데이터선; 제1 컬럼 선택 트랜지스터를 통해 상기 데이터선에 접속되고 제2 컬럼 선택 트랜지스터를 통해 그라운드선에 접속된 제1 주비트선 및 제2 주비트선; 상기 제1 주비트선 및 두 인접한 부비트선의 일방에 접속된 제1 뱅크 선택 트랜지스터; 상기 제2 주비트선 및 두 인접한 부비트선의 타방에 접속된 제2 뱅크 선택 트랜지스터; 상기 메모리셀의 각 행에 대응하여 제공되고, 그의 각각이 메모리셀을 형성하는 메모리 트랜지스터의 게이트에 접속된 복수의 워드선; 및 상기 메모리셀 어레이에 있어서의 선택된 워드선의 위치에 따라 소정 제어신호를 발생하기 위한 제어기를 포함한다. 상기 제1 주비트선이 데이터선에 전기적으로 접속되고 제2 주비트선이 상기 그라운드선에 전기적으로 접속되는 제1 상태 및 상기 제1 주비트선이 그라운드선에 전기적으로 접속되고 제2 주비트선이 상기 데이터선에 전기적으로 접속되는 제2 상태는 제어신호에 따라 선택된다.
본 발명의 또 다른 양태에 의한 반도체 기억 장치는, 그의 각각이, 메모리 트랜지스터로 형성되는 복수의 메모리셀을 매트릭스 형태로 배열하여 형성되는 메모리셀 어레이; 제1 부비트선과 제2 부비트선 중 어느 하나가 메모리셀의 각 열에 대응하도록 교호로 제공되는 제1 부비트선 및 제2 부비트선; 상기 메모리셀의 데이터를 출력하기 위한 데이터선; 제1 컬럼 선택 트랜지스터를 통해 상기 데이터선에 접속되고 제2 컬럼 선택 트랜지스터를 통해 그라운드선에 접속된 제1 주비트선; 제3 컬럼 선택 트랜지스터를 통해 상기 데이터선에 접속되고 제4 컬럼 선택 트랜지스터를 통해 상기 그라운드선에 접속된 제2 주비트선; 상기 메모리셀 어레이에 있어서의 메모리셀 열의 일측에 배치되고 상기 제1 주비트선과 상기 제1 부비트선간에 접속된 제1 뱅크 선택 트랜지스터; 상기 메모리셀 어레이에 있어서의 메모리셀 열의 타측에 배치되고 상기 제2 주비트선과 상기 제2 부비트선간에 접속된 제2 뱅크 선택 트랜지스터; 상기 메모리셀의 각 행에 대응하여 제공되고, 상기 제1 뱅크 선택 트랜지스터의 일측상에 위치된 제1 워드선군 및 상기 제2 뱅크 선택 트랜지스터의 일측상에 위치된 제2 워드선군으로 분할되고, 그의 각각이 메모리셀을 형성하는 메모리 트랜지스터의 게이트에 접속되는 복수의 워드선을 포함한다. 상기 제1 워드선군에 속하는 워드선 중 하나가 선택되었을 때, 제2 및 제3 컬럼 선택 트랜지스터가 선택되어, 상기 그라운드선에 제1 주비트선이 전기적으로 접속되고 상기 데이터선에 제2 주비트선이 전기적으로 접속된다. 상기 제2 워드선군에 속하는 워드선 중 하나가 선택되었을 때, 제1 및 제4 컬럼 선택 트랜지스터가 선택되어, 이에 따라 상기 그라운드선에 제2 주비트선이 전기적으로 접속되고 상기 데이터선에 제1 주비트선이 전기적으로 접속된다.
각각의 상기 제1 워드선군 및 제2 워드선군은 둘 이상의 워드선 서브그룹으로 분할되고, 상기 데이터선에 접속되고 그의 부하특성이 소정 제어신호에 따라 가변적으로 되도록 구성된 부하 회로가 제공되며, 워드선 중 하나가 선택되었을 때, 부하 회로의 부하특성은 선택된 워드선이 속하는 워드선 서브그룹에 대응하는 제어신호에 따라 절환된다.
1 실시예에서, 각 메모리셀은 다치 ROM을 형성하는 3개 이상의 전위 레벨에 대응하는 정보를 유지하도록 구성된다.
다른 실시예에 있어서, 복수의 메모리셀 어레이가 반도체 기판에 제공되며, 이 메모리셀 어레이의 각각은 상기 주비트선의 하나 및 상기 주그라운드선의 하나에 접속된 복수의 메모리셀을 포함하고, 상기 복수의 메모리셀 어레이의 인접하는 것들을 전기적으로 분리하기 위한 분리영역이 열방향으로 제공된 복수의 분리용 메모리셀에 의해 형성되며, 상기 분리용 메모리셀의 각각의 임계치는, 메모리셀이 선택 상태 또는 비선택 상태에 있는지에 무관하게 메모리셀의 메모리 트랜지스터가 항상 비도통상태에 있도록 설정되어 있다.
상기 분리용 메모리셀의 각각의 임계치는 메모리셀을 형성하는 메모리 트랜지스터의 영역내로 이온을 주입함으로써 설정되는 것이 바람직하다.
또한 분리용 메모리셀의 각각은 적어도 2개의 임계치를 가지며, 상기 메모리셀의 이들 임계치 중 하나는, 메모리셀이 선택 상태 또는 비선택 상태에 있는지 무관하게 메모리셀의 메모리 트랜지스터가 항상 비도통상태에 있도록 설정되고, 상기 메모리셀의 임계치는 분리용 메모리셀의 임계치와 같다.
이하, 본 발명의 작용을 설명한다.
본 발명에 의하면, 메모리셀 어레이에서 선택된 워드선의 위치에 대응하는 전위가 뱅크 선택 트랜지스터에 접속된 뱅크 선택선에, 뱅크 선택 트랜지스터의 ON 전위로서 인가되어, 이에 따라 뱅크 시스템을 사용하는 ROM의 뱅크내에 있어서의 메모리셀의 위치에 따른 비트선 전위의 변동을 감소시킬 수 있다.
특히, 뱅크 선택선의 전위(또는 게이트 전위)를 변경시킴으로써, 뱅크 트랜지스터의 ON 저항을 감소시킬 수 있다. 따라서, 메모리셀의 드레인측상의 뱅크 트랜지스터의 근방에 배치된 메모리셀에 저장된 정보를 독출하는 경우, 드레인측상의 뱅크 트랜지스터와 조합된 뱅크 선택선의 전위가 낮게 설정되고 소스측상의 뱅크 트랜지스터와 조합된 뱅크 선택선의 전위가 높게 설정되도록 한다. 한편, 메모리셀의 소스측상의 뱅크 트랜지스터의 근방에 배치된 메모리셀에 저장된 정보를 독출하는 경우, 드레인측상의 뱅크 트랜지스터와 조합된 뱅크 선택선의 전위가 높게 설정되고 소스측상의 뱅크 트랜지스터와 조합된 뱅크 선택선의 전위가 낮게 설정되도록 된다. 그 결과, 뱅크에 있어서의 메모리셀의 위치에 따른 메모리셀의 드레인측상의 부비트선의 배선저항과 상기 부비트선상의 뱅크 트랜지스터의 ON 저항의 합과 메모리셀의 소스측상의 부비트선의 배선저항과 상기 부비트선상의 뱅크 트랜지스터의 ON 저항의 합 사이의 차를 감소시킬 수 있다.
또한, 본 발명에 의하면, 메모리셀 어레이로부터 선택된 워드선의 위치에 대응하는 전위가, 뱅크 선택 트랜지스터의 ON 전위로서, 상기 제1 주비트선 또는 제2 주비트선의 어느 일방에 접속되는 뱅크 선택 트랜지스터의 뱅크 선택선에 인가되며, 이때 상기 주비트선에는 저전위가 인가된다. 이에 따라, 뱅크 시스템을 사용하는 ROM에 있어서의 뱅크내 메모리셀의 위치에 따른 비트선 전위의 변동을 감소시킬 수 있다.
즉, 메모리셀의 드레인측상의 뱅크 트랜지스터가 메모리셀의 소스측상의 뱅크 트랜지스터와 비교하여 적은 소스-드레인 전압 Vds 및 적은 게이트-소스 전압 Vgs를 갖기 때문에, 드레인측상의 뱅크 트랜지스터는 보다 높은 ON 저항을 가지며 부비트선상의 저항에 의한 영향을 덜 받는다.
따라서, 소스측에서만 뱅크 트랜지스터의 뱅크 선택선의 전위를 변경시킴으로써, 즉 메모리셀의 드레인측상의 뱅크 트랜지스터의 근방에 배치된 메모리셀에 저장된 정보를 독출하는 경우에 소스측상의 뱅크 트랜지스터의 뱅크 선택선의 전위를 높게 설정하거나, 또는 메모리셀의 소스측상의 뱅크 트랜지스터의 근방에 배치된 메모리셀에 저장된 정보를 독출하는 경우에 소스측상의 뱅크 트랜지스터의 뱅크 선택선의 전위를 낮게 설정함으로써, 뱅크에 있어서의 메모리셀의 위치에 따른 메모리셀의 드레인측상의 부비트선의 배선저항과 상기 부비트선상의 뱅크 트랜지스터의 ON 저항의 합과 메모리셀의 소스측상의 부비트선의 배선저항과 상기 부비트선상의 뱅크 트랜지스터의 ON 저항의 합 사이의 차를 간단한 구성에 의해 감소시킬 수 있다.
또한, 본 발명에 의하면, 복수의 워드선군이 형성되도록 복수의 워드선이 메모리셀의 열을 따른 방향으로 분할된다. 메모리셀 어레이에 있어서 선택된 어드선이 속하는 워드선군의 부위에 대응하는 전위가 뱅크 선택선상의 뱅크 선택 트랜지스터의 ON 전위로서 뱅크 선택선에 인가된다. 이에 따라, 워드선마다 뱅크 선택선의 전위를 변경할 필요 없이 간단한 구성으로 메모리셀의 위치에 따른 비트선 전위의 변동을 억제할 수 있다.
또한, 본 발명에 의하면, 선택된 메모리셀과 뱅크 선택 트랜지스터간의 거리가 멀수록, 뱅크 선택 트랜지스터의 ON 전위로서, 전위가 상기 제1 주비트선 또는 제2주비트선의 어느 일방에 접속되는 뱅크 선택 트랜지스터의 뱅크 선택선에 인가되며, 이때 상기 주비트선에는 저전위가 인가된다. 이에 따라, 뱅크내 메모리셀의 위치에 따른 비트선 전위의 변동을 억제할 수 있다.
특히, 메모리셀과 주비트선간의 저항이 부비트선의 배선저항과 뱅크 트랜지스터의 ON 저항의 합과 같다. 부비트선의 배선저항은 메모리셀과 뱅크 트랜지스터간의 거리가 멀수록 높아진다. 따라서, 메모리셀과 뱅크 트랜지스터간의 부비트선이 길어질수록 메모리셀의 소스측상의 뱅크 트랜지스터의 뱅크 선택선의 전위를 높게 설정함으로써, 뱅크 트랜지스터의 ON 저항이 감소되고 부비트선의 배선저항과 뱅크 트랜지스터의 ON 저항의 합이 뱅크에 있어서의 메모리셀의 위치에 무관하게 일정하게 설정되도록 된다.
본 발명에 의하면, 복수의 분할 스위치가 선택된 워드선을 나타내는 신호 또는 선택된 워드선이 속하는 워드선군을 나타내는 신호에 따라 도통되도록, 선택된 워드선에 따라 뱅크 선택선에 인가되는 소망 기준전압을 발생하기 위한 기준전압 발생기가 구성되며, 이에 따라 소망레벨의 전위가 전원 스위치의 출력단에서 발생된다. 따라서, 워드선의 선택 신호를 상기 분할 스위치에 인가하는 것만으로 상기 뱅크 선택선에 인가될 기준전압이 발생될 수 있다.
본 발명에 의하면, 메모리셀 어레이에 있어서의 선택된 워드선의 위치에 따라 소정의 제어신호를 발생하기 위한 제어기와 선택 트랜지스터를 통해 복수의 비트선의 적어도 하나에 접속되고 그의 부하특성이 상기 제어신호에 따라 가변적인 부하 회로가 제공된다. 이에 따라, 뱅크 시스템을 사용하는 ROM의 뱅크에 있어서 메모리셀의 위치에 따른 비트선 전위의 변동을 감소시키고 독출 마진을 증가시킬 수 있다.
본 발명에 의하면, 데이터선에 접속되고 그의 부하특성이 소정 제어신호에 따라 가변적으로 되도록 구성된 부하 회로가 제공되고; 복수의 워드선군이 형성되도록 메모리셀의 열을 따른 방향으로 분할되며; 복수의 워드선 중 하나가 선택되었을 때, 선택된 워드선이 속하는 워드선군에 대응하는 제어신호에 따라 부하 회로의 특성이 절환된다. 이에 따라, 워드선마다 부하 회로의 특성을 변경할 필요없이 간단한 구성으로 뱅크의 메모리셀의 위치에 따른 비트선 전위의 변동을 억제할 수 있다.
본 발명에 의하면, 하나 또는 2개의 부비트선이 하나의 주비트선에 접속되어, 주비트선의 부하특성의 증가를 최소 레벨로 억제하여 독출 지연의 증가를 억제할 수 있다.
본 발명에 의하면, 메모리셀 어레이에 있어서의 선택된 워드선의 위치에 따라 소정 제어신호를 발생하기 위한 제어기가 제공되며, 제1 주비트선과 제2 주비트선이 데이터선과 그라운드선에 각각 전기적으로 접속되는 상태가 상기 제어신호에 따라 선택된다. 따라서, 간단한 구성으로 뱅크의 메모리셀의 위치에 따른 비트선 전위의 변동을 억제할 수 있다.
본 발명에 의하면, 워드선을 분할하여 얻어진, 제1 워드선과 제2 워드선의 각각이 적어도 2개의 서브그룹으로 더 분할되고; 데이터선에 접속된 부하 회로는 그의 부하특성이 소정 제어신호에 따라 가변적으로 되도록 구성되며; 워드선 중 하나가 선택되었을 때, 워드선이 속하는 워드선 서브그룹에 대응하는 제어신호에 따라 부하 회로의 특성이 절환된다. 이에 따라, 뱅크의 메모리셀의 위치에 따른 비트선 전위의 변동을 보다 효과적으로 억제할 수 있다.
본 발명에 의하면, 각 메모리셀은 다치 ROM을 형성하는 3개 이상의 전위레벨에 대응하는 정보를 유지하도록 구성되며, 이에 따라 뱅크의 메모리셀의 위치에 따른 각 비트선 전위와 각 임계전압간의 마진이 적은 다치 ROM에 있어서 독출 에러가 잘 일어나지 않게 된다.
본 발명에 의하면, 복수의 메모리셀 어레이의 인접한 것들은 전기적으로 분리하기 위한 분리 영역이 열방향으로 복수의 분리용 메모리셀을 포함하도록 형성되며, 이때 각 분리용 메모리셀의 임계치는, 메모리셀이 선택 상태 또는 비선택 상태에 있는지에 무관하게 각 메모리셀의 메모리 트랜지스터가 항시 비도통상태에 있도록 설정된다. 이에 따라, 인접한 메모리셀 어레이들을 전기적으로 분리할 수 있고; 인접한 메모리셀 어레이로부터 누설전류가 발생되지 않게 되고; 메모리셀로부터 정보를 안정적으로 독출하고; 분리영역이 절연산화막으로 형성되는 경우와 비교하여 분리영역의 면적을 감소시키고; 내부 메모리셀의 특성과 상기 소자분리 영역에 인접한 메모리셀의 특성을 용이하게 조화시키며; 보다 안정적으로 정보를 독출한다.
본 발명에 의하면, 임계치를 제어하기 위해 이온을 주입하여 상기 비도통 메모리셀을 형성한다. 그 결과, 이온주입공정에 있어서의 도즈량을 변경하는 것만으로 메모리셀의 분리영역을 용이하게 형성할 수 있다.
본 발명에 의하면, 다치 ROM을 구성하는 메모리 트랜지스터의 임계치의 하나가 소자들을 분리하기 위한 메모리 트랜지스의 임계치와 같다. 따라서, 메모리셀 및 소자분리 영역의 제조공정을 단순화할 수 있다.
이에 따라, 본 발명은 메모리셀이 속하는 뱅크내의 메모리셀의 위치에 따른, 비트선상에 독출되는, 전위레벨의 변동을 감소시켜, 독출마진을 향상시킨 반도체 기억 장치를 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다.
[실시예1]
제1도는 본 발명의 제1 실시예에 따른 반도체 기억장치로서 뱅크시스템을 이용하는 ROM을 설명하는 회로도이다. 특히, ROM의 구성부품들로서 메모리셀 어레이 및 그의 주변회로 일부를 나타낸다.
제1도에서, 참조부호(100a)는 제1 실시예의 뱅크시스템을 이용한 ROM을 나타낸다. 그 ROM(100a)은; 메모리.트랜지스터로 형성된 다수의 메모리셀들(M,M1,M2,M31,M32)을 매트릭스형태로 배열하여 형성된 메모리셀 어레이; 및 선택된 메모리셀에서 정보를 독출하는 제1 주비트선(41)과 제2 주비트선(42)을 포함한다. 제1 주비트선(41)에는 소정전원전위가 인가되고, 제2 주비트선(42)에는 그라운드전위가 인가된다.
ROM(100a)의 메모리셀 어레이에는 메모리셀들의 각 열에 대응하도록 제1 및 제2 부비트선들(31,33)(32,34)이 더 제공된다. 제1 부비트선들(31,33)은 각각 그 제1 부비트선에 대응하는 열에 메모리셀을 형성하는 메모리 트랜지스터의 공통드레인으로서 작용하고, 제2 부비트선들(32,34)은 각각 그 제2 부비트선에 대응하는 열에 메모리셀을 형성하는 메모리 트랜지스터들의 공통소스로서 작용한다.
ROM(100a)의 메모리셀 어레이에는 메모리셀들의 각 행들에 대응하도록 다수의 워드선들(WL1,WL2,...WL31,WL32)이 더 제공된다. 각 워드선들은 그 워드선에 대응하는 행에 메모리셀들을 형성하는 메모리 트랜지스터들의 게이트들에 접속된다. 상기 제1 부비트선(31)과 제1 주비트선(41) 사이에는 메모리셀들의 열을 선택하는 제1 뱅크선택 트랜지스터(11)가 접속되고 제1 부비트선(33)과 제1 주비트선(41) 사이에는 메모리셀들의 열을 선택하는 제1 뱅크선택 트랜지스터(12)가 접속된다. 한편, 상기 제2 부비트선(32)과 제2 주비트선(42) 사이에는 메모리셀들의 열을 선택하는 제2 뱅크선택 트랜지스터(13)가 접속되고 제2 부비트선(34)과 제2 주비트선(42) 사이에는 메모리셀들의 열을 선택하는 제2 뱅크선택 트랜지스터(14)가 접속된다. 상기 뱅크선택 트랜지스터들(11-14)의 각 게이트들에 뱅크선택선들(BS1-BS4)이 접속된다.
이 실시예에서, 각 워드선은 전원전위(VC1)가 공급되는 드라이버(110a)에 접속된다. 그 드라이버(110a)는 로우어드레스디코더에서 공급되는 워드선 선택신호에 따라 대응하는 워드선을 구동하도록 되어 있다.
또한, 각 뱅크선택선들(BS1,BS2)은 전원전위(VB2)가 공급되는 드라이버(110c)에 접속되고; 각 뱅크선택선들(BS3,BS4)은 전원전위(VB1)가 공급되는 드라이버(110b)에 접속되며; 각 드라이버(110b,110c)는 컬럼디코더에서 공급되는 뱅크선택신호에 따라 대응하는 뱅크선택선을 구동하도록 되어있다.
또한, 제1 실시예에서, 메모리셀 어레이에서 선택된 워드선의 위치에 대응하는 전위가 뱅크 선택선에 대응하는 뱅크선택 트랜지스터의 온전위로서 뱅크선택선들 각각에 인가된다.
제4도는 워드선들과 뱅크선택선들을 구동하는 드라이버(110)의 구체적인 회로구성을 나타낸다. 이 드라이버(110)는 제1단 구동회로(1a)와 제2단 구동회로(1b)를 포함한다. 제1단 구동회로(1a)는 전위(VC1)를 발생하는 제1 전원과 접지전위 사이에 직렬로 접속되며, 게이트가 공통접속된 p채널 MOSFET(111) 및 n채널 MOSFET(112)를 포함한다. MOSFET들(111,112)의 공통 게이트는 드라이버(110)의 신호입력단자로서 작용한다.
한편, 제2단 구동회로(1b)는 전위(VB)를 발생하는 제2 전원과 접지전위 사이에 직렬로 접속되며, 게이트가 공통접속된 p채널 MOSFET(113) 및 n채널 MOSFET(114)를 포함한다. MOSFET들(113,114)의 공통 게이트는 제1 단의 구동회로(1a)를 구성하는 MOSFET들(111,112)의 접속점, 및 드라이버(110)의 출력단자로서 작용하는 MOSFET(113,114)의 접속점에 접속된다.
드라이버의 회로구성은 제4도에 도시된 것에 제한되지 않는다. 이와 다르게, 제5도에 도시된 바와 같은 회로구성도 이용될 수 있다.
제5도에서, 참조부호(120)는 워드선들과 뱅크선택선들을 구동하도록 이용되는 드라이버를 나타낸다. 이 드라이버(120)는 제1단 구동회로(2a)와 제2단 구동회로(2b)를 포함한다. 제1단 구동회로(2a)는 전위(VC1)를 발생하는 제1 전원과 접지전위 사이에 직렬로 접속되며, 게이트가 공통 접속된 p채널 MOSFET(121) 및 n채널 MOSFET(122)를 포함한다. MOSFET(121,122)들의 공통 게이트는 드라이버(120)의 신호입력단자로서 작용한다.
한편, 제2단 구동회로(2b)는 전위(VB)를 발생하는 제2 전원과 접지전위 사이에 직렬로 접속되며, 게이트가 공통접속된 p채널 MOSFET(123) 및 n채널 MOSFET(124), 제2 전원과 MOSFET(123,124)의 공통게이트 사이에 접속된 다른 p채널 MOSFET(125)를 포함한다. MOSFET들(123,124)의 공통 게이트는 상기 다른 n채널 MOSFET(126)를 통해 제1단의 구동회로(2a)를 구성하는 MOSFET(121,122)의 접속점에 접속된다. MOSFET(125)의 게이트는 MOSFET(123,124)의 접속점에 접속되며 그 접속점은 드라이버(120)의 출력단자로서 작용한다. 이 실시예에서, 제1 전원의 전위(VC1)는 n채널 MOSFET(126)의 게이트에 공급된다.
제6도는 뱅크선택선을 구동하는 드라이버의 제2단 구동회로에 전원전위를 공급하는 전원회로의 구체적인 구성을 나타낸 도면이다.
제6도에서, 참조부호(101)는 출력전위가 조정될 수 있는 전원회로를 나타낸다. 전원회로(101)는 전압제어회로(101a) 및 전압출력회로(101b)를 포함한다. 전압제어회로(101a)는 기준전위(VD)와 접지전위(VC2) 사이에 직렬로 접속되며 기준전위(VD)를 분할하기 위한 n개의 저항(R1-Rn) 및 각각 p채널 MOSFET로 형성된 n개의 스위치(SB1-SBn)를 포함한다.각 p채널 MOSFET의 드레인은 기준전위(VD)측의 대응하는 저항의 일단에 접속되며, 각 MOSFET의 소스들은 서로 공통접속된다. 이 경우에, 스위치들(SB1-SBn)을 온/오프하기 위한 제어신호들(PD1-PDn)이 스위치들(SB1-SBn)을 형성하는 각 p채널 MOSFET의 게이트들에 인가된다.
한편, 전압출력회로(101b)는 : 전압제어회로(101a)의 스위치들(SB1-SBn)의 공통접속점에 그의 반전입력이 접속되는 비교기(Cmp); 및 p채널 MOSFET로 형성되며 기준전위(VD)에 접속된 소스를 가진 전원 스위치(SC)를 포함한다. 전원 스위치(SC)를 형성하는 MOSFET의 드레인은 전원회로(101)의 출력단으로서 작용하며 그 출력단은 비교기(Cmp)의 비반전 입력에 접속된다.
이러한 구성을 가진 전원회로(101)에서, 각 저항의 기준전위(VB)측의 노드의 전위에 대응하는 소정 기준전위(VB)가 전원 스위치(SC)의 드레인에 발생된다.
또한, 기준전위(VD)를 발생시키는 전원으로서 기준전위(VC1)를 발생시키는 전원이 사용될 수 있다. 이와 다르게, ROM 칩 내부 또는 외부에서 발생되며 기준전위(VC1)와 다른 전위가 사용될 수도 있다.
따라서, 선택된 워드선에 따라 분할 스위치들(SB1,SBn)중 하나를 도통하게 함으로써, 각 저항의 기준전위(VD)측의 노드의 전압이 기준전위(VB)로서 출력된다.
이 실시예에서, 제어신호(PD32-PD1)는 뱅크선택선(BS1-BS2)의 드라이버에 전원전위(VB2)를 공급하는 전원회로(101)(제6도)의 워드선(WL1-WL32)에 대응하게 된다. 예컨대, 워드선(WL1)이 선택될 때, 분할 스위치(SB32)는 제어신호(PD32)에 따라 도통하게 된다.
한편, 제어신호들(PD1-PD32)은 뱅크선택선(BS3,BS4)의 드라이버에 전원전위(VB1)를 공급하는 전원회로(101)(제6도)의 워드선(WL1-WL32)에 대응하게 된다. 예컨대, 워드선(WL1)이 선택될 때, 분할 스위치(SB1)는 제어신호(PD1)에 따라 도통으로 된다.
다음 제1 실시예의 작용효과에 대해 설명한다.
메모리셀(M1,M2,...M31,M32)이 속하는 뱅크내의 메모리셀들에서 정보가 독출될 때, 뱅크선택선(BS1,BS3)을 통해 뱅크(Tr11,Tr13)를 선택하며 소정워드선을 선택한다.
이 경우에, 뱅크(Tr11)측에 배치된 메모리셀(M1)에서는, 메모리셀(M1)의 드레인과 뱅크(TR11) 사이의 부비트선(31)의 저항이 낮은 반면에, 메모리셀(M1)의 소스와 뱅크(TR13) 사이의 부비트선(32)의 저항은 높다.
한편, 뱅크(Tr13)측에 배치된 메모리셀(M32)에서는, 메모리셀(M32)의 드레인과 뱅크(TR11)사이의 부비트선(31)의 저항이 높은 반면에, 메모리셀(M32)의 소스와 뱅크(TR13)사이의 부비트선(32)의 저항은 메모리셀(M1)의 경우와는 대조적으로 낮다.
또한, 메모리셀(M1)의 드레인과 주비트선(41) 사이 또는 메모리셀(M32)의 드레인과 주비트선(41) 사이의 저항은 뱅크(Tr11)의 온저항과 부비트선(31)의 배선저항의 합과 같게되는 한편, 메모리셀(M1)의 소스와 주비트선(42) 사이 또는 메모리셀(M32)의 소스와 주비트선(42) 사이의 저항은 뱅크(Tr13)의 온저항과 부비트선(32)의 배선저항의 합과 같게된다.
뱅크(Tr11,Tr13)의 온전위로서 뱅크선택선들(BS1,BS3)에 인가되는 전압이 일정기준전위라 하면, 메모리셀(M32)에서 정보를 독출하는 경우에 비해, 메모리셀(M1)에서 정보를 독출하는 경우가 특정 메모리셀의 소스전위와 뱅크(Tr11)의 소스전위가 높게 된다. 이 결과, 메모리 트랜지스터와 뱅크(Tr)의 온 저항이 높게되고, 비트선 전류량이 감소되며 주비트선(41)의 전위가 높게 된다.
제1 실시예에서, 메모리셀(M1)에서 정보를 독출하는 경우에는, 메모리셀(M32)에서 정보를 독출하는 경우에 비해, 뱅크(Tr11)의 게이트전위(BS1)는 낮게 설정되고 뱅크(Tr13)의 게이트전위(BS3)는 높게 설정된다. 이 결과, 뱅크((Tr11,Tr13)의 온 저항들이 변화될 수 있고; 각 메모리 트랜지스터의 드레인과 그 메모리 트랜지스터에 대응하는 뱅크(Tr) 사이의 부비트선의 배선저항과 뱅크(Tr)의 온 저항이 일정하게 될 수 있으며; 각 메모리 트랜지스터의 소스와 그 메모리 트랜지스터에 대응하는 뱅크(Tr) 사이의 부비트선의 배선저항과 뱅크(Tr)의 온저항의 합도 일정하게 될 수 있다.
따라서, 메모리셀들의 임계전압들이 서로 동일할 때, 선택된 메모리셀의 임계치에 대응하는 일정전위(Vbit)를 메모리셀이 속하는 뱅크내의 메모리셀의 위치에 관계없이 비트선에서 독출할 수 있다.
[실시예2]
제2도는 본 발명의 제2 실시예에 따른 반도체 기억 장치로서 뱅크시스템을 이용하는 ROM을 나타낸 회로도이다. 특히, ROM을 구성하는 메모리셀 어레이 및 주변회로의 일부를 나타낸다.
제2도에서, 참조부호(100b)는 제2 실시예의 뱅크 시스템을 이용한 ROM을 나타내며, 제1 실시예의 ROM(100a)과 동일한 부품들은 제1도에 도시된 동일 참조부호로 나타낸다.
제2 실시예에서, 메모리셀의 드레인측상의 뱅크(Tr11,Tr12)의 게이트들에 접속되는 뱅크선택선(BS1,BS2)에는 선택된 워드선의 위치에 관계없이 뱅크(Tr11,Tr12)의 온전위로서 일정기준전위가 인가된다. 제2 실시예의 ROM(100b)의 나머지 형태는 제1 실시예의 ROM(100a)의 형태와 동일하다. 따라서, 워드선들을 구동하도록 드라이버(110a)에 인가되는 것과 동일한 전원전위가 뱅크선택선(BS1,BS2)을 구동하는 드라이버(110d)에 공급된다.
따라서, 제2 실시예에서, 각 메모리셀의 소스측 뱅크(Tr13,Tr14), 즉 뱅크선택선(BS3,BS4)의 게이트들에 인가되는 온전위만이 선택된 워드선의 위치에 따라 변화된다.
한편, 뱅크선택선(BS3,BS4)의 드라이버(100b)에 전원전위(VB1)를 공급하는 전원 회로(101)(제6도 참조)에서는, 워드선들(WL1,WL32)에 대응하는 제어신호들(PD1,PD32)이 발생된다. 예컨대, 워드선(WL1)이 선택될 때, 제어신호(PD1)에 따라 분할 스위치가(SB1)가 도통으로 된다.
다음, 제2 실시예의 작용효과에 대해 설명한다.
메모리셀의 소스측상의 뱅크(Tr13,Tr14)에 비해 각 메모리셀의 드레인측의 뱅크(Tr11,Tr12) 각각의 드레인과 소스에 더 높은 전압이 인가되므로, 드레인측의 뱅크(Tr11,Tr12)의 게이트-소스전압(Vgs) 및 드레인-소스 전압(Vds)이 메모리셀의 소스측의뱅크(Tr13,Tr14)의 전압보다 낮게 된다. 따라서, 드레인측의 뱅크(Tr11,Tr12)는 소스측의 뱅크(Tr13,Tr14)보다 높은 온 저항을 가진다. 또한, 소스측의 뱅크(Tr13,Tr14)에 비해, 드레인측의 뱅크(Tr11,Tr12)와 뱅크(Tr)에 대응하는 메모리셀 사이의 부비트선의 배선저항차에 의한 비트선 전위가 덜 영향을 받는다.
따라서, 제2 실시예에서, 소스측의 뱅크(Tr13,Tr14)와 대응하는 메모리셀 사이의 부비트선의 배선저항의 차에 의해 비트선 전위가 상당하게 영향을 받는 소스측의 뱅크(Tr13,Tr14)의 게이트들에 온 전위로서 인가되는 전위, 즉 뱅크선택선(BS3,BS4)에 인가되는 전위만이 선택된 워드선의 위치에 따라 변화된다.
이 실시예에서, 메모리셀(M1)의 소스와 주비트선(42) 사이의 저항 및 메모리셀(M32)의 소스와 주비트선(42) 사이의 저항이 뱅크(Tr13)의 온 저항과 부비트선(32)의 배선저항의 합과 같게 된다.
뱅크(Tr11)측에 배치된 메모리셀(M1)에서, 메모리셀(M1)의 소스와 뱅크(Tr13) 사이의 부비트선(32)의 배선저항은 높다. 한편, 뱅크(Tr13)측에 배치된 메모리셀(M32)에서, 메모리셀(M32)의 소스와 뱅크(Tr13) 사이의 부비트선(32)의 배선저항은 낮다.
뱅크(Tr11,Tr13)의 온전위로서 뱅크선택선들(BS1,BS3)에 각각 인가되는 전위가 일정기준전위라 하면, 메모리셀(M32)에서 정보를 독출하는 경우에 비해, 메모리셀(M1)에서 정보를 독출하는 경우가, 메모리셀(M1)의 소스전위와 특정 뱅크(Tr)의 소스전위가 더 높게 된다. 이 결과, 메모리 트랜지스터와 뱅크(Tr)의 온 저항이 높게되고, 비트선 전위량이 감소되어, 비트선 전위가 높아지게 된다.
제2 실시예에서, 메모리셀(M1)에서 정보를 독출하는 경우에는, 메모리셀(M32)에서 정보를 독출하는 경우에 비해, 뱅크(Tr13)의 게이트, 즉 뱅크선택선(BS3)에 인가되는 온 전위가 더 높게 설정된다. 이 결과, 뱅크(Tr13)의 온 저항이 감소되고 메모리 트랜지스터의 소스에 접속된 부비트선(32)의 배선저항과 뱅크(Tr13)의 온 저항의 합이 일정하게 될 수 있다.
따라서, 메모리셀들의 임계전압들이 서로 동일할 때, 비트선에서 독출되는 전위(Vbit)는 메모리셀이 속하는 뱅크내의 메모리셀의 위치에 관계없이 제1 실시예의 경우보다 더 간단한 구성에 의해 각 메모리셀이 임계치에 대응하는 일정값으로 설정될 수 있다.
[실시예3]
제3도는 본 발명의 제3 실시예의 반도체 기억장치로서 뱅크 시스템을 이용한 ROM을 나타낸 회로도이다. 특히, ROM을 구성하는 메모리셀 어레이 및 주변회로의 일부를 나타낸다.
제3도에서, 참조부호(100c)는 제3 실시예의 뱅크 시스템을 이용한 ROM을 나타내며, 제1 실시예의 ROM(100a)과 동일한 부품들은 제1도에 도시된 동일 참조부호로 나타낸다.
제3 실시예에서, 메모리셀의 각 행에 대응하도록 다수의 워드선들(WL1-WL32)이 제공되어 2개의 워드선군들(WG1,WG2)로 분할된다. 뱅크(Tr)의 온 전위로서 메모리셀의 드레인측의 뱅크선택선(BS1,BS2) 및 메모리셀의 소스측의 뱅크선택선(BS3,BS4)에 인가될 전위는 선택된 워드선이 워드선군(WG1) 또는 워드선군(WG2) 중 어느 그룹에 속하는 가에 따라 변화된다.
이 실시예에서, 선택된 워드선이 워드선군(WG1) 또는 워드선군(WG2) 중 어느 그룹에 속하는 가를 검출하는 워드선군 검출회로는, 예컨대 워드선들(WL1-WL16) 중 하나를 선택하는 신호, 즉 로우디코더의 출력이 입력되는 제1 OR회로, 및 워드선들(WL17-WL32) 중 하나를 선택하는 신호, 즉 로우디코더의 출력이 입력되는 제2 OR회로를 이용하여 실현될 수 있다.
이와 다르게, 워드선군 검출회로는 로우디코더의 입력, 즉 로우디코더의 출력 대신 어드레스 신호를 이용하여 실현될 수도 있다. 더 구체적으로, 상기 회로는 로우디코더에 입력되는 어드레스 신호의 상위 비트에 의해, 선택된 워드선이 제1 워드선군(WG1)에 속하는 가를 검출하고, 상위 비트의 반전 신호에 의해, 선택된 워드선이 제2 워드선군(WG2)에 속하는 가를 검출하도록 구성될 수 있다.
또한, 제3 실시예에서, 뱅크선택선들(BS1,BS2)의 드라이버(110c)에 전원전위(VB2)를 공급하는 전원회로(101)(제6도 참조) 및 뱅크선택선들(BS3,BS4)의 드라이버(110b)에 전원전위(VB1)를 공급하는 전원회로(101)는 각각 전원회로(101)의 전압제어회로(101a)가 2개의 직렬 접속된 저항들(R1,R2) 및 그 저항들(R1,R2)에 대응하는 2개의 분할 스위치들(SB1,SB2)을 포함하도록 변경된다.
뱅크선택선들(BS1,BS2)의 드라이버(110c)에 전원전위(VB2)를 공급하는 전원회로(101)에서, 분할 스위치들(SB2,SB1)의 제어신호(PD2,PD1)는 각각 워드선군들(WG1,WG2)에 대응하도록 되어있다. 예컨대, 워드선군(WG1)에 속하는 워드선이 선택될 때, 분할 스위치(SB2)가 제어신호(PD2)에 따라 도통하게 된다.
한편, 뱅크선택선들(BS3,BS4)의 드라이버(110b)에 전원전위(VB1)를 공급하는 전원회로(101)에서는, 제어신호(PD1,PD2)는 각각 워드선군들(WG1,WG2)에 대응하도록 되어있다. 예컨대, 워드선군(WG1)에 속하는 워드선이 선택될 때, 분할 스위치(SB1)가 제어신호(PD1)에 따라 도통하게 된다.
이러한 구성을 가진 제3 실시예의 ROM에서, 뱅크 선택선 각각에 인가될 뱅크(Tr)의 온 전위는 선택된 워드선이 제1 또는 제2 워드선군 중 어느 그룹에 속하는 가에 따라 절환된다. 따라서, 상기 제1 또는 제2 실시예보다 간단한 구성에 의해 비트선에 독출되는 전위(Vbit)가 선택된 메모리셀의 위치에 따라 변동됨을 억제할 수 있다.
[실시예4]
제7도는 본 발명의 제4 실시예의 반도체 기억장치로서 뱅크 시스템을 이용한 ROM을 나타낸 회로도이다. 특히, ROM을 구성하는 메모리셀 어레이 및 주변회로의 일부를 나타낸다.
제7도에서, 참조부호(100d)는 제4 실시예의 뱅크 시스템을 이용한 ROM을 나타낸다. 그 ROM(100d)은 : 메모리 트랜지스터로 형성된 메모리셀들(M,M1-M8)을 매트릭스상으로 배열하여 형성된 메모리셀 어레이; 및 선택된 메모리셀에서 정보를 독출하는 제1주비트선(41)과 제2 주비트선(42)을 포함한다.
제1주비트선(41)은 컬럼선택 트랜지스터(21)를 통해 데이터선(51)에 접속되고, 제2주비트선(42)은 컬럼선택 트랜지스터(22)를 통해 그라운드선(52)에 접속된다. 이하의 설명에서, 제1주비트선(41)은 간단하게 주비트선이라 하고 제2주비트선(42)는 간단하게 주그라운드선이라 한다.
ROM(100d)의 메모리셀 어레이에는 메모리셀들의 각 열들에 대응하도록 제1부비트선(31,33) 및 제2 부비트선(32,34)이 더 제공된다. 제1부비트선들(31,33)은 각각 제1 부비트선에 대응하는 열에 메모리셀을 형성하는 메모리 트랜지스터들의 공통트레인으로서 작용하며, 제2 부비트선들(32,34)은 각각 제2 부비트선에 대응하는 열에 메모리셀을 형성하는 메모리 트랜지스터들의 공통소스로서 작용한다. 이하의 설명에서, 제1 부비트선들(31,33)은 간단하게 부비트선이라 하고 제2 부비트선들(32,34)은 간단하게 부그라운드선이라 한다.
부비트선들(31,33)은 각각 메모리셀의 열을 선택하는 제1 뱅크선택 트랜지스터(11,12)를 통해 주비트선(41)에 접속되며, 부그라운드선들(32,34)은 각각 메모리셀의 열을 선택하는 제2 뱅크선택 트랜지스터(13,14)를 통해 주그라운드선(42)에 접속된다. 뱅크선택선들(BS1-BS4)은 뱅크선택 트랜지스터들(11-14)의 각 게이트들에 접속된다. 이 방식으로, 2개의 부비트선들이 하나의 주비트선에 접속되고 2개의 부그라운드선들이 하나의 주그라운드선에 접속된다.
ROM(100d)의 메모리셀 어레이에는 각 메모리셀의 행에 대응하도록 다수의 워드선들(WL1,WL2,....WL31,WL32)이 더 제공되어 부비트선 및 부그라운드선들과 교차한다. 각 워드선들은 그 워드선에 대응하는 행에 메모리셀을 형성하는 메모리 트랜지스터의 게이트에 접속된다. 이 실시예에서, 다수의 워드선들이 워드선들(WL1-WL16)을 구성하는 제1 워드선군(WG1) 및 워드선들(WL17-WL32)을 구성하는 제2 워드선군(WG2)으로 분할된다.
제4 실시예에서, 데이터선(51)에는 소정 절환신호(LS1)에 따라 부하특성이 변경 가능하게 구성된 부하회로(130)가 접속된다. 제1 워드선군(WG1)에 속하는 워드선이 선택될 때, 절환신호(LS1)의 레벨은 높게 설정된다. 한편, 제2 워드선군(WG2)에 속하는 워드선이 선택될 때, 절환신호(LS1)의 레벨은 낮게 설정된다.
제15도는 부하회로(130)의 구체적인 회로구성을 나타낸다. 이 부하회로(130)는 : 소정 전원 전위와 데이터선(51) 사이에 직렬로 접속된 p채널 MOSFET(131) 및 n채널 MOSFET(132); 및 서로 직렬로 접속되어 직렬 접속된 MOSFET(131,132)에 병렬로 접속된 p채널 MOSFET(133) 및 n채널 MOSFET(134)를 포함한다. 이 실시예에서, 2개의 n채널 MOSFET(132,134)는 다이오드 접속으로 되며, p채널 MOSFET(133)의 게이트는 접지되며, 절환신호(LS1)는 p채널 MOSFET(131)의 게이트에 인가된다.
제16도는 상기한 구성을 가진 부하회로(130)의 전류-전압(I-V) 특성을 나타낸다. 절환신호(LS1)가 고레벨로 될 때, 부하회로(130)는 그래프(L1)로 나타내는 I-V 특성을 나타낸다. 한편, 절환신호(LS1)가 저레벨로 될 때, 부하회로(130)는 그래프(L2)로 나타내진 I-V 특성을 나타낸다.
제17도는 제4 실시예의 뱅크 시스템을 이용한 ROM(100d)의 부하회로(130)의 특성을 절환하기 위한 구성을 나타낸 블록도이다. 이 ROM(100d)은 : 상기한 구성을 가진 메모리셀 어레이(1); 입력 어드레스에 따라 컬럼선택선들(CS1,CS11,...) 중 하나를 선택하기 위한 신호, 컬럼선택선들(CS2,CS21) 중 하나를 선택하기 위한 신호, 및 뱅크선택선들(BS1,BS4,...) 중 하나를 선택하기 위한 신호를 발생시키는 컬럼 어드레스 디코더(2), 및 입력 어드레스(AD0-AD4)에 따라 워드선들 중 하나를 선택하는 로우 어드레스 디코더(3)를 포함한다.
이러한 구성에서, 부하특성의 절환을 위한 절환신호(LS1)가 로우 어드레스 디코더(3)에서 용이하게 발생될 수 있다. 따라서, 워드선들(WL-WL32)이 이러한 방식으로 어드레스(AD0-AD4)에 따라 디코드되는 경우에는, 그 어드레스들 중 최상위 어드레스(AD4)가 절환신호(LS1)로서 부하회로(130)에 공급될 수 있다.
이 실시예에서, 메모리셀(M2)이 선택될 때, 뱅크선택선들(BS1-BS4)의 신호레벨들은 : BS1=H, BS2=L, BS3=H및 BS4=L로 되며; 컬럼선택선들(CS1,CS2)의 신호레벨들은 : CS1=H 및 CS2=H로 되고; 부하절환신호의 신호레벨 LS1=L로 된다.
한편, 메모리셀(M3)이 선택될 때, 뱅크선택선들(BS1-BS4)의 신호레벨들은 : BS1=L, BS2=H, BS3=H및 BS4=L로 되며; 컬럼선택선들(CS1,CS2)의 신호레벨들은: CS1=H 및 CS2=H로 되고; 부하절환신호의 신호레벨 LS1=L로 된다.
또한, 메모리셀(M6)이 선택될 때, 뱅크선택선들(BS1-BS4)의 신호레벨들은 : BS1=H, BS2=L, BS3=H및 BS4=L로 되며; 컬럼선택선들(CS1,CS2)의 신호레벨들은 : CS1=H 및 CS2=H로 되고; 부하절환신호의 신호레벨 LS1=H로 된다.
또한 메모리셀(M7)이 선택될 때, 뱅크선택선들(BS1-BS4)의 신호레벨들은 : BS1=L, BS2=H, BS3=H및 BS4=L로 되며; 컬럼선택선들(CS1,CS2)의 신호레벨들은 : CS1=H 및 CS2=H로 되고; 부하절환신호의 신호레벨 LS1=H로 된다.
이하, 제4 실시예에서 얻어지는 작용효과에 대해 설명한다.
이하에서는, 제1 워드선군(WG1)에 속하는 워드선(WL1)에 접속된 메모리셀(M2)에서 정보를 독출하는 경우의 비트선전위를 제2 워드선군(WG2)에 속하는 워드선(WL32)에 접속된 메모리셀(M6)에서 정보를 독출하는 경우의 비트선전위와 비교해 본다. 제18도는 이러한 경우 부하회로(130)에서 메모리셀(M2)을 통해 그라운드선(52)으로 흐르는 전류경로에서의 I-V 특성을 나타낸다.
메모리셀(M2)에서 정보를 독출하는 경우에, 부하회로(130)에서 데이터선(51) 및 메모리셀(M2)를 통해 그라운드선(52)으로 흐르는 전류경로에서의 I-V 특성은 메모리셀(M2)의 임계치가 높을 때는 곡선(M2H) 또는 메모리셀(M2)의 임계치가 낮을 때는 곡선(M2L)으로 나타내진다.
한편, 메모리셀(M6)에서 정보를 독출하는 경우에, 부하회로(130)에서 데이터선(51) 및 메모리셀(M6)를 통해 그라운드선(52)으로 흐르는 전류경로에서의 I-V 특성은 메모리셀(M6)의 임계치가 높을 때는 곡선(M6H) 또는 메모리셀(M2)의 임계치가 낮을 때는 곡선(M6L)으로 나타내진다.
제4 실시예에서, 메모리셀(M2)에서 정보를 독출하는 경우에 부하회로(130)의 I-V의 특성은 그래프(L2)로 나타내며, 메모리셀(M6)에서 정보를 독출하는 경우에 부하회로(130)의 I-V의 특성은 그래프(L1)로 나타낸다.
정보가 독출되는 메모리셀의 뱅크내 위치에 관계없이 부하회로의 I-V 특성이 일정하게 된 종래의 뱅크 시스템(제22도 참조)에 따른 ROM과 비교함으로써 명백해지는 바와 같이, 뱅크내의 메모리셀의 위치에 따라 비트선 전위의 변화가 작아지게 된다. 따라서, 메모리셀들(M2,M6)의 임계치가 낮을 때 비트선 전위들 사이의 차(a1-b1) 및 메모리셀들(M2,M6)의 임계치가 높을 때 비트선 전위들 사이의 차(a2-b2) 모두가 더 작아지게 된다. 따라서, 비트선 전위와 기준레벨 사이의 마진이 증가될 수 있다.
제4 실시예에서, 다수의 워드선들이 2개의 워드선군들로 분할되며, 부하회로(130)의 I-V 특성은 선택된 워드선이 제1 또는 제2 워드선군 어디에 속하는 가에 따라 절환된다. 그러나, 워드선군의 수는 2개로 제한되지 않는다. 이와 다르게, 3개 이상의 워드선군이 제공될 수 있다. 후자의 경우에, 선택된 워드선이 어느 워드선군에 속하는가에 따라 부하회로의 특성을 각 워드선군에 대응하게 설정함으로써, 메모리셀의 뱅크내 위치에 따른 비트선 전위의 변화가 더욱 감소될 수 있다.
제4 실시예에서, 메모리셀이 2개의 임계치들을 갖는 ROM의 구성품으로서 설명되었다. 이와 다르게, 메모리셀이 3개 이상이 임계치들을 갖는 다치 ROM도 상기한 ROM으로서 사용될 수 있다. 제19도는 제4 실시예의 ROM이 4개의 임계치들(T1-T4)을 갖는 다치 ROM으로 대체된 경우의 제1 및 제2 전류경로들의 I-V 특성을 나타낸다. 제19도에서, 곡선들(M2T1-M2T4)은 메모리셀(M2)이 4개의 임계치(T1-T4)를 갖는 메모리셀인 경우의 제1 전류 경로의 I-V 특성을 나타내고, 곡선들(M6T1-M6T4)은 메모리셀(M6)이 4개의 임계치들(T1-T4)를 갖는 메모리셀인 경우의 제2 전류 경로의 I-V 특성을 나타낸다.
[실시예5]
제8도는 본 발명의 제5 실시예의 반도체 기억 장치로서 뱅크 시스템을 이용하는 ROM을 나타낸 회로도이다.
제8도에서, 참조부호(100e)는 제1 실시예의 뱅크 시스템을 이용한 ROM을 나타낸다. 제4 실시예의 ROM(100d)과 동일 부품들은 제7도에서와 동일한 참조부호로 나타낸다.
제5 실시예에서, 데이터선(51)과 그라운드선(52)은 메모리셀 어레이의 동일측에 배치된다. 2개의 인접한 부비트선들(33,34)은 제1 뱅크(Tr13,Tr14)를 통해 메모리셀 어레이의 일단자측의 일주비트선(41e)에 접속되는 한편, 2개의 인접한 부비트선들(31,32)은 제1 뱅크(Tr11,Tr12)를 통해 메모리셀 어레이의 일단자측의 일주그라운드선(42e)에 접속된다. 이 실시예에서, 뱅크(Tr11-Tr14)의 게이트들은 뱅크선택선(BS1)에 접속된다. 한편, 2개의 인접한 부비트선들(34,35)은 제2 뱅크(Tr17,Tr18)를 통해 메모리셀 어레이의 타단자측의 주비트선(41e)에 접속되며, 2개의 인접한 부비트선들(32,33)은 제2 뱅크(Tr15,Tr16)를 통해 메모리셀 어레이의 타단자측의 주비트선(42e)에 접속된다. 이 실시예에서, 뱅크(Tr15-Tr18)의 게이트들은 뱅크선택선(BS3)에 접속된다.
또한 주비트선(41e)은 컬럼(Tr22e)을 통해 데이터선(51)에 접속되며: 부하회로(130)는 데이터선(51)에 접속되며; 주그라운드선(42e)은 컬럼(Tr21e)을 통해 그라운드선(52)에 접속된다.
제5 실시예의 ROM(100e)의 나머지 구성은 제4 실시예의 ROM(100d)의 구성과 동일하다.
이러한 구성을 가진 ROM(100e)에서, 메모리셀(M3)이 선택될 때, 예컨대 뱅크선택선(BS1,BS3)의 신호레벨은; BS1=H 및 BS3=L로 되고; 컬럼선택선의 신호레벨은 CS1=H로 되며 부하절환신호의 신호레벨은 LS1=H로 된다.
한편 메모리셀(M4)이 선택될 때, 뱅크선택선(BS1,BS3)의 신호레벨은: BS1=L 및 BS3=H로 되고; 컬럼선택선의 신호레벨은 CS1=H로 되며; 부하절환신호의 신호레벨은 LS1=L로 된다.
한편 메모리셀(M7)이 선택될 때, 뱅크선택선(BS1,BS3)의 신호레벨은 : BS1=H 및 BS3=L로 되고; 컬럼선택선의 신호레벨은 CS1=H로 되며; 부하절환신호의 신호레벨은 LS1=L로 된다.
한편 메모리셀(M8)이 선택될 때, 뱅크선택선(BS1,BS3)의 신호레벨은: BS1=L 및 BS3=H로 되고: 컬럼선택선의 신호레벨은 CS1=H로 되며: 부하절환신호의 신호레벨은 LS1=H로 된다.
[실시예6]
제9도는 본 발명의 제6 실시예의 반도체 기억 장치로서 뱅크 시스템을 이용한 ROM을 나타낸 회로도이다.
제9도에서, 참조부호(100f)는 제6 실시예의 뱅크 시스템을 이용한 ROM을 나타낸다. 제4 실시예의 ROM(100d)과 동일한 부품들은 제7도에 도시된 것과 동일한 참조부호로 나타낸다. 제6 실시예에서, 부비트선(32)은 뱅크(Tr11)를 통해 주비트선(41f)에 접속되며; 부비트선(34)은 뱅크(Tr12)를 통해 주비트선(42f)에 접속되며; 부그라운드선들(31,33,35)은 뱅크(Tr13,Tr14,Tr15)를 통해 주그라운드선(43f)에 접속된다.
또한, 제7도에 도시된 제4 실시예의 ROM(100d)에서 사용된 유사한 데이터선, 그라운드선, 컬럼(Tr) 및 부하회로가 제9도에 도시되지 않았지만 제6 실시예의 ROM(100f)에도 제공된다.
이러한 구성을 가진 ROM(100f)에서도, 제1 실시예에서 얻어진 것과 유사한 효과가 얻어질 수 있다.
[실시예7]
제10도는 본 발명의 제7 실시예의 반도체 기억 장치로서 뱅크 시스템을 이용한 ROM을 나타낸 회로도이다.
제10도에서, 참조부호(100g)는 제7 실시예의 뱅크 시스템을 이용한 ROM을 나타낸다. 제4 실시예의 ROM(100d)의 부품들과 동일한 부품들은 제7도에 도시된 동일 참조부호로 나타낸다. 제7 실시예에서, 부비트선(32,34)은 뱅크(Tr11,Tr12)를 통해 주그라운드선(41)에 접속되며; 부비트선(31,33,35)은 뱅크(Tr13,Tr14,Tr15)를 통해 주비트선(42)에 접속된다.
또한, 제7도에 도시된 제4 실시예의 ROM(100d)에서 사용된 유사한 데이터선, 그라운드선, 컬럼(Tr) 및 부하회로가 제10도에 도시되지 않았지만 제7 실시예의 ROM(100g)에도 제공된다.
제7 실시예에서, 주비트선(41)에 접속된 부비트선의 수는 뱅크당 많아야 2개이다. 그 결과, 주비트선의 부하용량이 감소될 수 있고 고속 억세스가 실현된다.
[실시예8]
제11도는 본 발명의 제8 실시예의 반도체 기억 장치로서 뱅크 시스템을 이용한 ROM을 나타낸 회로도이다.
제11a도에서, 참조부호(100h)는 제8 실시예의 뱅크 시스템을 이용한 ROM을 나타낸다. 제4 실시예의 ROM(100d)과 동일한 부품들은 제7도에 도시된 것들과 동일 참조부호로 나타낸다.
제8 실시예에서, 2개의 부비트선들(31,33)은 제1 뱅크(Tr11,Tr12)를 통해 다수의 제1 주비트선(41h)들중 하나에 접속되는 한편, 2개의 부비트선들(32,34)은 뱅크(Tr13,Tr14)를 통해 다수의 제2주비트선(42h)들중 하나에 접속된다. 이 실시예에서, 제1 뱅크(Tr11,Tr12)의 게이트들에는 뱅크 선택선(BS1,BS2)이 접속된다. 한편 제2 뱅크(Tr13,Tr14)의 게이트들에는 뱅크 선택선(BS3,BS4)이 접속된다.
제1 주비트선들(41h)은 각각 대응하는 제1 컬럼(Tr21)을 통해 데이터선(51)에 접속되며 또한 대응하는 제2 컬럼(Tr23)을 통해 그라운드선(52)에 접속된다. 한편, 제2 주비트선들(42h)은 각각 대응하는 제3 컬럼(Tr22)을 통해 데이터선(51)에 접속되며 또한 대응하는 제4 컬럼(Tr24)을 통해 그라운드선(52)에 접속된다. 제8 실시예에서, 상기 제4 실시예와는 다르게 상기 데이터선(51)에 부하특성이 변하지 않는 부하회로(130a)가 접속된다.
다수의 워드선들(WL1-WL32)이 부비트선(31-34)과 교차하도록 메모리셀 어레이에 제공된다. 이 워드선들은 워드선(WL1-WL16)으로 구성된 제1 워드선군(WG1) 및 워드선들(WL17-WL32)로 구성된 제2 워드선군(WG2)으로 분할된다.
제1 워드선군(WG1)에 속하는 워드선이 선택될 때, 제2 컬럼(Tr22) 및 제3 컬럼(Tr23)이 선택되어, 제2 주비트선(42h)이 데이터선(51)에 접속되고 제1 주비트선(41h)은 그라운드선(52)에 접속된다. 한편, 제2 워드선군(WG2)에 속하는 워드선이 선택될 때, 제1 컬럼(Tr21) 및 제4 컬럼(Tr24)이 선택되어, 제1 주비트선(41h)이 데이터선(51)에 접속되고 제2 주비트선(42h)은 그라운드선(52)에 접속된다.
그 결과, 메모리(Tr)의 뱅크내 위치차에 따른 메모리 트랜지스터의 드레인측 저항과 소스측 저항 사이의 차에 의한 비트선 전위의 변동을 워드선이 16개인 경우의 ROM에서와 같은 레벨로 감소시킬 수 있다. 제11b도 및 11c도에 도시된 바와 같이, 선택된 워드선이 제1 워드선군 또는 제2 워드선군 중 어디에 속하는 가에 따라 컬럼들(Tr21,Tr22,Tr23,Tr24) 중 하나를 선택하는 스위칭회로는 컬럼 어드레스 디코더(2)의 출력 및 하위측 어드레스의 최상위 어드레스(A4)를 조합할 수 있다. 이 실시예에서, 제11b도는 상기 스위칭회로(101h)의 회로 구성을 나타낸다. 상기 스위칭회로(101h)는 : 상위측 어드레스 신호에 따라 메모리셀 어레이에서 뱅크를 선택하는 컬럼 어드레스 디코더(2); 및 상기 컬럼 어드레스 디코더(2)의 출력과 로우 어드레스 디코더에 공급될 하위측 어드레스의 최상위 어드레스(A4)를 각각 수신하여 뱅크에서 컬럼(Tr)을 선택하는 다수의 부디코더(2a)를 포함한다.
또한, 제11c도에 도시된 바와 같이, 부디코더(2a)는 : 어드레스(A4)의 반전신호 및 디코더(2)의 출력을 수신하는 제1 AND 회로(2a1); 어드레스(A4) 및 디코더(2)의 출력을 수신하는 제2 AND 회로(2a2)를 포함한다. 제1 AND 회로(2a1)의 출력은 컬럼 선택선(CS2,CS3)에 접속되고, 제2 AND 회로(2a2)의 출력은 컬럼 선택선(CS1,CS4)에 접속된다.
제8 실시예에서는, 제1 및 제2 주비트선들(41h, 42h)이 각각 데이터선(51) 및 그라운드선(52)에 전기적으로 접속된 상태; 또는 제1 및 제2 주비트선들(41h, 42h)이 각각 그라운드선(52) 및 데이터선(51)에 전기적으로 접속된 상태를, 선택된 워드선이 어느 워드선군에 속하는가에 따라 선택한다. 따라서, 간단한 구성으로 뱅크내의 메모리셀의 위치에 따른 비트선 전위의 변동을 억제할 수 있다.
제8 실시예에서, 제1 주비트선(41h)에 접속된 부비트선들의 수는 뱅크 그룹(즉, 한쌍의 제1 및 제2 주비트선들에 대응하는 메모리셀의 그룹)당 많아야 2개이다. 그 결과, 주비트선의 부하용량이 감소될 수 있고 고속 억세스가 실현된다.
[실시예9]
제12a도는 본 발명의 제9 실시예의 반도체 기억장치로서 뱅크 시스템을 이용한 ROM을 나타낸 회로도이다.
제12a도에서, 참조부호(100i)는 제9 실시예의 뱅크 시스템을 이용한 ROM을 나타낸다. 제8 실시예의 ROM(100h)과 동일 부품들은 제11a도에 도시된 것들과 동일 참조 부호로 나타낸다.
제9 실시예에서, 제8 실시예의 ROM(100h)의 제1 워드선군(WG1)은 2개의 워드선 서브그룹(WG11,WG12)으로 더 분할되며, 제2 워드선군(WG2)은 2개의 워드선 서브그룹(WG21,WG22)으로 더 분할된다. 이 실시예에서, 워드선들(WL1-WL8)은 워드선 서브 그룹(WG11)에 속하고; 워드선들(WL9-WL16)은 워드선 서브 그룹(WG12)에 속하고; 워드선들(WL17-WL24)은 워드선 서브 그룹(WG21)에 속하고; 워드선들(WL25-WL32)은 워드선 서브 그룹(WG22)에 속한다. 또한, 절환신호(LS1)에 따라 부하특성을 변경시킬 수 있는 제15도에 도시된 부하회로(130)는 제4 실시예에서와 같은 방식으로 데이터선에 접속된다.
또한, 제9 실시예에서의 ROM(100i)는 각각의 주비트선과 데이터선 사이의 접속 또는 각각의 주비트선과 그라운드선 사이의 접속을 선택된 워드선이 속하는 워드선군에 따라 선택하는 제8 실시예와 유사한 구성은 물론이고, 워드선 서브 그룹(WG11,WG22)에 속하는 워드선이 선택될 때 절환신호(LS1)를 고레벨로 세팅하고 워드선 서브 그룹(WG21,WG12)에 속하는 워드선이 선택될 때 절환신호(LS1)를 저레벨로 세팅하는 구성도 포함한다.
이 실시예에서, 제12b도에 도시된 바와 같이, 절환신호(LS1)를 발생시키는 회로구성은 로우 어드레스의 최상위 비트(A4)와 로우 어드레스의 차상위 비트(A3)의 배타적논리화(排他的論理和)를 계산하는 배타적논리화 회로(EX-OR)(101i)를 이용하여 실현할 수 있다. 따라서, 어드레스 신호(A3)가 어드레스 신호(A4)와 같을 때, 절환신호 LS1=H로 된다.
이러한 구성을 가진 제9 실시예의 ROM(100i)에서는, 각각의 주비트선과 데이터선 사이의 접속 또는 각각의 주비트선과 그라운드선 사이의 접속을 선택된 워드선이 속하는 워드선 서브 그룹에 따라 선택하며, 부하회로(130)의 특성이 선택된 워드선이 속하는 워드선군에 따라 절환된다. 그 결과, 메모리셀이 속하는 뱅크내의 메모리셀의 위치에 따른 비트선 전위의 변동을 더욱 억제할 수 있다.
[실시예10]
제13도는 본 발명의 제10 실시예의 반도체 기억장치로서 뱅크 시스템을 이용한 ROM을 나타낸 회로도이다.
제13도에서, 참조부호(100j)는 제10 실시예의 뱅크 시스템을 이용한 ROM을 나타낸다. 제10 실시예에서는, 제10도에 도시된 제7 실시예의 ROM(100g)의 각 뱅크그룹들에 대해 소자분리영역(A1,A2,A3)이 제공되며, 각 뱅크 그룹은 5개의 부비트선들(31-35)에 대응하는 4개의 뱅크들(또는 메모리셀의 4개의 열들)을 포함한다.
제14도는 제10 실시예의 ROM(100j)의 부품으로서 메모리셀 어레이의 구조를 나타낸 평면도이다. 반도체기판의 각 배선층에 의해 형성된 패턴은 제14도에 도시된다.
이 실시예에서, 주비트선들(41,42)은 알루미늄층으로 형성되고, 부비트선(32,34) 및 부그라운드선(31,33,35)은 반도체기판의 표면영역에 형성된 N+확산층으로 형성된다. 워드선들(WL1-WL32)과 뱅크선택선들(BS1-BS5)은 폴리실리콘층 등으로 형성된다. 주비트선(41)을 형성하는 알루미늄층은 콘텍트홀(61)을 통해 부비트선들(32,34)을 형성하는 N+확산층에 접속되는 한편, 주비트선(42)을 형성하는 알루미늄층은 콘텍트홀(62)을 통해 부그라운드선들(31,33,35)을 형성하는 N+확산층에 접속된다.
메모리셀(M1-M8)의 임계전압의 설정 및 소자분리영역(A1,A2)의 형성은 임계치들을 제어하도록 주입되는 이온들의 도즈량을 변화시킴에 의해 이루어진다.
이러한 구성을 가진 제10 실시예의 ROM(100j)에서는, 제7 실시예의 효과들이 얻어질 수 있다. 또한, 뱅크 그룹들 사이의 전기적 분리 및 뱅크 그룹들에서 간섭(예컨대, 리크전류)의 배제가 실현된다. 그 결과, 메모리셀에서 정보들을 더 안정적으로 독출할 수 있다.
제10 실시예에서, 메모리 트랜지스터는 2개의 임계치들을 갖는 것으로 되어있다. 메모리 트랜지스터가 3개 이상의 임계치들을 갖는 경우의 다치 ROM에서는, 소자분리를 위한 메모리 트랜지스터의 임계전압과 메모리 트랜지스터의 임계전압들 중 하나를 동일하게 설정함으로써, 소자분리영역을 제조하기 위한 공정 또는 메모리 트랜지스터의 임계치를 설정하기 위한 제조공정이 간단화 될 수 있다.
[실시예11]
제26도는 본 발명의 제11 실시예의 반도체 기억장치로서 뱅크 시스템을 이용한 ROM을 나타낸 회로도이다.
제26도에서, 참조부호(100k)는 제11 실시예의 뱅크 시스템을 이용한 ROM을 나타낸다. 제11 실시예에서, 제11a, 11b, 11c도에 도시된 제8 실시예의 ROM(100h)의 각 뱅크 그룹들에 대해 소자분리영역(A1,A2,A3)이 제공되며, 각 뱅크 그룹은 5개의 부비트선(31-35)에 대응하는 4개의 뱅크들을 포함한다. 제11 실시예의 ROM(100k)의 나머지 구성은 제8 실시예의 ROM(100h)의 구성과 동일하다.
이러한 구성을 가진 제11 실시예의 ROM(100k)에서는, 제8 실시예의 효과들이 얻어질 수 있다. 또한, 뱅크 그룹들 사이의 전기적 분리 및 뱅크 그룹들에서 간섭(예컨대, 리크전류)의 배제가 실현된다. 그 결과, 메모리셀에서 정보들을 더 안정적으로 독출할 수 있다.
[실시예12]
제27도는 본 발명의 제12 실시예의 반도체 기억장치로서 뱅크 시스템을 이용한 ROM을 나타낸 회로도이다.
제27도에서, 참조부호(100m)는 제12 실시예의 뱅크 시스템을 이용한 ROM을 나타낸다. 제12 실시예에서, 제12a 및 12b도에 도시된 제9 실시예의 ROM(100i)의 각 뱅크 그룹들에 대해 소자분리영역(A1,A2,A3)이 제공되며, 각 뱅크 그룹은 5개의 부비트선(31-35)에 대응하는 4개의 뱅크들을 포함한다. 제12 실시예의 ROM(100m)의 나머지 구성은 제9 실시예의 ROM(100i)의 구성과 동일하다.
이러한 구성을 가진 제12 실시예의 ROM(100m)에서는, 제9 실시예의 효과들이 얻어질 수 있다. 또한, 뱅크 그룹들 사이의 전기적 분리 및 뱅크 그룹들에서 간섭(예컨대, 리크전류)의 배제가 실현된다. 그 결과, 메모리셀에서 정보들을 더 안정적으로 독출할 수 있다.
상기한 실시예들에서, 뱅크 시스템을 이용하는 ROM은 NOR형의 ROM으로 되어있다. 이와 다르게, 뱅크 시스템을 이용하는 ROM으로서 NAND형의 ROM이 이용될 수 있다. 본 발명은 NAND형의 ROM에도 적용할 수 있다.
상기한 설명에서 명백해진 바와 같이, 본 발명에 따르면, 뱅크내의 메모리셀의 위치에 따라 비트선 전위의 변동을 억제할 수 있음으로써, 독출마진이 증가될 수 있다. 그 결과, 하나의 뱅크에 포함되는 메모리셀의 수를 증가시킬 수 있어서, 메모리셀 어레이의 집적도를 더욱 높게 할 수 있다.
다치 ROM은 미세한 전류를 독출하도록 된 것이기 때문에, 비트선 전위의 변동은 종래의 다치 ROM에서는 미세한 전류를 독출할 수 없게 하거나 또는 그 전류를 독출함에 있어서의 오차를 야기하게 된다. 그러나, 본 발명에서는, 다치 ROM에서도 비트선 전위를 정확하고 안정적으로 독출할 수 있다.
본 발명의 정신과 범위를 벗어나지 않고 여러 가지 다른 개조들이 당업자들에 의해 이루어질 수 있다. 따라서, 첨부된 특허청구의 범위는 본 명세서에서 설명된 내용에 제한되는 것이 아니라, 더 넓게 해석되어야 한다.

Claims (38)

  1. 그의 각각이, 메모리 트랜지스터로 형성되는 복수의 메모리셀을 매트릭스 형태로 배열하여 형성되는 메모리셀 어레이; 각각에 소정의 전위가 인가되며, 선택된 메모리셀로부터 정보를 독출하기 위한 제1 주비트선 및 제2 주비트선; 메모리셀의 각 열에 대응하여 제공되고, 그의 각각이, 메모리셀을 형성하는 메모리 트랜지스터의 공통 소스 또는 공통 드레인 중 어느 것으로 각각 가능하는 복수의 제1 부비트선 및 복수의 제1 부비트선; 메모리셀의 각 행에 대응하여 제공되고, 그의 각각이, 메모리셀을 형성하는 메모리 트랜지스터의 게이트에 각각 접속되는 복수의 워드선; 메모리셀 열들의 하나를 선택하기 위해 상기 제1 부비트선의 하나와 상기 제1 주비트선간에 접속되는 제1 뱅크 선택 트랜지스터; 메모리셀 열들의 하나를 선택하기 위해 상기 제1 부비트선의 하나와 상기 제2 주비트선간에 접속되는 제2 뱅크 선택 트랜지스터; 및 그의 각각이 상기 뱅크 선택 트랜지스터마다 제공되고, 각각의 게이트에 접속된 뱅크 선택선을 포함하며, 상기 메모리셀 어레이에 있어서의 선택된 워드선의 위치에 대응하는 전위는 조합된 뱅크 선택 트랜지스터의 ON 전위로서 상기 뱅크 선택선들 중 적어도 선택된 하나에 인가되는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 선택된 뱅크 선택선은 상기 제1 및 제2 주비트선의 하나에 교호로 접속된, 선택된 뱅크 선택 트랜지스터에 접속되며, 상기 주비트선에는 저전위가 인가되는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 메모리셀 어레이에 있어서의 상기 선택된 워드선의 위치에 대응하는 전위는 상기 조합된 뱅크 선택 트랜지스터의 ON 전위로서 상기 뱅크 선택선의 각각에 인가되는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서, 복수의 워드선군이 형성되도록 상기 메모리셀의 열을 따른 방향으로 복수의 워드선이 분할되고, 상기 조합된 뱅크 선택 트랜지스터의 ON 전위로서 상기 뱅크선택선에 인가되는 전위는 상기 선택된 워드선이 속하는 워드선군의 부위에 대응하는 전위인 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서, 상기 선택된 뱅크 선택선은 상기 제1 및 제2 주비트선의 하나에 교호로 접속되는 상기 선택된 뱅크 선택 트랜지스터에 접속되고, 상기 주비트선에는 저전위가 인가되며, 상기 선택된 뱅크 선택선에 공급되는 전위는 상기 선택된 메모리셀과 상기 선택된 뱅크 선택 트랜지스터간의 거리가 멀수록 높아지는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서, 상기 조합된 뱅크 선택 트랜지스터 ON 전위로서 상기 뱅크 선택선에 인가되는 전위를 발생하기 위한 기준전압발생기를 더 포함하고, 상기 기준전압발생기에 의해 발생된 기준전위는 상기 뱅크 선택선을 구동하기 위한 뱅크 선택선 드라이버의 전원 전압으로 사용되는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서, 상기 기준전압발생기는, 제1 기준전위와 제2 기준전위간에 직렬 접속되고 이 두 기준전위간의 전압을 저항 분할하기 위한 복수의 저항 소자; 그의 각각이 상기 저항소자 중 하나의 일단과 공통 접속 노드간에 접속된 복수의 분할 스위치; 그의 일단이 상기 제1 기준전위에 접속되고 그의 타단이 상기 뱅크 선택선 드라이버의 기준전위를 출력하기 위한 출력단으로 되어 있는 전원 스위치; 및 상기 분할 스위치의 공통접속 노드의 전위와 상기 전원 스위치 타단의 전위를 비교하고, 그 비교결과에 대응하는 전위를 상기 전원스위치의 ON/OFF 상태를 제어하기 위한 전압으로서 출력하기 위한 비교기를 포함하며, 상기 복수의 분할 스위치의 소정의 하나는 상기 선택된 워드선을 나타내는 신호 또는 상기 선택된 워드선이 속하는 워드선군을 나타내는 신호의 어느 하나에 따라 도통되어, 상기 전원 스위치의 출력단에서 소망 레벨의 전위를 발생시키는 것을 특징으로 하는 반도체 기억 장치.
  8. 그의 각각이, 메모리 트랜지스터로 형성되는 복수의 메모리셀을 매트릭스 형태로 배열하여 형성되는 메모리셀 어레이; 상기 메모리셀로부터 정보를 독출하기 위해 상기 메모리셀의 각 열에 대응하여 제공된 복수의 비트선; 그의 각각이 상기 메모리셀을 형성하는 상기 메모리 트랜지스터의 게이트에 접속되고, 상기 메모리셀의 각 행에 대응하여 제공된 복수의 워드선; 상기 메모리셀 어레이에 있어서의 선택된 워드선의 위치에 따라 소정 제어신호를 발생하기 위한 제어기; 및 선택 트랜지스터를 통해 상기 복수의 비트선의 적어도 하나에 접속되고, 그의 부하 특성이 상기 제어신호에 따라 변경가능하게 구성되는 부하 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  9. 그의 각각이, 메모리 트랜지스터로 형성되는 복수의 메모리셀을 매트릭스 형태로 배열하여 형성되는 메모리셀 어레이; 상기 부비트선 또는 상기 부그라운드선의 어느 일방이 상기 메모리셀의 각 열에 대응하도록 교호로 배치되는 부비트선 및 부그라운드선; 상기 메모리셀의 데이터를 출력하기 위한 데이터선; 상기 데이터선에 접속되고 그의 부하 특성이 소정 제어신호에 따라 변경 가능하게 되도록 구성되는 부하 회로; 컬럼 선택 트랜지스터를 통해 상기 데이터선에 접속된 주비트선; 다른 컬럼 선택 트랜지스터를 통해 그라운드선에 접속된 주그라운드선; 상기 메모리셀 어레이에 있어서의 상기 메모리셀 열의 일측에 배치되고 상기 주비트선과 상기 부비트선간에 접속된 제1 뱅크 선택 트랜지스터; 상기 메모리셀 어레이에 있어서의 메모리셀 열의 타측에 배치되고 상기 주그라운드선과 상기 부그라운드선간에 접속된 제2 뱅크 선택 트랜지스터; 및 상기 메모리셀의 각 열에 대응하여 제공되고 복수의 워드선군이 형성되도록 상기 메모리셀의 열을 따른 방향으로 분할되며, 그의 각각이 상기 메모리셀을 형성하는 메모리 트랜지스터의 게이트에 접속된 복수의 워드선을 포함하고, 상기 복수의 워드선 중 하나가 선택될 때, 상기 선택된 워드선이 속하는 워드선군에 대응하는 제어신호에 따라 상기 부하 회로의 부하 특성이 절환되는 것을 특징으로 하는 반도체 기억 장치.
  10. 그의 각각이, 메모리 트랜지스터로 형성되는 복수의 메모리셀을 매트릭스 형태로 배열하여 형성되는 메모리셀 어레이; 상기 부비트선의 어느 하나가 상기 메모리셀의 각 열에 대응하도록 소정 순서로 반복적으로 배치되는 제1 부비트선, 제2 부비트선, 제3 부비트선 및 제4 부비트선; 상기 메모리셀의 데이터를 출력하기 위한 데이터선; 상기 데이터선에 접속되고 그의 부하 특성이 소정 제어신호에 따라 변경 가능하게 되도록 구성되는 부하 회로; 컬럼 선택 트랜지스터를 통해 상기 데이터선에 접속된 주비트선; 다른 컬럼 선택 트랜지스터를 통해 그라운드선에 접속된 주그라운드선; 및 상기 메모리셀의 각 행에 대응하여 제공되고 복수의 워드선군이 형성되도록 상기 메모리셀의 열을 따른 방향으로 분할되며, 그의 각각이, 상기 메모리셀을 형성하는 메모리 트랜지스터의 게이트에 접속된 복수의 워드선을 포함하고, 상기 제1 부비트선은 상기 메모리셀 어레이의 일측상의 제1 뱅크 선택 트랜지스터를 통해 상기 주그라운드선에 접속되고 상기 메모리셀 어레이의 타측상의 제2 뱅크 선택 트랜지스터를 통해 상기 주비트선에 접속되며, 상기 제2 부비트선은 각각, 상기 메모리셀 어레이의 양측상의 상기 제1 및 제2 뱅크 선택 트랜지스터를 통해 상기 주그라운드선에 접속되고, 상기 제3 부비트선은 상기 메모리셀 어레이의 일측상의 상기 제1 뱅크 선택 트랜지스터를 통해 상기 주비트선에 접속되고 상기 메모리셀 어레이의 타측상의 상기 제2 뱅크 선택 트랜지스터를 통해 주그라운드선에 접속되며, 상기 제4 부비트선은 각각, 상기 메모리셀 어레이의 양측상의 상기 제1 및 제2 뱅크 선택 트랜지스터를 통해 상기 주비트선에 접속되고, 상기 복수의 워드선 중 하나가 선택되었을 때, 상기 선택된 워드선이 속하는 워드선군에 대응하는 제어신호에 따라 상기 부하 회로의 부하 특성이 절환되는 것을 특징으로 하는 반도체 기억 장치.
  11. 제 9항에 있어서, 상기 부비트선의 하나 또는 2개는 상기 제1 뱅크 선택 트랜지스터를 통해 상기 주비트선에 접속되고, 상기 부그라운드선의 적어도 2개는 상기 뱅크 선택 트랜지스터를 통해 상기 주그라운드선에 접속되며, 상기 제1 뱅크 선택 트랜지스터의 하나와 상기 제2 뱅크 선택 트랜지스터의 하나가 선택될 때, 상기 주비트선 및 이에 인접한 상기 부비트선이 서로 전기적으로 접속되고, 상기 주그라운드선 및 이에 인접한 상기 부그라운드선이 전기적으로 접속되는 것을 특징으로 하는 반도체 기억장치.
  12. 그의 각각이, 메모리 트랜지스터로 형성되는 복수의 메모리셀을 매트릭스 형태로 배열하여 형성되는 메모리셀 어레이; 상기 메모리셀의 각 열에 대응하여 제공된 복수의 부비트선; 상기 메모리셀의 데이터를 출력하기 위한 데이터선; 제1 컬럼 선택 트랜지스터를 통해 상기 데이터선에 접속되고 제2 컬럼 선택 트랜지스터를 통해 그라운드선에 접속된 제1 주비트선 및 제2 주비트선; 상기 제1 주비트선 및 두 인접한 상기 부비트선의 일방에 접속된 제1 뱅크 선택 트랜지스터, 상기 제2 주비트선은 및 두 인접한 부비트선의 타방에 접속된 제2 뱅크 선택 트랜지스터, 상기 메모리셀의 각 행에 대응하여 제공되고, 그의 각각이, 상기 메모리셀을 형성하는 메모리 트랜지스터의 게이트에 접속된 복수의 워드선; 및 상기 메모리셀 어레이에 있어서의 상기 선택된 워드선의 위치에 따라 소정 제어신호를 발생하기 위한 제어기를 포함하며, 상기 제1 주비트선이 상기 데이터선에 전기적으로 접속되고 상기 제2 주비트선이 상기 그라운드선에 전기적으로 접속되는 제1 상태 및 상기 제1 주비트선이 상기 그라운드선에 전기적으로 접속되고 상기 제2 주비트선이 상기 데이터선에 전기적으로 접속되는 제2 상태가 상기 제어신호에 따라 선택되는 것을 특징으로 하는 반도체 기억 장치.
  13. 그의 각각이, 메모리 트랜지스터로 형성되는 복수의 메모리셀을 매트릭스 형태로 배열하여 형성되는 메모리셀 어레이; 제1 부비트선과 제2 부비트선 중 어느 하나가 상기 메모리셀의 각 열에 대응하도록 교호로 제공되는 제1 부비트선 및 제2 부비트선;상기 메모리셀의 데이터를 출력하기 위한 데이터선; 제1 컬럼 선택 트랜지스터를 통해 상기 데이터선에 접속되고 제2 컬럼 선택 트랜지스터를 통해 그라운드선에 접속된 제1 주비트선; 제3 컬럼 선택 트랜지스터를 통해 상기 데이터선에 접속되고 제4 컬럼 선택 트랜지스터를 통해 그라운드선에 접속된 제2 주비트선; 상기 메모리셀 어레이에 있어서의 상기 메모리셀 열의 일측에 배치되고 상기 제1 주비트선과 제1 부비트선간에 접속된 제1 뱅크 선택 트랜지스터; 상기 메모리셀 어레이에 있어서의 상기 메모리셀 열의 타측에 배치되고 상기 제2 주비트선과 제2 부비트선간에 접속된 제2 뱅크 선택 트랜지스터; 및 상기 메모리셀의 각 행에 대응하여 제공되고, 상기 제1 뱅크 선택 트랜지스터의 일측상에 위치된 제1 워드선군 및 상기 제2 뱅크 선택 트랜지스터의 일측상에 위치된 제2 워드선군으로 분할되고, 그의 각각이, 상기 메모리셀을 형성하는 메모리 트랜지스터의 게이트에 접속되는 복수의 워드선을 포함하며, 상기 제1 워드선군에 속하는 워드선 중 하나가 선택되었을 때, 상기 제2 및 제3 컬럼 선택 트랜지스터가 선택되며, 이에 따라 상기 그라운드선에 제1 주비트선이 전기적으로 접속되고 상기 데이터선에 상기 제2 주비트선이 전기적으로 접속되며, 상기 제2 워드선군에 속하는 워드선 중 하나가 선택되었을 때, 상기 제1 및 제4 컬럼 선택 트랜지스터가 선택되며, 이에 따라 상기 그라운드선에 상기 제2 주비트선이 전기적으로 접속되고 상기 데이터선에 상기 제1 주비트선이 전기적으로 접속되는 것을 특징으로 하는 반도체 기억 장치.
  14. 제13항에 있어서, 각각의 상기 제1 워드선군 및 제2 워드선군은 둘 이상의 워드선 서브그룹으로 분할되고, 상기 데이터선에 접속되고 그의 부하특성이 소정 제어신호에 따라 가변적으로 되도록 구성되는 부하 회로가 제공되며, 워드선 중 하나가 선택되었을 때, 상기 부하 회로의 부하특성은 상기 선택된 워드선이 속하는 워드선 서브그룹에 대응하는 제어신호에 따라 절환되는 것을 특징으로 하는 반도체 기억 장치.
  15. 제1항에 있어서, 각 메모리셀은 다치 ROM을 형성하는 3개 이상의 전위레벨에 대응하는 정보를 유지하도록 구성되는 것을 특징으로 하는 반도체 기억 장치.
  16. 제1항에 있어서, 복수의 메모리셀 어레이가 반도체 기판에 제공되며, 이 메모리셀 어레이의 각각은 상기 주비트선의 하나 및 상기 주그라운드선의 하나에 접속된 복수의 메모리셀을 포함하고, 상기 복수의 메모리셀 어레이의 인접하는 것들을 전기적으로 분리하기 위한 분리영역이 열방향으로 제공된 복수의 분리용 메모리셀에 의해 형성되며, 상기 분리용 메모리셀의 각각의 임계치는, 상기 메모리셀이 선택 상태 또는 비선택 상태에 있는지 무관하게 상기 메모리셀의 메모리 트랜지스터가 항상 비도통상태에 있도록 설정되는 것을 특징으로 하는 반도체 기억 장치.
  17. 제16항에 있어서, 상기 분리용 메모리셀의 각각의 임계치는 상기 메모리셀을 형성하는 메모리 트랜지스터의 영역내로 이온을 주입함으로써 설정되는 것을 특징으로 하는 반도체 기억 장치.
  18. 제17항에 있어서, 상기 메모리셀의 각각은 적어도 2개의 임계치를 가지며, 상기 메모리셀의 이들 임계치 중 하나는, 메모리셀이 선택 상태 또는 비선택 상태에 있는지에 무관하게 상기 메모리셀의 메모리 트랜지스터가 항상 비도통상태에 있도록 설정되고, 상기 메모리셀의 임계치는 분리용 메모리셀의 임계치와 같은 것을 특징으로 하는 반도체 기억 장치.
  19. 제8항에 있어서, 상기 각 메모리셀은 다치 ROM을 형성하는 3개 이상의 전위레벨에 대응하는 정보를 유지하도록 구성되는 것을 특징으로 하는 반도체 기억 장치.
  20. 제8항에 있어서, 복수의 메모리셀 어레이가 반도체 기판에 제공되며, 이 메모리셀 어레이의 각각은 상기 주비트선의 하나 및 상기 주그라운드선의 하나에 접속된 복수의 메모리셀을 포함하고, 상기 복수의 메모리셀 어레이의 인접하는 것들을 전기적으로 분리하기 위한 분리영역이 열방향으로 제공된 복수의 분리용 메모리셀에 의해 형성되며, 상기 분리용 메모리셀의 각각의 임계치는, 상기 메모리셀이 선택 상태 또는 비선택 상태에 있는지에 무관하게 상기 메모리셀의 메모리 트랜지스터가 항상 비도통상태에 있도록 설정되는 것을 특징으로 하는 반도체 기억 장치.
  21. 제20항에 있어서, 상기 분리용 메모리셀의 각각의 임계치는 상기 메모리셀을 형성하는 메모리 트랜지스터의 영역내로 이온을 주입함으로써 설정되는 것을 특징으로 하는 반도체 기억장치.
  22. 제21항에 있어서, 상기 메모리셀의 각각은 적어도 2개의 임계치를 가지며, 상기 메모리셀의 이들 임계치 중 하나는, 상기 메모리셀이 선택 상태 또는 비선택 상태에 있는지에 무관하게 상기 메모리셀의 메모리 트랜지스터가 항상 비도통상태에 있도록 설정되고, 상기 메모리셀의 임계치는 상기 분리용 메모리셀의 임계치와 같은 것을 특징으로 하는 반도체 기억장치.
  23. 제9항에 있어서, 상기 각 메모리셀은 다치 ROM을 형성하는 3개 이상의 전위레벨에 대응하는 정보를 유지하도록 구성되는 것을 특징으로 하는 반도체 기억 장치.
  24. 제9항에 있어서, 복수의 메모리셀 어레이가 반도체 기판에 제공되며, 이 메모리셀 어레이의 각각은 상기 주비트선의 하나 및 상기 주그라운드선의 하나에 접속된 복수의 메모리셀을 포함하고, 상기 복수의 메모리셀 어레이의 인접하는 것들을 전기적으로 분리하기 위한 분리영역이, 열방향으로 제공된 복수의 분리용 메모리셀에 의해 형성되며, 상기 분리용 메모리셀의 각각의 임계치는, 상기 메모리셀이 선택 상태 또는 비선택 상태에 있는지에 무관하게 상기 메모리셀의 메모리 트랜지스터가 항상 비도통상태에 있도록 설정되는 것을 특징으로 하는 반도체 기억 장치.
  25. 제24항에 있어서, 상기 분리용 메모리셀의 각각의 임계치는 상기 메모리셀을 형성하는 메모리 트랜지스터의 영역내로 이온을 주입함으로써 설정되는 것을 특징으로 하는 반도체 기억 장치.
  26. 제25항에 있어서, 상기 메모리셀의 각각은 적어도 2개의 임계치를 가지며, 상기 메모리셀의 이들 임계치 중 하나는, 상기 메모리셀이 선택 상태 또는 비선택 상태에 있는지에 무관하게 상기 메모리셀의 메모리 트랜지스터가 항상 비도통상태에 있도록 설정되고, 상기 메모리셀의 임계치는 상기 분리용 메모리셀의 임계치와 같은 것을 특징으로 하는 반도체 기억 장치.
  27. 제10항에 있어서, 상기 각 메모리셀은 다치 ROM을 형성하는 3개 이상의 전위레벨에 대응하는 정보를 유지하도록 구성되는 것을 특징으로 하는 반도체 기억 장치.
  28. 제10항에 있어서, 복수의 메모리셀 어레이가 반도체 기판에 제공되며, 이 메모리셀 어레이의 각각은 상기 주비트선의 하나 및 상기 주그라운드선의 하나에 접속된 복수의 메모리셀을 포함하고, 상기 복수의 메모리셀 어레이의 인접하는 것들을 전기적으로 분리하기 위한 분리영역이, 열방향으로 제공된 복수의 분리용 메모리셀에 의해 형성되며, 상기 분리용 메모리셀의 각각의 임계치는, 상기 메모리셀이 선택 상태 또는 비선택 상태에 있는지에 무관하게 상기 메모리셀의 메모리 트랜지스터가 항상 비도통상태에 있도록 설정되는 것을 특징으로 하는 반도체 기억 장치.
  29. 제28항에 있어서, 상기 분리용 메모리셀의 각각의 임계치는 상기 메모리셀을 형성하는 메모리 트랜지스터의 영역내로 이온을 주입함으로써 설정되는 것을 특징으로 하는 반도체 기억 장치.
  30. 제29항에 있어서, 상기 메모리셀의 각각은 적어도 2개의 임계치를 가지며, 상기 메모리셀의 이들 임계치 중 하나는, 상기 메모리셀이 선택 상태 또는 비선택 상태에 있는지에 무관하게 상기 메모리셀의 메모리 트랜지스터가 항상 비도통상태에 있도록 설정되고, 상기 메모리셀의 임계치는 상기 분리용 메모리셀의 임계치와 같은 것을 특징으로 하는 반도체 기억 장치.
  31. 제12항에 있어서, 상기 각 메모리셀은 다치 ROM을 형성하는 3개 이상의 전위레벨에 대응하는 정보를 유지하도록 구성되는 것을 특징으로 하는 반도체 기억 장치.
  32. 제12항에 있어서, 복수의 메모리셀 어레이가 반도체 기판에 제공되며, 이 메모리셀 어레이의 각각은 상기 주비트선의 하나 및 상기 주그라운드선의 하나에 접속된 복수의 메모리셀을 포함하고, 상기 복수의 메모리셀 어레이의 인접하는 것들을 전기적으로 분리하기 위한 분리영역이, 열방향으로 제공된 복수의 분리용 메모리셀에 의해 형성되며, 상기 분리용 메모리셀의 각각의 임계치는, 상기 메모리셀이 선택 상태 또는 비선택 상태에 있는지에 무관하게 상기 메모리셀의 메모리 트랜지스터가 항상 비도통상태에 있도록 설정되는 것을 특징으로 하는 반도체 기억 장치.
  33. 제32항에 있어서, 상기 분리용 메모리셀의 각각의 임계치는 상기 메모리셀을 형성하는 메모리 트랜지스터의 영역내로 이온을 주입함으로써 설정되는 것을 특징으로 하는 반도체 기억 장치.
  34. 제33항에 있어서, 상기 메모리셀의 각각은 적어도 2개의 임계치를 가지며, 상기 메모리셀의 이들 임계치 중 하나는, 상기 메모리셀이 선택 상태 또는 비선택 상태에 있는지에 무관하게 상기 메모리셀의 메모리 트랜지스터가 항상 비도통상태에 있도록 설정되고, 상기 메모리셀의 임계치는 상기 분리용 메모리셀의 임계치와 같은 것을 특징으로 하는 반도체 기억 장치.
  35. 제13항에 있어서, 상기 각 메모리셀은 다치 ROM을 형성하는 3개 이상의 전위레벨에 대응하는 정보를 유지하도록 구성되는 것을 특징으로 하는 반도체 기억 장치.
  36. 제13항에 있어서, 복수의 메모리셀 어레이가 반도체 기판에 제공되며, 이 메모리셀 어레이의 각각은 상기 주비트선의 하나 및 상기 주그라운드선의 하나에 접속된 복수의 메모리셀을 포함하고, 상기 복수의 메모리셀 어레이의 인접하는 것들을 전기적으로 분리하기 위한 분리영역이, 열방향으로 제공된 복수의 분리용 메모리셀에 의해 형성되며, 상기 분리용 메모리셀의 각각의 임계치는, 상기 메모리셀이 선택 상태 또는 비선택 상태에 있는지에 무관하게 상기 메모리셀의 메모리 트랜지스터가 항상 비도통상태에 있도록 설정되는 것을 특징으로 하는 반도체 기억 장치.
  37. 제36항에 있어서, 상기 분리용 메모리셀의 각각의 임계치는 상기 메모리셀을 형성하는 메모리 트랜지스터의 영역내로 이온을 주입함으로써 설정되는 것을 특징으로 하는 반도체 기억 장치.
  38. 제37항에 있어서, 상기 메모리셀의 각각은 적어도 2개의 임계치를 가지며, 상기 메모리셀의 이들 임계치 중 하나는, 상기 메모리셀이 선택 상태 또는 비선택 상태에 있는지에 무관하게 상기 메모리셀의 메모리 트랜지스터가 항상 비도통상태에 있도록 설정되고, 상기 메모리셀의 임계치는 상기 분리용 메모리셀의 임계치와 같은 것을 특징으로 하는 반도체 기억 장치.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0172378B1 (ko) * 1995-12-30 1999-03-30 김광호 불휘발성 반도체 메모리소자
JP3211745B2 (ja) * 1997-09-18 2001-09-25 日本電気株式会社 半導体記憶装置
JP3638211B2 (ja) * 1998-06-17 2005-04-13 株式会社 沖マイクロデザイン データ書き込み回路
DE69830050D1 (de) 1998-07-29 2005-06-09 Macronix Int Co Ltd Verfahren und integrierter Schaltkreis für eine Mehrwert-Speicherzelle
US6278649B1 (en) 2000-06-30 2001-08-21 Macronix International Co., Ltd. Bank selection structures for a memory array, including a flat cell ROM array
US6492930B2 (en) * 2000-08-14 2002-12-10 Intersil Americas Inc. Reduced propagation delay current mode cascaded analog-to-digital converter and threshold bit cell therefor
US6301172B1 (en) * 2001-02-27 2001-10-09 Micron Technology, Inc. Gate voltage testkey for isolation transistor
KR100416599B1 (ko) * 2001-05-31 2004-02-05 삼성전자주식회사 집적도와 독출동작 속도를 향상시키고 전력소모를감소시킬 수 있는 메탈 프로그래머블 롬의 메모리셀 구조
EP1477990A4 (en) 2002-02-20 2005-10-12 Renesas Tech Corp INTEGRATED SEMICONDUCTOR SWITCHING
US6563735B1 (en) * 2002-04-04 2003-05-13 Macronix International Co., Ltd. NOR-structured semiconductor memory device
JP2004158119A (ja) * 2002-11-06 2004-06-03 Sharp Corp 不揮発性半導体記憶装置
JP4278140B2 (ja) * 2003-09-03 2009-06-10 シャープ株式会社 半導体記憶装置
US6980456B2 (en) * 2004-03-08 2005-12-27 Macronix International Co., Ltd. Memory with low and fixed pre-charge loading
RU2007115900A (ru) * 2004-10-27 2008-11-10 Дайити Санкио Компани, Лимитед (Jp) Производные бензола, имеющие 2 или более заместителей
FR2881565B1 (fr) * 2005-02-03 2007-08-24 Atmel Corp Circuits de selection de ligne binaire pour memoires non volatiles
US7577031B2 (en) * 2007-03-29 2009-08-18 Sandisk Corporation Non-volatile memory with compensation for variations along a word line
US7508713B2 (en) * 2007-03-29 2009-03-24 Sandisk Corporation Method of compensating variations along a word line in a non-volatile memory
JP4504397B2 (ja) * 2007-05-29 2010-07-14 株式会社東芝 半導体記憶装置
US7643367B2 (en) * 2007-08-15 2010-01-05 Oki Semiconductor Co., Ltd. Semiconductor memory device
JP2009301691A (ja) * 2008-06-17 2009-12-24 Renesas Technology Corp 不揮発性半導体記憶装置
WO2015182100A1 (ja) 2014-05-26 2015-12-03 パナソニックＩｐマネジメント株式会社 半導体記憶装置
KR20210093273A (ko) * 2018-11-22 2021-07-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전지 팩
CN112802523A (zh) * 2019-11-14 2021-05-14 力旺电子股份有限公司 只读式存储单元及其相关的存储单元阵列

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0752758B2 (ja) * 1988-03-28 1995-06-05 シャープ株式会社 半導体読出し専用メモリ
JPH02252194A (ja) * 1989-03-25 1990-10-09 Sony Corp 半導体メモリ装置
JP2565213B2 (ja) * 1989-10-27 1996-12-18 ソニー株式会社 読み出し専用メモリ装置
US5467300A (en) * 1990-06-14 1995-11-14 Creative Integrated Systems, Inc. Grounded memory core for Roms, Eproms, and EEpproms having an address decoder, and sense amplifier
JP2624569B2 (ja) * 1990-10-22 1997-06-25 シャープ株式会社 読出し専用メモリ
JPH04311900A (ja) * 1991-04-10 1992-11-04 Sharp Corp 半導体読み出し専用メモリ
JP2863661B2 (ja) * 1991-12-16 1999-03-03 株式会社東芝 読出専用メモリ
JPH05283654A (ja) * 1992-04-03 1993-10-29 Toshiba Corp マスクｒｏｍとその製造方法
JP2845414B2 (ja) * 1992-09-18 1999-01-13 シャープ株式会社 半導体読み出し専用メモリ
JPH06318683A (ja) * 1993-05-01 1994-11-15 Toshiba Corp 半導体記憶装置及びその製造方法
JPH07230696A (ja) * 1993-12-21 1995-08-29 Toshiba Corp 半導体記憶装置
US5557124A (en) * 1994-03-11 1996-09-17 Waferscale Integration, Inc. Flash EEPROM and EPROM arrays with select transistors within the bit line pitch

Also Published As

Publication number Publication date
JPH09259594A (ja) 1997-10-03
EP0797214A2 (en) 1997-09-24
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DE69617391T2 (de) 2002-07-11
US5812440A (en) 1998-09-22
EP0797214B1 (en) 2001-11-28
JP3380107B2 (ja) 2003-02-24
TW399214B (en) 2000-07-21
KR970067340A (ko) 1997-10-13
US5726929A (en) 1998-03-10
EP0797214A3 (en) 1999-03-31

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