KR100408773B1 - 다치 정보를 저장하는 불휘발성 반도체 장치 및 불휘발성 반도체 기억 장치 - Google Patents

다치 정보를 저장하는 불휘발성 반도체 장치 및 불휘발성 반도체 기억 장치 Download PDF

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Abstract

불휘발성 반도체 장치는 하나의 메모리 셀에 적어도 2비트의 다치 정보를 저장한다. 소스 영역 및 드레인 영역은 확산 영역으로서의 역할을 한다. 제1 채널 영역 및 제2 채널 영역은 소스 영역 및 드레인 영역 사이에 위치한다. 제1 게이트 전극은 제1 채널 영역과 드레인 영역 위에 배치된다. 제2 게이트 전극은 제2 채널 영역과 소스 영역 위에 배치된다. 제1 채널 영역은 제1 임계값을 저장하는 한편, 제2 채널 영역은 제1 임계값과는 다른 제2 임계값을 저장한다.

Description

다치 정보를 저장하는 불휘발성 반도체 장치 및 불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR DEVICE AND NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE FOR STORING MULTI-VALUE INFORMATION}
본 발명은 불휘발성 반도체 장치, 특히, 하나의 메모리 셀에 다치 정보를 입출력하는 불휘발성 반도체 장치에 관한 것이다.
종래의 불휘발성 메모리 셀의 구조에 대하여 도 1 내지 도 3을 참조하여 설명한다.
일반적으로, 1비트 이상의 다치 정보가 불휘발성 메모리 셀에 저장되는 경우, 다수의 임계값이 트랜지스터의 채널부에 준비된다.
판독 동작동안, 메모리 셀에 공급된 다수의 임계값을 검출하고, 검출 결과를 논리적으로 계산하여 다치 정보를 획득한다.
2비트 정보가 하나의 메모리 셀에 저장되는 경우의 판독 동작의 예를 도 4를 참조하여 설명한다.
메모리 셀에 2비트 정보를 저장하기 위하여 VT0, VT1, VT2 및 VT3으로 4종류의 임계값이 준비된다.
한편, 게이트 전압의 설정 값은 각각 VWD1, VWD2 및 VWD3으로 정의된다. 이 경우, 게이트 전압과 임계값간의 관계는 다음의 수학식 1로 정의된다.
또한, 전류가 메모리 셀을 통해 흐르는 경우 감지 증폭기 회로는 ON 상태를 검출하는 반면, 메모리 셀을 통해 흐르는 전류가 없을 경우에는 OFF 상태를 검출한다.
이제, 판독될 메모리 셀의 임계값이 VT1으로 정의된 가정을 상정하자.
우선, 제1 판독 동작시 게이트 전압은 VWD1으로 설정된다. 이 시점에서, 메모리 셀의 임계값은 VT1과 동일하기 때문에, 메모리 셀은 도전 상태에 있지 않다. 따라서, OFF로 판정한다.
계속해서, 제2 판독 동작시 게이트 전압은 VWD2로 설정된다. 결과적으로, 게이트 전압은 메모리 셀의 임계값 VT1보다 더 높은 레벨에 도달하고, 메모리 셀은 도전 상태가 된다. 결과적으로, ON으로 판정한다.
다음, 제3 판독 동작시 게이트 전압은 VWD3으로 설정된다. 이 경우, 또한 ON으로 판정한다.
상술된 제1 내지 제3 판독 동작의 판정 결과는 출력 데이터를 결정하기 위하여 논리적으로 계산된다.
도 5에 도시된 바와 같이, 출력 정보(OUT DATA)는 각각의 메모리 셀의 임계값으로 할당된다. 그로 인해, 2비트 정보가 하나의 메모리 셀에 저장된다.
유사하게, 하나의 메모리 셀에 4비트가 저장되는 경우에 대하여 도 6 및 도 7을 참조하여 설명할 것이다.
4비트 출력 정보가 저장되는 경우, 메모리 셀의 임계값의 갯수는 16이고, 판독 횟수(즉, 게이트 스위칭 횟수)는 15이다.
일반적으로, 종래의 불휘발성 메모리가 다치 n을 갖는 경우, 필수 임계값의 갯수(NTV) 와 게이트 전압 스위칭 횟수(GNV)는 각각 다음의 수학식 2 및 3으로 표현된다.
특히, 하나의 메모리 셀에 저장되는 출력 정보가 2비트에서 4비트로 변하는 경우, 임계값의 갯수는 4에서 16으로 변한다. 동시에, 판독 횟수는 3에서 15로 변한다.
결국, 종래의 불휘발성 메모리 셀에 더 많은 출력 정보를 저장하는 일은 실제로 불가능하다.
또한, 도 1 내지 도 3에 도시된 메모리 셀의 동일한 워드선(게이트) 방향을 따라 ON 비트가 연속적으로 존재하는 경우, 선택 메모리가 OFF 비트를 가지고 있는 경우에도 전류(IL1)는 반드시 인접 셀의 방향으로 흐른다.
이 경우, ON 비트는 전류가 흐를 수 있는 셀에 대응되는 반면 OFF 비트는 전류가 흐를 수 없는 셀에 대응된다.
이러한 문제를 해결하기 위하여, 프리차지 기법은 OFF 비트를 판독하는데 필수적이다. 결과적으로, 종래의 불휘발성 반도체 장치는 프리차지를 위한 복잡한 논리 회로를 구비해야만 했었다. 결과적으로, 장치를 구성하는 소자의 갯수가 증가되게 된다.
또한, 프리차지를 실행하더라도, 전류(IL1)는 완전히 제거되지 않는다. 이러한 현상은 감지 증폭기 회로가 미세한 전류를 검출하는 정확한 동작을 방해한다.
또한, 임계값은 도 1에 도시된 메모리 셀로 이온을 주입함으로써 설정되고, 선택 셀에 대해 인접한 셀의 정보(임계값)에 의해 감지 증폭기가 충전되는 확산층(BN)의 갯수는 다르다. 그로 인해, 부득이하게 과도적인 설계(transient design)의 어려움이 증가한다.
본 발명의 목적은 불휘발성 메모리 셀로부터 다치 정보를 판독하는 경우 필수적인 임계값의 갯수를 감소시킴으로써 게이트 전압의 스위칭 횟수를 줄일 수 있는 불휘발성 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 프리차지 기법이 필요하지 않는 불휘발성 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 다치 기법을 사용하는 불휘발성 반도체 장치의 과도적인 설계의 어려움을 감소시킬 수 있는 불휘발성 반도체 장치를 제공하는 것이다.
본 발명에 따라, 불휘발성 반도체 장치는 하나의 메모리 셀에 적어도 2비트의 다치 정보를 저장한다.
이러한 경우에, 소스 및 드레인 영역은 확산 영역으로서의 역할을 한다. 또한, 제1 채널 영역 및 제2 채널 영역은 소스 영역 및 드레인 영역 사이에 위치한다.
제1 게이트 전극은 제1 채널 영역 및 드레인 영역 위에 위치한다. 제2 게이트 전극은 제2 채널 영역 및 소스 영역 위에 위치한다.
이러한 구조에 의해서, 제1 채널 영역은 제1 임계값을 저장하는 반면 제2 채널 영역은 제1 임계값과는 다른 제2 임계값을 저장한다.
이 경우, 제1 및 제2 임계값은 이온 주입에 의해, 제1 및 제2 채널 영역에 독립적으로 공급된다.
여기서, 제1 및 제2 채널 영역에 각각 제1 및 제2 임계값이 공급되어 다치 정보로서 제1 및 제2 임계값의 조합이 생성된다.
본 발명에 따라, 불휘발성 반도체 기억 장치는 하나의 메모리 셀에 적어도 2비트의 정보를 저장한다.
이러한 경우에, 복수개의 제1 워드선은 수평 방향에 위치하는 반면 복수개의 확산층은 제1 워드선에 수직하는 방향에 위치한다.
또한, 복수개의 제2 워드선이 교대로 위치하여 확산층을 커버한다.
제1 채널 영역은 제1 워드선 아래 및 인접한 확산층 사이에 위치하고, 제1 임계값을 저장한다.
한편, 제2 채널 영역은 제2 워드선 아래 및 인접한 확산층 사이에 위치하고, 제1 임계값과는 다른 제2 임계값을 저장한다.
또한, 감지 증폭기는 확산층 중 적어도 하나에 결합되고 다치 정보로서 제1 및 제2 임계값의 조합을 생성한다.
이러한 구조에 의해서, 확산층 각각은 제1 폭을 갖는 반면 각각의 제2 워드선은 제2 폭을 갖는다.
이러한 환경하에서, 제2 폭은 제1 폭보다 더 넓을 것이다.
또한, 바람직하게는 확산층 중 적어도 하나에 접지가 결합된다.
이 경우, 확산층은 소스 영역 및 드레인 영역 중 임의의 하나로서의 역할을 하는 반면, 제1 워드선은 드레인 영역 및 제1 채널 영역 위의 제1 게이트 전극으로서의 역할을 한다. 또한, 제2 워드선은 소스 영역 및 제2 채널 영역 위의 제2 게이트 전극으로서의 역할을 한다.
제1 및 제2 임계값은 이온 주입에 의해, 제1 및 제2 채널 영역에 독립적으로공급될 수 있다.
감지 증폭기는 대응하는 채널 영역이 저장된 임계값에 관계없이 항상 도전 상태에 있고, 다른 게이트 전극의 전압을 단계적으로 변경시킴으로써 다치 정보로서 제1 및 제2 임계값의 조합을 생성하도록 제1 및 제2 게이트 전극 중 임의의 하나에 전압을 공급한다.
예를 들어, 감지 증폭기는 제1 채널 영역이 제1 임계값에 관계없이 항상 도전 상태에 있고, 제2 게이트 전극에 공급된 전압을 단계적으로 변화시켜 제2 채널 영역에 저장된 제2 임계값을 판정하도록 제1 게이트 전극에 전압을 공급한다.
또한, 감지 증폭기는 제2 채널 영역이 제2 임계값에 관계 없이 항상 도전 상태에 있고, 제1 게이트에 공급된 전압을 단계적으로 변화시켜 제1 채널 영역에 저장된 제1 임계값을 판정하도록 제2 게이트 전극에 전압을 공급한다.
도 1은 종래의 메모리 셀부를 도시하는 도면.
도 2는 도 1의 B-B'선을 따라 절취한 단면도.
도 3은 도 1에 도시된 메모리 셀부의 회로도.
도 4는 종래의 메모리 셀부로부터 2비트 정보를 판독하는 동작을 설명하는 도면.
도 5는 종래의 메모리 셀부로부터 2비트 정보를 판독해내는 경우, 판독 결과와 출력값간의 대응 관계를 설명하는 도면.
도 6은 종래의 메모리 셀부로부터 4비트 정보를 판독해내는 동작을 설명하는 도면.
도 7은 종래의 메모리 셀부로부터 4비트 정보를 판독하는 경우 판독 결과와 출력값간의 대응 관계를 설명하는 도면.
도 8은 본 발명의 실시예에 따른 메모리 셀부의 구조를 도시하는 도면.
도 9는 도 8의 A-A'선을 따라 절취한 단면도.
도 10은 도 9의 점선 부분의 확대도.
도 11은 도 8에 도시된 메모리 셀부를 도시하는 회로도.
도 12는 도 10에 도시된 메모리 셀부에 임계값이 공급된 상태를 설명하는 도면.
도 13은 본 발명의 메모리 셀부로부터 2비트 정보를 판독하는 경우의 WORD1 및 WORD2의 동작을 설명하는 도면.
도 14는 본 발명의 메모리 셀부로부터 2비트 정보를 판독하는 경우의 CH1 및 CH2의 임계값의 조합간의 대응 관계를 설명하는 도면.
도 15는 본 발명의 메모리 셀부로부터 4비트 정보를 판독하는 경우의 WORD1 및 WORD2의 동작을 설명하는 도면.
도 16은 본 발명의 메모리 셀부로부터 4비트 정보를 판독하는 경우의 CH1 및 CH2의 임계값의 조합간의 대응 관계를 설명하는 도면.
도 8을 참조하여, 본 발명의 실시예에 따른 메모리 셀의 구조를 설명할 것이다.
여기서, BN은 트랜지스터의 소스 영역 또는 드레인 영역으로서의 역할을 하는 확산층을 나타내는 것에 유의해야 한다. 제1 게이트 전극 WORD1은 BN의 수직 방향으로 복수개의 BN을 교차하도록 형성된다.
또한, 제2 게이트 전극들(WORD2T 및 WORD2B)은 메모리 셀의 소스 영역으로서의 역할을 하는 확산층 위에 직접 형성된다. 또한, 제2 게이트 전극은 BN 보다 넓은 폭을 가지고, BN을 커버하도록 위치한다.
도 10에 있어서, 메모리 셀의 소소는 BN1에 대응하고, 제2 게이트 전극 WORD 2T는 BN1 및 제2 채널 영역(CH2)상에 직접 형성된다.
또한, 제1 게이트 전극 WORD1은 메모리 셀의 드레인으로서 제공하는 BN0 및 제1 채널 영역(CH1)상에 직접 형성된다.
이러한 경우에, 임계값을 획득하기 위하여 각각 BN0 및 BN1사이에 위치하는 채널 영역 CH1 및 CH2으로 이온이 주입될 것이다.
계속해서, 하나의 메모리 셀에 2비트가 저장되는 경우, 메모리 셀의 동작에 대하여 도 13을 참조하여 설명할 것이다.
현재, CH1의 임계값은 VT0(0V < VT0< 1/2VCC)로 정의되는 반면, CH2의 임계값은 VT1(1/2VCC < VT1 < VCC)로 정의된다.
판독 동작동안 BN0에서 BN1으로 전류가 흐르는 경우, 감지 증폭기 회로는 ON 상태로 판정하는 반면 전류가 흐르지 않는 경우는 OFF 상태로 판정한다.
이러한 경우에, 도 12에 도시된 메모리 셀이 판독되는 경우 WORD1 및 WORD2의 동작은 도 13에 도시된다. 여기에서, 수직축은 전압을 나타내고, 횡축은 시간을 나타낸다.
도 13에 있어서, 제1 판독 시간동안 WORD1은 VCC 레벨로 설정된다. 이러한 환경하에서, VT0 및 VT1의 각각은 VCC보다 낮은 레벨이다. 결과적으로, CH1의 영역은 도전 상태에 있다.
이러한 조건에서, WORD2T의 레벨은 1/2VCC로 설정된다. 이 경우, CH2의 임계값이 VT1과 동일하기 때문에, BN0에서 BN1으로 전류가 흐르지 않는다. 결과적으로, 감지 증폭기는 OFF 상태로 판정한다.
제2 판독 시간동안, WORD1은 1/2VCC의 레벨로 변하고, WORD2T는 VCC의 레벨로 변한다. 제1 판독 시간과 유사하게, CH2의 임계값도 VCC 보다 낮기 때문에, CH2 영역은 도전 상태에 있다.
이 경우, CH1의 임계값은 VT0과 동일하고 1/2VCC보다 작다. 그러므로, CH1 영역은 도전 상태에 있다. 결과적으로, BN0에서 BN1으로 전류가 흐르고, ON 상태로 판정한다.
예로써 WORD2T를 들어 설명하였지만, WORD2B가 사용된 경우 동작은 같다. 판독 동작 시간동안, 전압은 WORD2T 및 WORD2B중 임의의 하나에 인가된다.
도 14에는, CH1 및 CH2의 임계값이 조합된 경우의 판독 결과가 도시된다. 도 14에 도시된 바와 같이, 출력 데이터(OUT DATA)가 제1 및 제2 판독 동작의 판정 결과의 조합으로 할당되는 경우, 하나의 메모리 셀에 2비트 데이터가 저장될 수 있다.
다음에, 하나의 메모리 셀에 4비트 정보가 저장되는 경우의 실시예의 동작에 대하여 설명할 것이다.
CH1 및 CH2에 4종류의 임계값이 설정되어, 하나의 메모리 셀에 저장된 정보가 2비트에서 4비트로 변하도록 한다. 또한, 판독 동작 횟수는 6회로 설정한다.
그러한 환경하에서, CH1 및 CH2에 대해 설정된 임계값은 VT0, VT1, VT2 및 VT3로 정의하는 한편, WORD1, WORD2T, 및 WORD2B의 전압들은 VWD0, VWD1, VWD2, 및 VWD3으로 정의된다.
이러한 경우에, 임계값과 게이트 전압간의 관계는 다음의 수학식으로 표현된다.
이 경우, CH1의 임계값은 VT1으로 정의되고, CH2의 임계값은 VT2로 정의되는 경우의 판독 동작은 도 15를 참조하여 설명할 것이다.
도 15에서, WORD1의 레벨은 점선으로 나타내는 한편, WORD2T(또는 WORD2B)의 레벨은 실선으로 나타낸다.
우선, WORD1의 레벨은 제1 판독 시간과 제3 판독 시간 사이에 VWD3으로 설정된다. VWD3는 VT3보다 높은 레벨을 갖기 때문에, CH1부는 제1 판독 시간과 제3 판독 시간사이에서 도전 상태에 있다.
이 상태로, WORD2T의 레벨은 점차 변한다. 제1 판독 시간동안, WORD2T는 VWD0으로 설정된다. 현재, CH2의 임계값은 VWD0보다 높다. 결과적으로, 메모리 셀을 통해 전류가 흐르지 않고, 판정은 OFF 상태를 유지한다.
제2 판독 시간동안, WORD2T의 레벨은 VWD1으로 설정된다. 이러한 경우에, 메모리 셀을 통해 흐르는 전류는 없으며, OFF 상태로 판정한다.
제3 판독 시간동안, WORD2T의 레벨은 VWD2로 설정된다. 이러한 경우, CH2의 임계값은 VWD2보다 낮다. 결과적으로, 메모리 셀을 통해 전류가 흐르며, ON상태로 판정한다.
계속해서, WORD2T의 레벨은 제4 판독 시간과 제6 판독 시간동안 VWD3으로 설정된다.
CH2의 임계값이 VT2와 동일하기 때문에, CH2 영역은 제4 판독 시간과 제6 판독 시간사이에서 도전 상태에 있다.
제4 판독 시간동안, WORD1의 레벨은 VWD2로 설정된다. CH1의 임계값은 VT1과 동일하다. 결과적으로, 메모리 셀을 통해 전류가 흐르며, ON상태로 판정한다.
다음, 제5 판독 시간동안, WORD1의 레벨은 VWD1로 설정된다. 이러한 경우, 게이트 전압은 CH1의 임계값보다 높다. 그로 인해, 메모리 셀을 통해 전류가 흐르며, ON 상태로 판정한다.
계속해서, WORD1의 레벨이 제6 판독 시간동안 VWD0으로 설정되고, CH1부가 컷 오프되었기 때문에 메모리 셀을 통해 전류가 흐르지 않는다. 그러므로, 제6 판독 시간동안은 OFF 상태로 판정한다.
따라서, 제1 판독 시간과 제3 판독 시간 사이에서 WORD1의 레벨은 VWD3으로 고정되고, WORD2T의 레벨은 단계적으로 변경된다.
반대로, 제4 판독 시간과 제6 판독 시간사이에서 WORD2T의 레벨은 VWD3으로 고정되고, WORD1의 레벨을 단계적으로 변경된다.
도 16에 도시된 바와 같이, 출력 데이터는 제1 내지 제6 판독 시간동안의 판정 결과에 의해 할당된다. 그로 인해 하나의 메모리 셀에 4비트 데이터가 저장된다.
상술된 바와 같이, 메모리 셀이 본 실시예에서 사용되는 경우, 다치 n을 갖는 메모리 셀로 설정되어야만 할 필요가 있는 임계값의 갯수(NTV)와 전압 스위칭 횟수(GNW)는 다음 수학식(5) 및 (6)으로 나타낸다.
따라서, 본 발명에 따라 많은 정보가 하나의 메모리 셀에 저장되는 경우, 임계값의 갯수(종류)는 종래의 경우와 비교하여 감소될 수 있다.
또한, 종래의 경우보다 더 작은 게이트 전압 스위칭 횟수로 정보를 판독할 수 있다. 결과적으로, 고속 동작이 가능하다. 그 결과, 다치 수가 높아짐에 따라, 더 많은 이점이 있다.
또한, 메모리 셀은 판독 동작동안 인접한 메모리 셀로부터 전기적으로 컷 오프(cut off)될 수 있다. 결과적으로, 프리차지 회로 및 GND 선택기와 같은 회로 소자가 제거되거나 생략될 수 있다.
또한, 인접한 셀부를 향하는 전류 패스는 항상 컷 오프된다. 그로 인해, 충전류는, 인접한 메모리 셀을 통해 선택된 확산층을 제외하고는 확산층 커패시터로 흐르지 않는다. 결과적으로, 메모리 셀은 늘 안정적으로 동작될 수 있다.
본 발명은 다양한 실시예에 관련하여 개시되었지만, 본 발명을 다양한 다른 방법으로 예시화하는 것은 기술분야의 숙련자에는 쉬운 일일 것이다.
본 발명에 따르면, 불휘발성 메모리 셀로부터 다치 정보를 판독하는 경우 필수적인 임계값의 갯수를 감소시킴으로써 게이트 전압의 스위칭 횟수를 줄일 수 있고, 프리차지 기법이 필요하지 않으며, 다치 기법을 사용하는 불휘발성 반도체 장치의 과도적인 설계의 어려움을 감소시킬 수 있는 불휘발성 반도체 장치를 공급할 수 있다.

Claims (13)

  1. 하나의 메모리 셀에 적어도 2비트의 다치 정보(multi-value information)를 저장하는 불휘발성 반도체 장치에 있어서,
    확산 영역으로서의 역할을 하는 소스 영역 및 드레인 영역;
    소스 영역과 드레인 영역 사이에 위치한 제1 채널 영역 및 제2 채널 영역;
    상기 제1 채널 영역 및 상기 드레인 영역 위에 배치된 제1 게이트 전극; 및
    상기 제2 채널 영역 및 상기 소스 영역 위에 배치된 제2 게이트 전극
    을 포함하고,
    상기 제1 채널 영역은 제1 임계값을 저장하고, 상기 제2 채널 영역은 상기 제1 임계값과 다른 제2 임계값을 저장하는 것을 특징으로 하는 불휘발성 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 임계값은 이온 주입에 의해서 상기 제1 및 제2 채널 영역에 독립적으로 공급되는 것을 특징으로 하는 불휘발성 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 및 제2 임계값이 상기 제1 및 제2 채널 영역에 독립적으로 공급됨으로써 상기 제1 및 제2 임계값의 조합이 다치 정보로서 생성하는 것을 특징으로 하는 불휘발성 반도체 장치.
  4. 하나의 메모리 셀에 적어도 2비트의 다치 정보를 저장하는 불휘발성 반도체 기억 장치에 있어서,
    수평 방향으로 배치된 복수개의 제1 워드선,
    상기 제1 워드선에 대하여 수직 방향으로 배치된 복수개의 확산층,
    상기 확산층을 커버하도록 교대로 배치된 복수개의 제2 워드선,
    상기 제1 워드선 아래 및 인접한 확산 라인들 사이에 배치되고 제1 임계값을 저장하는 제1 채널 영역,
    상기 제2 워드선 아래 및 인접한 확산 라인들 사이에 배치되고 상기 제1 임계값과는 다른 제2 임계값을 저장하는 제2 채널 영역, 및
    상기 확산층들 중 적어도 하나에 결합되고 상기 제1 및 제2 임계값의 조합을 다치 정보로서 생성하는 감지 증폭기
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제4항에 있어서,
    상기 확산 라인 각각은 제1 폭을 갖고, 상기 제2 워드선 각각은 상기 제1 폭보다 넓은 제2 폭을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제4항에 있어서,
    적어도 하나의 확산층에 결합된 접지를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제4항에 있어서,
    상기 확산 라인은 소스 영역 및 드레인 영역 중 어느 하나로서작용하며,
    상기 제1 워드선은 상기 드레인 영역 및 상기 제1 채널 영역 위의 제1 게이트 전극으로서 작용하고,
    상기 제2 워드선은 상기 소스 영역 및 상기 제2 채널 영역 위의 제2 게이트 전극으로서 작용하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제4항에 있어서,
    상기 제1 및 제2 임계값은 이온 주입에 의해 상기 제1 및 제2 채널 영역에 독립적으로 제공되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제4항에 있어서,
    상기 기억 장치는 제1 및 제2 게이트 전극을 포함하고,
    상기 제1 및 제2 게이트 전극 중의 임의의 전극에 전압이 인가되어 대응하는 채널 영역이 상기 저장된 임계값에 관계없이 항상 도전 상태에 있도록 하고,
    다른 게이트 전극의 전압을 단계적으로 변경시킴으로써 상기 감지 증폭기가 상기 제1 및 제2 임계값의 조합을 다치 정보로서 생성하며,
    상기 제1 게이트 전극의 전압은 VT(n+1)로 표현되고, 상기 제2 게이트 전극의 전압은 VWD(n)으로 표현되는 경우, VT(n+1)과 VWD(n) 사이의 관계가 VWD(n)=VT(n+1)-0.1V 를 만족시키는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 감지 증폭기는 상기 제1 게이트 전극에 상기 전압을 공급하여, 상기 제1 채널 영역이 상기 제1 임계값에 관계없이 항상 도전 상태에 있고, 상기 제2 게이트 전극에 공급된 전압을 단계적으로 변경시킴으로써 상기 제2 채널 영역에 저장된 제2 임계값을 판정하도록 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제10항에 있어서,
    상기 감지 증폭기는 상기 제2 게이트 전극에 상기 전압을 공급하여, 상기 제2 채널 영역이 상기 제2 임계값에 관계없이 항상 도전 상태에 있고, 상기 제1 게이트에 공급된 전압을 단계적으로 변경시킴으로써 제1 채널 영역에 저장된 제1 임계값을 판정하도록 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 소스 및 드레인 영역으로서의 역할을 하는 확산층 사이에 위치한 제1 및 제2 채널 영역, 제1 임계값을 갖는 제1 채널 영역 위에 배치된 제1 게이트 전극, 및 제2 임계값을 갖는 제2 채널 영역 위에 배치된 제2 게이트 전극을 갖는 불휘발성 메모리로부터 다치 정보를 판독하는 방법으로서,
    상기 제1 및 제2 채널 영역에 저장된 상기 제1 및 제2 임계값을 판정하는 단계, 및
    상기 제1 및 제2 임계값의 조합을 다치 정보로서 생성하는 단계
    를 포함하는 것을 특징으로 하는 다치 정보 판독 방법.
  13. 제12항에 있어서,
    상기 판정 단계는,
    상기 제1 채널 영역이 상기 제1 임계값에 관계 없이 항상 도전 상태에 있도록 상기 제1 게이트 전극에 전압을 공급하는 단계,
    제2 게이트에 공급된 전압을 단계적으로 변경시킴으로써 상기 제2 채널 영역에 저장된 상기 제2 임계값을 판정하는 단계,
    상기 제2 채널 영역이 상기 제2 임계값에 관계 없이 항상 도전 상태에 있도록 상기 제2 게이트에 전압을 공급하는 단계, 및
    상기 제1 게이트에 공급된 전압을 단계적으로 변경시킴으로써 상기 제1 채널 영역에 저장된 상기 제1 임계값을 판정하는 단계
    를 포함하는 것을 특징으로 하는 다치 정보 판독 방법.
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