TW399214B

TW399214B - Semiconductor storage device

Info

Publication number: TW399214B
Application number: TW085108049A
Authority: TW
Inventors: Yasuo Suminaga; Koji Komatsu
Original assignee: Sharp Kk
Priority date: 1996-03-22
Filing date: 1996-07-03
Publication date: 2000-07-21
Also published as: DE69617391T2; US5726929A; EP0797214B1; KR970067340A; EP0797214A3; JPH09259594A; US5812440A; DE69617391D1; JP3380107B2; KR100214814B1; EP0797214A2

Description

A7 B7 摘充第85108049號專利申請案中文說明書修正頁(88年3月) 五、發明説明（24 ) 修正

份ROM 圖20之方塊圖示一基本r〇m，其

升用於得統的多價ROM 〇依Γ傳統之包元排系統’當從_中的記憶體胞兀讀取資訊時，電流之流徑。圖22示位元線電位變動’其係視傳統包元排系統中屬内之包元排的記憶體胞元之位置而定。圖2j為日本特許公開專利案案梦$八“上术采現5-167〇42號中用於 ROM之配置的電路圖。圖24之電路圖示一典型配置，用於傳統包元排系統中 R Ο Μ之記憶體胞元陣列之典型配置。圖25之電路圖示—典型配置，用於傳統包元排系統中 R〇Μ之έ己憶體胞元陣列之另一典型配置。圖26之電路圖示本發明第十—例中，作為半導體記憶裝置之使用包元排系統的R Ο Μ。圖27之電路圖示本發明第十二例中、 4 τ ’作為半導體？己憶裝置之使用包元排系統的r 〇 Μ。元件符號說明 ----------·,<-------訂 (请先閲讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消费合作社印褽 11 〜15 包元排選擇電晶體； 21 > 22 列選擇電晶體； 31 〜35 次位元線； 41 主位元線； 42 主位元線（主接地線） 51 數據線； -27- 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇χ297公釐 A7 ____ B7 五、發明説明（1 ) 發明背景— 1. 發明領域本發明係有關於半導體記憶裝置》本發明尤其是有關於在使用包元排系統之准讀記憶禮（r 〇 μ )中用於記憶禮跑元陣列之不同配置，及從此記憶體中讀取數據線的方法。 2. 相關技術説明習知技術中已提出用於唯讀半導體記憶裝置或一半導體 ROM的唯讀半導體記憶裝置（例如可參見日本專利特許公開案號 3 - 179775，3-142877及4-3 1 1900)。依據此包元排系統傳統上含多個N 〇 R々胞元的唯讀記憶禮包含：多個成矩陣配置的記憶體胞元；及提供多個字元線 ’其符合選擇列中記憶體胞^的對應$ ^記憶體裝置更^包含·用於從選擇多憶謹應一矣>讀_取資訊，的主位元線及主接地線 :及多個次位元線及多個次接地線，提供此次位元線及接地線係使其連接記憶_體|元中‘對應行，且連結對應記憶體胞元。甩於選擇記憶體胞元的的也冬_潠釋敢晶肆連結於主位元線及次位元線之間且連結於主接地線及次接地線之間。經濟部中央揉準局負工消費合作社印製 (請先閲後背面之注意事項再填寫本頁} 形成各記憶體胞元使其可依據_將處理之數據線視需要有一高臨界値或一低臨界値。例如，由離子植入形成各記憶體胞元之記憶體電晶體之通道區或在其漂移閘極累積電荷而.設定各乾憶體胞元的臨界値。 \ 提供對應字布I使其對應於記憶體胞元中、的對應列，且各字元線中的一部份作用却賓應年憶、氣胞元之記盈JI胞元本紙張尺度通用中國國家標準（CNS ) A4規格（210X297公釐）第85108049號專利申請案 A7 中文說明書修正頁(88年3月） B1 五、發明説明（） 52 接地線； 100a〜100k 、 100m 使用包元排系統之ROM 101 電源電路； 110、110a、110b、110c 驅動器； 130 負載電路； A1 Ά2 ' A3 元件隔離區； Cmp 比較器； CS1 ' CS2 ' CS4 ' CS11 > CS21 ' CS41列選擇線； BS1 〜BS5 包元排選擇線； LSI 負載開關信號； M ' Ml ~M8 ' M31 ' M32 記憶體胞元； SB1 ~SBn 開關； SC 電源開關； VC1 ' VC2 ' VD 參考電位； WG1、WG2 字元線群； WG11 ' WG12 ' WG21 ' WG22 次字元線群； WL1 〜WL32 字元線。 ---------i------訂 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製較佳實施例說明下文中將由說明例及附圖說明本發明。例1 圖1的本發明第一例中使用包元排系統作為次位元線之 R Ο Μ的電路圖。圖中示記憶體胞元陣列及周邊電路之一部份作為R Ο Μ組件。在圖1中，參考數字1 0 0 a第一例中使用包元排系統的 -27a- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 B7 五、發明説明（2 ) 列中的記憶體電晶體之閘極。在此例中，如由多晶矽形成各字元線。次位元線及次接地線交互配置並與字元線正交^乂各次j立尽線的一一部·分作用如一源極或漏極，用於記憶體胞元行中的記憶體電晶體，而各次接先尊的一部份作用如記憶體胞元行中記憶體電晶體的另一源極及漏極。另外，可由在基體表面鄰近形成的擴散區形成次位元線及次接地線。在此説明書中，連結至一次位元線之咚憶體胞元的一上稱爲一，，包元排··。具有此一配置的ROM中，從包含在記憶體胞元_陣列之特定記憶後底元讀取f訊的例子中，基於用於選擇記憶體胞元.所屬之芑元雜的包元排選擇信號，使包元排選擇電晶兹導通，因此使次位_元線及次接地線導通，其符合該包元辦，主位元線及主接地線。另外，設客連結記憶體胞元之特別字养的位準爲高吳手。結果，符合選廣記憶禮胞元各醇界電壓..的電流流過主位元線，因此產生預爲的位元線電位’因武/像存在特定記憶體胞卞中的資訊可加以讀取。經濟部中央揉準局員工消費合作社印裝另外，在日本公開特許6_1〇4406中説明一用於包元排系統的ROM ’其中由改變包元排選擇電晶體之驅動能力而增加位元線電流量’且增加讀出邊際。而且’在日本公開特許6_318683號中説明一多價R〇M，可由一改迨的包元排系統得到，其中建議使用數位以增加儲存密度。圖20之方塊圖示用於此多價r〇m 1〇的基本配置。此多本紙張尺度適用中國國家標準（CNS)八4規格（21〇><297公釐） A7 B7 經濟部中央樣準局貝工消費合作社印裝五、發明説明（3 價ROM 10包含一記憶體胞元陣列"，其中多個記憶體胞元配置成矩m憶體胞元陣列u中交互R0M多個次位元線及多個次接地線。記憶體胞元陣列"具有多個記憶體胞元陣列區，各記憶禮胞㈣列區均包含至少三個次位元線及至少兩個次接地線。各次位元線經一包元排選擇電晶體連結主位7C線，且各次接地線經—包元排選擇電晶體連結主接地線。各記憶體胞元含四個臨界値中的任一臨界値。產生四個位元線tiivtho，Vthl ’ Vth2及Vth3以符合這四種臨界値。另一方面’一參考電壓產生器產生三種參考位準Refl ，Re f2及Re f3，其應位元線電位。設定各參考位準爲兩位元線位準之中間値。將位元線電位及參考位準輸入感測放大器12中’然後彼此相比較，使比較結果輸入遲輯電路卞。結果，符合兩位元線DO，D1的數據從邏輯電路14中讀出。依此方式，符合兩位元的數據從符合一位元的記憶體胞元中讀出。在圖20中，參考數字11a表示列解碼器，且1 1 b表行解碼器。但是在使用包元排系統的ROM中，如果連結一主位元線的次位元線增加，則主位元線的負載電容增加，使得數據讀出延遲成反向增加，另外，如果連結一主位元線及—主接地線的包元排選擇電晶體數增加，則包元排選擇信號線數亦增加、因此，包元排選擇電晶體與記憶體選擇電晶體之面積比增加，使其不容易成高整合記憶體胞元。另一方面，如果包含一包元排之記憶體胞元數增加，則本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I---------^------IT (請先聞讀*背面之汰意事項再填寫本頁)

A7 __________B7_ 五、發明説明（4 ) 包元排選擇電晶體與記憶體選擇電晶體之面積比減少。但是次位元線及次接地線的長度增加，使這些線中的電阻増加。結果，視記憶體胞元所屬包元排中記憶體胞元的位置，或視記憶體胞元所屬同一記憶體跑元行上記憶體胞元的位置，而使記憶體胞元之位元線電位成爲不同値，所以位元線電位與參考位準間的邊際減少，且因此數據讀出延遲反向增加。很難解決此一問題，甚至增加電流量也_樣。此係因爲甚至位元線電位增加，視包元排中位元線位置，位元線電位並不相同。因此在傳統使得包元排系統的R· 〇 Μ中，甚至當包含在包元排中之記憶體胞元具同一臨界値，在記憶體胞元中位元線電位仍視其在包元排中之位置而變。此係因爲在包元排選擇電晶趙及記憶體電晶體之漏極間次位元線上的電阻及寺包元排選擇電晶體及記體電晶體之源極間次位元線上的電阻視記憶體胞元所屬包元排中記憶體胞元的位置而變之故。. 在使用包元排系統的ROM中，一般各次位元線及次接地線形成一擴散層，因此，因爲此層具高電阻，所以視包元排中記憶體胞元位置，位元線電位所受的影響相當大。圖24爲一般使用傳統包元排系統之ROM 200的配置。在此包元排系統之ROM 200中，記憶體胞元μ 1，Μ 2位在連結主位光線4 1之包元排選擇電晶體1 1的—侧，在記憶體皰元Μ 2中，例如，在記憶體胞元Μ 2的漏極及包元排選擇電晶體1 1間的次位元線3 1上的電阻爲低電阻，而在記憶體本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ^-- (請先閱後背面之汰意事項再填寫本頁) -訂' 經濟部中央揉準局員工消费合作社印製經濟部中央標準局貝工消費合作社印裝 A7 _____B7_ 五、發明説明（5 ) 胞元M2的漏極的包元排選擇電晶體13間次位元線32上的電阻爲高電阻。另一方面，記憶體胞元M6及M7位在連結主位元線42的包元排選擇電晶體1 3之一側上》在記憶體胞元Μ 6中，例如，在記憶體胞元Μ6的漏極及包元排選擇電晶體1丨間的電阻爲高電阻，而在記憶體胞元Μ6的源極及包元排選擇電晶體 1 3間的次位元線3 2上的電阻爲低電阻。在圖2 4中，Μ及 Ml至Μ8表示記憶體胞元；33表示次位元線，34表示一次接地線；51表示一數據線；52表示一地線；12及14表示包元排Tr ; 21及22表示列選擇電晶體；Load爲連結至數據線Μ上的負載；WL1至WL32爲字元線；以及BS1至BS 數據線表示包元排選擇線。圖2 5示使用傳統包元排系統之R〇 M 200a的另一配置。 •^圖25中，與圖24相同的參考數字表圖24中ROM 200同~ 參考數字所表示的組件。在ROM 200a中，記憶體胞元Ml 至M4位在包元排選擇電晶體1 1至1 4附近》例如，在記憶體胞元M3中，在記憶體胞元M3及包元排選擇電晶體13間次位元線33上的電阻，及在記憶體胞元M3的源極及包元排選擇電晶體1 2間的次接地線3 2上的電阻均爲低電阻。另一方面，記憶體胞元Μ 5至Μ 8遠離包元排選擇電晶體 1 1至1 4 °例如，在記憶體胞元Μ7中，在記憶體胞元Μ7的漏極及包先排選擇電晶體13間次位元線33上的電阻及在記憶體胞元Μ7之源極及包元排選擇電晶體1 2間次接地線3 2 上的電阻均爲高電阻。本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --i. I - I I—I 81. ^1 ί —1· ' - n »1— I n τ I . I n ——n .- 又 (請先閑攻背面之a意事唄再填寫本頁} A 7 B7 五、發明説明（6 ) 連結至一記憶體胞元在位元線或次接地線的電阻値之改變係視記憶體胞元該線上包元排選擇電晶體間的·距離而定。此係因爲各位元線及次接地線由擴散層形成，且電阻値高於主位元線及主接地線之電阻，該主位元線及主接地線由金屬線形成。另一方面，在上述的多價ROM中，經由使一感測放大器比較一位元線電位與相對於臨界電壓的參考位準而執行讀出工作。但是，在此多價RQM中，存在一小邊際，尤其是，在相對於各臨界値的位元線電位間。因此，如果位元線電位變動，則在位元線電位及參考位準間導致一錯誤記錄，使其有時候變得難於讀出正確數據。其次，下文説明記憶體胞元之電流-電壓隨記憶體胞元所屬包元排中記憶體胞元位置變動的特性。、圖2 1示記憶體胞元陣列中記憶體胞元位置及流過記憶體胞元之電流路徑間的關係。圖2 2比較電流電墨特性，其相對於電流路徑，記憶體胞元之臨界値及負載器的電流-電塵特性繪製》經濟部中央揉準局貝工消費合作社印装 ---------- 裝— (請先閏tjt背面之&意Ϋ項再填寫本頁) 乂在圖21的電路配置中，依據包元排選擇信號BS1及BS3 ，對應的記憶艘胞元Mia及M2a連結至主位元線41及主接地線42中》當字元線WL2之位準爲高位準時，選擇記憶體胞元M la。另一方面，當字元線WL31的位準爲高位準時，選擇a » 另外，因爲記憶體胞元Μ 1 a置於第一包元排選擇電晶體 11之側邊上，則記憶體胞元M2a置於第二包元排選擇電晶 -9- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）經濟部中央橾準局貝工消費合作社印製 A7 B7 五、發明説明（7 ) 體1 3之侧邊上，記憶體胞元μ i a的漏極及包元排選擇電晶體11間次位元線3 1上的電阻値R2相當低，而記憶體皰元 Mia之源極及包元排選擇電晶體13間的電阻値相當高。另一方面，在記憶體胞元Μ 2 a之漏極及包元排選擇電晶體i i 間次位元線31上的電阻値Ri相當高，而記憶體胞元^^2&的源極及包元排選擇電晶體1 3間次位元線3 2上的電阻値相當低0 在此例中，記憶體胞元之漏極及主位元線4 1間的電阻變得等於包元排選擇電晶體1 1的ON電阻及次位元線3丨的線電阻的加總，而記憶體胞元之源極及主位元線4 2間的電阻變爲等於包元排選擇電晶體13的ON電阻及次位元線32的線電阻的加總β 當讀出儲存在記憶體胞元Μ 1 a上的資訊時，電流流過電 $路徑1。另一方面，當讀取儲存在記憶體胞元M2a上的資訊時，電流流過電流路徑2。在此剀中，甚至當記憶體胞元的臨界値相同，且字元線的電位亦相等時，記憶體胞元之源極電位增加使形成記憶體胞元之記憶體電晶體的閘極及源極間的電壓V gs減少，因此記憶體胞元的ON電阻増加。結果，位元線電流減少而使位元線電位減少。另言之，閘極一源極電赓Vgs視記憶體胞元位置而變動，使得記憶體胞元的ON電阻變動，且因此位元線電位亦變動。另外，因爲讀取電流經相一負載L流過記憶體胞元Μ 1 a及 Μ 2 a，流過位元線之電流，且符合電流路徑之位元線中產 -10- 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） I--------Ί 裝-- (請先閱諫背面之注意事項再填寫本頁) 訂 -^ 五、發明説明（8 ) Α7 Β7 經濟部中央橾準局負工消費合作社印装生的電位，和記憶體胞元之臨界値示於圓22中的曲線ΚιΗ ，K1L ’ K2H，K2l。在圖22中’在從記憶體胞元，讀取資訊的例子中，曲線k1h，Ku示其特性，#記憶雜胞πΜία之臨界値爲高時，所得之特性見k1h ;當記憶體胞元Mla之臨界値爲低時，k1l表所得之特性。另—方面，曲線K2„，K2L爲從記憶體胞元^^中讀取資訊的例中 ;當記憶體胞元M2a的臨界値爲高時，所得之特性見 ;且當記憶體胞元M2a的臨界値爲低時，所得之特性見 K2L»而且，圖L〇表負載乙的電流一電壓特性。另一方面，在從記憶體胞元M la讀取資訊的例子中，位元線電位成爲對應記憶體胞元Mla之臨界値的値以及。。記憶體胞元M2a讀取資訊的例子中，位元線電位成爲符合記憶體胞元M2a之臨界値的値bl及b2。因爲由一感測放大器比較一位元線電位及參考電位，而從記憶體胞元中讀取資訊，在位元線電位中的變動降低讀取邊際。 . ’β 在日本公開特許5 _ 167〇42中説明一使用包元排系統的 ROM，此R〇M亦存在傳統R〇M相同的問題。下文將簡述此一問題。圖23示上案之rom的等效電路。在具在此一配置之 ROM中，一主位元線6經行選擇電晶體Qu，Q12及Q22 連結對應位元線B1，B3及B2，而一虛擬接地線7經對應行選擇電晶體Q13，Q23及Q24連結位元線B4，^3及]35。在圖23中，Q表行選擇電晶體，μ表一記憶體胞元。請先閲讀、背面之

I 頁裝訂 -11- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐）經濟部中夹棣準局男工消費合作社印裝 A7 ___5Z____ 五、發明説明（9 ) 在此例中，在讀取諸存於記憶體胞元Μ Ο 3的資訊之例中，選擇線S1及S2的位準對應變Η(高）及L(低）。當選擇一字元線WLO時，建立一電流路徑Υ。另一方面，在讀取儲存在記憶體胞元Μ 1 5 2中的資訊時，選擇線S】及s 2的位準相對的變爲L及Η。當字元線WL15上升時，建立電流路徑 X。在本文中，當從記憶體胞元Μ 0 2至Μ 1 5 2讀取資訊的例子中，選擇線S2的位準變爲Η，而選擇線S1的位準在從記憶體胞元Μ 0 3至Μ 1 5 3讀取資訊的例子中變爲η，使得符合記憶禮胞元位置之最適電流路徑無法建立。因此當從遠離選擇線之記憶體胞元中選擇一線時，—位在選擇線附近的記憶體胞元在電流路徑中具有不同的電阻。因此，如果位元線電位變更，則將導到位元線電位及參考位準間產生不 $諧現象，使其難於讀出電流値。發明概述本發明提供一種半導體記憶裝置包含：一記憶體胞元，係在姐陣中配置多個記憶體胞元形成，多個記憶體胞元中的各記憶體胞元由一記憶體電晶體形成；一第一主位元線及一第二主位元線，用於從一選擇的記憶體胞元中讀取資訊 ;多個第一次位元線（sub-bit line)及多個第二次位元線，此位元線符合記憶體胞元中對應行，第一及第二次位元線中的各次位先線的作用有如一共同源椏或一共同漏極，用於形成記憶體胞元之記憶體電晶體；多個字元線，提供此多個字元線使其符合記憶體胞元中的對應列，各字元線連結 -12- — 本紙張尺標準（CNS )74-胁（2丨0Χ2 ) ~ (請先閲棟背面之注$項再填寫本頁) -裝 *?τ A7 B7 五、發明説明（I0) 形成記憶體皰元的記憶體電晶體之閘極；一第—包元排選擇電晶體，其連結於第一次位元線中之—位元線及第一主位7L線間，用於選擇記憶體胞元之行中的一記憶體胞元；第一包元排選擇電晶體’連結於第二次位元線中之一位疋線及第二主位元線間，用於選擇記憶體胞元之行中的一記憶體胞元；及包元排選擇線，各包元排選擇線提供予包 π排選擇電晶體中的一選擇電晶體且與其閘桎相連結。符合圮憶體胞元陣列中—選擇字元線位置的某—電位加到包儿排選擇線中至少一選擇線，作爲相關的包元排選擇電晶體的ON電位〇在一實施例中，選擇的包元排選擇線連結一選擇的包元排選擇電晶體，此包元排選擇電晶體又連結至第二及第二主位元線中的一位元線，一較低的電位加到主位元線。、在另一實施洌中，符合記憶體胞元陣列中選擇字元線位置的某一電位加到包元排選擇線中各選擇線作爲相關包元排選擇電晶體的ON電位。經濟部中央揉準局員工消費合作社印製 ----------装-- <請先聞免背面之浴$項再填寫本頁) 在另一實施例中，多個字元線沿著記憶體胞元之行方向分刻’使得形成多個字元線群，且加到包元排選擇線作爲相關包元排選擇電晶體之ON電位的某一電位爲對應字元線群之位置的電位，該字元線群爲選擇之字元線所屬之字元線群〇在另一貪施例中，所選擇的包元排選擇線連結選擇包元排選擇電晶體，該包元排選擇電晶體又連結第一及第二主位元線中的一位元線，一較低的電位加到此主位元線，且 -13· 本紙張尺度通用中國國家標準（CNS ) A4規格（21〇χ297公釐）經濟部中央標準局貝工消費合作社印裝 A7 ~~------------ 五、發明説明（u) w選擇的记憶體胞元與選擇的包元排選擇電晶體間的距離變長時，將使加到選擇包元排選擇線的某一電位變得較高 0 二在另一實施判中，一參考電壓產生器，用於產生某一電位以加到包元棑選擇線上，作爲相關包元排選擇電晶體的 ON電位，及由參考電壓產生器產生的參考電位用於包元排選擇線驅動器的電源電壓以驅動包元排選擇線。最好，參考電壓產生器包含：多個串聯於第一參考電位及第—參考電位間的電阻元件，用於電阻性地分割兩參考電位間的電壓；多個分割的開關，各分割開關連結於電阻元件中一元件的一端及一共同連結點之間；一電源開關，其誕連結第一參考電位，且另—端功能如一輸出端，用於輸出參考電位予通過其上的包元排選擇線驅動器；及一比终器，用於比較分割開關之共同連結點處的電位與電源開關之另一端的電位，因此輸出符合比較結果的電位，作爲控制電源開開之開/關狀態的電壓，其中基於指示選擇字元線的信號或指示選擇字元線所屬之字元線群的信號，而使多個分割開關中預定的一開關導通，因此在電源開關之輸出端產生所需位準的電位。依據本發明的另一項設計理念，半導體記憶裝置包含：一記憶體胞元，係在矩陣中配置多個記憶體胞元形成，多個記憶體胞先中的各記憶體胞元由一記憶體電晶體形成；多個.位元線，提供此多個位元線以符合記憶體胞元中的對應行’而從記憶體胞元中讀取資訊：多個字元線，提供此多本紙張尺度通用中國國家標準（CNS ) Α4規格（210X297公楚） (請先聞東背面之法意事項再填寫本頁) .裝.

,1T 經濟部中央橾準局貝工消費合作社印裝 A7 ----- B7 五、發明説明（12 ) 個字元綠使其符合記憶體胞;^中的對應列，各字元線連結形成記憶體胞元的記憶體電晶體之閘極；一控制器，用於依據記憶體胞元陣列中一選擇字元線的位置產生一預定控制信號；& -負載電路，其經一記憶體電晶體連結多値位元線中至少-位元線’且加以配置，以使其負載特性隨控制信號變動。依據本發明的另-項設計理念，+導體記憶裝置包含一記憶體胞元，係在矩陣中配置多個記憶體胞元形成，多個記憶體胞元中的各記憶體胞元由一記憶體電晶體形成；一次位元線及一次接地線，兩者交互配置，使得不是次位元線就是次接地線符合記憶體胞元中的各行；—數據線，用於輸出記憶體胞元之數據；一負載電路，其連結數據線，且加以配置使得其負載特性可隨預定控制信號變動；一主 .¾•元線，經行選擇電晶體與數據線連結·，一主接地線，經另一行選擇電晶體與接地線連結；一第一包元排選擇電晶趙，其置於記憶體胞元陣列中記憶體胞元之行的一侧上，且連結於主位元線及次位元線之間；一第二包元棑選擇電晶體’其置於記憶體胞元陣列中記憶體胞元之行的另一侧 ’且連結於主接地線及次接地線間；及多個字元線，提供此多個字元線以符合記憶體胞元中之對應列，且沿記憶禮胞元之行方向分割，使可形成多個字元線群，各字元線連結形成記德體胞元之記憶體電晶體的閘極，其中，當選擇多個字元線中的一字元線時，視符合選擇字元線所屬的字元線群的控制信號而切換負載電路的負載特性。 -15- 本紙張尺度適财關家縣（⑽）Α4· ( 21()><297公楚） -In m m In— 1^1 - -i Jf— I m tm -二 τ* I I; I n ---- /%. - (\ (請先閎填背面之注意事項再填寫本頁) A 7 __B7 五、發明説明（13 ) 最妤，次位元線中的一或二次位元線經第一包元排選擇電晶體與主位元線連結’且該次位元線中至少兩次位元線經第一包元排選擇電晶體與主接地線連結，且其中，當選擇第一包元排選擇電晶體中的一包元排選擇電晶體，及第二包元排選擇電晶體中的一包元排選擇電晶體時，與其相鄰的主位元線及次位元線彼此連結，且相鄰的主接地線及次接地線彼此電連結。經濟部中央揉準局貝工消費合作社印装 (請先閱坎背面之汰意事項再填寫本依據本發明的另一項設計理念，半導體記憶裝置包含：一記憶體胞元’係在矩陣中配置多個記憶體胞元形成，多個記憶體胞元中的各記憶體胞元由一記憶體電晶體形成；第一次位元線，第二次位元線，第三次位元線，及第四次位元線，其依據預定順序重複配置，使得次位元線中的任一線符合*己憶體抱元中各行；一數據線，用於輸出記憶體胞；^之數據；一負載電路，其連結數據線，且加以配置使得其負載特性可隨預定控制信號變動；一主位元線，經行選擇電晶體與數據線連結；一主接地線，經另一行選擇電晶體與接地線連結；一第一包元排選擇電晶體，其置於記憶體胞元陣列中記憶體胞元之行的一侧上，且連結於主位元線及次位元線之間；其中第一次位元線經在記憶體胞元哮列之一侧上的第一記憶體電晶體連結主接地線，且經在記憶體胞元陣列之另一側第二記憶體電晶體連結主位元線，第二次位先線經在記憶體胞元陣列兩侧的第一及第二包元排選擇電晶體連結主接地線，第三次位元線經在記憶體胞元之一側上的第一包元排選擇電晶體連結主位元線，且經 -16- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐）

經濟部中央橾準局貞工消費合作社印製在記憶體胞元陣列之另一侧上的第二包元排選擇電晶雜連結主接地線，且第四次位元線經記憶體胞元陣列兩侧上的對應第一及第二包元排選擇電晶體連結主位元線，且當選擇多個字元線中的一字元線時，視選擇字元線所屬的字元線群之控制信號切換負載電路的負載特性。依據本發明的另一項設計理念，種半導體記憶裝置包含：一記憶體跑元’係在矩陣中配置多個記憶體胞元形成，多個記憶體胞元中的各記憶體胞元由一記憶體電晶體形成；多個次位元線，提供此多個次位元線使符合記憶體胞元中的對應行；一數據線，用於輸出記憶體胞元之數據；—第一主位元線及第二主位元線，其經第一行選擇電晶體連結數據線，且經第二行選擇電晶體連結接地線；一第一包元排選擇電晶體，連結第一主位元線及兩相鄰次位元線中另 T次位元線；提供多個字元線，使其符合記憶體胞元中對應列，各字元線與形成記憶體胞元之記憶體電晶體之閘極連結；一控制器，依據記憶體胞元陣列中選擇字元線的位置產生預定控制信號，其中存在第一狀態，在狀態中第一主位元線與數據線導通，且第二主位元線與接地線導通，且存在第二狀態，在此狀態中第一主位元線與接地線導通 ’且第二主位元線與數據線導通，第一狀態與第二狀態的選擇係依據控制信號。依據本杳明的另一項設計理念，半導體記憶裝置包含記憶體胞元，係在矩陣中配置多個記憶體胞元形成，多個記憶體胞元中的各記憶體胞元由一記憶體電晶體形成；交 n ! n n -- (請先閎旗背面之注意Ϋ項再填寫本頁)

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本紙張尺度適用中國國家標準（CNS )以規格（2丨〇><297公釐）經濟部中央揉準局員工消费合作社印製 A7 ________B7 五、發明説明（15 ) 互提供第一次位元線及第二次位元線，使得第一次位元線及第一.次位元線中的一次位元線符合記憶體胞元中各行； —用於輸出記憶體胞元之數據的數據線；一第二主位元線 ’其赵第一行選擇電晶禮與數據線連結，且經第二行選擇電晶體連結一接地線；一第二主位元線，其經第三行選擇電晶體連結數據線，且經第四行選擇電晶體連結一接地線，一第一包元排選擇電晶體’其置於記憶體胞元陣列中記憶體胞元之行的一侧上’且連結於第一主位元線及第—次位元線之間；一第二包元排選擇電晶禮，其置於記憶體胞元陣列中記憶體胞元之行的另一側·，且連結於第二主位元線及第二次位元線間；及多個字元線，提供此多個字元線使其符合記憶體胞元中的對應列，且分成第—字元線群及第 —子元線群’第二字元線群位在第一行選擇電晶體的—側 ’第二字元線群位在第二行選擇電晶體的一側，各字元線連結至形成記憶體胞元之記憶體電晶體的閘接。當選擇一屬於第一字元線群的字元線之一時，選擇第二及第三行選擇電晶體，使得第一主位元線電連結接地線，且第二主位元線電連結數據線，且當選擇屬於第二字元線群中的字元線之一時，選擇第一及第四行選擇電晶體，使得第二主位元線電連結接地線，且第一主位元線電連結數據線。最好，第一字元線群及第二字元線群中各字元線群分成二或多個灰字元線群，且提供一負載電路，其連結數據線，且加以配置使其負載特性依據預定控制信號變動，且當選擇字元線之一時，負載電路的負載特性係依據符合次^ 18- 本紙張尺度適用中國揉準（CNS ) A视格21〇X297公楚） (請先閎姝背面之法意事項再填寫本頁) ，裝· 經濟部中央揉準局負工消費合作社印裂 A7 B7 五、發明説明（16 ) 元線群的控制信號切換，該次字元線鮮爲該字元線所屬者 0 在-實施例中’配置各記憶體胞元，使其㈣符合三或多個電位位準的資訊，該電位位準形成一多價ROM。另—在-實施例中，在半導體積體上提供多個記憶體胞元降列，各記憶雜跑元陣列包含多個記憶體胞元，其連結至主位元線中之一位元線及主接地線中的—接地線，一絕緣多個記憶體胞元陣列中相鄰記憶體胞元陣列的隔離區係由多個在行方向中隔離的記憶體胞元所形成，設定各隔離記憶體胞元的臨界値使得記憶體胞元中的記憶體電晶體總位於不導通狀態，而與記憶體胞元在選擇狀態或非選擇狀態而關。最好，設定各隔離記憶體胞元的臨界値，由離子植入形 4記憶體胞元的記憶體電晶體區。而且，各記憶體胞元具至少兩臨界値中的任一値，且設定這些記憶體胞元的臨界値中之一臨界値使得記憶體胞元之記憶體電晶體總在非導通態，而與記憶體胞元是否在選擇狀態或在非選擇狀態無關，且記憶體胞元的臨界値等於隔離記憶體胞元的臨界値。在下文中，將説明本發明的功能依據本發明，一符合從記憶體胞元陣列中選擇字元線位置的電位▲到包元排選擇線中，該包元排選擇線連結包元排選擇電晶體之閘極，作爲包元排選擇電晶體的ON電位，使得其可視一用於包元排系統之ROM的包元排中記憶體跑本紙張尺度適用中國國家梯準（CNS ) A4規格（210 X 25>7公釐） (請先閎请背面之法意事項再填寫本頁)

經濟部中夬樣準局員工消費合作社印製 A7 _B7__ 五、發明説明（Π ) 元的位置而減低位元線中的變動》尤其是，經由改變包元排選擇線的電位（或閘極電位），一包元排選擇電晶體的Ο N電阻可變動。因此在從記憶體胞元中讀取資訊的例子中（該記憶體胞元置於記憶體胞元之漏極侧上的包元排選擇電晶體鄰近，在漏極侧上與包元排選擇電晶體相關的包元排選擇線之電位設定爲低狀態，且在源極側上於包元排選擇電晶體相關的包元排選擇線設定爲高狀態。另一方面，在從記憶體胞元中讀取資訊（該記憶體胞元置於記憶體胞元之源極侧上包元排選擇電晶體之鄰近），設定在漏極側上，與包元排選擇電晶體相關之包元排選擇線的電位爲高狀態’且設定在源極側上與包元排選擇電晶體相關之包元排選擇電晶體的電位爲低狀態。結果，可減低一記憶體胞元之漏桎侧上次位元線之線電阻一與次位元^線上包元排選擇電晶體之ON電阻加總，與在記憶體胞元之源極側上次位元線的線電阻輿在次位元線上包元排選擇電晶體之Ο N電阻加總的差，此視包元排中記憶體胞元的位置而定。另外，依據本發明，一符合從記憶體胞元陣列中選擇字元線位置的電位總到包元排選擇電晶體之包元排選擇線上 ’該包元排選擇電晶體連結第一主位元線或第二主位元線 ’其中較低之電位加到主位元線上，作爲包元排選擇電晶體的ON電位。因此，可視用於包元排系統之R〇M中一包元排内記憶體胞元的位置減低位元線中的變動。簡言之，因爲在與記憶體胞元之源極侧上的包元排選擇 (請先閎#背面之法$項再填寫本頁}

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經濟部中央榡準局貝Η消費合作·杜印製 A7 ^-__£7__ 五、發明説明（18 ) 電晶體比较在記憶體胞元的漏極侧上的包元棑選擇電3謹 ’其源極漏極電壓Vds及閘極源極電壓vgs均較小，在漏極侧上的包元排選擇電晶體含較高的〇 N電阻，且受次位元線上電阻的影響较小。因此，只在漏極侧改變包元排選擇電晶體包元排選擇線的電位，即在從記憶體胞元讀取儲存資訊的例子中（其中記憶體胞元置於記憶禮胞元之漏極側上的包元排選擇電晶體部近），經由設定源極侧上包元排選擇電晶體之包元排選擇線電位爲高電位’或者從記憶體胞元讀取儲存資訊的例予中（其中記憶體胞元置於記憶體胞元之源極侧上的包元排選擇電晶體鄰近），經由設定源極侧包元排選擇電晶體之包元排選擇線的電位爲低狀態，在記憶體胞元之漏極侧上次位元線的線電阻與次位元線上包元排選擇電晶體的〇N電阻之 ’與記憶體胞元之源極侧上次位元線的線電阻與在次位元線上包元排選擇電晶體的ON電阻和，兩和之差値不見包元排中記憶體胞元的位置，在簡化的形態下可降低a 而且，依據本發明，多個字元線沿記憶體胞元之行方向分刻，使形成多個字元線群。在記憶體胞元陣列中一符合選择字元線所屬之字元線群位址的電位加上包元排選擇線上，作爲包元排選擇線上包元排選擇電晶體的ON電位β因此’在一簡化的配置下可視記憶體胞元位置壓抑位元線電位變動，本需改變各字元線中包元排選擇線的電位。甚且，依據本發明，一電位加到包元排選擇電晶體的包元排選擇線，該包元排選擇電晶體與第一主位元線或第二 -21 - ----一本紙張尺國家標準（CNS) （ 21Qx29 ---------1·^------訂------' ^ - IV (請先聞妹背面之法意事項再填寫本頁} 經中標準局 I 工消費合作社印 % A7 B7 五、發明説明（19) 王位元線連結，其中一較低的電位加到主位元線中，作用包π排選擇電晶體的ON電位，使得當一選擇字元線及包元排選擇電晶體間的距離變長時，電位變得較高。因此，可視包元排中記憶體胞元位置而壓抑位元線電位中的變動。尤其是，一記憶體胞元之源極及主位元線間的電阻變得等於'人位元線的線電阻與一包元排選擇電晶體的電阻之加總。當記憶體胞元及包元排選擇電晶體間的距離變長時，次位元線的線電阻變高。因此，經由設定記憶體胞元之源桎側上包元排選擇電晶體的包元排選擇線的電位爲高，位，當記憶體胞元及包元排選擇電晶體間的次位元線變長時，包元排選擇電晶體的〇\電阻可降低，且次位元線的線電阻及包元排選擇電晶體的〇N電阻之合可設定爲常數，而與包元排中記憶體胞

元的位置無關D .依據本發明，一參考電壓記憶體電晶體產生器用於產生所以產生所需要的參考電嬰，以依據選擇字元線加到包元排選擇線中’ g己置該產生器使得多個分割開關中的—開關基於指示選擇字元線的信號或該選擇字元線所屬之選擇字 A線群的信號而導通，且因此一在所需位準的電位在電源開關的輸出端產生。因此’將加到包元排選择線的所需參考電壓’可只由對分割開關的字元線加—選擇信號而產生依據本眘明，提供一控制器，以依據記憶體胞元陣列中選擇字元線的位置產生預定控制信號，及一負載電路，其經一記憶體電晶體連結多個位元線中至少—位元線，且加 -22- 本紙張从適用巾關家鄉（CNS )从胁（21Qx 297公瘦頁訂 Α7 Β7 五、發明説明（2〇 ) 以配置，使得其負載特性可隨控制信號而變。因此，可視使用包元排系統之R ο M中一包元排内記憶體胞元的位置，降低位元線電位的變動。依據本發明，一連結數據線的負載電路，且配置該負載電路使其可依據提供的預定控制信號變動其負載特性；沿記憶體胞元之行方向上分割多個字元線使形成多個字元線群，且當選擇多個字元線中的一字元線時，視符合選擇字元線所屬字元線群的控制信號切換負載電路。因此可在簡化配置中視記憶體胞元之位置壓抑位元線之變動，而不須對各字元線改變負載電路的特性β- 依據本發明，次位元線中一或二個次位元線連結一主位元線’使得主位元線的負載電容之增加可壓至最低位位準 ’且在謂取延遲上的增加可壓抑下來。、依據本發明，提供一控制器，其依據記憶體胞元陣列中選擇字元線位置產生預定控制信號，且依據控制信號選擇一狀態，其中主位元線與第二位元線與數據線及對應接地線導通，或選擇另一狀態，其中第一主位元線與第二主接地線或數據線導通。因此可在簡化配置中，視記憶體胞元之位置，麼抑位元線之變動。依據本發明，各第一字元線群及第二字元線群（由分割字凡線所得者）更分割成至少兩次字元線群；配置連結數據線的電路使其負載特性依據預定控制信號變動；且，當選擇字元線中的一字元線時，可依據符合字元線所屬之次字元線群的控制信號切换負載電路的特性，因此可更有效地視 -23- +紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 1'裴-- <請先閎姝背面之法$項再填寫本頁} 訂

U 經濟部中央樣準局黃工消費合作社印裝 Α7 Β7 五、發明説明（刀）一包元排中記憶體胞元之位置而抑壓位元線電位之變動。依據本發明，配置各記憶體胞元使其保留符合形成三或多個多價ROM之電位位置的資訊，因此在位元線電位及各臨界値間含小邊際（margin)的多價r 〇 μ中，視包元排中記憶體胞元位置而導致讀取失敗的情況變得很小。依據本發明，形成一隔離區，用於電隔離多個記憶禮胞元陣列中相鄰的記憶體皰元陣列，在行方向上包含多個隔離記憶體胞元，設定各隔離記憶體胞元的臨界値使得各記憶體胞元的記憶體電晶體總在非導通狀態，而與記憶體胞元是否在選擇狀態或非選擇狀態無關。因此可電隔離相隔記憶體胞元陣列；防止相鄰記憶體胞元產生漏電流；穩定從記憶體胞元中讀取資訊；與隔離區形成絕緣氧化膜的例子比較，可減低隔離面積，使得與元件隔離區相鄰記憶體元的特性可適於内部記憶體胞元之特性；且更穩定地讀取資訊。依據本發明，由植入離子控制臨界値而製造不導通記憶體胞元。結果，記憶體胞元陣列的隔離區可由改變離子植入程序中的劑量而形成。經濟部中央梯準局貝工消費合作社印製 -----------/裝— (婧先閱沐背面之：疋意事項再填寫本頁) 、1Τ 依據本發明，設定構成多價1^〇1^之包元排選擇電晶體的臨界値之一使等於隔離元件之包元排選擇電晶體的臨界値。結果可簡化記憶體胞元或元件隔離區的製程步驟因此，本發明可提供一半導體記憶裝置，其可減低電位位準變動，視記憶體胞元所屬包元排中記憶體胞元的位置而在位元線中進行讀取工作，所以改進讀取邊際。 -24- 經濟部中央標準局貝工消費合作社印製 A7 _________B7____ 五、發明説明（22 ) 爛熟本技術者可由下列詳細説明及附圖更進一步了解本發明上述及其他的優點。圖式簡述圖1之電路示本發明第一例中作爲半導體記憶装置之使用包元排系統的ROM。尤其是其顯示一記憶體胞元陣列及其周邊電路的一部份爲之組件。圖2之電路示本發明第二例中作爲半導體記憶裝置之使用包凡排系統的R_〇M。尤其是其顯示一記憶體胞元陣列及其周邊電路的一部份爲ROM之組件。圖3之電路示本發明第三例中作爲半導體記憶装置之使用包元棑系統的R Ο Μ。尤其是其顯示一記憶體胞元陣列及其周邊電路的一部份爲ROM之組件。圖4不用於驅動器之典型特殊電路配置，其用於第一至第气例中的ROM，以驅動字元線及包元排選擇線。圖用於驅動器之另—典型特殊電路配置，其用於第一至第二例中的r 〇 Μ，以驅動字元線及包元排選擇線。 *圖6示用於變動電源電路之特定電路配置，其用於第一至第三例中的ROM ’以供應電源電位予包元排選擇線的驅動器。圖7之電路圈示本發明第四例中，作爲半導體記憶裝置之使用包元排系統的R Ο Μ。圖8之電.路圖示本發明第五例中’作爲半導體記憶裝置之使用包元排系統的R Ο Μ » 圖9之電路圖示本發明第六例中，作爲半導體記憶裝置之 (锖先Mii背面之法意事項再填寫本頁) •裝· 訂 -25-

經濟部中央標準局貝工消費合作社印製 A7 ___B7 五、發明説明（23 ) 使用包元排系統的R Ο Μ。圖1 0之電路圖示本發明第七例中，作爲半導禮記憶裝置之使用包元排系統的RO Μ。圈1 1 Α至1 1 C示本發明第8例中作爲半導體記憶裝置之使用包元排系統的R Ο Μ之圖。尤其是圖！！ a表示r 〇 μ記憶體胞元陣列之一部分；圖11Β示一配置，用於在R〇M中切換電路’以選擇主位元線及數據線間的連結或主位元線與接地線間的連結；且圖11C示以用於切換開關的特定配置〇圖12 A及1 2B示本發明第9例中作爲丰導體記憶裝置之使用包元排系統的R Ο Μ，尤其是圖1 2 A示R 〇 Μ之記憶體跑元陣列的一部份；且圖12Β示一特定配置，用於一電路，其產生開關信號LSI。圖1 3之電路圖示本發明第十例中，作爲半導體記憶裝置之使用包元排系統的ROM。圖14之平面圖示一用於記憶體胞元陣列之配置，其中記憶體胞元陣列作爲第1 0例中用於ROM的組件。圖15示一特定電路配置，其中負載電路作爲第例中 ROM組件。圖1 6示圖1 5中負載電路的電流-電壓（j · v)特性。圖17之方塊圖示一配置’用於第四例中R〇M之負載電路特性的切_；。圖1 8示第四例中R Ο Μ内位元線電位之變動ώ 圖19示位元線電位中的變動，其中第四例的rom爲—多 -26- 本紙張尺度適用肀國國家標準（CNS ) A4規格（210X297公釐） ---一 (請先閱t».背面之·>i-意事項再填寫本頁) 装· ,ιτ A7 B7 摘充第85108049號專利申請案中文說明書修正頁(88年3月) 五、發明説明（24 ) 修正

份ROM 圖20之方塊圖示一基本r〇m，其

升用於得統的多價ROM 〇依Γ傳統之包元排系統’當從_中的記憶體胞兀讀取資訊時，電流之流徑。圖22示位元線電位變動’其係視傳統包元排系統中屬内之包元排的記憶體胞元之位置而定。圖2j為日本特許公開專利案案梦$八“上术采現5-167〇42號中用於 ROM之配置的電路圖。圖24之電路圖示一典型配置，用於傳統包元排系統中 R Ο Μ之記憶體胞元陣列之典型配置。圖25之電路圖示—典型配置，用於傳統包元排系統中 R〇Μ之έ己憶體胞元陣列之另一典型配置。圖26之電路圖示本發明第十—例中，作為半導體記憶裝置之使用包元排系統的R Ο Μ。圖27之電路圖示本發明第十二例中、 4 τ ’作為半導體？己憶裝置之使用包元排系統的r 〇 Μ。元件符號說明 ----------·,<-------訂 (请先閲讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消费合作社印褽 11 〜15 包元排選擇電晶體； 21 > 22 列選擇電晶體； 31 〜35 次位元線； 41 主位元線； 42 主位元線（主接地線） 51 數據線； -27- 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇χ297公釐第85108049號專利申請案 A7 中文說明書修正頁(88年3月） B1 五、發明説明（） 52 接地線； 100a〜100k 、 100m 使用包元排系統之ROM 101 電源電路； 110、110a、110b、110c 驅動器； 130 負載電路； A1 Ά2 ' A3 元件隔離區； Cmp 比較器； CS1 ' CS2 ' CS4 ' CS11 > CS21 ' CS41列選擇線； BS1 〜BS5 包元排選擇線； LSI 負載開關信號； M ' Ml ~M8 ' M31 ' M32 記憶體胞元； SB1 ~SBn 開關； SC 電源開關； VC1 ' VC2 ' VD 參考電位； WG1、WG2 字元線群； WG11 ' WG12 ' WG21 ' WG22 次字元線群； WL1 〜WL32 字元線。 ---------i------訂 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製較佳實施例說明下文中將由說明例及附圖說明本發明。例1 圖1的本發明第一例中使用包元排系統作為次位元線之 R Ο Μ的電路圖。圖中示記憶體胞元陣列及周邊電路之一部份作為R Ο Μ組件。在圖1中，參考數字1 0 0 a第一例中使用包元排系統的 -27a- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）經濟部中央梂準局貝工消費合作社印製 A7 _____ B7 五、發明説明（25 ) RO Μ。RO Μ 1 〇〇 a包含：由多個記憶體胞元，μ，Μ 1， M2 ’ M3 1及M3 2配置在矩陣中所形成的記憶體胞元陣列，各記憶體胞元由一記憶體電晶體所形成，及第一主位元線 41及第二主位元線42 ’用於從選擇的記憶體胞元中讀取資訊。一預定的電源電位供應主位元線4 1，而接地電位則供應予第二主位元線42。 ROM 100a的記憶體胞元陣列更提供第一次位元線（sub_ bit line)31，33及第二次位元線32，34，以符合記憶體胞元中對應列。各第一次位元線3 1，33在符合第一次泣元線的行中作爲形成記憶體胞元之記憶體電晶體的共同漏極，而各第二次位元線3 2，3 4其可在符合第二次位元線的行中，作爲形成記憶體胞元之記憶體電晶體的共同源極。. ROM 100a的記憶體胞元陣列更提供多個字元線w L 1， WL2，…WL3 1及WL32，使其符合記憶體胞元中的對應列。各字元線與對應字元線之列中形成記憶體胞元之記憶體電晶體的閘極連結》用於選擇記憶體胞元之行的包元排選擇電晶體11連結於第一次位元線31及第一主位元線41之間’且用於選擇記憶體胞元之一行的第一包元排選擇電晶體12連結於第一次位元線33及第一主位元線41之間。另一方面’用於選擇記憶體胞元之一行的第二包元排選擇電晶體1 3連結於第二次位元線3 2及第二主位元線4 2間，且用於選擇記憶競胞元之一行的包元排選擇電晶體丨4連結於第二次位元線34及第二主位元線42之間。包元排選擇電晶體 BS1至BS4連結至包元排選擇電晶體11至14中對應閘極。 -28- 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） -----------d------iT------^ /3%. . (請先閱#背面之法意事項再填寫本頁} 經濟部t央揉準局負工消费合作社印裝 A7 ________B7 五、.發明説明（26) 在此例中，各字元線連結一驅動器li〇a，一電源電位 V C 1供應此驅動器。驅動器1 1 0 α的形態可驅動依據從一列位址解碼器供應的字元線選擇信號驅動符合的字元線。另外，各包元排選擇線BS1，BS2連結驅動器ii〇c，一電源電位VB2供應驅動器ii〇c ;备包元棑選擇電晶體bS3 ，BS4連結驅動器ll〇b位元線，電源電位VB1連結驅動器 110b ;且各驅動器li〇b及ll〇c的形態可依據從行解碼器中符合的包元排選擇信號驅動符合的包元排選擇線。而且，在第一例中，一符合從記憶體胞元陣列選擇之字元線位置的形成提供至各包元排選择電晶體，作爲對應包元排選擇電晶體之包元排選擇電晶體的ON電位。圖4示用於驅動器11〇之特定電路形態，以驅動字元線及包元排選擇線。驅動器110包含第一階驅動電路la及第二巧驅動電路lb。第一階驅動電路1&串聯於產生電壓VC1之弟一電.源及接地電位之間，且包含一 p通道MOSFET 111 及一 η通道MOSFET 112,其閘極連結在一起。p通道 \108?£丁111及|1通道^108?£1'112之共同閘極作用如驅動器 1 10的信號輸入端。另一方面’第一·階驅動電路lb串聯於產生電位VB的第二電源及接地電位之間，且包含一 p通道MOSFET 113及η通道MOSFET 114。其閘極連結在一起。ρ通道M〇SFET 1 1 3 及π通道MOSFET 114的共同閘極連結至形成第一階驅動電路la之ρ通道MOSFET 111及η通道MOSFET 112之連結點，且ρ通道MOSFET 113及η通道MOSFET 114的連結點作用如 -29- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公着） I n .^1 n I .^1 n n — J I n I n u Γ----- I 034*n n n I ^ /si. J (請先聞棟背面之法$項再填寫本頁) 經濟部中央揉準局貝工消費合作社印裝 A7 B7 五、發明説明（27) 驅動器1 10的輸出端。須了解驅動器的電路形態不限於圖4中所示者。另外，可使用如圖5所示的電路形態。在圖5中，參考數字120表用於驅動字元線及包元排選擇線的驅動器。驅動器12〇包含第一階驅動電路2a及第二階驅勤電路2b»第一階驅動電路2a串聯於用於產生電位VC1 的第一電源及接地電位之間，且包含P通道MOSFET 121及η 通道MOSFET 122，兩者之閘極連結在一起。ρ通道MOSFET 121及η通道MOSFET 122之共同閘極作用如驅動器120信號輸入端》另一方面，第二階驅動電路2b串聯於用於電位VB之第二電源及接地電位之間，且包含P通道MOSFET 123及η通道 MOSFET 124，兩者之閘極連結在一起，且另一 ρ通道 MOSFET 125連結於電源及ρ通道MOSFET 123及η通道 MOSFET 124的共同閘極之間。MOSFET 123及124的共同閘極經另一 η通道MOSFET 126連結於形成第一階驅動電路2 a 的ρ通道MOSFET 121及η通道MOSFET 122之連結點之間。ρ 通道MOSFET 125的閘極連結於ρ通道MOSFET 123及η通道 MOSFET 124之連結點，且連結點作用如驅動器1 2 0的輸出端。在此例中，第一電源之電位VC 1提供予η通道MOSFET 126的閘極。圖6示坷於提供電源予一驅動器之第二階驅動電路的驅動包元排選擇線的電源電路之特定電路形態。在圖6中，參考數字1 0 1表電路，其輸出電位可加以調整 -30- 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297公釐） ---------"^裝-- (請先閲诜背面之法意事項再填寫本頁) 訂 1 經濟部中央揉準局貝工消費合作社印裝 A7 ____B7 五、發明説明（2S ) 。電源電路101包含電壓控制電路10“及電壓輪出電路 101b ^電壓控制電路10 U串聯於參考電&VD及接地電路 VC2之間，且包含n個電阻Ri及Rn，以分割參考電位VD 及η個開關SB1至SBn，各開關形成一p通道M〇SFETa各]) 通道MOSFET的渴極連結參考電位vD之一端上的對應電阻，且符合的MOSFET之源椏彼此相連結。在此例中，用於調整開/關開關S B 1至S Β η的控制信號p D 1至p d η供應形成開關SB1至SBn之對應ρ通道MOSFET的閘極。另一方面，電墨輸出電路1011)包含：一比較器Cmp，其反相輸出連結在電簦控制電路10〖a中開關SBi至SBn的共同連結點；及形成P通道MOSFET且含連結參考電位vD之源極的電源開關S C »形成電源開關s C之MOSFET的漏極作用如電源電路101的輸出端，且輸出端連結比較器的非反相輸入。在具有此一形態的電源電路101中，一預定參考電位VB( 符合各電阻之參考電位VD —側上節點的電位）在電源開關 S C的漏極處產生。須知用於產生參考電位VC 1之電源亦作爲一電源，其產生參考電位VD。另外在ROM晶片内或外侧所產生的電位且不同於參考電位VC1者可加以使用。因此’依據選擇字元線使分割開關SB1至SBn中預定的一開關導竜，在各電阻之參考電位VD—侧上之節點的電壓可如同參考電壓VB般輸出。在第—例中，使控制信號PD32至PD1符合電源電路101 -31 - 本紙張尺度適用( 210X297^ ) (请先閲換背面之注意事項再填寫本I) 訂經濟部中央樣準局貝工消費合作社印製 A7 _____B7 五、發明説明（29 ) 中的字元線WL1及WL32(見圖6)以供應電源電位Vb2，至包元排選擇線SB1，SB2的驅動器。如，當選擇字元線 WL1時，本發明控制信號PD32使分割開關SB32導電。另一方面，使控制信琴;PD1至PD32符合電源電路101中的字元線WL1至WL32(見圖6)，以供應電源VB1予包元排選擇線BS3及BS4的驅動器。例如，當選擇字元線wli時，分割開關SB 1依據控制信號pD 1導通。其次’下文説明第一例中可達到的功能及效應。當需從記憶體胞元Μ 1，Μ 2，... Μ 3 1，Μ 3 2所屬的包元排中的記憶體胞元讀取資訊時，包元排選擇電晶體11及13 在包元排選擇線BS1及SB3中選擇，且選擇預定字元線。在此例中，記憶體胞元Μ 1位在包元棑選擇電晶體.丨1之一侧，在記憶體胞元Μ 1之漏極及包元排選擇電晶體1 1間的次位元線31上的電阻爲低態，而在記憶體胞元Ml之源極之包元排選擇電晶體1 3間次位元線3 2上的電阻爲高態。另一方面，包元排選擇電晶體1 3 —侧的記憶體胞元M3 2 中，在記憶體胞元M32之漏極及包元排選擇電晶體11間的次位元線3 1上的電阻爲高狀態，而在記憶體胞元μ 3 2之源極及包元排選擇電晶體1 3間次位元線3 2上的電阻對照於記憶體胞元Μ 1之情形時係呈低狀態。而且，記憶體胞元Μ 1之漏極及主位元線4 1間及記憶體胞元Μ32之無極及主位元線41間的電阻等於包元排選擇電晶體1 1之ON電阻及次位元線3 1之線電阻的總加，而記憶體胞元Μ 1之源極及主位元線4 2間的電阻或記憶體胞元Μ 3 2 -32- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） ^-- /1- (請先閲许背面之注意事項再填寫本莧) *1Τ 經濟部中央標準局員工消費合作社印製 A7 _____ B7_____ 五、發明説明（3〇 ) '、，圓之源極及主位元線42間的電阻變成等於包元排選擇電晶體 13的ON電阻及次位元線32的線電阻之加總。假設供應於作爲包元排選擇電晶體11，13之ON電位的包元排選擇線BS1，BS3的電壓爲固定參考電位，特定記憶體胞元的源極電位及包元排選擇電晶體1 1的源極電位與記憶體胞元Μ 3 2之資訊讀取比較變得高於從記憶體胞元Μ 1 中讀取資訊的例子《結果，記憶體電晶體及包元排選擇電晶體的ON電阻成爲高態。位元線電流減少，且主位元線 41的形成變高。在第一例中，在從記憶體胞元ΜΊ讀取資訊的例子中，設定包元排選擇電晶體1 1的閘極電位B S 1爲低狀態，且與從記憶體胞元Μ 3 2讀取資訊的例子比較，包元棑選擇電晶體 13的閘極電位BS3爲高狀態。結果，包元排選擇電晶體η ，，、1 3的ON電阻可改變；在各記憶體電晶體的漏極及符合記憶體電晶體之包元排選擇電晶體間的次位元線的線電阻及包元排選擇電晶體之ON電阻之和可爲固定數；且各記憶體電晶體之源極及符合記憶體電晶體之包元排選擇電晶體間次位元線的線電阻及包元排選擇電晶體之ON電阻的和亦可爲固定數。結果，當各記憶體胞元之臨界電壓彼此相等時，則可在記憶體胞元所屬包元排中符合記憶體胞元的位置之位元線上讀出所遠擇之記憶體胞元的臨界値。例2 圈2爲一電路圖示本發明第二例中用於包元排系統作爲 -33- 本紙張尺度適用fi國家標準（CNS ) A4規格（210X297公釐) ~~~-- (請先閲祙背面之法意ί項再填寫本頁) ，裝·

ROM之例’尤其是其顯示一記憶體胞元陣列及周邊電路之一部份爲ROM之組件。 ' 在圖2中’參考數字i〇〇b表在第二例中使用包元排系統之ROM，且與圖！相同的參考數字表示與第一實施例之 ROM 110a相同的組件。在第二實施例中，一固定參考電位加到包元排選擇線 B S 1及B S 2上，其與s己憶體胞元漏極侧之包元排選擇電晶體11，12的閘極連結，作爲符合之選擇字元線位置的包元排選擇電晶體11，12的ON形成。第二例之R〇M 1〇〇15的其他形態與第一實施例之ROM 100a者相同。因此，與供應驅動器100a以驅動字元線的同—電源電位亦供應予驅動器100d，以驅動包元排選擇線BSi及BS2。因此’在第二實施例中，只有加到對應記憶體胞元之漏择侧的包元排選擇電晶體1 3，1 4之閘極上（即加到包元排選擇BS3及BS4)的ON電位依據選擇字元線位置而變。經濟部中央標準局貝工消費合作社印製另一方面，在供應電源電位VB1至包元排選擇線BS3及 BS4的驅動器ll〇b的電源電路1〇1(見圖6)中，使控制信號 PD1，PD32符合字元線WL1至WL32 »例如，當選擇 W L 1時，依據控制信號p d 1使分割開關S B 1導通。其次，下文説明第二例中可達成的功能或效應。因爲與記憶體胞元之源極侧上包元排選擇電晶鳢1 3，1 4 比較較高鈞電壓加到包元排選擇電晶體11，12之各源極上，在源極侧，包元排選擇電晶體1 1，1 2的閘極-源極電壓 V gs低於在記憶體胞元之源極側包元排選擇電晶體13，1 4 • 34- 本紙張尺度適用中國國家標準（CNS ) A4現格（210X297公釐） C请先閏修背面之·，¾意事項再填寫本頁)

五、發明説明（32 A7 B7 經濟部中央標準局貝工消费合作社印装 =極—字元線群轉。因此，在魏侧之包元排選擇電 9 n 1 -的〇 N電阻高於源極侧包元排選擇電晶體1 3， 1 4的Ο N電阻。另外，與源極侧上包元排選擇電晶體1 3， Μ比較—在漏極侧及符合包元排選擇電晶體之記憶體胞元 Λ的包7㈣㈣晶體11 ’ 12間的次位元線線電阻之差對位元線電位的影響較小。因此，在第—例中，只有加到源極侧上包元排選擇電晶體13，14的閘極作爲〇N電位#電位隨所選擇字元線線位置而變’其中在源極側上之包元排選擇電晶體13或14及符合圮憶體胞7G間的次位元線之線電阻中的差値影響位元線電位甚鉅，即電位只加到包元排選擇線833及534。在此例中，字元線％1之源極及主位元線42間的電阻，和記憶體胞元Μ 3 2之源極和主位元線4 2間的電阻變成等於包今排選擇電晶體13之ON電阻及次位元線32之線電阻之加總。位在包元排選擇電晶體1 1惻邊之記憶體胞元M i中，在記憶體胞元Ml之源極與包元排選擇電晶體13間的次位元線 32的線電阻爲高狀態》另一方面，在包元排選擇電晶體13 側邊上記憶體胞元Μ32中，記憶體胞元Μ32之源極及包元排選擇電晶禮13間次位元線32的線電阻爲低狀態。假設加到各包元排選擇線BS1及BS3作爲包元棑選擇電晶體11或13之ON電位的電位爲一固定之參考電位，與從記憶體皰元Μ 3 2讀取資訊的例子比較，在從記憶體胞元M i 讀取資訊的例子中記憶體胞元Μ 1的源極電位及特定包元排 -35- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）请閲

Si 之注項5( 寫本装訂 --------B7 五、發明説明（33 ) 選擇電晶體的源桎電位成爲高狀態。結果，記憶體電晶體及包元排選擇電晶體的ON電阻成爲高狀態，且位元線電位的總量減少，因此位元線形成變爲高狀態。在第二例中，在從記憶體胞元Μ 1讀取資訊的柯子中，設定將加到包元排選擇電晶體丨3之閘極的ON電位（即加到包兀排選擇線BS3者），與從記憶體胞元M32中讀取資訊的例予比較’此値較高。結果，包元排選擇電晶體13的〇\電阻可減低’且可使連結記憶體電晶體之源極的次位元線3 2 <線電阻及包元排選擇電晶體13的ON電阻成爲固定値。結果’當各記憶體胞元之臨界電譽彼此相等時，則在位疋線上讀出的電位Vbit可設定爲固定値，其與在簡單型態下’此固定値符合第一例中相對的記憶體胞元，而與記憶體胞元所屬包元排中記憶體胞元的位置無關。例3 圖3示本發明第三例中作爲半導體記憶裝置之使用包元排系統的R Ο Μ。尤其是其顯示一記憶體胞元陣列及其周邊電路的一部份爲ROM之組件。經濟部中央標準局負工消费合作社印裝 (請先閎諫背面之注意事項再填寫本頁) 在圖3中，參考數字1〇〇(；表在第三例中使用包元排系統的ROM，且與圖1之第—例的中相同的參考數字表相同的組件。在第三例中，提供多個字元線W L 1至W L 3 2，符合記憶體胞元之相對列，且分成兩字元線群WG1及WG2 ^將加至記憶趙胞元之漏極侧之包元排選擇B s 1及B S 2，且加到記憶禮胞元之源極侧之包元排選擇線BS3及BS4作爲包元排 -36- 本紙張尺度適用中國國豕·標準（CNS ) A4規格（2ΐ〇χ297公董）經濟部中央標準局貝工消费合作社印製 A7 ______ B7 五、發明説明（34) 選擇電晶體之ON電位的電位可依據選擇字元線屬於字元線群WG1或字元線群WG2而變。在此例中，一偵測選擇字元線屬於字元線群W(}1或字元線群WG2的字元線群偵測器可加以配置，例如可使用一第一OR電路，其中輸入一信號，以選擇字元線W1^至WLi6 中之一字70線，即列偵測器之輸出，且使用第二OR電路，其中輸入選擇字元線WL 17至WL32中之一字元線的信號，即列偵測器的負載電路。另外，字元線群偵測器可使用列解碼器的輸入配置，即使用位址信號，而非使用列解碼器之輸出。尤其是，可配置電路以偵測選擇字元線置於第一字元線群WG1否，此係基於輸入列解瑪器之位址信號的上位元，且偵測選擇字元線是否屬於第二字元線群WG2，此係基於上位元的反相信笨。、另外’在第三例中，用於供應電源電位VB2予包元排選擇線BS1，BS2的驅動器1100電源電路1〇1 (見圖6)及用於供應電源電位VB1予包元排選擇線8§3，BS4的驅動器 1 1 0 b之電源電路丨〇 i個別地加以變更，使得電源電路丨〇 ^ 的電壓控制電路l〇la包含兩串聯電BR1&R2，及對應電阻R 1及R2的兩分割開關b s 1及B S 2。

在用於供應電源電位VB2予包元排選擇線BS1，]3;§2的驅動器iibc之電源電路101中，製作用於分割開關sbi， SB2的控制信號pD2，pD1&符合字元線群WG 1 及WG2。例如當選擇一屬於字元線群字元線w G】的字元線時，分割 -37- 本纸張纽適用 t關^^(CNS)A4^(2I0X297^F) 裝. (請先聞讀背面之注意事項再填寫本頁)

<1T A7 _________ B7_ 五、發明说明（35) 開關SB2依據控制信號ρ〇2導通。另一方面’在將電源電位提供予包元排選擇線Bs3， BS4的電源電路101中，製作控制信號PD1，PD2使其對等於符合字元線群W G 1，W G 2 °例如，當選擇一属於字元線群WG1的字元線時，製作分割開關SB1使依據控制信號 PD1導通。在具有此一型態的第三例之R Ο Μ中，用於包元排選擇電晶體而將加到各包元排選擇線的ο Ν電位依據選擇字元線是否屬於第一字元線群或第二字元線群切換。結果，使用比此第一或第二例之形態更簡單的形態，依據選择記憶體胞元的位置壓抑在位元線上讀出之電位Vbit的變動。例4 圖7示本發明第四例中作爲半導體記憶裝置之使用包元排早統的ROM »尤其是其顯示一記憶體胞元陣列及其周邊電路的一部份爲ROM之組件。在圖7中’電阻100d表第四例中使用一階驅動電路的 ROM。ROM 100d包含一記憶體胞元陣列，其由包元排列成矩陣的記憶體胞元Μ及Μ 1至Μ 8形成，各記憶體胞元由記憶體電晶體形成，及包含第一主位元線41及第二主位元線42用於從選擇記憶體胞元中讀取資訊。第一主位元線41經行選擇電晶體21連結數據線51，而第二主位元線42經行選擇電晶體22連結接地線52。在下文的説明中’第一主位元線41將簡稱爲主位元線，而第二主位元線42將簡稱爲主接地線。 -38- • ^裝-- {請先聞填背面之法意事項再填寫本頁) *1Τ 1 經濟部中央標隼局貝工消費合作社印装本紙伕尺度適用中國國家標準（CNS ) Α44Λ格（21〇χ297公爱）經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明（36) ROM 100d的記憶體胞元陣列各提供第—次位元線3丄， 33及第二次位元線32，34，以對等於記憶體胞元之對應行。各次位元線31及33作用有如形成符合第一次位Z線之行中的記憶體胞元之記憶體電晶體的共同漏極，而各第二次位元線32 ’ 34作用有如在對應第二次位元線之行中形成記憶體胞元的記憶體電晶體之共同源極乂在下文的說明中，第一次位元線3 1，33將簡稱爲"次位元線”，而第二次位元線32，34將簡稱爲"次接地線"。次位元線3 1 ’ 3 3經符合的第一包元排選擇電晶體丨^， 12與主位元線41連結’以選擇記憶體胞元中的—行，而次接地線32，34經符合之第二包元排選擇電晶體13，14與主接地線42連結，以選擇記憶體胞元中的—行。包元排選擇線BS1至BS4與包元排選擇電晶體1丨至14中符合的問極相連結。依此方式’兩次位元線連結至—主位元線，且兩次接地線與主接地線連結。 ROM 100d的記憶體胞元陣列更提供多個字元線评1^， WL2 ’…’ WL31，及WL32使其對等於記憶體胞元之對應列，且跨過次位元線及次接地線。各字元線與在對等字元線之列中形成記憶體胞元之閘極連結。在此例中，多個字元線分成包含字元線WL1及WL16的第一字元線群，及包含字元線WL17至WL32的第二字元線群…^之。在第四匈中，配置一負載電路130使得其負載特性可依據預定連結至數據線51的開關信號LSI而變。當選擇—屬於第一字元線群WG1的字元線，設定開關信號LS1的位準 -39- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I !裝------訂------^ (请先聞请背面之：庄意事項再填寫本頁) A7 B7 經濟部中央揉準局貝工消费合作社印装五、發明説明（37) 爲高狀態〇另一方面，當選擇一屬於第二字元線群WG2的字元線時’則設定開關信號LSI的位準爲低狀態。圈15示用於負載電路130的特定形態。負載電路Γ3 0包含·Ρ通道MOSFET 131及η通道MOSFET 132，其串聯於預電源電位及數據線51之間；及ρ通道MOSFET 133及η通道 MOSFET 134，其互相 φ聨，且並聨至 MOSFET 131，132。在此例中，兩η通道MOSFET 132，134爲二極體連結；ρ通道MOSFET 133的閘極接地，且開關信號LS 1加到ρ通道 MOSFET 131 的閘極。圏16示含此型態之負載電路130的電流一電壓（I-V)特性。當開關信號LSI在高狀態時，負載電路130的I-V特性由圖！^表示。另一方面，當開關信號LSI在低狀態時，負載電路130的I-V特性以gL2表示。方塊圖17示第四例中使用包元排系統之ROM 100d的負載電路130之開關特性。R〇M 100d包含：具有上述配置的記憶體胞元陣列1 ; 一行位址解碼器，基於輸入位址而產生 -viUt以選擇往邋赛^£LSJL，CS11，等之一選擇線，一信號达星#^選擇線CS2，之一，以及基於輸入位址，用弟選.擇線JBS1，BS4等之一的信號；及基於輸入位址AD0及AD4壤擇字元绛之一的列位址解碼器3 〇在此一配置中，用於開關負載特性的開關信號LSI可從列位址解碼器3中輊易產生。因此，依此方式，基於位址 AD0至AD4而解碼的字元線WL1至WL32的例子中，這些位址中最效位址AD 4可提供予負載電路130，作爲開關信 -40- 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公嫠） (請先H11#背面之注意事項再填寫本頁) 装· 訂五、發明説明（38 ) A7 B7 經濟部中央梂準扃男工消費合作社印装號 LSI。在此洌中，例如當選擇一記憶體胞元Μ 2時，則包元排選橡線β S 1至B S 4的信號位準爲：Β S 1 = Η，BS2 = L，BS3 = H 且BS4 = L· ;行選擇線CS1&CS2的信號位準爲：CS1=HA CS2 = H ;而負載開關信號的信號位準LS1=L。另一方面，當選擇記憶體胞元d讨3時，包元排選擇線BS1 至 BS4 的信號位準爲 BS1=L，B~S-2，.= H : BS3 = H 且 BS4 = L· ;行選擇線CS1，CS2的信號位準爲：CS1=H，CS2 = H，且負載開關信號的信號位準lsi=l。而且’當選擇記憶體胞元M6時，包元排選擇線BS1至 BS4 的信號位準爲：BS1 二H，BS2 = L，，B s 4 = L ’行選擇線CS1及CS2的信號位準爲：csi = H，CS2 = H，且負載開關信號的信號位準LS1=H。而且’當選擇記憶體胞元Μ ·7時，包元棑選擇線B s 1至 BS4 的信號位準爲：bs1=l，R&24，BS3 = H，b"S4 = l ’行選擇線CS1，CS2的信號位準爲：CS1=H，CS2 = H，且負載開關信號的信號位準LS1=H。其次’下文中該説明第四例中可達到的功能及效應。在下文中，將比較兩位元線電位，一爲來自記憶體胞元 M2中的讀取資訊，M2與屬於第—字元線群WG1的字元線 WL1連結，另—位元線電位爲來自記憶體胞元M6 $的讀取資訊，M6舆屬於第二字元線群WG2的字元線％乙32連結。圖1 8示從負載電路13〇經記憶體胞元M2等向接地線52流動之電流路徑的I_V特性。 . —.— I— HI - 裝-- /sm. (請先閎讀背面之注意事項再填寫本頁)

，tT -41 - 本紙張尺度適用巾_家樣準（CNS ) Α4· ( 21GX297公釐） I - ml n 經濟部中央標準局負工消費合作社印褽 A7 _ B7_ 五、發明説明（39 ) 在從記憶體胞元Μ 2讀取資訊的例子中，在從負載電路 1 3 0經數據線5 1及記憶體跑元Μ 2等向接地線5 2流動路徑的I-V特性，當記憶體胞元M2的臨界値爲高時，以曲線 Μ 2 Η表示，當記憶體胞元Μ 2的臨界値爲低時，由曲線μ 2 l 表示。另一方面，在從記憶謹胞元Μ 6讀取資訊的例子中，在從負載電路1 3 0經數據線5 1及記憶體胞元Μ6等向接地線5 2 流動的電流路徑中的I - V特性’當記憶體胞元μ 6的臨界値爲同時’以曲線Μ 6 η表不’當記憶體胞元Μ 6.的臨界値爲低時’以曲線M6L表示。在第四例中，在從記憶體胞元Μ 2請取資訊的例子中，負載電路130的I-V特性，以圖Lz表示，在從記憶體胞元Μ6 讀取資訊的例子中，負載電路130之I-V特性以圖]^表示。、與傳統包元排系統之R Ο Μ (見圖2 2 )比較可明顯地看出負載電路的i-V特性不會因爲記憶體胞元的位置而改變，由包元排中讀取資訊，在位元線形成視包元排中記憶體胞元位準而變動的情形已變得很小〇因此，當記憶體胞元Μ2， Μ 6之臨界値爲低時，位元線電位間之差（al_bl)，及當記憶體胞元M2 ’ M6之臨界値爲高時位元線電位間之差（a2_ b2)變得較小。結果，位元線電位及參考位準間的邊際可増加0 在第四鈉中，多個字元線分成兩字元線群，且負載電路 130的I-V特性的切換，視選擇之字元線屬於第一字元線群或第一字元線群而定。但是，字元線群的數目可不爲二。 -42- 本紙張適用中標準（CNS ) ( 210X297公釐） ϋ'! _ - ·11 1 -II - Ϊ . - —Λ, / j - I --- Τ» (請先閲株背面之·.¾意事項再填寫本頁) 經濟部中央標準扃員工消費合作社印笨 A7 B7 五、發明説明（4〇 ) 另外，可提供三或多個字元線群。在後例中，經由設定負載電路的特性而使得其視字元線屬於那一字元線群，而對應該字元線群，如此依據包元排中記憶體胞元之位置而改變位元線電位的情況可降低。在第四例中，説明做爲ROM之組件之記憶體胞元中有兩個臨界値的例子。另外，亦可使.用記憶體胞元含二或多個臨界値的多價（multivalent) ROM作爲ROM。圖19示第一及第二路徑中的I_V特性，其中第四例的ROM爲記憶體胞元含四個臨界値T1至T4的多價ROM所取代。在囷19中，曲線^2丁1至{^274表記憶體胞元M2含四個臨界値T1至T4的例子申第一電流路徑的I-V特性，而曲線1^61*1至1^61>4表當記憶體胞元Μ 6含四個臨界値T 1至T 4的例子中第二電流路徑的I - V特性。例5 圖8示本發明第5例中作爲半導體記憶裝置之使用包元排系統的R Ο Μ之電路圖。在圖8中，參考數字i〇〇e示第5例中使用包元排系統的 R Ο Μ。與圖7之第四例的R 〇 Μ 100d相同的组件，以相同的參考數字表示。在第五例中，數據線5 1及接地線5 2置於記憶體胞元陣列的同一惻》兩相鄰之次位元線33，34經第一包元排選擇電晶體1 3，i 4負載電路在記憶體胞元陣列之一端侧上的一主位元線4le參考電位，而兩相鄰次位元線31，32經第一.包元排選擇電晶體1 1，1 2連結在記憶體胞元陣列之一端侧上 ' -43- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -- {請先閲沐背面之：)ί-$項再填寫本頁} 、11 B7 五、發明説明（41 ) 的主接地線42e參考電位。在此例中，包元排選擇電晶體 11至14的閘極連結包元排選擇線BS1。另—方面，兩相鄰次位元線34 ’ 35經包元排選擇電晶體17 , is連結在記憶體胞元陣列之其他一端侧上的主位元線4丨e，而兩相鄰次位元線32，33經第二包元排選擇電晶體15，16連結記憶體胞元陣列之另一端侧上的主位元線4 2 e參考電位。在此例中，包元排選擇電晶體15至18的閘極連結包元排選擇線BS3 0 另外，主位元線41e經一行選擇電晶體22e負載電路數據線51 ;負載電路13〇連結數據線51 ;且主接地線42e經行選擇電晶體21e連結接地線52。在第五例中ROM 100e的其他配置同於第四例中 1 0 0 d的配置。 .在具有此種配置的ROM 100e中，如當選擇記憶體胞元 M3時，包元排選擇線BS1ibS3的信號位準爲：bs1=h，且BS3=L;行選擇線的信號位準爲CS1=H，負載開關信號的信號位準LSl=He 經濟部中央標準局員工消費合作社印策另一方面，當選擇記憶體胞元M4時，包元排選擇線bsi 及BS3的信號位準爲bsi^l，BS3 = H，行選擇線的信號位準爲CSi=H，且負載開關信號的信號位準lsi=L。甚且，當選擇記憶體胞元M7時，包元排選擇線BS1， BS.3的信鐃位準爲Bsi=H，BS3 = L，行選擇線的信號位準爲CS1=H，且負載開關信號的信號位準LS1=L。再者，當選擇記憶體胞元Μ 8時，包元排選擇線b s 1， •44- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） ' ----- 經濟部中央標準局員工消費合作社印製 A7 —______ B7 五、發明説明（42 ) BS3的信號位準爲BSi=l，BS3 = H，行選擇線的信號位準爲CS1 = H ’且負載開關信號的信號位準lsi=h。例6 圖9之電路圖示本發明第六例中作爲半導體記憶裝置之用於包元排系統的R 〇 Μ。在圖9中，參考數字100f示第六例令使用包元排系統的 ROM。與圏7中所用的參考數字表示第四洌中R〇M l(j〇d 堪動之參考數字的相同组件。在第六例中，—次位元線3 2 經包疋排選擇電晶體1 1連結主位元線4丨f ;次位元線3 4經包元排選择電晶體12連結主位元線42f;且次位元線3 i， 3 3，3 5經包元排選擇電晶體1 3，1 4及1 5連結主接地線4 3 f 須知，與圖7第四例之ROM 100d中同樣的數據線，接地 _ ’行選擇電晶體及負載電路亦提供予圖9之第六例中的 ROM l〇〇f(但圖9中不予顯示）。在具有此一配置的ROM l〇〇f中，可達到同於第一則的效應。例7 圖10之電路圖示本發明第七例中作爲半導體記憶裝置之使用包元排系統的r ο Μ。在圖10中’參考數字100g表示第七例中使用包元排系統的ROM。·與圖7中相同的參考數字表示與第四例中R〇M io〇d相同的組件，在第七例中，次位元線32，34經包元排選擇電晶體U，12輿主位元線4i連結，而次接地線3 i， -45. 本纸張尺度適用中國國家標準（CNS ) A4規格（2丨Ox 297公釐） .' n I I, I n Ί· I 訂 I /( ........ {請先聞讀背面之注意事項再填寫本頁) AS ¢8 ns OS ^ · ΐ f ί ,f ϊ ^ Μ ^ ^^^Γ±τ^ψ0^0ββ，私 + ¾ 雄 s^r ^r $ β $ ΆΓ β i 丨 ^ ΆΤ ^r ^r $ US $ ^ ^ 0 ^r ^ ^ ^ ——^r ^ l· k> ^ β 4r s ——β ^r $,,——β β s ^ έτ ^ϋ ^ k— β ^r β o，批 4¾ 命 s 蘇雖捧 Θ P+W-J 4 β ^ ^r έτ β s Mr — έτ ^ύ ^ ^r ^r $ β $ Mr 4, uf $ β 4 p UI .¾ ^r $ β ^ ^ ^ ^ s o^ ^ A^f o A ' t 4 U4 Sr Ϊ ^ B ^ —^r ,f ^ ^ β ^ "拉卡> 亩嗛 ^r Mr β ^ ^r k! ^ ^s s )寿 $ 忒 Mt 分齒嗍 Θ Sr f , kr o ^ ^ έτ ^r ——^ p $ ^β 4n ^r IT $ ^1 άτ β $u ^ έτ * ^Γ£Γίρβ^^ι4^ ^r ,β ^ ^r ^r £r ί o5 .含i $如ΐ』教B被i A h +噼雜i霖裨w，拉卅身麻雜 s ^ ^ ^r ^r $ ——^r ^ l· k! άτ £r 4, s 1 έτ ^r Mr > 丨 β β s ^ Λ^ ^q UKr ^m> Λ^Γ ^r Mr》_S-砵麻滿 s s 漭雜赛 ^ 游麻雜§坪④—麻雜"举择》。WJ β ^ ^^τ$β^£τ^ Mr——砩贫燁梁薄* ο^ ' t 4 ^ Ϊ p s ^ M A ^ LT ^ ^ ft* ^ w ^ Mr ^--令 4 ^ ^ ^ ^ ^ M u^t ^r Mr ——^ Kk ry t ^ fl $ β ^ $,Lr , ^ p ^ ^r&ArAr ^ f AT ^ ^r 3 ^γ^ν^τ$β$£τ^^ ^ ^a猗莽辩赛i s淨髀七審滿择。 -5 - ^5 1¾¾^ A nzw ^ >ASV? ^ WSXW^^A^Y^ ) (卹雕械傭

Claims

經濟部中央標準局員工消費合作社印製 A8 B8 C8 _ D8 々、申請專利範圍 ι· 一種半導體記憶裝置，包含： —記憶體胞元’係在矩陣中配置多個記憶體胞元形成，多個記憶體胞元中的各記憶體胞元由一記憶體電晶體形成；一第一主位元線及一第二主位元線，用於從一選择的記憶體胞元中讀取資訊；多個第一次位元線（sub-bit line)及多個第二次位元線，此位元線符合記憶體胞元中對應行，第一及第二次位元線中的各次位元線的作用有如一共同源極或一共同漏極，用於形成記憶體胞元之記憶體電晶體；多個字元線，提供此多個字元線使其符合記憶體胞元中的對應列，各字元線連結形成記憶體胞元的記憶體電晶體之閘極； —第一包元排選擇電晶體’其連結於第一次位元緣中之一位元線及第一主位元線間，用於選擇記憶體胞元之行中的一記憶體胞元；一第二包元排選擇電晶體，連結於第二次位元線中之一位元線及第二主位元線間，用於選擇記憶體胞元之行中的一記憶體胞元；及包元排選擇線，各包元排選擇線提供予包元排選擇電晶體中的一選擇電晶體且與其閘極相連结，其中符合記憶體胞元陣列中一選擇字元線位置的某— 電位加到包元排選擇線中至少一選擇線，作爲相關的包元排選擇電晶體的ON電位。 -54- 本纸張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） ---------，装------1T------':^. π請先聞ir背命.¾¾意事項戽填寫本寅'> 經濟部中央標準局員工消費合作社印製 Αδ Β8 C8 --------D8 六、申請專利一 2，如申請專利範圍第丨項之半導體記憶裝置，其中選擇的包元排選擇線連結一選擇的包元排選擇電晶體，此包元排選擇電晶體又連結至第—及第二主位元線中的—位元線，一較低的電位加到主位元線。如申請專利範圍第i項之半導體記憶装置，其中符合記憶體胞元陣列中選擇字元線位置的某—電位加到包元排選擇線中各選擇線作爲相關包元排選擇電晶體的〇^^電位。 4 ·如申請專利範圍第1項之半導體記憶裝置，其中多個字元線沿著記憶體胞元之行方向分割，使得形成多個字元線群，且加到包元排選擇線作爲相關包元排選擇電晶體之ON電位的某一電位爲對應字元線群之位置的電位，該字元線群爲選擇之字元線所屬之字元線群。 5·如申請專利範圍第1項之半導體記憶裝置，其中所選擇的包元排選擇線連結選擇包元排選擇電晶體，該包元排選擇電晶體又連結第一及第二主位元線中的—位元線，一較低的電位加到此主位元線，且當選擇的記憶體胞元與選擇的包元排選擇電晶體間的距離變長時，將使加到選擇包元排選擇線的某一電位變得較高。 6.如申請專利範圍第1項之半導體記憶裝置，更包含—參考電壓產生器，用於產生某一電位以加到包元排選擇線上’作'爲相關包元排選擇電晶體的ON電位，及由^考電#產生nm參考電位用於包;^拆選擇線驅動器的電源電壓以驅動包元排選擇線〇 -55- 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公p --------ά------IT------^ (請先閔1*·背面之一注意事項再填寫本頁) 8 888 ABCD 輕濟部中夬榡準局員工消費合作社印製 '申請專利範圍 7·如申請專利範圍第6項之半導體記憶裝置，其中參考電壓產生器包含：多個_聯於第一參考電位及第二參考電位間的電阻元件，用於電阻性地分割兩參考電位間的電| ; 多個分割的開關，各分割開關連結於電阻元件中一元件的一端及一共同連結點之間；一電源開關，其一端連結第一參考電位，且另一端功能如一輸出端，用於輸出參考電位予通過其上的包元排選擇線驅動器；及 —比較器，用於比較分割開關之共同連結點處的電位與電源開關之另一端的電位，因此輸出符合比較結果的電位，作爲控制電源開關之開/關狀態的電I，其中基於指示選擇字元線的信號或指示選擇字元線所屬I字元線群的信號，而使多個分割開關中預定的一開關導通，因此在電源開關之輸出端產生所需位準的電位〇 8.—種半導體記憶裝置，包含： —記憶體胞元，係在矩陣中配置多個記憶體胞元形成，多個記憶體胞元中的各記憶體胞元由一記憶體電晶體形成；多個位元線，提供此多個位元線以符合記憶體胞元中的對應杵，而從記憶體胞元中讀取資訊；多個字元線，提供此多個字元線使其符合記憶體胞元中的對應列，各字元線連結形成記憶體胞元的記憶體電 -56- 本紙張^適標準（CNS ) Μ規格（210X297公釐） 1裝訂>% /1, /1、 (请先閲诊背面之•注意事項再填寫本頁) A8 B8 C8 D8 申請專利範圍晶體之閘極；一控制器’用於依據記憶體胞元陣列中一選擇字元線的位置產生一預定控制信號；及一負載電路，其經一記憶體電晶體連結多個位元線中至少一位元線，且加以配置，以使其負載特性隨控制信號變動。 9 · 一種半導體記憶裝置，包含：一記憶體胞元，係在矩陣中配置多個記憶體胞元形成，多個記憶體胞元中的各記憶體胞元由一記憶體電晶體形成；一次位70線及一次接地線，兩者交互配置，使得不是次位元線就是次接地線符合記憶體胞元中的各行：一數據線，用於輸出記憶體胞元之數據；一負載電路，其連結數據線，且加以配置使得其負載特性可隨預定控制信號變動；一主位元線，經行選擇電晶體與數據線連結；經濟部中央標準局員工消費合作社印製 /裝-- ./H' (請先閲如背面之^'意事項再填寫本頁) 、1Τ W 一主接地線，經另一行選擇電晶體與接地線連結一第一包元排選擇電晶體，其置於記憶體胞元陣列中記憶體胞元之行的一侧上，且連結於主位元線及次位元線之間；一第二包兀排選擇電晶體，其置於記憶體胞元陣列中記憶體跑凡之行的另一侧，且連結於主接地線及次接地線間；及多個字几線，提供此多個字元線以符合記憶體胞元中 • 57· A8 B8 C8 D8 經濟部中央樣準局負工消費合作社印製、申請專利範圍之寿應列，且沿記憶體胞元之行方向分割，使可形成多個字元線群，各字元線連結形成記憶體胞元之記憶體電晶體的閘極，其中’當選擇多値字元線中的一字元線時，視符合選擇字元線所屬的字元線群的控制信號而切換負載電^的負載特性。 ίο.—種半導體記憶裝置，包含： —記憶體胞元，係在矩陣中配置多個記憶體胞元形成，多個記憶體胞元中的各記憶體胞元由一記憶體電晶體形成；第一次位元線，第二次位元線，第三次位元線，及第四次位元線’其依據預定順序重複配置，使得次位元線中的任一線符合記憶體胞元中各行；一數據線，用於輸出記憶體胞元之數據； —負載電路’其連結數據線，且加以配置使得其負載特性可隨預定控制信號變動；一主位元線，經行選擇電晶體與數據線連結；一主接地線，經另一行選擇電晶體與接地線連結；一第一包元排選擇電晶體，其置於記憶體胞元陣列中記憶體胞元之行的一側上，且連結於主位元線及次位元線之間；其中弟一次位元線經在記憶體胞元陣列之一側上的第 —記憶體電晶體連結主接地線，且經在記憶體皰元陣列之另一侧第二記憶體電晶體連結主位元線， -58- 本紙張尺度適用中國國家標準（CNS ) Α4現格（210X297公釐）、>裝-- (請先閱资背面之?±*意事項再填寫本頁) 訂中請專利範圍 ABCD 經濟部中央榇準局員工消費合作社印製第二次位元線經在記憶體胞元陣列兩側的第—及第二包元排選擇電晶體連結主接地線，第三次位元線經在記憶體胞元之一侧上的第一包元排選擇電晶體連結主位元線，且經在記憶體胞元睁列之另 —侧上的第二包元排選擇電晶體連結主接地線，且第四次位元線經記憶體胞元陣列兩侧上的對應第一及第二包元排選擇電晶體連結主位元線，且當選擇多個字元線中的一字元線時，視選擇字元線所屬的字元線群之控制信號切換負載電路的負載特性。 11.如申請專利範圍第9項之半導體記憶裝置，其中次位元線中的一或二次位元線經第一包元排選擇電晶體與主位元線連結，且該次位元線中至少兩次位元線經第二包元排選擇電晶體與主接地線連結，且其中，當選擇第一包元排選擇電晶體中的一包元排選擇電晶體，及第二包元排選擇電晶體中的一包元排選擇電晶體時，與其相鄰的主位元線及次位元線彼此連結 ’且相郝的主接地線及次接地線彼此電連結。 12· —種半導體記憶裝置，包含：一記憶體胞元，係在矩陣中配置多個記憶體胞元形成 ’多個記憶體跑元中的各記憶體胞元由一記憶體電晶體形成；· 多個次位元線，提供此多個次位元線使符合記憶體胞元中的對應行； -59- 本紙張尺度適用中國國家榡準（CNS ) A<j規格（2丨〇 χ 297公釐） (請先閱资背面之ii意事項再填寫本頁) -5 Γ I ABCD 經濟部中央標车局員工消费合作社印装六、申請專利範園一數據線，用於輸出記憶體胞元之數據；一第一王位元線及第二主位元線，其經第一行選擇電晶體連結數據線，且經第二行選擇電晶體連結接地線；一第一包元排選擇電晶體，連結第一主位元線及兩相鄰次位元線中另一次位元練；提供多個字元線，使其符合記憶體胞元中對應列，各字元線與形成記憶體胞元之記憶體電晶體之閘極連結；一控制器，依據記憶體胞元陣列中選擇字元線的位置產生預定控制信號，其中存在第一狀態，在狀態中第一主位元線與數據線導通’且第二主位元線與接地線導通，且存在第二狀態 ’在此狀態中第一主位元線與接地線導通，且第二主位元線與數據線導通，第一狀態與第二狀態的選擇係依據 .控制信號》 13. —種半導體記憶裝置，包含：一記憶想跑元，係在矩陣中配置多個記憶體胞元形成，多個記憶體胞元中的各記憶體胞元由一記憶體電晶體形成；交互提供第一次位元線及第二次位元線’使得第一次位元線及第二次位元線中的第一次位元線符合記憶體胞元中各行；一用务輸出記憶體胞元之數據的數據線；一第二主位元線，其經第一行選擇電晶體與數據線連結，且經第二行選擇電晶體連結一接地線； -60- 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇><297公釐） —^1· · * ' -- (請先閲徐背面之注意事項再填寫本頁) 訂 i" 經濟部中央標準局貝工消費合作社印製 A8 B8 C8 _ D8 ττ、申請專利耗圍一第二主位元線，其經第三行選擇電晶體連結數據線，且經第四行選擇電晶體連結一接地線；一第一包元排選擇電晶體，其置於記憶體胞元陣列中記憶體胞元之行的一側上，且連結於第一主位元線及第一次位元線之間；一第二包元排選擇電晶體，其置於記憶體胞元陣列中記憶體胞元之行的另一側，且連結於第二主位元線及第二次位元線間；及多個字元線，提供此多個字元線使其符合記憶體胞元中的對應列，且分成第一字元線群及第二字元線群，第二字元線群位在第一行選擇電晶體的—側，第二字元線群位在第一行選擇電晶链的一侧，各字元線連結至形成記憶體胞元之記憶體電晶體的閘極，其中，當選擇一屬於第一字元線群的字元線之一時，選擇第二及第三行選擇電晶體，使得第一主位元線電連結接地線，且第二主位元線電連結數據線，且當選擇屬於第二字元線群中的字元線之—時，選擇第一及第四行選擇電晶體，使得第二主位元線電連結接地線，且第一主位元線電連結數據線。 14如申請專利範固第13項之半導體記憶裝置，其中第一字元線群及第二字元線群中各字元線群分成二或多個次字元線群，且提供—負載電路，其連結數據線，且加以配置使其負載特性依據預定控制信號變動，且當選擇字元線之-時，負載電路的負載特性係依據符合次字元線群 -61- (crnT^l 2,0X297；^ )------ ---------j裝-- (請先閲贫背面之\汪意事項再填寫本頁) 訂

的控制信號切換，該次字元線群爲該字元線所屬者。 15. 如申請專利範圍第i項之半導體記憶裝置，其中配置各記憶體胞元，使其保留符合三或多個電位位準的資訊，該電位位準形成一多價R0M。〇 16. 如申請專利範圍第丨項之半導體記憶装置，其十在半導體積體上提供多個記憶體胞元陣列，各記憶體胞元陣列包含多個記憶體胞元，其連結至主位元線中之—位元線及主接地線中的一接地線，一絕緣多個記憶體胞元陣列中相鄭記憶體胞元陣列的隔離區係由多個在行方向中隔離的記憶體胞元所形成，設定各隔離記憶體胞元的臨界値使得記憶體胞元中的記憶體電晶體總位於不導通狀態 ,而與記憶體胞元在選擇狀態或非選擇狀態無關。 1/·如申請專利範圍第1 6項之半導體記憶裝置，其中設定各隔離記憶體胞元的臨界値，由離子植入形成記憶體胞元的記憶體電晶體區》 is.如申請專利範圍第1 7項之半導體記憶裝置，其中各記憶體胞元具至少兩臨界値中的任一値，且設定這些記憶體胞凡的臨界値中之一臨界値使得記憶體胞元之記憶體電晶體總在非導通態，而與記憶體胞元是否在選擇狀態或在非選擇狀態無關，且記憶體胞元的臨界値等於隔離記憶體胞元的臨界値。议如申請·專利範圍第8項之半導體記憶裝置，其中配置各記憶體胞元使保留符合三或多個電位位準的資訊，該電位位準形成一多償ROM。 -62- 本紙張尺度適用中國國家標準（CNS ) μ規格（2丨οχ297公楚） •--------‘择-- C請先Mtt*背面V*注意事項再填寫本頁) 订經濟部中央揉準局貝工消費合作社印製 .^iu ?-» A8 B8 .： C8 _D8 六、申請專利範圍 (請先閲t背面 <注意事項再填寫本頁) 20. 如申請專利範圍第8項之半導體記憶裝置，其中在半導體積體上提供多個記憶體胞元陣列，各記憶體胞元陣列包含多個記憶體胞元’其連結至主位元線中之一位元線及主接地線中的一接地線，一絕緣多個記憶體胞元陣列中相鄰記憶體胞元陣列的隔離區係由多個在行方向中隔離的記憶體胞元所形成’設定各隔離記憶體胞元的臨界値使得記憶體胞元中的記憶體電晶體總位於不導通狀態，而與記憶體胞元在選擇狀態或非選擇狀態無關。 21. 如申請專利範圍第20項之半導體記憶裝置，其中設定各隔離記憶體胞元的臨界値’由離子植入形成記憶體胞元的記憶體電晶體區。 22. 如申請專利範圍第21項之半導體記憶裝置，其中各記憶謹胞元具至少兩臨界値中的任一値，且設定這些記憶體胞元的臨界値中之一臨界値使得記憶體胞元之記憶體電晶體總在非導通態，而與記憶體胞元是否在選擇狀態或在非選擇狀態無闕，且記憶體胞元的臨界値等於隔離記憶體胞元的臨界値。經濟部中央標準局員工消费合作社印製 23. 如申請專利範圍第9項之半導體記憶裝置，其中配置各記憶體胞元使保留符合三或多個電位位準的資訊，該電位位準形成一多價ROM。 24如申請專利範圍第9項之半導體記憶裝置，其中在半導體積體上提供多個記憶體胞元陣列，各記憶體胞元陣列包含多個記憶體胞元，其連結至主位元線中之一位元線及主接地線中的一接地線，一絕緣多個記憶體胞元陣列 I ^紙張尺度適用中國國家標準（(^5)六4現格（2丨0父297公釐） ~ 一經濟部中央標準局貝工消费合作社印製 Α8 Β8 C8 D8 六、申請專利範圍中相鄰記憶體胞元陣列的隔離區係由多個在行方向中隔離的記憶體胞元所形成，設定各隔離記憶體胞元的臨界値使得記憶體胞元中的記憶體電晶體總位於不導通狀態，而與記憶體胞元在選擇狀態或非選擇狀態無開a 25_如申請專利範固第2 4項之半導體記憶裝置，其中設定各隔離記憶體胞元的臨界値，由離子植入形成記憶體胞元的記憶體電晶體區。 26. 如申請專利範圍第2 5項之半導體記憶裝置，其中各記憶體胞元具至/兩臨界値中的任一値，且設定這些記惊體胞元的臨界値中之一臨界値使得記憶體胞元之記憶體電晶體總在非導通態’而與記憶體胞元是否在選擇狀態或在非選擇狀態無關，且記憶體胞元的臨界値等於隔離記憶體胞元的臨界値。 27. 如申請專利範圍第1 0項之半導體記憶裝置，其中配置各記憶體胞元使保留符合三或多個電位位準的資訊，該電位位準形成一多價R 〇 Μ。 2名·如申請專利範圍第1 〇項之半導體記憶裝置，其中在半導體積體上提供多個記憶體胞元陣列，各記憶體皰元陣列包含多個記憶體胞元，其連結至主位元線中之一位元線及主接地線中的一接地線，一絕緣多個記憶體胞元陣列中相鄰記憶體胞元陣列的隔離區係由多個在行方向中隔離的記德體胞元所形成，設定各隔離記憶體胞元的臨界値使得記憶體胞元中的記憶體電晶體總位於不導通狀態，而與記憶體胞元在選擇狀態或非選擇狀態無關。 -64- 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇χ297公董） I I H I ，装 I I I I 訂 Ϊ (請先閲命背面之•注意事項弄填寫本頁) 經濟部中央榇準局貝工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 29. 如申請專利範圍第2 8項之半導體記憶裝置，其中設定各隔離記憶體胞元的臨界値，由離子植入形成記憶體胞元的記憶體電晶體區。 30. 如申請專利範圍第2 9項之半導體記憶裝置，其中各記憶體胞元具至少兩臨界値中的任一値，且設定這些記憶體胞元的臨界値中之一臨界値使得記憶體胞元之記憶體電晶體總在非導通態’而與記憶體胞元是否在選擇狀態或在非選擇狀態無關’且記憶體胞元的臨界値等於隔離記憶體胞元的臨界値。 31. 如申請專利範圍第1 2項之半導體記憶裝置，其中配置各記憶體胞元使保留符合三或多個電位位準的資訊，該電位位準形成一多價ROM。 32. 如申請專利範圍第1 2項之半導體記憶裝置，其中在半導體積體上提供多個記憶體胞元陣列，各記憶體胞元陣列包含多個記憶體胞元，其連結至主位元線中之一位元線及主接地線中的一接地線，一絕緣多値記憶體胞元陣列中相鄰記憶體胞元陣列的隔離區係由多個在行方向中隔離的記憶體胞元所形成，設定各隔離記憶體胞元的臨界値使得記憶體胞元中的記憶體電晶體總位於不導通狀態，而與記憶體胞元在選擇狀態或非選擇狀態無關。 33. 如申請專利範圍第32項之半導體記憶裝置，其中設定各隔離記憶體胞元的臨界値，由離子植入形成記憶體胞元的記憶體電晶體區。 34. 如申請專利範固第3 3項之半導體記憶裝置，其中各記憶 -65- 本紙張尺度適用中國國家標準（CNS ) Α4规格（210Χ297公釐） ---------裝-- (請先閲请背面之，注意事項再填寫本頁) •π —球 A8 B8 C8 ---—_____D8_____ 六、申請專利範圍體胞元具至少兩臨界値中的任一値，且没定這些記憶體跑元的臨界値中之一臨界值使得記憶體跑元之記憶體電晶體總在非導通態，而與記憶體胞元是否在選擇狀態或在非選擇狀態無關’且記憶體胞元的臨界値等於隔離記憶體胞元的臨界値。 35. 如申請專利範圍第13項之半導體記憶裝置，其中配置各記憶體胞元使保留符合三或多個電位位準的資訊，該電位位準形成一多價ROM。 36. 如申請專利範圍第13項之半導體記憶装置，其中在半導體積體上提供多個記憶體胞元陣列，各記憶體胞元陣列包含多個記憶體胞元，其連結至主位元線中之一位元線及主接地線中的一接地線，一絕緣多個記憶體胞元睁列中相鄰記憶體胞元陣列的隔離區係由多個在行方向中隔離的記憶體胞元所形成，設定各隔離記憶體胞元的臨界値使得記憶體胞元中的記憶體電晶體總位於不導通狀態，而與記憶體胞元在選擇狀態或非選擇狀態無關。 37. 如申請專利範圍第3 6項之半導體記憶裝置，其中設定各隔離記憶體胞元的臨界値，由離子植入形成記憶體胞元的記憶體電晶體區。經濟部中央棣準局員工消費合作社印製 I m m n m I n - K n In I m _ 丁 f碕先閔«'背面之>i'意事項再填寫本頁) 3&如申請專利範圍第3 7項之半導體記憶裝置，其中各記憶體胞元具至少兩臨界値中的任一値，且設定這些記憶體胞元的臨界値中之一臨界値使得記憶體胞元之記憶體電晶體總在非導通態，而與記憶體胞元是否在選擇狀態或在非選擇狀態無關，且記憶體胞元的臨界値等於隔離記憶體胞元的臨界値。 -66- 本纸張尺度適用中國國家標準（CNS M4規格（210X297公釐）