JPS6045508B2 - スト−レッジ装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、半導体集積回路に関し、特に例えばリード
・オンリ・メモリに用いられるストーレッジ・システム
又はトランジスタ゜アレイに関するものである。

半導体集積回路、特にリード・オンリ・メモリ（ＲＯ
Ｍ）におけるような各々が２進の情報を表わすトランジ
スタを有するシステム又はアレイにより、装置又はセル
の高い実装密度が達成されてきた。

米国特許第３９１４８５５号公報には、２進情報の一
方の数字をストアするための低ιルきい電圧を示す薄い
ゲート誘導体で作られたトランジスタと、２進情報の他
方の数字をストアするためのかなり 高いしきい電圧を
示す厚いゲート誘電体より成る トランジスタとをアレ
イが有するリード・オン リ・メモリが開示されている
。

上記特許はまた、選択した装置のゲート電極に開孔を食
刻し、選択した装置を不動作にするために開孔を通して
イオン不純物を注入し、このように２進情報の一方の数
字を決めることにより、アレイを符号化し、一方、ゲー
ト電極に開孔を有しない残りの装置が、２進情報の他方
の数字を決める動作をする装置即ちトランジスタとなる
、リード、オンリ・メモリを開示している。厚い乃至薄
いゲート誘導体を用いるリード・オンリ・メモリは高い
セル密度を有することになるが、メモリ・セルの特定化
（ｐｅｒｓｏｎａｌｉ２ａｔｉｏｎ）はプロセスの初期
のステップの間に行なわれなければならず、ゲート電極
に開孔を有するリード・オンリ・メモリは比較的幅の広
いゲート電極又はワード・ラインを必要とするので、そ
れ故密度を犠牲にすることになる。

米国特許第４０９６５２２号公報に開示されたり一１
ド・オンリ・メモリは、トランジスタのゲート電極が形
成された後に、ソース及びドレイン電極とトランジスタ
のチャンネル領域との間の接続を完成することにより、
処理の間の比較的遅い段階で特定化される。しかしなが
ら、２進情報の一方の数字をストアするために選択した
トランジスタ上のソース及びドレイン電極をイオン注入
により完成するために、各ゲート電極の近くにギャップ
又はスペースが提供されなければならず、このギャップ
又はスペースは２進情報の他方の数字をストアするため
に選択したトランジスタでは開放として働くのであるが
、このプロセスは密度を犠牲にしている。米国特許第４
０４５８１１号公報は、メモリの動作中にトランジスタ
のしきい値を上げるように働くチャンネル領域中のゲー
ト電極の下に拡散領域を提供することにより、選択した
トランジスタが不動作にされる即ち高いしきい値を有す
る、リード・オンリ・メモリを開示している。

これらの拡散領域は、プロセスの比較的早いステップの
間に、そしてゲート電極を形成する前に、チャンネル領
域に形成される。米国特許第４１６１０３鰐公報には、
情報がフローティング●ゲートにストアされ、詳細には
６６Ｅ１ｅｃｔｒ０ｎｉｃｓ−Ｆｅｂｒｕａｒｙｌ飄１
９７１、Ｐ．９９−１０４に開示されているような、二
重拡散処理技術を用いることにより、チャンネル領域が
短くされた、電界効界トランジスタを用いるメモリ・ア
レイが開示されている。

このメモリは単なるリード・オンリ・メモリではなく、
紫外線でストアされた情報を消すことにより再プログラ
ムされ得る。米国特許出願通し番号第６８２８鏝は、以
下のステップを含むリード●オンリ●メモリ●システム
を作る方法が述べられている。

即ち、例えばＰ型，のような所定の導電性を有する半導
体基板内にチャンネルを決め且つこの基板から絶縁され
た多くのゲート電極を形成し、ゲート電極の端により決
められる、半導体基板中の所定の導電性と反対の導電性
の例えばヒ素のような第１不純物を有する．拡散領域を
形成し、第１不純物よりも半導体基板中でより大きな拡
散率を有する、例えばホウ素のような所定の導電性の第
２不純物を選択拡散領域へ注入し、選択領域に隣接する
チャンネルの導電性を変えるために、半導体基板の表面
に沿つて第・２不純物をドライブすることである。チャ
ンネルにホウ素を有するトランジスタは２進情報の一方
の数字をストアするための高いしきい電圧を有する。と
ころが重要な低いしきい電圧を有する残りのトランジス
タは、非常にコンパクトなリード・オンリ●メモリ・シ
ステム内で２進情報の他方の数字をストアする。 本発
明の目的は、予め決められたしきい電圧を７有するトラ
ンジスタを高密度に実装した改良されたトランジスタ・
アレイを提供することである。

本発明の他の目的は、トランジスタを形成するプロセ
スの遅い段階でアレイがプログラム化されたり又は特定
化される、改良されたリード・オンクリ・メモリ●トラ
ンジスタ・アレイを提供することである。 さらに本発
明の他の目的は、予め決められたしきい電圧を有するト
ランジスタを高密度に実装した改良されたリード・オン
リ・メモリ・トランジ７スタ・アレイを提供することで
ある。

また本発明の他の目的は、各トランジスタが２つの予
め決められたしきい電圧を有し、メモリがトランジスタ
を形成するプロセスの遅い段階でプログラムされ又は特
定される、高密度の電界効果トランジスタを有する改良
されたリード・オンリ・メモリを提供することである。

さらに本発明の目的は、各トランジスタが幾つかの予
め決められたしきい電圧のうち２つを有する、電界効果
トランジスタを高密度に実装した改良されたリード・オ
ンリ・メモリを提供することである。 また本発明の目
的は、各トランジスタが２進情報の２つの数字をストア
するようにプログラムされる、多くの電界効果トランジ
スタを有する改良されたリード・オンリ・メモリ・シス
テムを提供することである。

本発明により、各電界効果トランジスタは、２つの一
定距離を保つた拡散領域を有し、幾つかのトランジスタ
のうちの２つの拡散領域の少なくとも１つが高いしきい
値を有する、電界効果トランジスタを含むストーレッジ
・システムが提供される。

一方の拡散領域の高いしきい値を中和（Ｒｌｅｕｔｒａ
ｌｌｚｅ）するのに十分な極性と大きさを有する電圧を
一方の高いしきい値の拡散領域へ印加′ する手段が
提供される。

システムはまた、一方の拡散領域がその高いしきい値を
中和される時に、２つの一定距離を保つた拡散領域の間
の電流の流れを決める手段を含んでいる。中和する電圧
が２つの拡散領域のうちの一方の拡散領域へ印加される
とき、一方の拡散領域はトランジスタのドレインとして
働き、２つの拡散領域のうちの他方の拡散領域はトラン
ジスタのソースとして働く。これ故に、他方の即ちソー
ス拡散領域もまた高いしきい値を有するなら、５乃至１
０ボルトのゲート電圧がトランジスタのゲート電極に印
加される時には、２つの一定距離を保つた拡散領域間に
は、ほとんど又は全く電流が流れない。これにより、電
流値は、例えば、２進情報の゜“１゛の数字が２つの拡
散領域のうちの他方の拡散領域でストアされることを示
す。しかしながら、他方の即ちソースの拡散領域が低い
しきい値を有するなら、ゲート電圧がトランジスタのゲ
ート電極に印加される時には、２つの一定距離を保つた
拡散領域間には比較的高い電流が流れる。これにより電
流値は、例えば、２進情報の“０゛の数字が２つの拡散
領域のうちの他方の拡散領域でストアされることを示す
。中和する電圧が２つの拡散領域のうちの他方の拡散領
域に印加されるとき、他方の拡散領域はもはやトランジ
スタのドレインとして働き、一方の拡散領域はもはやト
ランジスタのソースとして働く。

従つて、この配列では、一方の拡散領域にストアされる
情報の゜“１゛の数字又は６“０゛の数字の存在もまた
検出され得る。もちろん、中和電圧が高いしきい値の拡
散領域を中和するのに必要とされないならば、この電圧
は、トランジスタのソースにおける高いしきい値の拡散
領域の存在又は不存在に依存して、２つの一定距離を保
つた拡散領域間に電流を通すことになるドレイン電圧と
して、単に用いられる。

本発明の以上の目的及び他の目的、特徴及び利点は、添
付図面に示された本発明の好実施例の以下のより特定し
た記述より明らかになるであろう。第１乃至第３図には
、本発明のリード・オンリ・メモリの一実施例が示され
ている。

リード・オンリ・メモリは、第１図のライン３−３にお
ける断面図である第３図においてより明確に示された埋
設酸化物セグメント１２，１４及び１６と、第１図のラ
イン２−２における断面図である第２図においてより明
確に示された埋設酸化物ストリップ１８，２０及び２２
とが形成されたＰ型導雷性の半導体基板１０を含む。例
えば第３図に示されているように、埋設酸化物セグメン
ト１２及び１４の間に第１のワード・ライン２４が設け
られ、埋設酸化物セグメント１４及び１６の間に第２の
ワード・ライン２６が設けられている。第１及び第２の
ワード・ライン２４及び２６はアルミニウム又は他の適
当な導体のような配線物質より成る。第１のワード・ラ
イン２４は、好ましくは二酸化シリコンより成る薄い誘
電体層３２により半導体基板ＬＯから分離されたゲート
電極２８と、また好ましくは二酸化シリコンより成る薄
い誘電体層３４により半導体基板１０から分離されたゲ
ート電極３０へ接続される。明確にするために、ワード
●ライン２４はチャンネル領域の上のゲート電極に接続
されて示されているが、実際に、接点は分離セグメント
又はストリップの上にも作られ得るし、又はゲート電極
としても働くポリシリコン●ワード・ラインも用いられ
る。第１及び第２のワード●ライン２４及び２６は、厚
い絶縁層３６により半導体基板１０から分離されている
。例えば第２図に示されているように、第１のＮ＋拡散
領域３８が、ゲート電極２８及び埋設酸化物ストリップ
１８の間の半導体基板１０中に形成され、第２のＮ＋拡
散領域４０がゲート電極２８及び埋設酸化物ストリップ
２０の間の半導体基板１０中に形成される。

第１及び第２のＮ＋拡散領域３８及び４０は、ゲート電
極２８の下にチャンネル領域を決める。第１のＰ＋領域
４２が、第１のＮ＋領域３８に隣接して、第１のＮ＋領
域３８）及び第２のＮ＋領域４０の間の半導体基板１０
中に設けられる。第２のＰ＋領域４４は、第４のＮ＋拡
散領域４８に隣接して、第４のＮ＋領域４８及び第３の
Ｎ＋拡散領域４６の間の半導体基板１０中に設けられる
。第３のＮ＋領域４６は、ゲー５卜電極３０及び埋設酸
化物ストリップ２０の間の半導体基板１０中に形成され
る。第４のＮ＋拡散領域４８は、ゲート電極３０及び埋
設酸化物ストリップ２２の間の半導体基板１０中に形成
される。第３及び第４のＮ＋拡散領域４６及び４８θは
、ゲート電極３０の下にチャンネル領域を決める。第１
、第２、第３及び第４のＮ＋拡散領域３８，４０，４６
及び４８は各々、一方の端で公知の適当な型のプリチャ
ージ及び列選択回路５０へ接続され、他方の端でセンス
・アンプ５１へ接続される。第１及び第２のワード・ラ
イン２４及び，２６は、公知の適当な型のワード●ドラ
イバー５２へ接続される。第１乃至第３図に示されたリ
ード・オンリ・メモリの実施例は、４つのトランジスタ
５４，５６，５８及び６０より成るアレイを示す。

トランジスタ５４及び５６は第２図に示されているよう
に第１のワード・ライン２４に接続され、トランジスタ
５８及び６０は第２のワード・ライン２６に接続される
。第１のトランジスタ５４は、ゲート電梢２８及び第１
乃至第２のＮ＋拡散領域３８及び４０、その他ゲート電
極２８の下で第１のＮ＋領域３８の端に形成された第１
のＰ＋領域４２により形成される。第２のトランジスタ
５６は、ゲート電極３０及び第３乃至第４のＮ＋領域４
６及び４８、その他ゲート電極３０の下で第４のＮ＋領
域４８の端に形成された第２のＰ＋領域４４により形成
される。第２のワード・ライン２６と接続された第３の
トランジスタ５８は、第３図に示されているように、好
ましくは二酸化シリコンより成る薄い誘電体層６４によ
り半導体基板１０から分離されたゲート電極６２、及び
第１乃至第２のＮ＋拡散領域３８及び４０を含む。また
第２のワード●ライン２６と接続された第４のトランジ
スタ６０は、第１図に示されている第３及び第４のＰ＋
領域６６及び６８の他に、ゲート電極（図示されす）及
ひ第３乃至第４のＮ＋拡散領域４６及び４８を含む。第
１乃至第３図に示されたリード・オンリ・メモリのトラ
ンジスタ・アレイを作る方法をより良，く理解するため
に、前記の米国特許出願を参照すると良い。

Ｎ＋拡散３８及び４８並びに第１のワード◆ライン２４
に各々接続されたゲート電極２８及び３０と、Ｎ＋拡散
４６及び４８並びに第２のワー．ド・ライン２６に接続
されたゲート電極に対して、各々高いしきい値を形成す
るために、Ｎ＋領域２８，４０，４６及び４８を提供す
るのに、公知のイオン注入技術により半導体基板１０中
へヒ素を注入し、Ｐ＋領域４２，４４，６６及び６８・
を提供するのに、前記特許出願に述べられている技術に
より半導体基板１０中へホウ素を注入することに、注意
すべきだ。

第１及び第２のワード・ライン２４及び２６に約５ボル
トの電圧を用いるときは、Ｎ＋領域３８，４０，４６及
び４８を形成するために用いられるヒ素は、好ましくは
８０ＫｅＶで約８×１０１５イオン／ＣＦｌｆの濃度で
注入されると良いし、またＰ＋領域４２，４４，６６及
び６８を形成するために用いられるホウ素は、好ましく
は１００乃至２００ＫｅＶで４×１０１３乃至８×１０
１３イオン／Ｃｌｔの濃度で注入されると良い。 第１
乃至第３図に示された本発明のストーレッジ●システム
は、公知の適当な型のプリチャージ）及び列選択回路５
０からＮ＋拡散領域３８，４０，４６及び４８へ、また
ワード・ドライバ５２からワード・ライン２４及び２６
へ、適当なパルスを印加し、第４図に示されたセンス・
アンプで感知信号を検出することにより動作される。

第１乃至第３図で示しまた上記説明したように、トラ
ンジスタ５４は、Ｐ＋拡散領域４２により作られる高い
しきい値を有するＮ＋拡散領域３８、及びＰ＋拡散領域
に結合されていない故に低いしきい値を有するＮ＋拡散
領域４０を含む。従”つて、トランジスタ５４は、各々
が情報の２進の数字の１つをストアしまたＰ＋拡散領域
の有無により決まる２つのメモリ・セルを有している。
トランジスタ５４では、Ｐ＋領域４２が存在するために
左側では２進情報の゜“１゛の数字がストアされ、ゲー
ト電極２８の下のＮ＋領域４０の端にはＰ＋領域が存在
しないために右側では２進情報の６′０″の数字がスト
アされる。 第４図では、第１のワード・ライン２４に
接続されたゲート電極２８と共に、トランジスタ５４の
Ｎ＋拡散領域３８及び４０とＰ＋拡散領域４２が概略的
に示されている。

トランジスタ５４の右側にどの２進の数字がストアされ
ているかを決めるために、即ち、Ｎ＋領域４０に隣接す
るＰ＋領域の有無を決めるために、ビット・センス・ラ
インを形成する全てのＮ＋拡散領域３８，４０，４６及
び４８は、正の電位ＶＨｌ例えば＋５ボルトに充電され
、それからビット・センス・ライン４０は大地電位にさ
れ、例えば＋５ボルトの電圧がワード・ライン２４に印
加される。ビット・セン′ ス●ライン３８へ＋５ボ
ルトが充電され、またホウ素の濃度が高くない、即ち約
４刈０１３乃至８×１０１３イオン／Ｃｌｔであるので
、隣接のＰ＋即ちホウ素領域はＰ＋領域４２の存在を無
効にするために正孔がからにされる。従つて、チャンネ
ル領域には、電子により電流通路が形成される。このた
めに、ビット●センス●ライン３８の電圧を放電するこ
とになる電流がトランジスタ５４のチャンネル領域を通
つて流れ、トランジスタ５４の右側に゜“０゛の数字の
記憶を示す。ビット・センス・ライン３８の電圧降下は
、増幅トランジスタＴｌＯ及びＴｌ２並びに接地された
ビット・センス・ライン４０に接続された制御トランジ
スタＴｌ４を有する第１差動センス・アンプ５１Ａによ
り検出される。制御トランジスタＴｌ４がダイオード接
続されているので、ビット・センス・ライン４０はトラ
ンジスタＴｌＯ及びＴｌ２のソースとして働き、トラン
ジスタＴｌＯを通過する電流はビット・センス●ライン
３８の電圧に依存し、トランジスタＴｌ２を通過する電
流はトランジスタＴｌ２のゲート電極に印加された基準
電圧ＶＲｅ（．に依存することが、わかる。電圧Ｖ８ｅ
？．は好ましくは、“゜０゛の数字がストアされたとき
と“１゛の数字がストアされたときのビット●センス●
ライン３８の電圧間の中ほどの電圧値であると良い、所
望なら、トランジスタＴｌ２のゲート電極は、公知のよ
うに電圧■１ｅｆ．の代わりにダミー●セルに接続され
る。トランジスタ５４の左側にどの２進の数字がストア
されているかを決めるために、即ちＮ＋領域３８の隣接
におけるＰ＋領域の有無を決めるために、全てのＮ＋拡
散領域は再び正の電位ＶＨに充電され、それから、ビッ
ト●センス・ライン３８は接地され、＋５ボルトの電圧
がワード・ライン２４に印加される。

この配列では、電流はトランジスタ５４のチャンネル領
域を流れない。なぜなら、この場合、ビット●センス●
ライン３８は接地されているので、隣接のＰ＋領域４２
における正孔はからにならず、従つて、この正孔が、チ
ャンネル領域での電子による電流通路形成を妨げている
からである。それ故に、ビット・センス・ライン４０の
電圧は、Ｎ＋領域３８の隣接にＰ＋領域が存在すること
、及び２進情報の゜゜１゛の数字の記憶を示す高レベル
のままである。ビット・センス・ライン４０の電圧は、
増幅トランジスタＴｌ６及びＴｌ８並びに接地されたビ
ット・センス・ライン３８に接続された制御トランジス
タＴ２Ｏを有する第２の差動センス●アンプ５１Ｂによ
り検出される。制御トランジスタＴ２Ｏがダイオード接
続されているので、ビット・センス・ライン３８はトラ
ンジスタＴｌ６及びＴｌ８のソースとして働き、トラン
ジスタＴｌ６を通過する電流はビット・センス・ライン
４０の電圧に依存し、トランジスタＴｌ８の電流は電圧
■Ｒｅｆ．に依存することが、やはりわかる。トランジ
スタＴｌＯ，Ｔｌ２，Ｔｌ６及びＴｌ８の出力端子は基
板１０上に設けられた最終的な差動アンプに接続される
ことに注意すべきだ。

所望なら、最終的なアンプは、例えば、トランジスタＴ
ｌ２及びＴｌ８の出力端子が電圧ＶＨに接続されるシン
グル●エンド●アンプ（ＳｉｎｇＩｅ−Ｅｎｄｅｄａｍ
ｐｌｌｆｉｅｒ）でも良い。トランジスタ５６にストア
された２つの数字を読出すために、類似の動作方法が用
いられることがわかる。トランジスタ５６の右側を読む
ときには、Ｐ＋領域４４の存在によりトランジスタ５６
のチャンネルを電流は流れない。それ故に、ビット●セ
ンス●ライン４６の電圧は、トランジスタ５６の右側で
の“゜１゛の数字の記憶を示す高いままである。ライン
４６のこの高い電圧の存在は、センス・アンプ５１Ａ及
び５１Ｂに類似して動作する第３のセンス・アンプ５１
Ｃにより検出される。トランジスタ５６の左側を読むと
きには、Ｐ＋領域４４の存在を中和するためにビット・
センス・ライン４８の電圧ＶＨが正孔のＰ＋領域４４を
からにするので、“０゛の数字を示す比較的高い電流が
トランジスタ５６のチャンネルを通る。Ｐ＋領域が存在
しないＮ＋拡散領域３８及び４０をトランジスタ５８が
含むときは、トランジスタ５８の右側及び左側に情報の
゜゜０゛の数字がストアされる。従つて、トランジスタ
５８の右側を感知するときには、センス・アンプ５１Ａ
はライン３８の電圧降下を検出し、トランジスタ５８の
・左側を感知するときには、センス・アンプ５１Ｂはラ
イン４０の電圧降下を検出する。トランジスタ６０がＮ
＋拡散領域４６と結合したＰ＋領域６６及びＮ＋拡散領
域４８と結合したＰ＋領域６８を有するときは、情報の
゜゛１゛の数フ字がトランジスタ６０の各側にストアさ
れる。

従つて、トランジスタ６０の左右の側のメモリ●セルが
感知され即ち読出されるときには、センス・アンプ５１
Ｃはライン４６に残留する高い電圧を検出し、センス●
アンプ５１Ｄはライン４８に残留する高い電圧を検出す
る。本発明の第２の実施例を提供するために、第２図に
類似して断面が第５図に例示されているアレイにおいて
示されているように、本発明のストーレッジ●システム
としてより高密度のアレイを提供するために、埋設酸化
物ストリップ１８，２０及び２２が除去され得る。

この第２の実施例では、アレイは、より厚い分離層３６
″がワード・ライン２Ｃ及び基板１『の表面の間に設け
られると共に、ゲート電極２８″，３『及び３１と半導
体基板１『の表面との間に設けられた薄い誘電体層３２
″を含む。

ゲート電極２８″，３『及び３１により決められたＮ＋
拡散領域３９，４１，４３及び４５が、基板１『の表面
に形成される。Ｐ＋領域４２″がＮ＋拡散領域３９に隣
接してゲート電極２『の下に設けられ、Ｐ＋領域４４″
がＮ＋領域４３に隣接してゲート電極３『の下に設けら
れる。またＰ＋領域４７及び４９が各々Ｎ＋領域４３及
び４５に隣接してゲート電極３１の下に設けられる。ト
ランジスタ５Ｃはゲート電極２『及びＮ＋領域３９及び
４１により決められ、トランジスタ５６゛はゲート電極
３『及びＮ＋領域４１及び４３により決められ、トラン
ジスタ５７はゲート電極３１及びＮ＋領域４３及び４５
により決められる。第５図かられかるように、トランジ
スタ５４″はＰ＋領域４２″の存在により左側に“１゛
の数字をストアし、一方ゲート電極２『の近く及びその
下にＰ＋領域が存在しない右側に“０゛の数字をストア
する。トランジスタ５６５は左側に．“゜０゛を右側に
“゜１゛をストアし、トランジスタ５７は左右両側に“
１゛をストアする。第６図には、第５図にも示されてい
るのだが、ワード・ライン２４″に各々結合されたトラ
ンジスタ５４″，５６゛及び５７を形成する、ゲート電
町極２『，３『及び３１と共に、Ｎ＋拡散領域３９，４
１，４３及び４５並びにＰ＋拡散領域４２″，４４″，
４７及び４９が概略的に示されている。

トランジスタ５Ｃの右側にどの２進数がストアされてい
るかを決めるために、第６図にピン・ト・センス・ライ
ン３９，４１，４３及び４５として示されている全ての
Ｎ＋拡散領域は正の電位ＶＨに充電され、それからビッ
ト・センス・ライン４１は接地され、例えば＋５ボルト
の電圧がワード・ライン２Ｃに印加される。ビット●セ
ンス●ライン３９が＋５ボルトに充電され、Ｐ＋領域４
２゛が例えば約４×１０１３乃至８×１０１３イオン／
ｄのホウ素濃度を有する場合は、Ｐ＋領域４２″の存在
を無効にするために隣接Ｐ＋領域４２″は正孔がからに
される。そして、トランジスタ５Ｃの右側に６゜０゛の
数字の記憶を示す、ビット・センス●ライン３９の電圧
を放電することになる電流がトランジスタ５Ｃのチャン
ネル領域）を導通することになる。ビット●センス●ラ
イン３９の電圧降下は、増幅トランジスタＴ１『及びＴ
ｌ２′並びにビット●センス●ライン４１に接続された
制御トランジスタＴ１『を有する第１の差動センス・ア
ン・プ５１Ｎにより検出される。制御トランジスタＴｌ
Ｃがダイオード接続されているので、ビット・センス・
ライン４１はトランジスタＴｌＯ″及びＴｌ２″のソー
スとして働き、トランジスタＴ１『を通過する電流は、
ビット・センス・ラ″イン３９の電圧に依存し、トラン
ジスタＴｌ２″を通過する電流は■Ｒｅｆ．又は公知の
ダミー・セルからの電圧のような基準電圧に依存するこ
とがわかる。トランジスタ５６″の左側に′６０″の数
字をストアしているセルは、増幅トランジスタＴ２２及
び２４並びにビット・センス・ライン４１及び４５に各
々接続された制御トランジスタＴ２６及びＴ２８を有す
る第３のセンス・アップ５１Ｃ″により、トランジスタ
５４″の右側における２進の数字の感知と同時に、読出
され得ることに注意すべきである。制御トランジスタＴ
２６がダイオード接続されているので、ビット・センス
・ライン４１はまたトランジスタＴ２２及びＴ２４のソ
ースとして働く。一方トランジスタＴ２８は増幅トラン
ジスタＴ２２及びＴ２４からビット・センス・ライン４
５の高電圧を絶縁する。ビット・センス・ライン４１は
接地され、ビット・センス・ライン３９及び４３は両方
とも高電圧なので、増幅トランジスタＴｌ６″及びＴｌ
８″並びに制御トランジスタＴ２『及びＴ２ｌを有する
第２のセンス●アンプ５１Ｂ″はオフに切換えられる。
゜゜１゛の数字がストアされているトランジスタ５６″
の右側のセルを感知するために、ライン４３が接続され
その他のラインは高い電圧に保たれる。

Ｎ＋拡散領域４３はゲート電極３『の近く及びその下に
Ｐ＋領域４４″を有するので、Ｎ＋拡散領域は高いしき
い値を有し、それ故に、トランジスタ５６５のチャンネ
ル領域には電流は流れずライン４１を高い電位に保つ。
この高い電位は、もはやソースとして働くライン４３を
有している第２のセンス・アンプ５１Ｂ″により検出さ
れる。さらにその上、増幅トランジスタＴ３Ｏ及びＴ３
２並びに制御トランジスタＴ３４を有する第４のセンス
●アンプ５１Ｄ″が、トランジスタ５７の左側にストア
された“゜１゛の数字を同時に感知するために用いられ
る。センス●アンプ５１Ｄ″は示されていないが別のビ
ット・センス・ラインに接続された第２の制御トランジ
スタを有することは、理解されるところである。共通の
ワード●ラインのセル又はビットのうち３分の１までが
、その他の全てのビット●センス・ラインを正の電位に
保ちながら、それらの実効ソース拡散を大地までパルス
することにより組ごとに選択され得ることがわかる。

さらにその上、ビット・センス・ライン及び制御回路機
能が第６図に示されているように結合されるので、セン
ス●アンプはこのアレイの非常に狭い場所で構成され得
る。これらのセンス・アンプは、多少、６６Ａ１００ｎ
ｓ１５０ｒ１１，Ｗ６４ＫｂｉｔＲ０Ｍ″ＢｙＤ．Ｒ．
ＷｌｌｓＯｎｅｔａｌ、１９７８１ＥＥＥＩｎｔｅｒｎ
ａｔｉ０ｎａ１Ｓ０Ｉｉｄ一ＳｔａｔｅＣｉｒｃｕｉｔ
ｓＣＯｎｆｅｒｅｎｃｅｓＤｉｇｅｓｔＯｆＴｅｃｈｎ
ｉｃａｌＰａｐｅｒｓ．ｓＶＯｌｕｎｌｅ××１、Ｐａ
ｇｅｓｌ５２、１５３ａｎｄ２７３の論文に開示された
方法で動作する。＋５乃至＋１０ボルトのワード・ライ
ン電圧が示唆されているが、ワード・ライン電圧は好ま
しくは、読出されるセルが低いしきい値を有していると
きはストーレッジ●トランジスタのチャンネル領域を電
流が容易に流れ、読出されるセルが高いしきい値を有し
ているときには電流がチャンネル領域を通つて流れるの
を妨げられるような大きさであると良いことに、注意す
べきだ。

明確にするため、各実施例ではわずかの数のストーレッ
ジ・トランジスタのみが示された。

しかしながら、本発明のストーレッジ●システムの各ア
レイは、１２？上のワード・ラインを有し、各ワード●
ラインは１２８Ｊ）．上のストーレッジ●トランジスタ
に結合されている、即ちワード●ライン当り２５６以上
のセル又は貯蔵ビットを有することは、理解されるべき
である。２進情報が各セルにストアされるリード・オン
リ・メモリが実施例として、今まで述べられてきた。

本発明の技術により、各セルは、トランジスタのチャン
ネル領域へホウ素の幾つかの公知の量のうちの一つを注
入することにより多重レベルの情報をストアするように
作られ得ることは、理解される。例えば、最初に、所定
注入量のホウ素を２つのセルへ注入し、２番目に、第２
の異なる注入量のホウ素を先に注入されたセルのうちの
一つ及びまだ注入されていないセルのうちの一つへ注入
することにより、各セルが異なるしきい電圧を有するよ
うに４つのセルが作られ得る。適当なセンス●アンプを
用いることにより、セルの４つの異なるレベルのしきい
値が検出され得る。

この多重レベルの可能性については、ＭをＭ回のプログ
ラミング注入に対するプログラミング・マスクの数とす
ると、レベルの数は２Ｍと表わされる。２進のストーレ
ッジについては、Ｍは１である。

各トランジスタは２Ｍ個のしきい値レベルのうちの１つ
にコード化される。例えば、ヒ素に代わつてアンチモン
が用いられるように、ヒ素及びホウ素以外の不純物も本
発明を実施するのに用いられることは、理解すべきであ
る。

また、本発明は、リンのような速く拡散するドナーを注
入し、そして２つのＮ＋拡散領域３８及び４０に接続す
るために適当な加熱ステップを用いることにより、エン
ハンスメント型トランンジスタの他にデイプレツシヨン
型トランジスタを作るのにも用いられることに注意すべ
きだ。さらに、示された実施例ではＰ導電型の半導体基
板を用いて述べられたが、Ｎ導電型の半導体基板も基板
中のＮ＋及びＰ＋領域を交換することにより用５いられ
ることに注意すべきだ。従つて、リード・オンリ・メモ
リで所望ならプログラム可能な論理アレイで、用いられ
る高密度トランジスタ・アレイを有するストーレッジ・
システムが提供されたことがわかる。

本発明アレイＯ中のセル密度は、ほとんど又は全く余分
なコストを要せずに、前記米国特許出願に開示されたア
レイのセル密度の少なくとも２倍になつている。

【図面の簡単な説明】

第１図は、本発明の技術により配列されたトランジスタ
・アレイ及び回路を有するリード・オンリ●メモリの平
面図である。

Claims (1)

【特許請求の範囲】
1. １ ソース及びドレインとなる２つの第１導電型領域の
   うちの少なくとも一方に隣接したチャンネル領域に第２
   導電型領域を有する電界効果トランジスタと、前記第１
   導電型領域に前記第２導電型領域が前記トランジスタの
   しきい電圧に実質的な影響を及ぼさなくなるような電圧
   を印加する手段と、前記チャンネル領域を流れる電流を
   感知する手段と、を含むストーレッジ装置。