JPH0821634B2 - 読取り専用メモリ - Google Patents
読取り専用メモリInfo
- Publication number
- JPH0821634B2 JPH0821634B2 JP28229187A JP28229187A JPH0821634B2 JP H0821634 B2 JPH0821634 B2 JP H0821634B2 JP 28229187 A JP28229187 A JP 28229187A JP 28229187 A JP28229187 A JP 28229187A JP H0821634 B2 JPH0821634 B2 JP H0821634B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- cell
- memory
- substrate
- fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は読取り専用メモリに関し、更に具体的にいえ
ば、１つのメモリ・セル当り２ビツト（４値）を記憶す
ることができる、FET（電界効果トランジスタ）を用い
た単一デバイス読取り専用メモリに関する。
ば、１つのメモリ・セル当り２ビツト（４値）を記憶す
ることができる、FET（電界効果トランジスタ）を用い
た単一デバイス読取り専用メモリに関する。
B.従来の技術 ROM（読取り専用メモリ）は主としてマイクロプログ
ラム及び漢字フオント・パターンの記憶のために用いら
れているが、読取り／書込み可能なダイナミツクRAM
（ランダム・アクセス・メモリ）と同様に益々高集積化
されている。FETを用いた通常のマスクROMは１つのメモ
リ・セル当り１ビツトを記憶するように、即ち、メモリ
・セルのFETが導通するか否かで２進１又は２進０を表
わすように、プログラムされているが、単位面積当りの
記憶データ量を増やすために、１つのメモリ・セル当り
２ビツト即ち４値を記憶する方法が種々提案されてい
る。
ラム及び漢字フオント・パターンの記憶のために用いら
れているが、読取り／書込み可能なダイナミツクRAM
（ランダム・アクセス・メモリ）と同様に益々高集積化
されている。FETを用いた通常のマスクROMは１つのメモ
リ・セル当り１ビツトを記憶するように、即ち、メモリ
・セルのFETが導通するか否かで２進１又は２進０を表
わすように、プログラムされているが、単位面積当りの
記憶データ量を増やすために、１つのメモリ・セル当り
２ビツト即ち４値を記憶する方法が種々提案されてい
る。
１つの従来の方法は例えば特公昭58-56199号公報に示
されるようにセルFETの巾（Ｗ）対長さ（Ｌ）の比（W/L
比）を４種類用い、これによつてセルFETのコンダクタ
ンスを変えてメモリ・セル当り２ビツトを記憶するもの
である。この方法は、閾値設定用のイオン注入を１回行
なうだけでよいため製造工程が簡単であるという利点が
あるが、セルによつてFETの寸法を変える必要があるか
ら、すべてのセルFETに最小設計ルールを適用すること
ができず、セル密度を上げることができないという欠点
がある。
されるようにセルFETの巾（Ｗ）対長さ（Ｌ）の比（W/L
比）を４種類用い、これによつてセルFETのコンダクタ
ンスを変えてメモリ・セル当り２ビツトを記憶するもの
である。この方法は、閾値設定用のイオン注入を１回行
なうだけでよいため製造工程が簡単であるという利点が
あるが、セルによつてFETの寸法を変える必要があるか
ら、すべてのセルFETに最小設計ルールを適用すること
ができず、セル密度を上げることができないという欠点
がある。
もう１つの方法は例えば特開昭56-153582号に示され
るようにセルFETに４種類の閾値を用いてセル当り２ビ
ツトの情報をプログラムするものである。各セルFETの
閾値の設定はイオン注入法によつて基板表面の不純物濃
度を変えることによつて行なわれる。この方法は、セル
FETに最小設計ルールを適用できるという利点がある
が、閾値をプログラムするために３段階のマスク／イオ
ン注入工程が必要であり、製造コスト及びターン・アラ
ウンド・タイムの点で問題がある。
るようにセルFETに４種類の閾値を用いてセル当り２ビ
ツトの情報をプログラムするものである。各セルFETの
閾値の設定はイオン注入法によつて基板表面の不純物濃
度を変えることによつて行なわれる。この方法は、セル
FETに最小設計ルールを適用できるという利点がある
が、閾値をプログラムするために３段階のマスク／イオ
ン注入工程が必要であり、製造コスト及びターン・アラ
ウンド・タイムの点で問題がある。
特公昭60-45508号公報はセルFETのソース側のチヤネ
ル領域部分及びドレイン側のチヤネル領域部分に選択的
にイオン注入を行なつてセル当り２ビツトを記憶するよ
うにした別のROM技術を示している。この技術は、最小
設計ルールを使用でき且つ１回のマスク／イオン注入工
程で製造できるという利点があるが、読取りの際にセル
FETのソースとドレインを入れ替えてセルFETを双方向で
動作させ、各方向で１ビツト（両方向で２ビツト）を読
取るものであるため、メモリ・アレイの列選択及び感知
構成が複雑になるという欠点がある。
ル領域部分及びドレイン側のチヤネル領域部分に選択的
にイオン注入を行なつてセル当り２ビツトを記憶するよ
うにした別のROM技術を示している。この技術は、最小
設計ルールを使用でき且つ１回のマスク／イオン注入工
程で製造できるという利点があるが、読取りの際にセル
FETのソースとドレインを入れ替えてセルFETを双方向で
動作させ、各方向で１ビツト（両方向で２ビツト）を読
取るものであるため、メモリ・アレイの列選択及び感知
構成が複雑になるという欠点がある。
C.発明が解決しようとする問題点 本発明の目的は、上述した従来技術の利点を保持し、
しかも上述の欠点を持たない、改良された多値FET ROM
を提供することである。
しかも上述の欠点を持たない、改良された多値FET ROM
を提供することである。
D.問題点を解決するための手段 本発明のROMメモリは行列状に配列されたメモリ・セ
ルのアレイを有する。各メモリ・セルは単一のFETより
なり、セルFETのゲート電極は行線（ワード線）に接続
され、ドレインはビツト・センス線に接続され、ソース
は列線に接続される。セルFETは４つの状態、即ち、半
導体基板と同じ導電型の拡散領域をチヤネル領域に含ま
ない状態、ドレイン領域に隣接するチヤネル領域部分に
のみ上記拡散領域を含む状態、ソース領域に隣接するチ
ヤネル領域部分にのみ上記拡散領域を含む状態、及び少
なくともドレイン領域及びソース領域に隣接する両方の
チヤネル領域部分に上記拡散領域を含む状態、の１つを
とるようにプログラムされる。ソース領域側の上記拡散
領域はセルFETの閾値に大きな影響を与え、ドレイン側
の上記拡散領域はコンダクタンスに大きな影響を与え
る。セルFETはビツト・センス線と列線との間で一方向
で動作し、プログラムされた状態に依存して４つの異な
る飽和電流のうちの１つを発生する。
ルのアレイを有する。各メモリ・セルは単一のFETより
なり、セルFETのゲート電極は行線（ワード線）に接続
され、ドレインはビツト・センス線に接続され、ソース
は列線に接続される。セルFETは４つの状態、即ち、半
導体基板と同じ導電型の拡散領域をチヤネル領域に含ま
ない状態、ドレイン領域に隣接するチヤネル領域部分に
のみ上記拡散領域を含む状態、ソース領域に隣接するチ
ヤネル領域部分にのみ上記拡散領域を含む状態、及び少
なくともドレイン領域及びソース領域に隣接する両方の
チヤネル領域部分に上記拡散領域を含む状態、の１つを
とるようにプログラムされる。ソース領域側の上記拡散
領域はセルFETの閾値に大きな影響を与え、ドレイン側
の上記拡散領域はコンダクタンスに大きな影響を与え
る。セルFETはビツト・センス線と列線との間で一方向
で動作し、プログラムされた状態に依存して４つの異な
る飽和電流のうちの１つを発生する。
E.実施例 第１図は本発明によるメモリ・セルを用いたメモリ・
セル・アレイを示し、第２図はメモリ・セル当り２ビツ
トを記憶するために本発明で用いられる４種類のセルFE
Tの断面構造を示している。第１図のメモリ・アレイは
３行４列のメモリ・セルを含み、各メモリ・セルは１つ
のＮチヤネルFETで構成されている。各セル行のFETのゲ
ートは行選択線であるワーク線WL1〜WL3に夫々共通に接
続され、各セル列のFETのドレインはビツト・センス線B
L1、BL2に、ソースは列選択線CL1〜CL3に接続されてい
る。ビツト・センス線BL1、BL2は隣り合う１対のセル列
によつて共有され、中間部の列選択線CL2は隣接する１
対のセル列によつて共有されている。もつと多数のセル
列を含む場合は同様にビツト・センス線及び引選択線を
交互に配列すればよい。第２図のアレイ構成そのものは
公知のものである。
セル・アレイを示し、第２図はメモリ・セル当り２ビツ
トを記憶するために本発明で用いられる４種類のセルFE
Tの断面構造を示している。第１図のメモリ・アレイは
３行４列のメモリ・セルを含み、各メモリ・セルは１つ
のＮチヤネルFETで構成されている。各セル行のFETのゲ
ートは行選択線であるワーク線WL1〜WL3に夫々共通に接
続され、各セル列のFETのドレインはビツト・センス線B
L1、BL2に、ソースは列選択線CL1〜CL3に接続されてい
る。ビツト・センス線BL1、BL2は隣り合う１対のセル列
によつて共有され、中間部の列選択線CL2は隣接する１
対のセル列によつて共有されている。もつと多数のセル
列を含む場合は同様にビツト・センス線及び引選択線を
交互に配列すればよい。第２図のアレイ構成そのものは
公知のものである。
各メモリ・セルのFETは、第２図に示すように、セルF
ETのチヤネル領域に４種類のP+不純物拡散パターンの１
つを与えることによつてプログラムされる。これらの４
種類の拡散パターンは、（Ａ）チヤネル領域にP+拡散領
域を含まない場合、（Ｂ）ドレイン20側のチヤネル領域
部分にのみP+拡散領域30を含む場合、（Ｃ）ソース22側
のチヤネル領域部分にのみP+拡散領域32を含む場合、及
び（Ｄ）少なくともドレイン側及びソース側の両方のチ
ヤネル領域部分にP+拡散領域を含む場合であるが、この
場合は、第２図（Ｄ）に示すようにチヤネル領域全体に
連続したP+拡散領域34を設けてもよく、又は２つの分離
したP+拡散領域を設けることもできる（後者の場合はP+
領域30及び32の両方を含む形に対応する）。これら４種
類のメモリ・セルは、第１図では夫々Ａ、Ｂ、Ｃ、Ｄで
示されている。なお、第２図において、24はゲート絶縁
層、26はワード線に接続されるゲート電極である。
ETのチヤネル領域に４種類のP+不純物拡散パターンの１
つを与えることによつてプログラムされる。これらの４
種類の拡散パターンは、（Ａ）チヤネル領域にP+拡散領
域を含まない場合、（Ｂ）ドレイン20側のチヤネル領域
部分にのみP+拡散領域30を含む場合、（Ｃ）ソース22側
のチヤネル領域部分にのみP+拡散領域32を含む場合、及
び（Ｄ）少なくともドレイン側及びソース側の両方のチ
ヤネル領域部分にP+拡散領域を含む場合であるが、この
場合は、第２図（Ｄ）に示すようにチヤネル領域全体に
連続したP+拡散領域34を設けてもよく、又は２つの分離
したP+拡散領域を設けることもできる（後者の場合はP+
領域30及び32の両方を含む形に対応する）。これら４種
類のメモリ・セルは、第１図では夫々Ａ、Ｂ、Ｃ、Ｄで
示されている。なお、第２図において、24はゲート絶縁
層、26はワード線に接続されるゲート電極である。
本発明のROMの特徴は、各セルFETがビツト・センス線
BLと列線CLとの間で一方向で動作して４つの異なる電流
の１つを与えるように、P+拡散領域をチヤネル領域に選
択的に設けるようにしたことである。各セルFETは同じ
寸法を有し且つ各P+拡散領域は同じ不純物濃度を持つこ
とができるから、最小設計ルールを用いて１回のフオト
リソグラフイツク・マスキング/P+イオン注入工程で製
造できる。しかもセルFETは一方向で動作するから、上
記特公昭60-45508号公報のような複雑な列選択／感知構
成を必要としない。
BLと列線CLとの間で一方向で動作して４つの異なる電流
の１つを与えるように、P+拡散領域をチヤネル領域に選
択的に設けるようにしたことである。各セルFETは同じ
寸法を有し且つ各P+拡散領域は同じ不純物濃度を持つこ
とができるから、最小設計ルールを用いて１回のフオト
リソグラフイツク・マスキング/P+イオン注入工程で製
造できる。しかもセルFETは一方向で動作するから、上
記特公昭60-45508号公報のような複雑な列選択／感知構
成を必要としない。
次に、本発明の原理について説明する。本発明は、ソ
ース側のチヤネル領域部分のP+拡散領域32によつて主と
してセルFETの閾値を制御し、ドレイン側のチヤネル領
域部分のP+拡散領域30によつて主としてセルFETの飽和
ドレイン電流、換言すれば、コンダクタンスを制御し、
これらの組合せを適正に設定することにより、一方向で
４つの飽和電流の１つを発生できるようにしたものであ
る。飽和電流はチヤネル領域のP+拡散領域の有無、位
置、濃度及び長さに依存するから、上述のP+拡散領域の
パターンをプログラムすることにより一方向で４種の飽
和電流値を発生することができる。
ース側のチヤネル領域部分のP+拡散領域32によつて主と
してセルFETの閾値を制御し、ドレイン側のチヤネル領
域部分のP+拡散領域30によつて主としてセルFETの飽和
ドレイン電流、換言すれば、コンダクタンスを制御し、
これらの組合せを適正に設定することにより、一方向で
４つの飽和電流の１つを発生できるようにしたものであ
る。飽和電流はチヤネル領域のP+拡散領域の有無、位
置、濃度及び長さに依存するから、上述のP+拡散領域の
パターンをプログラムすることにより一方向で４種の飽
和電流値を発生することができる。
P-シリコン基板の不純物濃度を１×1015/cm3、P+拡散
領域30、32、34の不純物濃度を２×1017/cm3、P+領域3
0、32、34の接合深さを0.22μ、ゲート長を1.0μ、P+領
域30、32の長さを0.15μ、ゲートのシリコン酸化物層の
厚さを250Åとし、第２図（Ａ）、（Ｂ）、（Ｃ）及び
（Ｄ）の飽和電流を夫々I1、I2、I3、I4とした時、I1:I
2:I3:I4＝1:0.672:0.424:0.280の電流比が得られる。
領域30、32、34の不純物濃度を２×1017/cm3、P+領域3
0、32、34の接合深さを0.22μ、ゲート長を1.0μ、P+領
域30、32の長さを0.15μ、ゲートのシリコン酸化物層の
厚さを250Åとし、第２図（Ａ）、（Ｂ）、（Ｃ）及び
（Ｄ）の飽和電流を夫々I1、I2、I3、I4とした時、I1:I
2:I3:I4＝1:0.672:0.424:0.280の電流比が得られる。
P+拡散領域30、32、34は同じ不純物濃度を持つことが
できるから、各セルのプログラミングは１回のマスキン
グ及びホウ素イオン注入で行なうことができる。本発明
のROMメモリ・アレイは任意の周知のFET製造技術にP+チ
ヤネル・イオン注入工程を付加することにより製造する
ことができる。例えば、P-シリコン基板の非装置領域に
半埋込みフイールド酸化物領域を形成し、基板表面に、
ゲート誘導体となるシリコン酸化物層を形成し、必要に
応じてホウ素をイオン注入して基本の閾値を調整した
後、P+拡散領域30、32、34に対応する位置に開孔を有す
るレジスト・マスクを形成してホウ素をイオン注入し、
しかる後、ワード線として働くポリシリコン・ゲート電
極を形成し、ポリシリコン・ゲート電極及びフイールド
酸化物領域をマスクとして用いてヒ素をイオン注入する
ことによりN+ドレイン領域20及びソース領域22を形成す
る。ホウ素は30〜130KeVで１×1013〜５×1014イオン/c
m2でイオン注入される。
できるから、各セルのプログラミングは１回のマスキン
グ及びホウ素イオン注入で行なうことができる。本発明
のROMメモリ・アレイは任意の周知のFET製造技術にP+チ
ヤネル・イオン注入工程を付加することにより製造する
ことができる。例えば、P-シリコン基板の非装置領域に
半埋込みフイールド酸化物領域を形成し、基板表面に、
ゲート誘導体となるシリコン酸化物層を形成し、必要に
応じてホウ素をイオン注入して基本の閾値を調整した
後、P+拡散領域30、32、34に対応する位置に開孔を有す
るレジスト・マスクを形成してホウ素をイオン注入し、
しかる後、ワード線として働くポリシリコン・ゲート電
極を形成し、ポリシリコン・ゲート電極及びフイールド
酸化物領域をマスクとして用いてヒ素をイオン注入する
ことによりN+ドレイン領域20及びソース領域22を形成す
る。ホウ素は30〜130KeVで１×1013〜５×1014イオン/c
m2でイオン注入される。
P+拡散領域30、32、34のためのホウ素の濃度が高すぎ
ると、第２図（Ａ）の場合のセル電流I1と（Ｂ）、
（Ｃ）、（Ｄ）の場合のセル電流I2、I3、I4との電流差
が大きくなる反面、I2、I3、I4相互間の電流差が小さく
なり、逆にホウ素の濃度が低すぎると電流I1、I2、I3、
I4相互間の電流差が小さくなり、感知電流の弁別が困難
になるので、P+拡散領域30、32、34のホウ素濃度は１×
1017〜１×1018/cm3が好ましく、特に１〜２×1017/cm3
が好ましい。
ると、第２図（Ａ）の場合のセル電流I1と（Ｂ）、
（Ｃ）、（Ｄ）の場合のセル電流I2、I3、I4との電流差
が大きくなる反面、I2、I3、I4相互間の電流差が小さく
なり、逆にホウ素の濃度が低すぎると電流I1、I2、I3、
I4相互間の電流差が小さくなり、感知電流の弁別が困難
になるので、P+拡散領域30、32、34のホウ素濃度は１×
1017〜１×1018/cm3が好ましく、特に１〜２×1017/cm3
が好ましい。
ソース、ドレイン領域の不純物濃度は通常1020/cm3の
オーダであり、P+領域30、32、34のホウ素濃度はソー
ス、ドレインの不純物濃度に比べて非常に低く、ホウ素
がソース、ドレイン領域に侵入しても実質的影響を与え
ないから、P+領域30のためのマスク開孔がドレイン領域
20の左側の一部領域を含み、P+領域32のためのマスク開
孔がソース領域22の右側の一部領域を含み、またP+領域
34のためのマスク開孔がドレイン領域の左側の一部及び
ソース領域の右側の一部を含むようにマスク開孔を大き
く形成することができ、従つてフオトリソグラフイ上の
分解能による制限を受けずに注入用レジスト・マスクを
形成することができる。
オーダであり、P+領域30、32、34のホウ素濃度はソー
ス、ドレインの不純物濃度に比べて非常に低く、ホウ素
がソース、ドレイン領域に侵入しても実質的影響を与え
ないから、P+領域30のためのマスク開孔がドレイン領域
20の左側の一部領域を含み、P+領域32のためのマスク開
孔がソース領域22の右側の一部領域を含み、またP+領域
34のためのマスク開孔がドレイン領域の左側の一部及び
ソース領域の右側の一部を含むようにマスク開孔を大き
く形成することができ、従つてフオトリソグラフイ上の
分解能による制限を受けずに注入用レジスト・マスクを
形成することができる。
第２図（Ｄ）の連続したP+領域34の代わりに２つの分
離したP+領域を用いる場合は、ポリシリコン・ゲート電
極及びソース、ドレイン領域を形成した後に最終段階で
プログラミングを行なうことができる。この場合は、チ
ヤネル領域に隣接したドレイン領域端部あるいはソース
領域端部又はその両方を露出する開孔を形成するように
レジスト・マスクをパターニングしてホウ素をイオン注
入し、熱拡散処理をすればよい。ホウ素はドレイン領
域、ソース領域に直接注入されるが、ホウ素はヒ素より
もはるかに拡散速度が速いから、熱処理によつてチヤネ
ル領域内へ横方向に拡散し、P+領域30、P+領域32、及び
これらの両者を含む拡散パターンを同時に形成すること
が可能である。この場合、ポリシリコン・ゲートを注入
マスクの一部として使用できるからマスク開孔の寸法を
大きくすることができ、フオトリソグラフイ上の分解能
による制約を緩和することができる。１つのセルにP+領
域30及び32の両方を含ませる場合は、ソース、ドレイン
領域端部の両方を露出する単一のマスク開孔を使用でき
る。
離したP+領域を用いる場合は、ポリシリコン・ゲート電
極及びソース、ドレイン領域を形成した後に最終段階で
プログラミングを行なうことができる。この場合は、チ
ヤネル領域に隣接したドレイン領域端部あるいはソース
領域端部又はその両方を露出する開孔を形成するように
レジスト・マスクをパターニングしてホウ素をイオン注
入し、熱拡散処理をすればよい。ホウ素はドレイン領
域、ソース領域に直接注入されるが、ホウ素はヒ素より
もはるかに拡散速度が速いから、熱処理によつてチヤネ
ル領域内へ横方向に拡散し、P+領域30、P+領域32、及び
これらの両者を含む拡散パターンを同時に形成すること
が可能である。この場合、ポリシリコン・ゲートを注入
マスクの一部として使用できるからマスク開孔の寸法を
大きくすることができ、フオトリソグラフイ上の分解能
による制約を緩和することができる。１つのセルにP+領
域30及び32の両方を含ませる場合は、ソース、ドレイン
領域端部の両方を露出する単一のマスク開孔を使用でき
る。
第１図のメモリ・アレイにおいて、メモリ・セルの読
取りは、ビツト・センス線を高レベルにした状態で、選
択された１つの列線を低レベルにし、セルFETを飽和動
作させることにより行なわれる。選択されたメモリ・セ
ルに接続されたビツト・センス線には４つの異なる電流
の１つが発生され、ビツト・センス線に接続された感知
回路（図示せず）によつて検出される。
取りは、ビツト・センス線を高レベルにした状態で、選
択された１つの列線を低レベルにし、セルFETを飽和動
作させることにより行なわれる。選択されたメモリ・セ
ルに接続されたビツト・センス線には４つの異なる電流
の１つが発生され、ビツト・センス線に接続された感知
回路（図示せず）によつて検出される。
感知回路は電流検出方式でも電圧検出方式でもよく、
このような検出は従来周知の任意の回路で実施できるの
で詳しい説明は省略するが、例えば、電流検出方式の場
合は、４つの電流I1、I2、I3、I4に対して、I1＞Ir1＞I
2＞Ir2＞I3＞Ir3＞I4となるような３つの基準電流値I
r1、Ir2、Ir3を設定し、３つの電流比較器で各基準電流
値と感知されるセル電流とを比較することにより行なう
ことができる。
このような検出は従来周知の任意の回路で実施できるの
で詳しい説明は省略するが、例えば、電流検出方式の場
合は、４つの電流I1、I2、I3、I4に対して、I1＞Ir1＞I
2＞Ir2＞I3＞Ir3＞I4となるような３つの基準電流値I
r1、Ir2、Ir3を設定し、３つの電流比較器で各基準電流
値と感知されるセル電流とを比較することにより行なう
ことができる。
比較結果はデータ・デコーダにより簡単に２ビツトに
変換できる。例えば、第２図の（Ａ）のセルが２ビツト
“00"を表わし、（Ｂ）が“01"、（Ｃ）が“10"、
（Ｄ）が“11"を表わすものとすれば、３つの電流比較
器のすべてが出力を発生した時２ビツト出力“00"を発
生し、Ir2及びIr3の比較器が出力を発生した時“01"を
発生し、Ir3の比較器のみが出力を発生した時“10"を発
生し、すべての比較器から出力が発生されない時“11"
を発生するようにデータ・デコーダを構成すればよい。
変換できる。例えば、第２図の（Ａ）のセルが２ビツト
“00"を表わし、（Ｂ）が“01"、（Ｃ）が“10"、
（Ｄ）が“11"を表わすものとすれば、３つの電流比較
器のすべてが出力を発生した時２ビツト出力“00"を発
生し、Ir2及びIr3の比較器が出力を発生した時“01"を
発生し、Ir3の比較器のみが出力を発生した時“10"を発
生し、すべての比較器から出力が発生されない時“11"
を発生するようにデータ・デコーダを構成すればよい。
F.発明の効果 本発明のROMのセルFETは同じ寸法で形成できるから最
小設計ルールを用いて高密度に製造でき、また記憶デー
タのプログラミングは１回のマスク工程で行なうことが
できるからターン・アラウンド・タイムが短く且つ製造
コストが安く、しかも一方向で２ビツトを読取ることが
できるから列選択／感知構成が簡単になり、非常に大き
な効果を実現することができるものである。
小設計ルールを用いて高密度に製造でき、また記憶デー
タのプログラミングは１回のマスク工程で行なうことが
できるからターン・アラウンド・タイムが短く且つ製造
コストが安く、しかも一方向で２ビツトを読取ることが
できるから列選択／感知構成が簡単になり、非常に大き
な効果を実現することができるものである。
第１図は本発明によるメモリ・セルを用いたROMメモリ
・アレイを示す図である。 第２図は本発明で用いられる４種類のメモリ・セルの断
面構造を示す図である。
・アレイを示す図である。 第２図は本発明で用いられる４種類のメモリ・セルの断
面構造を示す図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｇ１１Ｃ 17/00 ３０１ Ａ
Claims (1)
- 【請求項１】一導電型の半導体基板に行列状に形成され
たメモリ・セルのアレイを含み、各メモリ・セルが、行
選択線に接続されたゲート電極、上記基板に形成され且
つビツト・センス線に接続された上記基板と反対導電型
のドレイン領域、及び上記基板に形成され且つ列選択線
に接続された上記基板と反対導電型のソース領域を有す
る単一のFETで構成されている読取り専用メモリであつ
て、 各上記メモリ・セルのFETは、上記基板と同じ導電型を
有し且つ上記基板よりも高い不純物濃度を有する拡散領
域をチヤネル領域に含まない第１の状態、上記拡散領域
を上記ドレイン領域側のチヤネル領域部分にのみ含む第
２の状態、上記拡散領域を上記ソース領域側のチヤネル
領域部分にのみ含む第３の状態、及び上記拡散領域を少
なくとも上記ドレイン領域側及びソース領域側の両方の
チヤネル領域部分に含む第４の状態のうちの１つの状態
を与えられており、上記ビツト・センス線と上記列選択
線との間で一方向で動作して４つの異なる飽和電流のう
ちの１つを流すように構成されていることを特徴とする
読取り専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28229187A JPH0821634B2 (ja) | 1987-11-10 | 1987-11-10 | 読取り専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28229187A JPH0821634B2 (ja) | 1987-11-10 | 1987-11-10 | 読取り専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01143255A JPH01143255A (ja) | 1989-06-05 |
| JPH0821634B2 true JPH0821634B2 (ja) | 1996-03-04 |
Family
ID=17650511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28229187A Expired - Lifetime JPH0821634B2 (ja) | 1987-11-10 | 1987-11-10 | 読取り専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821634B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2679673B2 (ja) * | 1995-04-20 | 1997-11-19 | 日本電気株式会社 | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4322823A (en) * | 1980-03-03 | 1982-03-30 | International Business Machines Corp. | Storage system having bilateral field effect transistor personalization |
| JPS6020565A (ja) * | 1983-07-13 | 1985-02-01 | Mitsubishi Electric Corp | 半導体装置 |
| JPS60201594A (ja) * | 1984-03-23 | 1985-10-12 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
-
1987
- 1987-11-10 JP JP28229187A patent/JPH0821634B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01143255A (ja) | 1989-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5081052A (en) | ROM and process for producing the same | |
| JP3376204B2 (ja) | 半導体装置 | |
| KR980006413A (ko) | 낸드셀 어레이 | |
| US5469397A (en) | Semiconductor memory device with a reference potential generator | |
| KR940027178A (ko) | 반도체 기억장치 및 그 제조방법 | |
| US5556800A (en) | Method of manufacturing a mask read only memory (ROM) for storing multi-value data | |
| JPS6061998A (ja) | リ−ドオンリメモリ用セル | |
| EP0417484B1 (en) | Semiconductor memory device and process for making the same | |
| JPS5814748B2 (ja) | ランダムアクセスメモリ用半導体装置 | |
| JPH07226446A (ja) | 半導体装置及びその製造方法 | |
| US4208727A (en) | Semiconductor read only memory using MOS diodes | |
| JPH0222546B2 (ja) | ||
| US5796149A (en) | Semiconductor memory using different concentration impurity diffused layers | |
| KR100295135B1 (ko) | 멀티-비트 셀 구조를 갖는 비휘발성 메모리 장치 | |
| US5561624A (en) | Read-only-memory array with coding after metallization | |
| JPH0821634B2 (ja) | 読取り専用メモリ | |
| US6780716B2 (en) | Chip differentiation at the level of a reticle | |
| KR20050118021A (ko) | 비대칭 ｓｒａｍ 소자 및 그 제조방법 | |
| JP3426424B2 (ja) | 半導体記憶装置及びその製造方法 | |
| KR100243827B1 (ko) | 플랫 nor형 마스크 rom | |
| GB2261090A (en) | String select arrangement in read only memory | |
| EP0902478A1 (en) | Multi-level memory array with channel bias algorithm | |
| US6479874B2 (en) | Semiconductor memory device having multilevel memory cell and method of manufacturing the same | |
| JP3179257B2 (ja) | 半導体装置の製造方法 | |
| JP3133907B2 (ja) | 半導体装置の製造方法 |