JPS60201594A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS60201594A
JPS60201594A JP59054286A JP5428684A JPS60201594A JP S60201594 A JPS60201594 A JP S60201594A JP 59054286 A JP59054286 A JP 59054286A JP 5428684 A JP5428684 A JP 5428684A JP S60201594 A JPS60201594 A JP S60201594A
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memory element
memory
threshold voltage
data
line
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JP59054286A
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Shinko Ogata
尾方　真弘
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Hitachi Ltd
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Hitachi Ltd
Hitachi Microcomputer Engineering Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体集積回路技術さらには半導体記憶装
置に適用して有効な技術に関し、例えば読出し専用の半
導体メモリに利用して有効な技術に関する。
［背景技術］ マスクＲＯＭと呼ばれる読出し専用の半導体メモリにお
けるデータの書込み方式おしては、■メモリ素子となる
ＭＯＳＦＥＴのゲート酸化膜の厚みを異ならせる方式、
■メモリ素子のチャンネル部への選択的イオン打込みに
よる方式、■メモリ素子のソースまたはドレイン領域と
アルミ配線との接続のためのコンタクトホールの有無に
よる方式、■メモリ素子のソース領域とトレイン領域と
を選択的に短絡する方式等が知られている。
このうち、■のチャンネル部への選択的イオン打込みに
よるデータの書込み方式を用いたマスクＲＯＭについて
は１例えば本発明者らが特願昭５７−９７８２５号等に
おいて出願している。
しかしながら従来のマスクＲＯＭにおけるデータの書込
み方式は、いずれも一つのメモリ素子に対し一つのデー
タを対応させて書き込むのを基本としていた。そのため
、１ＭビットのマスクＲＯＭように記憶容量が大きくな
るに従って、メモリアレイの占める面積が増大してしま
い、チップサイズが大型化して歩留まりが低下するとい
う問題点があった。
［発明の目的］ この発明の目的は、メモリアレイの占有面積を増大させ
ることなく、従来と同一の加工精度のプロセスによって
記憶容量を２倍程度に増大させ、メモリの大容量化に判
なうチップサイズの増大を抑えることができるようにし
た半導体集積回路技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
すなわち、メモリ素子となるＭＯＳＦＥＴはソースおよ
びドレインのとり方によってのしきい値電圧が異なるよ
うに形成できることを知得し、このようにしきい値電圧
が方向性を有するようにされたＭＯＳＦＥＴをメモリ素
子として利用するとともに、メモリ素子のソースおよび
ドレインに接続されるデータ線をセレクト線もしくはビ
ット線のいずれにも使用できるようにして、読出し方向
をしきい値電圧の方向性に合わせて自由に変えられるよ
うに構成することによって、一つのメモリ素子に二つの
データを記憶させることができるようにし、これによっ
てメモリアレイの占有面積を増大させることなく記憶容
量を増大させ、チップサイズの低減を図るという上記目
的を達成するものである。
以下この発明を実施例とともに詳細に説明する。
［実施例］ 第１図は、本発明をマスクＲＯＭに適用した場合の一実
施例を示す。
図において、１はしきい値電圧が方向性を有するように
されたＭＯＳＦＥＴ、すなわちいずれをドレインもしく
はソースとするかによってしきい値電圧が異なるように
形成可能なＭＯＳＦＥＴからなるメモリ素子Ｍｌ　１　
、　Ｍｌ　２　、　°°”Ｍｌ　ｎ　ａ。
Ｍｚ１．Ｍ２２．°°”Ｍｚ　ｎ　；　〜Ｍｍ１ｔ　Ｍ
ｍ２　ｔ・・・・Ｍｍｎがマトリックス状に配設されて
なるメモリアレイである。
このメモリアレイ１内には、適当な間隔をおいて、縦方
向および横方向にそれぞれｎ本のワード線Ｗ１．Ｗ２．
・・・・Ｗｎと（ｍ＋１）本のデータ線Ｄｉ　ｙ　Ｄ２
　ｙ・・・・Ｄｍ＋１が配設されている。
そして、各ワード線Ｗ１〜Ｗｎには、縦方向に配列され
たメモリ素子列Ｍ１１．Ｍｚ１．・・・・Ｍｍｌ　〜Ｍ
ｌ　ｎ、Ｍｚ　ｎ、”・・Ｍｍｎのゲート端子がそれぞ
れ接続されている。また、上記各データ線Ｄ１〜Ｄ　ｍ
　＋　１には、横方向に配列されたメモリ素子行Ｍｌ　
ｘ　ｖ　Ｍｚ　２　＃　・・・・Ｍｎ　１〜Ｍｍｌ　、
　Ｍｎ２ｙ・・・・Ｍ　ｍ　ｎのソースおよびドレイン
端子が接続されている。つまり、データ線り、には第１
行目のメモリ素子（ＭＯＳ　Ｆ　Ｅ　Ｔ）　Ｍ、ｘ〜Ｍ
１ｎのソース（ドレイン）が接続され、データ線Ｄ２に
は第１行目のメモリ素子Ｍ１１〜Ｍ１ｎのドレイン（ソ
ース）と第２行目のメモリ素子Ｍ２゜〜Ｍ２ｎのソース
（ドレイン）が接続される。このようにして、データ線
Ｄ２〜Ｄｍには、その両側に配置された２つのメモリ素
子行の各ＭＯ８ＦＥＴのソースとドレインが共通に接続
されるようにされている。なお、最後のデータ線Ｄ　ｍ
　＋　１にはメモリ素子行の各Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　
Ｍ　ｍ　１〜Ｍ　ｍ　ｎのドレイン（ソース）が接続さ
れている。
２は、外部から供給されるＸ系のアドレス信号Ａｘｉを
受けて、内部回路に適したレベルの内部相補アドレス信
号ａｘｉ、ａｘｉを形成するＸアドレスバッファである
。このＸアト゛レスバッファ２から出力された内部相補
アドレス信号ａｘｉ。
ａｘｉはＸデコーダ３に供給されてデコードされ、上記
ワード線Ｗ１〜Ｗｎのうちアドレス信号Ａｘｉに対応さ
れた一本のワード線を選択レベルにさせるようになって
いる。
４は、外部から供給されるＹ系のアドレス信号Ａｙｉを
受けて、内部回路に適したレベルの内部相補アドレス信
号ａｙｉ、ａｙｉを形成するＹアドレスバッファである
。このＹアドレスバッファ４から出力された内部相補ア
ドレス信号ａｙｉ。
ａｙｉは、デコーダ回路５とＹデコーダ６とに供給され
るようにされている。
デコーダ回路５は、内部相補アドレス信号ａｙｉ、ａｙ
ｉを受けてアドレスＡｙｉに対応された一つのデータ線
をセレクト線として選択し、ロウレベルにさせるととも
に、他のすべてのデータ線をハイレベルにプリチャージ
させる。一方、Ｙデコーダ６は、内部相補アドレス信号
ａｙｉ、ａｙｉを受けて適当な選択信号φｓｊを形成し
、スイッチ回路７へ出力する６ スイッチ回路７は、例えば上記各データ線Ｄ１〜Ｄ　ｍ
　＋　１ごとに設けられたＭＯＳＦＥＴ等により構成さ
れており、上記Ｙデコーダ６から供給される選択信号φ
ｓｊによって、アドレス信号Ａｙｉに対応された一つの
データ線を選択してセンスアンプ８に接続させる。
この場合、選択信号φｓｊによって選択されるデータ線
は、そのとき上記デコーダ回路５によって選択レベルに
されているデータ線に隣接した両側の２つのデータ線の
いずれか一方である。このようにして、一対のデータ線
が選択され、一方がセレクト線としてロウレベルにされ
、他方がビット線としてセンスアンプ８に接続されるこ
とにより、一つのメモリ素子行が選択される。
しかも、この実施例では、すべてのデータ線り、〜Ｄ　
ｍ　＋　１がセレクト線およびビット線のいずれにもな
れるように構成されており、選択されたメモリ素子行が
同一であっても、そのメモリ素子のソースおよびドレイ
ンが接続されている一対のデータ線のうちいずれがセレ
クト線にされ、いずれがビット線にされているかによっ
て、選択されたメモリ素子の読出し方向すなわち読出し
電流が流れる方向が異なるようにされている。
例えば、今、データ線Ｄ２がデコーダ回路５によって選
択されてロウレベルにされている状態で、Ｙデコーダ６
によってスイッチ回路７内のデータ線Ｄ３に設けられた
ＭＯＳスイッチがオンされたと仮定する。するとこのと
きＸデコーダ３によってハイレベルにされている一本の
ワード線に接続されたメモリ素子（ＭＯＳＦＥＴ）のし
きい値電圧が選択レベルよりも低くされていると、それ
がオンされてビット線としてのデータ線Ｄ３からセレク
ト線としてのデータ線Ｄ２に向かって電流が流される。
そのため、スイッチ回路７によってデータ線Ｄ３に接続
されたセンスアンプ８が、選択されたメモリ素子に電流
が流されたか否かを検出してデータの＃　Ｑ　ＩＩ、′
１″を判定し、読み出しを行なう。
一方、上記と同じメモリ素子行Ｍ２１〜Ｍ２ｎが選択さ
れる場合でも上記とは逆に、データ線Ｄ３がデコーダ回
路５によってセレクト線としてロウレベルにされ、かつ
データ線Ｄ２がビット線としてハイレベルにプリチャー
ジされてスイッチ回路７によってセンスアンプ８に接続
される場合がある。この場合には、そのとき、Ｘデコー
ダ３によってハイレベルにされている一本のワード線に
接続されたメモリ素子のしきい値電圧が選択レベルより
も低くされていると、それがオンされてビット線として
のデータ線Ｄ２からセレクト線としてデータ線Ｄ３に向
かって電流が流される。これがセンスアンプ８によって
検出されることによりデータの読出しが行なわれる。
しかして、この場合、各メモリ素子Ｍ１１〜Ｍｍｎは前
述したように読出し方向（電流が流れる方向）によって
、しきい値電圧が異なるように形成可能にされたものが
用いられている。つまり、各メモリ素子は、例えばメモ
リ素子Ｍ２１〜Ｍ２ｎに着目して考えてみると、データ
線Ｄ２がセレクト線としてロウレベルにされたとき、選
択されているメモリ素子がオン状態にされたとしても、
データ線Ｄ３がセレクト線としてロウレベルにされたと
きオン状態にされないように、そのメモリ素子のしきい
値電圧に方向性を持たせて形成できるようにされている
。
従って、例えばメモリ素子Ｍ２．〜Ｍ２ｎは、そのゲー
トがハイレベルにされて選択されているとき、■データ
線Ｄ２側からＤ３側へ向かって電流が流れることができ
るとともに、データ線Ｄ３側からＤ２側へ向かって電流
が流れることができるもの、■データ線Ｄ２側からＤ３
側へ向かう電流のみ流れるもの、■データ線Ｄ３側から
Ｄ２側へ向かう電流のみ流れるものと、■いずれの方向
にも電流が流れないものとに区別できるようにしきい値
電圧を設定することができる。
そのため、メモリアレイ１内の各メモリ素子Ｍ１１−Ｍ
ｍ　ｎは、それぞれ”　Ｑ　ＩＺ　１１１．″のデータ
を２つずつ記憶することができる。しかも、上記実施例
の回路によって各メモリ素子に記憶された２つのデータ
を異なるアドレス信号によって別々に読み出すことがで
きる。
その結果、従来のように一つのメモリ素子に一つのデー
タのみを記憶させておく方式に比べて、メモリアレイの
記憶容量を占有面積を増大させることなく２倍にしてや
ることができる。
上記のように、電流の流される方向によってしきい値電
圧が異なるようにされることにより、し素手は、例えば
ＭＯＳＦＥＴのドレインもしくはソース領域の一方の領
域を二重構造にするなどの方法により実現することがで
きる。
そこで、ＭＯＳＦＥＴのドレインもしくはソース領域の
一方の領域を二重構造にしたものを例にして、第２図を
用いてしき値電圧が方向性を有するようになる理由につ
いて説明する。
同図には、Ｎチャンネル型ＭＯ３ＦＥＴの構造が示され
ており、Ｐ−型の半導体基板１１の主面上にゲート酸化
膜１２を介して形成されたグー１−電極１３の両側の基
板主面には、ソースもしくはドレインとなるＮ中型領域
１４ａ、１４．ｂが設けられている。そして、この実施
例では、特に制限されないが、図においてゲート電極１
３の右側に位置するＮ＋型領領域１４ｂ周囲に、予めＮ
中型領域１４ｂの形成前にイオン打込み等によって、基
板１１と同じ導電型でかつこれよりも濃度の高いＰ＋型
拡散層１５が形成され、このＰ＋型拡散層１５内にＮ＋
型領領域１４ｂ形成されることにより、二重構造とされ
ている。
上記のようなＭＯ５ＦＥＴ構造において１例えば左側の
Ｎ＋型領領域１４ａグランド（０ボルト）に接続して、
右側のＮ＋型領領域１４ｂ正の電圧ＶＤ（以下ドレイン
電圧と称する）を印加する。
すなわち、Ｎ＋型領領域１４ａソース領域とし、またＮ
＋型領領域１４ｂドレイン領域とした場合を考える。す
ると、ドレイン電圧ＶＤによってＮ１型領域１４ｂとＰ
＋型拡散層１５との境界部の空乏層が拡げられるが、こ
のとき、トレイン電圧ＶＤとＮ＋型領領域１４ｂ の不純物濃度を適当に設定しておくことにより、空乏層
が同図に鎖線Ａで示すようにＰ＋型拡散層１５の外側ま
で広がるようにさせることができる。
また、この状態で、ゲート電極１３に適当な正の電圧（
以下ゲート電圧と称する）が印加されると、ゲート酸化
膜下に空乏層が形成される。このとき、ゲート酸化膜１
２中の電界の向きがドレイン電圧の影響でドレイン側と
ソース側とで逆になることにより、チャンネルのソース
側で反転層が形成され、ドレイン側へ向って延びてくる
。そして、反転層がトレイン側の空乏層に達すると、反
転層を流れてきた電子は空乏層を通過してドレイン領域
（１　４　ｂ）に倒達するため、ドレイン電流が流れる
ことになる。
一方、上記第２図のＭＯ８ＦＥＴ構造において、右側の
Ｎ＋型領領域１４ｂグランドに接続し、左側のＮ＋型領
領域１４ａ正の電圧ＶＤを印加した場合、すなわちＮ＋
型領領域１４ａドレインとし、Ｎ＋型領領域１４ｂソー
スとした場合を考える。
すると、この場合には、ドレインたるＮ＋型領領域１４
ａは、第２図に比べて空乏層の拡がりは大きくなるが、
反転層が形成されるソース側のＮ＋型領領域１４ｂは、
空乏層の幅が狭くなり、Ｐ＋型拡散層１５と基板１との
境界よりも内側に来るようになる。
そのため、Ｎ＋型領領域１４ｂ 層１５のゲート酸化膜１２に接するチャンネル部に反転
層が形成されにくくなる。つまり、第２図に示すように
，Ｎ中型領域１４ｂをドレインとした場合に比べて、Ｎ
＋型領領域１４ｂソースとした場合の方がゲートしきい
値電圧が高くされる。
その結果、第２図の構造のＭＯＳＦＥＴは、しきい値電
圧が方向性を有するようにされるのである。なお、第２
図の構造のＭＯＳＦＥＴについては、本発明者らによる
実験の結果、確かにしきい値電圧が方向によって異なる
ことが確認された。
従って、上記のごとくしきい値電圧が方向性を持つよう
に構成することができる第２図に示すようなＭＯ８ＦＥ
Ｔ構造を用いて、例えば、第３図（Ａ）〜（Ｄ）に示す
ように４種類の構造のＭＯＳＦＥＴをメモリ素子として
構成してやることにより、一つのメモリ素子に対し２つ
のデータを記憶させることができるようになる。
すなわち、第３図（Ａ）のように従来と同じ構造にされ
たメモリ素子は、Ｎ＋型領領域１４ａ１４ｂのいずれを
ソースまたはドレインにしても双方向ともしきい値電圧
は低く、２値信号のＩＩ　ＯＮ１とｔｚ　Ｏｎなるデー
タが記憶されていることになる。
また、第３図（Ｂ）のように、右側のＮ＋型領領域１４
ｂ、その周囲にＰ＋型拡散層１５の形成さ五た二重構造
にされていると、前述したようにＮ中型領域１４ｂをド
レインとした場合には、しきい値電圧は低いが、Ｎ中型
領域１４ｂをソースとした場合には、しきい値電圧は高
くなる。そのため、読出し方向に応じて第３図（Ｂ）の
メモリ素子はＩｔ　ＯＩＩと“１″なるデータが記憶さ
れていることになる。
同様に第３図（Ｃ）のように左側のＮ１型領域１４ａが
、その周囲にＰ＋型拡散層１５の形成された二重構造に
されていると、Ｎ＋型領領域１４ａドレインとした場合
には、しきい値電圧は低いが、Ｎ中型領域１４ａをソー
スとした場合には、しきい値電圧は高くなる。そのため
、読出し方向に応じて第３図（Ｃ）のメモリ素子は１１
１１．と１１０　ＩＩなるデータが記憶されていること
になる。
さらに、第３図（Ｄ）のように左右のＮ′＋型領域１４
ａ、１４ｂの周囲にそれぞれＰ＋型拡散層１５が形成さ
れていると、いずれをドレイン領域としてもしきい値電
圧が高いので、適当なワード線の選択レベルではオンさ
れなくなる。そのため、２つの読出し方向に対して１″
と′ｌ″なるデータが記憶されていることになる。
そのため、上記のような方向性を有するＭＯＳＦＥＴを
用いることにより、第１図に示すような記憶装置におけ
るメモリアレイの占有面積を増大させることなく、容易
に記憶容量を２倍程度に増大することができる。
なお、前記実施例のマスクＲＯＭでは、Ｙ系のアドレス
信号をデコードするデコーダ回路が２つ設けられている
が、これらは一つに共通化させることもできる。また、
実施例におけるスイッチ回路７は、各データ線ごとに設
けられた（ｍ＋１）個のスイッチにより構成されている
が、複数個のスイッチをピラミッド状に接続して構成す
ることによって、デコード機能を有するようにされたス
イッチ回路を用いるようにしてもよい。
［効果］ （１）電流−電圧特性が方向性を有するようにされたＭ
ＯＳＦＥＴをメモリ素子として利用するとともに、メモ
リ素子のソースおよびドレインに接続′されるデータ線
をセレクト線もしくはビット線のいずれにも使用できる
ようにして、読出し方向を電流−電圧特性の方向性に合
わせて自由に変えられるように構成したので、一つのメ
モリ素子に二つのデータを記憶させることができるよう
になるという作用により、メモリアレイの占有面積を増
大させることなく記憶容量を増大させ、チップサイズを
低減することができるという効果がある。
（２）メモリ素子のソースもしくはドレイン領域となる
拡散領域の周囲に選択的に基板の導電型と同一の導電型
でこれよりも濃度の高い拡散層を形成するようにしたの
で、拡散層が周囲に形成されているソース領域ではチャ
ンネル部の反転層が形成されにくくなるという作用によ
り、容易にしきい値電圧が方向性を有するメモリ素子を
構成し、上記のようにメモリアレイの記憶容量を増大さ
せることができるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、前記実施例では
、メモリ素子のソースもしくはドレイン領域となる拡散
領域の周囲に選択的に基板の導電型と同一の導電型でこ
れよりも濃度の高い拡散層を形成することにより、しき
い値電圧が方向性を有するメモリ素子を植成しているが
、しきい値電圧が方向性を有するメモリ素子の構造は、
これに限定されるものでなく、他の構造であってもよい
。また、しきい値電圧に限らず一般に電流・電圧特性に
方向性を有する素子であれば、例えばトランスコンダク
タンス（ｇｍ）の方向性をメモリ素子として使用するこ
とも可能であることは１本発明より明らかである。
［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマスクＲＯＭに適用
したものについて説明したが、それに限定されるもので
なく、ＭＯ８集積回路一般に利用できるものである。
【図面の簡単な説明】
第１図は、本発明をマスクＲＯＭに適用した場合の一実
施例を示すブロック図、 第２図は、しきい値電圧が方向性を有するＭＯＳＦＥＴ
の構造の一例を示す断面図、 第３嘔璧すしきい値電圧が方向性を有するＭＯＳＦＥＴ
を用いて一素子に２つのデータを記憶させる方法を示す
断面図である。 １・・・・メモリアレイ、２・・・・Ｘアドレスバッフ
ァ。 ３・・・・Ｘデコーダ、４・・・・Ｙアドレスバッファ
。 ５・・・・デコーダ回路、６・・・・Ｙデコーダ、７・
・・・スイッチ回路、８・・・・センスアンプ、１１・
・・・半導体基板、１２・・・・ゲート酸化膜、１３・
・・・ゲート電極、１４　ａ、　１４　ｂ−Ｎ＋型領領
域ソース。 ドレイン領域）１５・・・・Ｐ生型拡散層、Ｍ１１〜Ｍ
ｍｎ・・・・メモリ素子、Ｗ１〜Ｗｎ・・・・ワード線
、Ｄ、〜Ｄｍ＋１・・・・データ線。 第　１　図 ＡＩ。 ＡＩを 第２図 Ｂゝノ／ 第　３　図

Claims (1)

  1. 【特許請求の範囲】 １、電流−電圧特性が方向性を有するように形成された
    ＭＯＳＦＥＴがメモリ素子としてマトリックス状に配設
    され、該メモリ素子のソース端子およびドレイン端子に
    接続されたデータ線が選択的にセレクト線もしくはビッ
    ト線とされるように周辺回路が構成され、メモリ素子の
    読出し方向が自由に変えられるように構成されてなるこ
    とを特徴とする半導体記憶装置。 ２、上記メモリ素子のソースもしくはドレイン領域とな
    る拡散領域の周囲に、選択的に基板の導電型と同一の導
    電型でこれよりも濃度の高い拡散層が形成されることに
    より、上記メモリ素子のしきい値電圧が方向性を有する
    ようにされてなることを特徴とする特許請求の範囲第１
    項記載の半導体記憶装置。
JP59054286A 1984-03-23 1984-03-23 半導体記憶装置 Pending JPS60201594A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01143255A (ja) * 1987-11-10 1989-06-05 Internatl Business Mach Corp <Ibm> 読取り専用メモリ
EP1218888A2 (en) * 1997-12-12 2002-07-03 Saifun Semiconductors Ltd. A symmetric segmented memory array architecture

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