KR850006784A - 반도체 집적 회로장치 - Google Patents

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Abstract

내용 없음

Description

반도체 집적 회로장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 제1 실시예를 설명하기 위하여 제1도 내지 제3도에 도시한 것과 같은 메모리 셀들과 함께 동작하는 메모리 IC(집적회로)의 계통을 도시한 블럭 회로도.

Claims (28)

  1. 다음과 같이 구성되는 반도체 집적 회로장치. 제2도 전형의 반도체 기판안에 서로 분리되어 형성된 제1도 전형의 제1과 제2의 반도체 영역을 갖는 절연 게이트형의 전계효과 트랜지스터로 각각 구성된 다수개의 메모리와, 절연막, 그리고 절연막 위에 형성된 게이트 전극, 상기 각 메모리 셀에다 2비트를 기억시키는 데이터에 따라서 상기 제1영역 혹은 제2영역에 인접한 각 부분이 한가지의 제1 스렛쉬 홀드 전압과 상기 제1 스렛쉬홀드 전압 보다도 높은 제2 스렛쉬 홀드 전압을 갖는다.
  2. 특허 청구 범위 제1항에 따른 반도체 집적 회로장치에 있어서, 상기 제2의 스렛쉬홀드 전압을 갖는 상기 부분에는 상기 제2도 전형의 반도체 영역이 형성되어 있다.
  3. 특허 청구 범위 제2항에 따르는 반도체 집적 회로장치에 있어서, 상기 제2도 전형은 P형이다.
  4. 특허 청구범위 제1항에 따르는 반도체 집적 회로장치에 있어서, 상기 제2의 스렛쉬홀드 전압을 갖는 상기 부분의 상기 절연막에는 캐리어가 주입되어 있다.
  5. 특허 청구 범위 제4항에 따르는 반도체 집적 회로장치에 있어서, 상기 캐리어는 전자이다.
  6. 특허 청구 범위 제5항에 따르는 반도체 집적 회로장치에 있어서, 상기 메모리 셀은 자외선에 의하여 소거 할 수 있는 호출 전용 메모리의 기능을 갖는다.
  7. 특허 청구 범위 제5항에 따르는 반도체 집적 회로장치에 있어서, 상기 메모리 셀은 전기적인 신호에 의하여 소거 할 수 있는 호출 전용 메모리의 기능을 갖는다.
  8. 특허 청구 범위 제4항에 따르는 반도체 집적 회로장치에 있어서, 상기 각각의 절연게이트형의 전계효과 트랜지스터는 상기 절연막과 상기 게이트 전극과의 사이에 추가로 형성된 절연층을 더 포함해서 구성되고, 상기 추가된 절연층은 상기 제1 영역 혹은 제2영역에 인접한 상기부분들 사이의 반도체 기판 부분의 위에 있는 상기 절연막의 중앙 부분위에 형성된다.
  9. 특허 청구 범위 제4항에 따르는 반도체 집적 회로장치에 있어서, 각 절연게이트의 전계 효과 트랜지스터는 상기 절연막과 상기 게이트 전극 사이에 형성된 플로팅 게이트를 더 포함하여 구성되고, 상기 플로팅 게이트 전극은 상기 제2 절연막에 의하여 상기 게이트 전극과 분리되어 있다.
  10. 특허 청구 범위 제1항에 따르는 반도체 집적 회로장치에 있어서, 다음을 더 포함하여 구성된 것. 상기 제1영역에 결합된 제1의 배선과 상기 제2 영역에 결합된 제2의 배선, 그리고 상기 절연 게이트형의 전계 효과 트랜지스터에 결합되어서 상기 제1과 제2의 배선중의 한쪽에다 높은 전압을 공급하고, 상기 제1과 제2의 배선의 나머지 배선에다가는 낮은 전압을 공급하며, 상기 게이트 전극에다 소정의 게이트 전압을 공급하기 위한 수단, 상기 게이트 전극에 공급되는 상기 소정의 게이트 전압은 기억된 데이터가 상기 절연게이트형의 전계효과 트랜지스터의 스렛쉬홀드 전압을 증가하였는지 혹은 증가하지 않았는지에 따라서 게이트에 소정의 게이트 전압이 인가되었을 때에, 높은 전압을 받아들이는 상기 제1과 제2의 배선의 전압레벨이 높은 전압 그대로 남아있는지 혹은 떨어졌는지에 따라 선택된 메모리 셀의 호축을 위하여 상기 선택된 메모리 셀에 공급하기 위한 것이다.
  11. 특허 청구 범위 제10항에 따르는 반도체 집적 회로장치에 있어서, 상기 선택된 메모리 셀의 제1 비트는 상기 제1과 제2의 배선을 각각 상기 높은 전압과 상기 낮은 전압으로 한 후에 호출된다. 그리고 상기 선택된 메모리 셀의 제2 비트는 상기 제1과 제2의 배선을 각각 낮은 전압과 높은 전압으로 한 후에 호출된다.
  12. 특허 청구 범위 제4항에 따르는 반도체 집적 회로장치에 있어서, 다음을 더 포함하여 구성된 것. 상기 제1영역에 결합된 제1의 배선과 상기 제2 영역에 결합된 제2의 배선, 그리고 상기 절연 게이트형의 전계효과 트랜지스터에 결합되어서 상기 제1과 제2의 배선의 한쪽에다 제1의 높은 전압을 공급하고, 상기 제1과 제2의 배선의 다른쪽에다가 낮은 전압을 공급하며, 그리고 선택된 메모리 셀에다 데이터를 기억하기 위해서 선택된 메모리 셀을 위한 상기 게이트에 소정의 게이트 전압을 공급하기 위한 수단과, 그리고 또 상기 절연게이트형의 전계효과 트랜지스터에 결합되어서 상기 제1과 제2의 배선의 한쪽에다 상기 제1의 높은 전압보다 낮은 제2의 높은 전압을 공급하고, 상기 제1과 제2의 배선의 다른쪽에다 낮은 전압을 공급하며, 상기 게이트 전극에다 높은 게이트 전압을 공급하기 위한 수단. 상기 게이트 전극에 공급하는 높은 게이트 전압은 기억된 데이터가 상기 절연게이트형의 전계효과 트랜지스터의 스렛쉬 홀드 전압을 증가하였는지 혹은 증가하지 않았는지에 따라서 게이트 소정의 게이트 전압이 인가될 때에 높은 전압을 받아들이는 상기 제1의 배선 혹은 제2의 배선의 전압레벨이 받아들인 높은 전압을 그대로 유지하고 있는지 혹은 떨어졌는지에 따라 선택된 메모리 셀의 데이터를 호출하기 위하여 상기 선택된 메모리 셀의 상기 게이트 전극에 인가하기 위한 것이다.
  13. 특허 청구 범위 제12항에 따르는 반도체 집적 회로장치에 있어서, 상기 제1과 제2의 배선을 각각 상기 제1의 높은 전압과 상기 낮은 전압으로한 상태에서 상기 선택된 메모리 셀에 기억된 비트는, 상기 제1과 제2의 배선을 각각 상기의 낮은 전압, 그리고 상기 제2의 높은 전압으로한 상태에서 호출된다.
  14. 특허 청구의 범위 제12항에 따르는 반도체 집적 회로장치에 있어서, 상기 선택된 메모리 셀의 제1의 비트는 상기 제1과 제2의 배선을 각각 상기 제1의 높은 전압과 상기 낮은 전압으로 한 상태에서 기억된다. 그리고 상기 선택된 메모리 셀의 제2의 비트는 상기 제1과 제2의 배선을 각각 상기의 낮은 전압과 상기 제1의 높은 전압으로한 상태에서 기억된다. 그리고 상기 제1의 비트는 상기 제1과 제2의 배선을 각각 상기 낮은 전압과 상기 제2의 높은 전압으로한 후에 호출된다. 그리고 상기 제2 비트는 상기 제1과 제2의 배선을 각각 상기 제2의 높은 전압과 상기 낮은 전압으로 한 후에 호출된다.
  15. 다음과 같이 구성되는 반도체 집적 회로장치 제1의 데이터선들과 제2의 데이터선들, 그리고 메모리 셀들을 갖는 메모리 어레이. 상기 각각의 메모리 셀들은 기판내에 서로 분리되어 형성된 제1과 제2의 반도체 영역을 갖는 절연게이트형의 전계효과 트랜지스터로 구성되어 있다. 그리고 2비트의 데이터를 기억할 수 있다. 상기 제1과 제2의 데이터선은 각각 상기 제1과 제2의 영역에 결합된다. 복수개의 상기 제1과 제2의 데이터선이 결합될 공통 데이터선, 그리고 복수개의 상기 제1과 제2의 데이터선의 결합된 접지 전위선, 그리고 또 상기 제1과 제2의 데이터선들에 결합된 선택수단, 이 선택수단은 데이터선을 위한 어드레스 신호를 받아들이므로서 하나의 메모리 셀을 선택하고 선택된 메모리 셀의 제1과 제2의 데이터선의 한쪽을 상기 공통 데이터선에 결합하고, 또 다른쪽의 데이터선을 상기 접지선에 접속한다.
  16. 특허 청구범위 제15항에 따르는 반도체 집적 회로장치에 있어서, 상기 선택수단은 상기 제1과 제2의 데이터선 중에서 선택될 메모리 셀에 결합되고 또는 인접하는 복수개의 데이터선을 선택하는 제1의 선택수단과, 상기 선택된 데이터선 중에서 선택될 메모리 셀에 결합된 2줄의 데이터선의 한쪽을 접지전위선에 결합하는 제2의 선택수단으로 구성되어 있다.
  17. 특허 청구 범위 제16항에 따르는 반도체 집적 회로장치에 있어서, 상기 제1의 선택수단은 하나의 메모리 셀에 결합된 2줄의 데이터선을 선택한다. 그리고 상기 제2의 선택수단은 다른쪽의 데이터선을 상기 공통 데이터선에 결합한다.
  18. 특허 청구 범위 제16항에 따르는 반도체 집적 회로장치에 있어서 상기 제2의 선택수단은 상기 어드레스 신호들중에서 1비트를 받아들이고 상기 제1의 선택수단은 상기 어드레스 신호의 다른 부분을 받아들인다.
  19. 특허 청구 범위 제18항에 따르는 반도체 집적 회로장치에 있어서, 상기 하나의 어드레스 신호는 최상위자리 비트이다.
  20. 특허 청구 범위 제16항에 따르는 반도체 집적 회로장치에 있어서, 상기 데이터선의 각각에는 상기 공통 데이선결합에 하기 위한 제2스위치가 더 있는것.
  21. 특허 청구 범위 제16항에 따르는 반도체 집적 회로장치에 있어서, 상기 제1의 선택수단은 하나의 메모리 셀에 결합된 2줄의 데이터선의 한쪽줄과, 이것과 인접하는 2줄의 데이터선과를 선택한다. 상기 제1의 선택수단은 상기 한쪽줄의 데이터선을 상기 공통 데이터선에 결합한다.
  22. 특허 청구 범위 제16항에 따르는 반도체 집적 회로장치에 있어서, 상기 공통 데이터선에 결합된, 메모리 셀의 데이터를 호출하기 위한 출력회로가 더 있는것.
  23. 특허 청구 범위 제22항에 따르는 반도체 집적 회로장치에 있어서, 하나의 메모리 셀에 기억된 2비트의 한쪽은 제1 어드어드레스 신호를 받아들이므로서 상기 제1의 데이터선을 상기 공통 데이터선에 결합하고 또한 상기 제2의 데이터선을 상기 접지선에 결합시킨 상태에서 호출된다. 그리고 다른쪽 비트는 제2의 어드레스 신호를 받아들이므로서 상기 제1의 데이타선을 상기 접지선에 결합하고 또한 상기 제2의 데이터선을 상기 공통 데이터선에 결합한 상태에서 호출된다.
  24. 특허 청구 범위 제17항에 따르는 반도체 집적 회로장치에 있어서, 상기 공통 데이터선에 결합된 메모리 셀에다 데이타를 기억시키기 위한 입력 회로와, 상기 공통 데이터선에 결합된, 메모리 셀의 데이터를 호출하기 위한 출력회로가 더 있는 것.
  25. 특허 청구 범위 제24항에 따르는 반도체 집적 회로장치에 있어서, 하나의 메모리 셀에 기억될 2비트의 한쪽은 제1 어드레스 신호를 받아들이므로서 상기 제1의 데이터선을 상기 공통 데이터선에 결합하고 또한 상기 제2의 데이터선을 상기 접지선에 결합시킨 상태에서 기억된다. 그리고 다른쪽 비트는 제2의 어드레스 신호를 받아드리므로서 상기 제1의 데이타선을 상기 접지선에 결합하고 또한 상기 제2의 데이터선을 상기 공통 데이터선에 결합한 상태에서 기억된다.
  26. 특허 청구 범위 제24항에 따르는 반도체 집적 회로장치에 있어서, 제1의 어드레스 신호를 받아들이므로서 상기 제1의 데이터선을 상기 공통 데이터선에 결합하고 또한 상기 제2의 데이터선을 상기 접지선에 결합한 상태에서 기억된 데이터는 상기 제1의 어드레 신호를 받아들이므로서 상이 제1의 데이터선을 상기 접지선에 결합하고 또한 상기 제2의 데이터선을 상기 공통 데이터선에 결합한 상태에서 호출된다.
  27. 특허 청구 범위 제26항에 따르는 반도체 집적 회로장치에 있어서, 상기 제2의 선택수단은 상기 어드레스 신호중에서 1비트를 받아들인다. 데이터가 호출될때의 상기 1비트의 어드레스 신호는 데이터가 기억될때의 상기 어드레스 신호를 반전시킨 신호와 동일한 신호로 만든후에 상기 제2 선택수단과 공급된다.
  28. 특허 청구 범위 제22항에 따르는 반도체 집적 회로장치에 있어서, 상기 한쪽의 비트는 상기 제1의 어드레스 신호를 받아들이므로서 상기 제1의 데이터선을 상기 접지 전위선에 결합하고 또한 상기 제2의 데이터선을 상기 공통 데이터선에 결합한 상태에서 호출된다. 상기 다른쪽의 비트는 상기 제2의 어드레스 신호를 받아들이므로서 상기 제1의 데이터선을 상기 공통 데이터선에 결합하고 또한 상기 제2의 데이터선을 상기 접지선에 결합한 상태에서 호출된다.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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